JP3889389B2

JP3889389B2 - 固体撮像装置

Info

Publication number: JP3889389B2
Application number: JP2003369041A
Authority: JP
Inventors: 和廣川尻; ▲高▼ 三井田
Original assignee: イノテック株式会社
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2007-03-07
Anticipated expiration: 2020-08-15
Also published as: JP2004048073A

Description

本発明は、固体撮像装置に関し、より詳しくは、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ又はファクシミリ等に用いられる閾値電圧変調方式のＭＯＳ型イメージセンサを用いた固体撮像装置に関する。

ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターンの微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。

特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を生かして、ＭＯＳ型イメージセンサが見直されている。

このような世の中の動向に鑑み、本願出願人はＭＯＳ型イメージセンサの改良を行い、光信号検出用ＭＯＳトランジスタのチャネル領域下にキャリアポケット（高濃度埋込層）２５を有するセンサ素子に関する特許出願を行って特許（特許文献１）を得ている。

このＭＯＳ型イメージセンサは図１２及び図１３に示す構造を有している。図１２は平面図、図１３は図１２のＩ−Ｉ線断面図である。その構造においては、図１２及び図１３に示すように、単位画素１０１は受光ダイオード１１１と受光ダイオード１１１に隣接する光信号検出用電界効果トランジスタ１１２とから構成される。受光ダイオード１１１と光信号検出用電界効果トランジスタ１１２とはｐ型のウエル領域１５ａ、１５ｂによって繋がっている。光信号検出用電界効果トランジスタ１１２においては、ゲート電極１９がリング状を有し、中央部にｎ型のソース領域１６ａ，１６ｂが形成され、ゲート電極１９の外周を囲むようにｎ型のドレイン領域１７ａが形成されている。ゲート電極１９下方、ソース領域の近傍のウエル領域１５ｂ内にソース領域１６ａ，１６ｂを囲むようにｐ型のホールポケット２５が設けられている。隣接する単位画素１０１は素子分離領域によって分離されている。素子分離領域は、ＬＯＣＯＳ（LOCcal Oxidation of Silicon）法により基板表面に形成された絶縁分離領域１４と、その下の半導体基板に形成されたｐ型の拡散分離領域１３とから構成されている。

このＭＯＳ型イメージセンサを用いて、初期化期間に各電極に高い逆電圧を印加して空乏化させ、ホールポケット２５に残る光発生正孔を放出させる。蓄積期間に受光ダイオード１１１部に光照射により光発生正孔を生じさせ、ホールポケット２５に転送して蓄積させ、読出期間に光発生正孔の蓄積量に比例して変調された光信号検出用電界効果トランジスタ１１２の閾値を検出することにより光信号を検出する。
特許第２９３５４９２号（特願平１０−１８６４５３号）

しかしながら、上記固体撮像素子の構造においては、素子分離領域の構造や光信号検出用電界効果トランジスタの構造が微細化に適しておらず、将来の画像の高精細化に伴って要求されるようになってくる単位画素の微細化の要求に対処することが困難であるという問題がある。

本発明は、上記従来技術の問題点に鑑みて創作されたものであり、単位画素の微細化に適した構造を有する固体撮像装置を提供するものである。

上記課題を解決するため、この発明は固体撮像装置に係り、その固体撮像装置の基本構成として、図１に示すように、受光ダイオード１１１と受光ダイオード１１１に隣接する光信号検出用の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）１１２とを含む各単位画素１０１を有し、各単位画素１０１においては、受光ダイオード１１１とＭＯＳトランジスタ１１２とは相互に接続したｐ型（一導電型）のウエル領域（第２及び第４の半導体層）５４ａ、５４ｂに形成され、ＭＯＳトランジスタ１１２のチャネル領域下のウエル領域５４ｂ内に光発生電荷を蓄積する高濃度埋込層（キャリアポケット）５５を有している。

また、受光ダイオード１１１にはウエル領域５４ａ表層にｎ型（反対導電型）の不純物領域５７が設けられ、絶縁ゲート型電界効果トランジスタ１１２のゲート電極の外周部の外側にｎ型（反対導電型）のドレイン領域５７ａが設けられている。そして、ウエル領域（第２及び第４の半導体層）５４ａ、５４ｂの下にはそれぞれ、相互接続されたｎ型層（第１及び第３の半導体層）５２ａ、５２ｂが設けられている。例えば、ウエル領域５４ａ，５４ｂよりも深いｎ型の導電型不純物領域によって構成した拡散分離領域５３により、ｎ型層５２ａ、５２ｂと不純物領域５７及びドレイン領域５７ａとを相互接続し、さらに、受光ダイオード１１１とＭＯＳトランジスタ１１２を囲むように拡散分離領域５３を一連なりとして設けることで、ｐ型のウエル領域（第２及び第４の半導体層）５４ａ、５４ｂはｎ型半導体（反対導電型半導体）によって包囲されることになる。
また、単位画素は行と列に複数配列されてなることを特徴とし、さらに、固体撮像素子内の単位画素の平面配置においては、単位画素におけるゲート電極から受光ダイオードに至る方向は、行方向又は列方向に対して斜め方向、又は並行方向に一致していることを特徴としている。さらに、同一の行内にある絶縁ゲート型電界効果トランジスタのゲート電極が相互に接続され、かつ同一の列内にある絶縁ゲート型電界効果トランジスタのソース領域が相互に接続されている。

以下に、上記構成により奏される作用を説明する。

ところで、選択酸化法（ＬＯＣＯＳ法）による絶縁膜の形成によれば、分離絶縁膜の形成領域がバーズビークの生成によりマスク幅以上に広がるため微細化に不利である。

本発明では、隣接する単位画素１０１を分離する素子分離領域が、ドレイン領域５７ａと同じ導電型を有し、かつウエル領域（第２及び第４の半導体層）５４ａ，５４ｂよりも深く形成されることによって、当該分離領域がドレイン領域５７ａと接続されるとともに、ウエル領域５４ａ，５４ｂ下のドレイン領域と同じ導電型の領域（第１及び第３の半導体層）５２ａ、５２ｂと接続されるように構成されている。即ち、ＬＯＣＯＳ法による分離絶縁膜を用いずに素子分離を拡散分離領域５３のみで行っているので、バーズビークが生成されず素子分離領域がマスク幅以上に広がらない。これにより、単位画素１０１を微細化することができる。この場合、ドレイン領域５７ａは、ウエル領域５４ａ，５４ｂ下のドレイン領域と同じ導電型の領域５２ａ，５２ｂと繋がり、かつ隣接する単位画素１０１間で繋がるが、固体撮像素子の動作上問題は起こらない。なお、単位画素１０１内でソース領域５６とドレイン領域５７ａとはリング状のゲート電極５９によって分離されているので、問題は起こらない。
なお、ウエル領域５４ａ，５４ｂ等が上記と逆の導電型の場合、即ち高濃度埋込層がｎ型の場合、高濃度埋込層はエレクトロンポケット（キャリアポケット）となり、光発生電子を蓄積することになる。

以上のように、本発明によれば、隣接する単位画素を分離する素子分離領域が、ＬＯＣＯＳ法による分離絶縁膜を用いずに素子分離を拡散分離領域のみで行っているので、ＬＯＣＯＳ法に必要な余計な領域を取らず、単位画素を微細化することができる。

以下に、本発明の実施の形態について図面を参照しながら説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＯＳ型イメージセンサの単位画素内における素子レイアウトについて示す平面図である。

図１に示すように、単位画素１０１内に、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接して設けられている。ＭＯＳトランジスタ１１２としてｎチャネルＭＯＳ（ｎＭＯＳ）を用いている。単位画素１０１は長方形状を有し、単位画素１０１は拡散分離領域５３が一連なりとなっている阻止分離領域によって囲まれている。即ち、互いに隣接する画素が形成されるウエル領域間は、ドレイン領域と接続された、該ドレイン領域と同じ導電型の拡散分離領域５３が、ウエル領域（第２及び第４の半導体層）５４ａ、５４ｂ下のドレイン領域と同じ導電型の領域（第１及び第３の半導体層）５２ａ、５２ｂと接続されるように構成されて素子分離される。

これら受光ダイオード１１１とＭＯＳトランジスタ１１２は、それぞれ異なるウエル領域、即ち第１のウエル領域５４ａと第２のウエル領域５４ｂに形成され、それらのウエル領域５４ａ、５４ｂは互いに接続されている。受光ダイオード１１１の部分の第１のウエル領域５４ａは光照射による電荷の発生領域の一部を構成している。ＭＯＳトランジスタ１１２の部分の第２のウエル領域５４ｂはこの領域５４ｂに付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。

ＭＯＳトランジスタ１１２の部分のゲート電極５９は四角いリング状で、かつ帯状を有している。ゲート電極５９の内周部の内側にソース領域５６が設けられ、ゲート電極５９の外周部の外側にドレイン領域５７ａが設けられている。ゲート電極５９の下の第２のウエル領域５４ｂの表層にはｎ型の不純物が導入されており、チャネル領域となっている。

ドレイン領域５７ａが延在して受光ダイオード１１１の不純物領域５７が形成されている。即ち、不純物領域５７とドレイン領域５７ａとは互いに接続した第１及び第２のウエル領域５４ａ，５４ｂの表層に大部分の領域がかかるように一体的に形成されている。さらに、不純物領域５７とドレイン領域５７ａは単位画素１０１の周辺部まで延び、単位画素１０１を囲む拡散分離領域５３と接続されている。

さらに、このＭＯＳ型イメージセンサの特徴であるキャリアポケット（高濃度埋込層）５５は、ドレイン領域５７ａからソース領域５６に至るチャネル長方向の一部領域であって、ソース領域５６側に形成され、かつチャネル幅方向全域にわたって形成されている。

ゲート電極５９は垂直走査信号（ＶＳＣＡＮ）供給線５９ａ，５９ｂ，・・・に接続され、かつソース領域５６は垂直出力線（又はソース電極）６０ａ，６０ｂ，・・・に接続されている。垂直走査信号（ＶＳＣＡＮ）供給線５９ａ，５９ｂ，・・・と垂直出力線（又はソース電極）６０ａ，６０ｂ，・・・とは相互に交差する方向に延びている。ドレイン領域５７ａと接続された拡散分離領域５３はドレイン電圧（ＶＤＤ）供給線（又はドレイン電極）６１ａ，６１ｂ，・・・を兼ねている。

また、上記の構成要素はシリコン酸化膜等の絶縁膜６４によって被覆されており、受光ダイオード１１１の受光窓６３以外の領域は、その絶縁膜６４上に形成された金属層（遮光膜）６２により遮光されている。

上記のＭＯＳ型イメージセンサにおける光信号検出のための素子動作においては、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間−蓄積期間−・・というように、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間という一連の過程が繰り返される。

蓄積期間では、光照射によりキャリアを発生させ、光発生キャリアのうち正孔（ホール）を第１及び第２のウエル領域５４ａ，５４ｂ内を移動させてキャリアポケット５５に蓄積する。この場合、ドレイン領域５７ａに凡そ＋１．６Ｖの正の電圧を印加するとともに、ソース領域５６を外部回路から切り離す。ゲート電極５９にＭＯＳトランジスタ１１２のチャネル領域に十分な電子が蓄積されるような凡そ＋２Ｖの正の電圧を印加する。結果的にソース領域５６もドレイン領域５７ａと同じ凡そ＋１．６Ｖの正の電圧が印加されることになる。この蓄積期間は、第１及び第２のラインメモリにそれぞれ記憶させた光信号により変調した第１のソース電位と光信号がはいる前の第２のソース電位との差の電圧を出力させる期間でもある。

読出期間では、キャリアポケット５５に蓄積された光発生電荷によるＭＯＳトランジスタ１１２の閾値電圧の変化をソース電位の変化として読み取り、第１のラインメモリに記憶させる。ＭＯＳトランジスタ１１２が飽和状態で動作するように、ドレイン領域５７ａに凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲート電極５９に凡そ＋２〜３Ｖの正の電圧を印加する。

初期化期間では、光発生電荷（光発生キャリア）を蓄積する前に、読み出しが終わって残留する光発生電荷や、アクセプタやドナー等を中性化し、或いは表面準位に捕獲されている正孔や電子等、光信号の読み出し前の残留電荷を半導体内から排出して、キャリアポケット５５を空にする。ソース領域５６やドレイン領域５７ａやゲート電極５９に約＋５Ｖ以上の正の高電圧を印加する。

雑音電圧読出期間を利用してキャリアポケット５５から光発生電荷を掃き出した状態での第２のソース電位を第２のラインメモリに記憶させる。この期間も、受光ダイオード１１１やＭＯＳトランジスタ１１２には上記読出期間と同様な電圧が印加される。

次に、本発明の実施の形態に係るＭＯＳ型イメージセンサのデバイス構造を断面図を用いて説明する。

図２（ａ）は、図１のII−II線に沿う断面図に相当する、本発明の実施の形態に係るＭＯＳ型イメージセンサのデバイス構造について示す断面図である。図２（ｂ）は、半導体基板表面に沿うポテンシャルの様子を示す図である。図３は図１のIII−III線に沿う断面図である。

図２（ａ）に示すように、不純物濃度１×１０¹⁸ｃｍ^-3以上のｐ型シリコンからなる基板５１上に不純物濃度１×１０¹⁵ｃｍ^-3程度のｎ型シリコンをエピタキシャル成長する。そして、選択的なイオン打ち込みなどにより、受光ダイオード１１１部に厚いｎ型層５２ａを形成し、ＭＯＳトランジスタ１１２部に薄いｎ型層５２ｂを形成する。

このｎ型層５２ａ，５２ｂに受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とを含む単位画素１０１が複数形成されている。そして、各単位画素１０１を分離するように、隣接する単位画素１０１間のｎ型層５２ａ，５２ｂ表面に、素子分離領域５３が形成されている。

素子分離領域５３は、図２（ａ）及び図３に示すように、拡散分離領域５３から構成されている。拡散分離領域５３は、ドレイン領域５７と同じ導電型を有し、ウエル領域５４ａ，５４ｂよりも深い導電型不純物領域がドレイン領域５７と接続して形成されてなる。

次に、受光ダイオード１１１の詳細について図２（ａ）及び図３により説明する。

受光ダイオード１１１は、ｎ型層５２ａと、ｎ型層５２ａの表層に形成されたｐ型の第１のウェル領域５４ａと、第１のウェル領域５４ａの表層からｎ型層５２ａの表層に延在するｎ型の不純物領域５７とで構成されている。なお、第１のウェル領域５４ａ下のｎ型層５２ａは波長の長い光にも有効に反応して光発生電荷を発生するように厚くしてある。

不純物領域５７は、光信号検出用ＭＯＳトランジスタ１１２のドレイン領域５７ａから延在し、ドレイン領域５７ａと一体的に形成されている。

上記説明した蓄積期間において、不純物領域５７はドレイン電圧供給線６１ａ，６１ｂ，・・・に接続されて正の電位にバイアスされる。このとき、不純物領域５７と第１のウエル領域５４ａとの境界面から空乏層が第１のウエル領域５４ａ全体に広がり、ｎ型層５２ａに達する。一方、基板５１とｎ型層５２ａとの境界面から空乏層がｎ型層５２ａに広がり、第１のウエル領域５４ａに達する。

第１のウエル領域５４ａやｎ型層５２ａはＭＯＳトランジスタ１１２のゲート領域５４ｂと繋がっているため、光発生ホールをＭＯＳトランジスタ１１２の閾値電圧変調用の電荷として有効に用いることができる。言い換えれば、第１のウエル領域５４ａ及びｎ型層５２ａ全体が光によるキャリア発生領域となる。

また、上記の受光ダイオード１１１においては不純物領域５７の下に光によるキャリア発生領域が配置されているという点で、受光ダイオード１１１は光発生ホールに対する埋め込み構造を有している。従って、捕獲準位の多い半導体層表面に影響されず、雑音の低減を図ることができる。

次に、光信号検出用ＭＯＳトランジスタ１１２の詳細について図２（ａ）により説明する。

ＭＯＳトランジスタ１１２部分は、下層から順に、ｐ型の基板５１と、この基板５１上のｎ型層５２ｂと、このｎ型層５２ｂ内に形成されたｐ型の第２のウエル領域５４ｂとを有している。なお、ｎ型層５２ｂは、初期化期間にその上の第２のウエル領域５４ｂに電界を有効に印加するため不純物濃度を高く、且つ薄くしてある。

このＭＯＳトランジスタ１１２は、四角いリング状で、かつ帯状のゲート電極５９を有し、ｎ型のソース領域５６がその内周部の内側に、またｎ型のドレイン領域５７ａがその外周部の外側に設けられている。ｎ型のドレイン領域５７ａは延在して受光ダイオード１１１のｎ型の不純物領域５７と一体的になっている。

また、ソース領域５６にはソース電極（垂直出力線）６０ａ，６０ｂ，・・・が接続し、ドレイン領域５７ａにはドレイン電極（ＶＤＤ供給線）６１ａ，６１ｂ，・・・が接続している。

ゲート電極５９は、ドレイン領域５７ａとソース領域５６の間の第２のウエル領域５４ｂ上にゲート絶縁膜５８を介して形成されている。ゲート電極５９下の第２のウエル領域５４ｂの表層がチャネル領域となる。さらに、通常の動作電圧において、チャネル領域を電子の蓄積状態或いはデプレーション状態に保持するため、チャネル領域に適当な濃度のｎ型不純物を導入してチャネルドープ層５４ｃを形成している。

ゲート電極５９の下方のチャネル領域下、ソース領域５６の近くの第２のウエル領域５４ｂ内に、チャネル長方向の一部領域であってチャネル幅方向全域にわたって帯状のｐ+ 型のキャリアポケット（高濃度埋込層）５５が形成されている。このｐ+ 型のキャリアポケット５５は、例えばイオン注入法により形成することができる。キャリアポケット５５は表面に生じるチャネル領域よりも下側の第２のウエル領域５４ｂ内に形成される。キャリアポケット５５はチャネル領域にかからないように形成することが望ましい。

上記したｐ+ 型のキャリアポケット５５では、キャリアポケット５５周辺部のウエル領域５４ａ、５４ｂに比べて不純物濃度を高くしているため、光発生電荷のうち光発生ホールに対して、キャリアポケット５５周辺部のポテンシャルに比べてキャリアポケット５５のポテンシャルが低くなる。これにより、光発生ホールをこのキャリアポケット５５に集めることができる。

図２（ｂ）に光発生ホールがキャリアポケット５５に蓄積し、ソース側のチャネル領域に電子が誘起されて電子の蓄積領域が生じている状態のポテンシャル図を示す。この蓄積電荷により、ＭＯＳトランジスタ１１２の閾値電圧が変化する。従って、光信号の検出は、この閾値電圧の変化を検出することにより行うことができる。

ところで、上記したキャリアの掃出期間においては、ゲート電極５９に高い電圧を印加し、それによって生じる電界によって第２のウエル領域５４ｂに残るキャリアを基板５１側に掃き出している。この場合、印加した電圧によって、チャネル領域のチャネルドープ層５４ｃと第２のウエル領域５４ｂとの境界面から空乏層が第２のウエル領域５４ｂに広がり、また、ｐ型の基板５１とｎ型層５２ｂとの境界面から空乏層が第２のウエル領域５４ｂの下のｎ型層５２ｂに広がる。従って、ゲート電極５９に印加した電圧による電界の及ぶ範囲は、主として第２のウエル領域５４ｂ及び第２のウエル領域５４ｂの下のｎ型層５２ｂにわたる。

次に、図１及び図２に示す構成と異なる他の構成について説明する。図４は、図１に示す構造と異なる他の構造を示す平面図であり、図５は図４のＩＶ−ＩＶ線に沿う断面図である。図１に示す構造に対して、ＶＳＣＡＮ供給線５９ａ，５９ｂ，・・・と並行して延びるＶＤＤ供給線６１ａ，６１ｂ，・・・をドレイン領域５７ａや不純物領域５７と接続した拡散分離領域５３上方に新たに設け、各単位画素１０１のドレイン領域５７ａと接続していることを特徴としている。なお、図４、５中、図１、２に示す符号と同じものは図１、２と同じものを示すので、説明を省略する。

図４、５に示すような構造とすることで、単位画素１０１間のドレイン電圧の電位差を最小にして、固体撮像装置の動作を均一にすることができる。

以上のように、この発明の第１の実施の形態によれば、隣接する単位画素１０１の分離をＬＯＣＯＳ法による絶縁膜を用いずに拡散分離領域５３のみで行っているので、バーズビークなどの余計な領域を取らず、単位画素１０１を微細化することができる。

（第２の実施の形態）
図６は、本発明の第２の実施の形態に係るＭＯＳ型イメージセンサの単位画素内における素子レイアウトについて示す平面図である。

第１の実施の形態と異なるところは、光信号検出用の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）１１２のゲート電極５９の外周部の平面形状が８角形状を有している点である。ドレイン領域５７ａと同じ導電型を有する拡散分離領域（素子分離領域）５３が一連なりとなっており、第１及び第２のウエル領域５４ａ，５４ｂより深く形成された拡散分離領域５３によって単位画素１０１が囲まれていることは第１の実施の形態と同じである。なお、図６中、中央部の単位画素１０１の周辺部においてのみ、素子分離領域５３と第１のウエル領域５４ａ及び不純物領域５７との境界、素子分離領域５３と第２のウエル領域５４ｂ及びドレイン領域５７ａとの境界を点線で示し、他の部分の単位画素１０１の周辺部については省略している。

図６において、隣接する単位画素１０１間で８角形状のゲート電極５９の一辺が対向するように単位画素１０１が配列されている。受光ダイオード１１１は８角形状のゲート電極５９の並びのちょうど斜め隣接方向の空間に、かつ８角形の一辺に隣接して設けられている。垂直出力線６０ａ，６０ｂ，６０ｃ，・・・とＶＳＣＡＮ供給線５９ａ，５９ｂ，５９ｃ，・・・とは、互いに交差する方向に延びている。なお、図６中、図１に示す符号と同じものは図１と同じものを示し、その説明を省略する。

図７は図６のＩＶ−ＩＶ線に沿う断面図である。図７に示すように、その断面の構造は図２とほぼ同じ構造を有する。なお、図７中、図２に示す符号と同じものは図２と同じものを示し、その説明を省略する。

この発明の第２の実施の形態によっても、第１の実施の形態と同様な効果を有する。

次に、図６及び図７に示す構成と異なる他の構成について説明する。図８は、図６に示す周縁が８角形状を有するゲート電極構造の他の構成を示す平面図であり、図９は図８のＶ−Ｖ線に沿う断面図である。図６に示す周縁が８角形状を有するゲート電極構造に対して、ＶＳＣＡＮ供給線５９ａ，５９ｂ，５９ｃ，・・・に並行して延びるＶＤＤ供給線６１ａ，６１ｂ，・・・をドレイン領域５７ａと接続した拡散分離領域５３上方に新たに設け、各単位画素１０１のドレイン領域５７ａと接続していることを特徴としている。なお、図８、９中、図６、７に示す符号と同じものは図６、７と同じものを示す。

図８、９中においても、図６と同様に、中央部の単位画素１０１の周辺部においてのみ、素子分離領域５３と第１のウエル領域５４ａ及び不純物領域５７との境界、素子分離領域５３と第２のウエル領域５４ｂ及びドレイン領域５７ａとの境界を点線で示し、他の部分の単位画素１０１の周辺部については省略している。

図８、９に示すような構造とすることで、第１の実施の形態の図４の場合と同様に、単位画素１０１間のドレイン電圧の電位差を最小にして、固体撮像装置の動作を均一にすることができる。

なお、上記ではゲート電極の外周部の形状を８角形状としているが、その形状を４辺以上の辺を有する４角形以上の多角形状としてもよい。

（第３の実施の形態）
次に、図１０を参照して上記の構造の単位画素を用いたＭＯＳ型イメージセンサの全体の構成について説明する。図１０は、本発明の第３の実施の形態におけるＭＯＳ型イメージセンサの回路構成図を示す。

図１０に示すように、このＭＯＳ型イメージセンサは、２次元アレーセンサの構成を採っており、上記した第１及び第２の実施の形態で説明した構造の単位画素１０１が列方向及び行方向にマトリクス状に配列されている。

また、垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査回路１０３が画素領域を挟んでその左右に配置されている。

垂直走査信号供給線（ＶＳＣＡＮ供給線）５９ａ，５９ｂ，・・・は垂直走査信号の駆動走査回路１０２から行毎に一つずつでている。各垂直走査信号供給線５９ａ，５９ｂ，・・・は、行方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のゲート電極５９に接続されている。

また、ドレイン電圧供給線（ＶＤＤ供給線）６１ａ，６１ｂ，・・・はドレイン電圧（ＶＤＤ）の駆動走査回路１０３から行毎に一つずつでている。各ドレイン電圧供給線６１ａ，６１ｂ，・・・は、行方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のドレイン領域５７ａに接続されている。

また、垂直出力線６０ａ，６０ｂ，・・・が列毎に一つずつ出ており、各垂直出力線６０ａ，６０ｂ，・・・は列方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のソース領域５６にそれぞれ接続されている。

また、ＭＯＳトランジスタ１１２のソース領域５６は列毎に昇圧電圧供給線７３ａ，７３ｂ，・・・を通して昇圧走査回路１０８と接続している。キャリアポケット５５内、第１及び第２のウエル領域５４ａ、５４ｂ内に残る電荷を排出するための高電圧を供給する。

さらに、ＭＯＳトランジスタ１１２のソース領域５６は列毎に垂直出力線６０ａ，６０ｂ，・・・を通して信号出力回路１０５と接続している。そして、ソース領域５６は信号出力回路１０５内の図示しないキャパシタからなる対の第１及び第２のラインメモリと接続している。第１のラインメモリにはキャリアポケット５５に光発生電荷が蓄積されているときの第１のソース電位を記憶させ、かつ第２のラインメモリにはキャリアポケット５５から光発生電荷を排出した後の第２のソース電位を記憶させる。そして、図示しない差動増幅器等を通して第１及び第２のソース電位の差の電圧を光信号として出力する。なお、この実施の形態ではソース領域５６に定電流源などの能動負荷を接続していない。

水平走査信号（ＨＳＣＡＮ）供給線７２ａ、７２ｂは水平走査信号（ＨＳＣＡＮ）入力走査回路１０４から列毎に一つずつ出ている。各水平走査信号（ＨＳＣＡＮ）供給線７２ａ、７２ｂは信号出力回路１０５と接続されている。水平走査信号（ＨＳＣＡＮ）入力走査回路１０４は各水平走査信号（ＨＳＣＡＮ）供給線７２ａ、７２ｂを通して信号出力回路１０５内に水平走査信号を供給し、光信号を出力するタイミングを制御する。

垂直走査信号（ＶＳＣＡＮ）及び水平走査信号（ＨＳＣＡＮ）により、遂次、各単位画素１０１のＭＯＳトランジスタ１１２を駆動して光の入射量に比例した、残留電荷によるノイズ成分を含まない映像信号（Ｖout ）が信号出力回路１０５から読み出される。

図１１は、本発明に係るＭＯＳ型イメージセンサを動作させるための各入出力信号のタイミングチャートを示す。

この場合、ｐ型の第１及び第２のウエル領域５４ａ，５４ｂを用い、かつ光信号検出用ＭＯＳトランジスタ１１２がｎＭＯＳの場合に適用する。

次に、図１１にしたがって、一連の連続した固体撮像素子の光検出動作を簡単に説明する。光検出動作は、前記したように、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間からなる一連の過程を繰り返し行う。ここでは、都合上、蓄積期間から説明を始める。

まず、蓄積期間において、光信号検出用ＭＯＳトランジスタ１１２のドレイン領域５７ａ及びソース領域５６に接地電位よりも高く、かつドレイン領域５７ａ及びソース領域５６と第２のウエル領域５４ｂとで形成されたｐｎ接合が逆バイアスされるように、ドレイン領域５７ａに電圧、例えば約１．６Ｖ（Ｖｐｄ）を印加するとともに、ソース領域５６を高インピーダンスの状態、例えば外部回路から切り放した状態に保持する。また、ゲート電極５９にドレイン電位及びソース電位に対してチャネル領域が空乏化せず、十分な電子密度を持って電子が蓄積されるようなゲート電圧、例えば２．２Ｖを印加する。これにより、チャネル領域には十分な電子密度の電子が蓄積され、ソース領域５６はドレイン領域５７ａとチャネル領域を通して繋がり、ソース領域５６にはドレイン領域５７ａの電圧と同じ電圧約１．６Ｖ（Ｖｐｓ）が印加される。

このとき、第１のウエル領域５４ａ、第２のウエル領域５４ｂ及びｎ型層５２ａ，５２ｂ内が空乏化する。そして、第１及び第２のウエル領域５４ａ、５４ｂ内にはキャリアポケット５５とその周辺部のウエル領域５４ａ、５４ｂとの間の不純物濃度の差によりキャリアポケット５５に向かう電界が生じる。

続いて、受光ダイオード１１１に光を照射して、電子−正孔対（光発生電荷）を発生させる。

上記電界によりこの光発生電荷のうち光発生ホールが光信号検出用ＭＯＳトランジスタ１１２のゲート領域５４ｂに注入され、かつキャリアポケット５５に蓄積される。これにより、チャネル領域からその下のゲート領域５４ｂに広がる空乏層幅が制限されるとともに、そのソース領域５６付近のポテンシャルが変調されて、ＭＯＳトランジスタ１１２の閾値電圧が変化する。

蓄積期間において、チャネル領域に十分な電子を蓄積させることによりゲート絶縁膜５８とチャネル領域の界面での界面準位の正孔発生中心は非活性化されて、界面準位からの正孔の放出、即ちリーク電流が抑制される。これにより、光発生電荷以外の正孔のキャリアポケット５５への蓄積が抑制され、映像画面において所謂白キズの発生を防止することができる。

なお、蓄積期間において、前の期間に第１及び第２のラインメモリに記憶されたソース電位の差の電圧が映像信号出力端子１０７に出力されるが、この動作に関しては雑音電圧読出期間の後に説明することにする。

次に、読出期間の開始時の期間において、ＶＳＣＡＮ駆動走査回路１０２の出力（Ｖｐｇ）を接地電位（ＭＯＳトランジスタ１１２のゲート電位となる）とする。一方、ＶＤＤ供給線６１ａ，６１ｂ，・・・は凡そ３．３Ｖに保たれている。

次に、読出期間の開始時の期間終了後の期間において、ＶＳＣＡＮ駆動走査回路１０２の出力（Ｖｐｇ）を凡そ２．２Ｖ（ＭＯＳトランジスタ１１２のゲート電位となる）とする。一方、ＶＤＤ供給線６１ａ，６１ｂ，・・・は凡そ３．３Ｖ（ＭＯＳトランジスタ１１２のドレイン電位となる）に保たれている。

即ち、ゲート電極５９にＭＯＳトランジスタ１１２が飽和状態で動作しうる約２．２Ｖのゲート電圧（Ｖｐｇ）を印加し、ドレイン領域５７ａにＭＯＳトランジスタ１１２が動作しうる約３．３Ｖの電圧（Ｖｐｄ）を印加する。これにより、キャリアポケット５５上方のチャネル領域の一部に低電界の電子の蓄積領域が形成され、チャネル領域の残りの部分に高電界領域が形成される。このとき、ＭＯＳトランジスタ１１２のドレイン電圧−電流特性は飽和特性を示す。

これにより、第１のラインメモリが充電されていき、充電が完了したところで、第１のラインメモリに光変調された閾値電圧（ソース電位ＶoutS）が記憶される。この閾値電圧には光発生電荷のみによる電圧の他に光発生電荷によらない電荷に起因した電圧（即ち雑音電圧（ＶoutN）と称する。）も含んでいる。

次に、初期化動作に移る。初期化動作においては、キャリアポケット５５内、第１及び第２のウエル領域５４ａ，５４ｂ内に残る電荷を排出する。即ち、昇圧走査回路１０８からソース領域５６に高電圧凡そ５Ｖを印加する。これにより、ソースの電位（Ｖｐｓ）が凡そ５Ｖとなるとともに、ゲート絶縁膜５８を通してゲート電極５９にその電圧が印加されて、ゲート電極５９の電位（Ｖｐｇ）が凡そ５〜６Ｖにステップアップする。そして、ドレインの電位（Ｖｐｄ）も凡そ５Ｖとなる。

このとき、ゲート電極５９に印加した電圧は第２のウエル領域５４ｂ及び第２のウエル領域５４ｂの下のｎ型層５２ｂにかかる。このとき発生する高電界により第２のウエル領域５４ｂから確実にキャリアを掃き出すことができる。

キャリアポケット５５に蓄積された光発生電荷を排出した後、蓄積期間の前の雑音電圧読出期間の開始時の期間において、ＶＳＣＡＮ駆動走査回路１０２の出力（Ｖｐｇ）を接地電位（ＭＯＳトランジスタ１１２のゲート電位となる）とし、同時にＶＤＤ駆動走査回路１０３の出力（Ｖｐｄ）を３．３Ｖ（ＭＯＳトランジスタ１１２のドレイン電位となる）とする。

次に、雑音電圧読出期間の開始時の期間終了後の期間において、ＶＳＣＡＮ駆動走査回路１０２の出力（Ｖｐｇ）を凡そ２．２Ｖ（ＭＯＳトランジスタ１１２のゲート電位となる）とする。一方、ＶＤＤ供給線６１ａ，６１ｂ，・・・は凡そ３．３Ｖに保たれている。

これにより、キャリアポケット５５上方のチャネル領域の一部に低電界の電子の蓄積領域が形成され、チャネル領域の残りの部分に高電界領域が形成される。このとき、ＭＯＳトランジスタ１１２のソースにドレイン電流が流れて、ドレイン電圧−電流特性は閾値電圧に従って飽和特性を示す。これにより、第２のラインメモリが充電されていき、充電が完了したところで、第２のラインメモリに光発生電荷によらない残留電荷に起因した雑音電圧（ＶoutN）が記憶される。

次いで、蓄積期間に戻るが、このときに蓄積動作を行うとともに、第１及び第２のラインメモリに記憶されているソース電位ＶoutS、ＶoutNの差の電圧を出力する動作を行う。このとき、出力のタイミングはＨＳＣＡＮ入力走査回路１０４からの水平走査信号により制御される。

このようにして、光照射量に比例した映像信号（Ｖout＝ＶoutS−ＶoutN）を取り出すことができる。

以上のように、この発明の第３の実施の形態によれば、蓄積動作−読出動作−初期化動作（掃出動作）−雑音電圧読出期間の一連の過程において、光発生ホールが移動するときに、半導体表面やチャネル領域内の雑音源と相互作用しない理想的な光電変換機構を実現することができる。

以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。

例えば、上記の実施の形態では、蓄積期間においてチャネル領域の電子の蓄積状態を形成するために、特に、ドレイン領域５７ａ及びソース領域５６と第２のウエル領域５４ｂとで形成されたｐｎ接合が逆バイアスされるように、ドレイン領域５７ａ及びソース領域５６に電圧を印加しているが、場合により、ドレイン領域５７ａ及びソース領域５６に接地電圧を印加してもよい。

また、信号出力回路内でソース領域５６に入力キャパシタからなるラインメモリを接続しているが、ラインメモリに並列に定電流源を接続し、ソースフォロワ接続としてもよい。この場合、スイッチトキャパシタ回路を設けなくてもよい。

また、ｐ型の基板５１上のｎ型層５２ａ，５２ｂ内に第１及び第２のウエル領域５４ａ、５４ｂを形成しているが、ｎ型層５２ａ，５２ｂの代わりに、ｐ型のエピタキシャル層にｎ型不純物を導入してｎ型層を形成し、このｎ型層内に第１及び第２のウエル領域５４ａ、５４ｂを形成してもよい。

さらに、この発明が適用される固体撮像素子の構造として種々の変形例が考えられるが、ゲート電極の周縁の形状等他の構造はどうであれ、受光ダイオード１１１と光信号検出用のＭＯＳトランジスタ１１２とが隣接して単位画素１０１を構成し、かつその単位画素１０１がドレイン領域５７ａと同じ導電型を有する拡散分離領域５３が一連なりとなっている素子分離領域５３によって囲まれていればよい。

さらに、ｐ型の基板５１を用いているが、代わりにｎ型の基板を用いてもよい。この場合、上記実施の形態と同様な効果を得るためには、上記実施の形態等で説明した各層及び各領域の導電型をすべて逆転させればよい。この場合、キャリアポケット５５に蓄積すべきキャリアは電子及び正孔のうち電子である。

この発明の第１の実施の形態に係る固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。（ａ）は、同じく、図１のII−II線に沿う断面図である。（ｂ）は、光発生ホールがキャリアポケットに蓄積し、チャネル領域に電子が誘起されて電子の蓄積領域が生じている状態のポテンシャルの様子を示す図である。同じく、図１のIII−III線に沿う断面図である。この発明の第１の実施の形態に係る他の固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。同じく、図４のIV−IV線に沿う断面図である。この発明の第２の実施の形態に係る固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。同じく、図６のV−V線に沿う断面図である。この発明の第２の実施の形態に係る他の固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。同じく図８のVI−VI線に沿う断面図である。この発明の固体撮像素子を有する固体撮像装置の全体の回路構成を示す図である。この発明の実施の形態に係る固体撮像装置の駆動方法について示すタイミングチャートである。従来例に係る固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。同じく、図１２のＩ−Ｉ線に沿う断面図である。

符号の説明

５２ａｎ型層（第１の半導体層）
５２ｂｎ型層（第３の半導体層）
５３拡散分離領域（素子分離領域）
５４ａ第１のウエル領域（第２の半導体層）
５４ｂ第２のウエル領域（第４の半導体層）
５４ｃチャネルドープ層
５５キャリアポケット（高濃度埋込層）
５６ソース領域
５７不純物領域
５７ａドレイン領域
５８ゲート絶縁膜
５９ゲート電極
５９ａ、５９ｂ，５９ｃＶＳＣＡＮ供給線
６０ａ、６０ｂ，６０ｃ垂直出力線
６１ａ、６１ｂＶＤＤ供給線
７１水平出力線
７２ａ、７２ｂＨＳＣＡＮ供給線
７３ａ、７３ｂ昇圧電圧供給線
１０１単位画素
１０２ＶＳＣＡＮ駆動走査回路
１０３ＶＤＤ駆動走査回路
１０４ＨＳＣＡＮ入力走査回路
１０５信号出力回路
１０７映像信号出力端子
１０８昇圧走査回路
１１１受光ダイオード
１１２光信号検出用絶縁ゲート型電界効果トランジスタ（光信号検出用ＭＯＳトランジスタ）

Claims

一導電型の半導体基体上に反対導電型の第１の半導体層が設けられ、該第１の半導体層内に一導電型の第２の半導体層が形成され、該第２の半導体層に形成された受光ダイオードと、前記一導電型の半導体基体上に前記第１の半導体層と接続された反対導電型の第３の半導体層が設けられ、該第３の半導体層内に形成され、前記受光ダイオードで発生した光発生電荷を蓄積可能に電気的に前記第２の半導体層と接続した一導電型の第４の半導体層と、該第４の半導体層内に形成された光信号検出用の絶縁ゲート型電界効果トランジスタとによって単位画素を構成した固体撮像装置において、
前記受光ダイオードは、前記第２の半導体層の表層に反対導電型の不純物領域を有し、前記前記絶縁ゲート型電界効果トランジスタは、前記第４の半導体層の表層に形成された反対導電型のソース領域及びドレイン領域と、該ソース領域とドレイン領域の間のチャネル領域と、該チャネル領域下の前記第４の半導体層内部に形成され、前記光発生電荷を蓄積して前記絶縁ゲート型電界効果トランジスタの閾値電圧を変化させるように働く一導電型の高濃度埋込層と、該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、該ゲート電極は内周部の内側に前記ソース領域が、外周部の外側に前記ドレイン領域が設けられたリング状をなし、前記単位画素は、前記不純物領域及び前記ドレイン領域と電気的に接続し、同じ反対導電型を有し、かつ前記第１の半導体層及び第３の半導体層と電気的に接続する拡散分離領域が一連なりとなっている素子分離領域によって囲まれており、前記第２の半導体層の深さ方向下面で前記半導体基体との間に形成されている第１の半導体層と、前記第４の半導体層の深さ方向下面で前記半導体基体との間に形成されている第３の半導体層とは、その深さ方向において前記第１の半導体層の方が前記第３の半導体層よりも厚くなっている関係を有することを特徴とする固体撮像装置。