JP2006074497A - 固体撮像装置 - Google Patents

Abstract

【課題】 光照射の少ない暗部における固定パターンノイズの発生を抑制する。
【解決手段】 信号出力回路４３は、ピクセルが光照射された場合にソース領域に生成されて第１ラインメモリ５０に記憶される電位ＶＳ１と、ピクセルが初期化された場合にソース領域に生成されて第２ラインメモリ５２に記憶される電位ＶＳ２との差に応じた映像信号を出力する。電位ＶＳ１，ＶＳ２は、水平走査手段によって第１及び第２水平信号線５２，５３に伝達され差動アンプ５４に入力される。差動アンプ５４からなる演算増幅手段は、水平出力線５７，５８に映像信号を出力した後、第１及び第２水平信号線５２，５３の電位をともに等しくするとともに、該電位を該出力時までに第１及び第２水平信号線５２，５３に伝達された電位ＶＳ１，ＶＳ２に応じて決定される電位とする。
【選択図】 図４

Description

本発明は、デジタルカメラ、カメラ付き携帯電話機等に用いられる固体撮像装置に関するものである。

ＣＣＤ(Charge Coupled Device) 型やＭＯＳ(Metal Oxide Silicon) 型の固体撮像装置（イメージセンサ）は、量産性に優れているため、パターンの微細化技術の進展に伴って大量生産され、ほとんどの画像入力デバイス装置に適用されている。特に近年、ＣＣＤ型固体撮像装置と比べて、消費電力が小さく、かつ、撮像素子と周辺回路とを同じＣＭＯＳ(Complementary MOS) 技術によって作成できるという利点を有するＭＯＳ型固体撮像装置が見直されている。

このような動向に鑑み、ＭＯＳ型固体撮像装置の各種改良がなされ、光検出用ＭＯＳトランジスタのチャネル領域の下に、受光ダイオードから移送された電荷キャリア（ホール）を蓄積するためのキャリアポケット（ホールポケット）を有する固体撮像装置が開示されている（例えば、特許文献１参照）。この固体撮像装置は、受光ダイオードと光信号検出用ＭＯＳトランジスタとからなるピクセル（画素）が行方向及び列方向に配列された受光領域と、それを駆動する周辺回路とによって構成されており、蓄積期間→読出期間→初期化期間を繰り返しながら映像信号が順次出力される。蓄積期間では、光照射によって受光ダイオードに発生した電荷キャリアがキャリアポケットに移送される。読出期間では、キャリアポケットに蓄積された電荷キャリアの電荷量に比例した光検出用ＭＯＳトランジスタのソース電位が映像信号として外部に出力される。初期化期間では、キャリアポケットに蓄積された電荷キャリアが基板に排出される。

このようにして得られる映像信号には、電荷キャリア蓄積前における光検出用ＭＯＳトランジスタ固有の基準電位（雑音電位）が含まれている。そこで、この雑音電位を映像信号から除去することを可能とした固体撮像装置が知られており、蓄積期間→第１読出期間→初期化期間→第２読出期間を繰り返しながら映像信号が順次出力されるようになっている（特許文献２参照）。蓄積期間→第１読出期間→初期化期間までは上記と同様であり、第１読出期間において雑音電位が含まれた信号電位ＶＳ１が読み出される。続く初期化期間後の第２読出期間においては、雑音電位ＶＳ２が読み出される。電位ＶＳ１，ＶＳ２は、信号出力回路内の第１ラインメモリ、第２ラインメモリにそれぞれ一時的に記憶され、信号出力回路内の演算増幅器によって演算された電位差（ＶＳ１−ＶＳ２）に応じた電位が映像信号として外部に出力される。

図９を用いて、この従来の固体撮像装置の信号出力回路の動作を簡単に説明する。垂直出力線１００は、列方向に並んだ各ピクセルのソース領域に接続されており、列ごとに１本ずつ設けられている。蓄積期間後の第１読出期間開始直後において、全ピクセルが非選択の状態でスイッチＳ１，Ｓ２，Ｓ３が閉じられると、垂直出力線１００及び第１ラインメモリ１０１が所定のプリセット電圧Ｖｍｐｒに設定される。続いて、第１行（第１水平ラン）に並んだピクセルが選択されるとともに、スイッチＳ２が開放されると、垂直出力線１００を介して第１ラインメモリ１０１が電位ＶＳ１で充電される。続く初期化期間では、スイッチＳ１，Ｓ２，Ｓ３、特にＳ１が開放された状態で、選択された第１行目の各ピクセルの蓄積電荷が基板へ排出され、初期化が行われる。初期化期間後の第２読出期間開始直後において、全ピクセルが非選択の状態でスイッチＳ１，Ｓ２，Ｓ５が閉じられ、垂直出力線１００及び第２ラインメモリ１０２が所定のプリセット電圧Ｖｍｐｒに設定される。そして、上記第１行目に並んだピクセルが選択されるとともに、スイッチＳ２が開放されると、垂直出力線１００を介して第２ラインメモリ１０２が雑音電位ＶＳ２で充電される。

これらの第１読出期間、初期化期間、及び第２読出期間の動作は、１つの水平ブランキング期間内に行われ、１水平ラインに接続されたピクセルの信号電位ＶＳ１及び雑音電位ＶＳ２が各々の列における第１ラインメモリ１０１及び第２ラインメモリ１０２に蓄積され、続く蓄積期間内に水平走査されて読み出される。

この蓄積期間では、スイッチＳ３，Ｓ５が開放され、スイッチＳ４，Ｓ６が水平走査回路から引き出された水平走査信号供給線１０３によって駆動される。スイッチＳ４，Ｓ６が閉じられると、第１及び第２ラインメモリ１０１，１０２に記憶された電位ＶＳ１，ＶＳ２が第１及び第２水平信号線１０４，１０５にそれぞれ伝達される。第１及び第２水平信号線１０４，１０５は、差動アンプ１０６の負入力端子，正入力端子にそれぞれ接続されており、電位ＶＳ１，ＶＳ２に応じた電荷が第１及び第２帰還キャパシタ１０７，１０８にそれぞれ蓄積される。このとき、スイッチＲＳＴｓ，ＲＳＴｎは開放されている。

差動アンプ１０６には、コモンモードフィードバック（ＣＭＦ）回路が内蔵されており、入力されたＣＭＦ電位Ｖｃｍによって出力電位ＶｏｕｔＰ，ＶｏｕｔＭのレベルシフトが行われる。すなわち、出力電位ＶｏｕｔＰ，ＶｏｕｔＭは常にＶｃｍ＝（ＶｏｕｔＰ＋ＶｏｕｔＭ）／２の関係を満たしている。電位ＶｏｕｔＰ，ＶｏｕｔＭは、差動アンプ１０９の負入力端子、正入力端子にそれぞれ入力され、差動アンプ１０９の出力端子に接続された水平出力線１１０に、電位差（ＶｏｕｔＰ−ＶｏｕｔＭ）に応じた映像信号が出力される。この映像信号の出力の後、スイッチＲＳＴｓ，ＲＳＴｎ及びスイッチＳ７が閉じられ、差動アンプ１０６の帰還キャパシタ１０７，１０８がリセットされるとともに、第１及び第２水平信号線１０４，１０５が短絡される。これにより、ＣＭＦ電位Ｖｃｍが入力端子に帰還され、第１及び第２水平信号線１０４，１０５はともに電位Ｖｃｍに設定される。

この後、水平走査回路によって各列の水平走査信号供給線１０３が順に選択されるたびに、上記と同様なラインメモリの読み出し動作が行われ、水平出力線１１０から映像信号が順次出力される。以上の動作は行ごとに順次行われる。
特許第３３１５９６２号公報 特開２００１−２３０９７３号公報

しかしながら、このように構成された固体撮像装置では、受光領域の光照射の少ない領域（暗部）に固定パターンノイズが発生するといった現象があり問題とされている。この固定パターンノイズは、特に、列に沿って縦筋状に発生する。

本発明は、上記課題を解決するためになされたものであり、光照射の少ない暗部における固定パターンノイズの発生を抑制することを可能とする固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の固体撮像装置は、行と列に配列され、光照射量に応じた電位信号を生成する複数の光電変換素子と、列ごとに設けられた複数の垂直出力線と、前記各垂直出力線に短絡開放自在に接続され、前記光電変換素子が光照射された場合に生成する第１電位信号を記憶する複数の第１記憶手段と、前記各垂直出力線に短絡開放自在に接続され、前記光電変換素子が初期化された場合に生成する第２電位信号を記憶する複数の第２記憶手段と、前記各第１記憶手段に短絡開放自在に接続された第１水平信号線と、前記各第２記憶手段に短絡開放自在に接続された第２水平信号線と、前記第１及び第２水平信号線が入力端子に接続され、前記第１及び第２電位信号の差に応じた差信号を出力する演算増幅手段と、前記第１及び第２記憶手段と前記第１及び第２水平信号線の接続状態を制御し、前記第１及び第２電位信号を、列ごとに前記第１及び第２水平信号線に伝達させる水平走査手段とを備え、前記演算増幅手段は、前記差信号の出力が行われた後、前記第１及び第２水平信号線の電位をともに等しくするとともに、該電位を該出力時までに前記第１及び第２水平信号線に伝達された前記第１及び第２電位信号に応じて決定される電位とすることを特徴とするものである。

なお、前記演算増幅手段は、負及び正入力端子に前記第１及び第２水平信号線が接続され、第１帰還キャパシタの一端が負入力端子に、他端が短絡開放自在に正出力端子に接続され、第２帰還キャパシタの一端が正入力端子に、他端が短絡開放自在に負出力端子に接続され、前記正及び負出力端子から出力される２つの出力信号の平均電位を定める基準信号が入力されてなる差動アンプを備え、前記第１及び第２帰還キャパシタの他端は、前記正及び負出力端子に短絡されて前記差信号の出力が行われた後、前記正及び負出力端子から開放されて、前記基準信号が与えられるようにすることが好ましい。

また、前記演算増幅手段は、負及び正入力端子に前記第１及び第２水平信号線が接続され、第１帰還キャパシタ及び第１スイッチの一端が負入力端子に、他端が正出力端子に接続され、第２帰還キャパシタ及び第２スイッチの一端が正入力端子に、他端が負出力端子に接続され、前記正及び負出力端子から出力される２つの出力信号の平均電位を定める基準信号が入力されてなる差動アンプと、前記出力時までに前記水平走査手段によって前記第１及び第２水平信号線に伝達された前記第１及び第２電位信号に応じて決定される電位を保持し、この電位を前記基準信号として前記差動アンプに入力する電位保持手段とを備え、前記信号の出力が行われた後、前記第１及び第２帰還キャパシタの両端が前記第１及び第２スイッチによって短絡されるようにすることも好ましい。

本発明によれば、差信号の出力時に第１及び第２水平信号線の電位をともに等しくするとともに、該電位を該出力時までに第１及び第２水平信号線に伝達された第１及び第２電位信号に応じて決定される電位とすることで、光照射の少ない暗部における固定パターンノイズの発生を抑制することができる。

図１及び図２に示すように、ピクセル１０には、受光ダイオード１０ａと光信号検出用ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタと呼ぶ）１０ｂとがｐ型ウエル層１５内に隣接するように設けられている。受光ダイオード１０ａは、光照射量に応じて電子−ホール対（光発生電荷）を励起する。ＭＯＳトランジスタ１０ｂは、受光ダイオード１０ａに発生した電子−ホール対のうち、チャネル領域の下に形成されたホールポケット２５に転送されたホールが付与するポテンシャルを受けてその閾値電圧が変調され、ソース電位が変動する。ピクセル１０は、光照射量に応じた電位信号（ソース電位）を生成する光電変換素子である。

図１に示すように、ピクセル１０は、列方向と行方向とに沿って２次元マトリクス状に配列されている。各方向に配設されるピクセル１０の数は任意である。ピクセル１０において、ＭＯＳトランジスタ１０ｂのゲート電極１９は、その周縁部が八角形のリング状に形成され、プラグ２１に接続されている。また、ｎ型のソース領域１６ａは、リング形状のゲート電極１９の内周に囲まれた領域内に形成され、プラグ２０に接続されている。さらに、ｎ型の低濃度のドレイン領域１７ａがゲート電極１９の外周を取り囲むように形成されている。

受光ダイオード１０ａには、ドレイン領域１７ａとほぼ同じｎ型の不純物濃度を有するｎ型不純物層１７ｂがドレイン領域１７ａと一体に形成されている。さらに、ドレイン領域１７ａとｎ型不純物層１７ｂとの周囲には、プラグ２２のコンタクト層となる高濃度で低抵抗のｎ⁺ 型不純物領域１７ｃが形成されている。ｎ⁺ 型不純物領域１７ｃは、隣接するピクセル１０へ延在し、各ピクセル１０のｎ⁺ 型不純物領域１７ｃは互いに接続され一体化している。

図２は、図１のＡ−Ａ線に沿うピクセル１０の断面構造を示す。ｐ⁺ 型シリコンからなる基板１１上に、この基板１１より不純物濃度が低いｐ^- 型シリコンがエピタキシャル成長され、エピタキシャル層３１が形成されている。

受光ダイオード１０ａは、エピタキシャル層３１内に埋め込まれた比較的高い不純物濃度を有するｎ型埋込層３２と、ｎ型埋込層３２に接続されるように、この上に形成された低濃度のｎ型ウエル層１２と、このｎ型ウエル層１２の表層に形成されたｐ型ウエル層１５と、このｐ型ウエル層１５の表層に形成されたｎ型不純物層１７ｂとで構成されている。さらに、ｎ型不純物層１７ｂの表層は、薄い絶縁膜１８によって覆われている。

ｎ型不純物層１７ｂ、ｐ型ウエル層１５、ｎ型ウエル層１２、及びｎ型埋込層３２は、一体となってｎｐｎ構造の埋め込みフォトダイオードを構成している。受光ダイオード１０ａをこのような埋め込み構造とすることで、捕獲準位の多い半導体表面の影響を排して、雑音の低減を図っている。なお、表層から深い位置に設けられたｎ型埋込層３２は、ｎ型ウエル層１２と一体となって厚いｎ型の層を形成するとともに深い空乏層を形成し、波長の長い光に反応して電荷を励起するので、赤色光に対する感度を高める。

ＭＯＳトランジスタ１０ｂのドレイン領域１７ａは、リング形状のゲート電極１９の外周を囲むようにｐ型ウエル層１５の表層に形成され、ｎ型不純物層１７ｂと一体となっている。ソース領域１６ａは、リング形状のゲート電極１９の内周に囲まれるようにｐ型ウエル層１５の表層に形成されており、このソース領域１６ａの表層には、タングステンで形成されたプラグ２０と低抵抗で接続するための、ｎ⁺ 型のコンタクト層１６ｂが形成されている。

ゲート電極１９は、ｐ型ウエル層１５上に絶縁膜１８を介して形成されている。ゲート電極１９の下のドレイン領域１７ａとソース領域１６ａとに挟まれたｐ型ウエル層１５の表層がチャネル領域となる。また、ＭＯＳトランジスタ１０ｂの通常の動作電圧において、このチャネル領域をデプリーション状態に保持するために、このチャネル領域に適当な濃度のｎ型不純物を注入して、チャネルドープ層１５ｃを形成している。ＭＯＳトランジスタ１０ｂは、デプリーション型のｎチャネルＭＯＳトランジスタである。

ホールポケット２５は、チャネルドープ層１５ｃの下のｐ型ウエル層１５に形成され、ゲート電極１９が覆う領域内に形成されており、リング状となっている。ホールポケット２５は、ｐ型ウエル層１５内で局所的に不純物濃度が高められたｐ⁺ 型の高濃度領域である。

ＭＯＳトランジスタ１０ｂの領域のｐ型ウエル層１５の下方には、ｎ型ウエル層１２を介して比較的高い不純物濃度を有するｐ型埋込層３３が埋め込まれており、受光ダイオード１０ａの領域のｎ型埋込層３２に隣接している。これにより、ＭＯＳトランジスタ１０ｂの領域では、ｎ型ウエル層１２は、上下がｐ型の層によって挟まれて厚さが薄く保たれている。このｐ型埋込層３３及びｎ型ウエル層１２の不純物分布は、ホールポケット２５に蓄積されたホールをｐ型埋込層３３を経由して基板１１に掃き出す際に、空乏層がｐ型埋込層３３ではなくｐ型ウエル層１５内に広がって電界が集中するように設定されており、ｐ型埋込層３３に広がる空乏層の厚さは薄い。すなわち、低いリセット電圧でｐ型ウエル層１５内に急激なポテンシャル変化が生じ、ホールポケット２５に蓄積されたホールを確実に基板１１に掃き出してリセットすることができる。

ｎ⁺ 型不純物領域１７ｃは、ｐ型ウエル層１５を囲むように受光ダイオード１０ａ及びＭＯＳトランジスタ１０ｂの外側に、隣接するピクセル１０へ延在するように形成され、タングステンで形成されたプラグ２２が低抵抗で接続される領域である。また、ドレイン領域１７ａ及びｎ型不純物層１７ｂは、ｎ⁺ 型不純物領域１７ｃを介して、同一導電性を有するｎ型ウエル層１２に接続されている。これにより、ｐ型ウエル層１５は、ピクセル１０内においてｎ型の導電体に囲まれて孤立している。

また、受光ダイオード１０ａの上方に形成された受光窓２４以外の領域は、金属層（遮光膜）２３により覆われて遮光されている。

図３に示すように、各ピクセル１０のソース領域１６ａに接続されたプラグ２０は垂直出力線３４によって連結されており、１つの列に並んだプラグ２０は同一の１つの垂直出力線３４に連結されている。各ピクセル１０のゲート電極１９に接続されたプラグ２１は、垂直走査信号供給線３５によって連結されており、１つの行（水平ライン）に並んだプラグ２１は同一の１つ垂直走査信号供給線３５に連結されている。垂直出力線３４と垂直走査信号供給線３５とはそれぞれ異なる金属層によって形成され、互いに接触することなく交差している。また、各ピクセル１０のｎ⁺ 型不純物領域１７ｃに接続されたプラグ２２は、行方向又は列方向に沿って配線されたドレイン電圧供給線３６によって連結されている。なお、垂直出力線３４、垂直走査信号供給線３５、及びドレイン電圧供給線３６は、煩雑化を防ぐために図１及び図２には図示していない。また、図３において、簡単化のためにピクセル１０の配列を２行２列としている。

固体撮像装置は、複数のピクセル１０が配列された受光領域に周辺回路が接続されることにより構成される。周辺回路は、垂直出力線３４に高電圧を与える昇圧回路４０、垂直走査信号供給線３５を走査して電圧を与える垂直走査回路（Ｖ走査）４１、ドレイン電圧供給線３６に電圧を与えるドレイン電圧駆動回路４２、光検出信号を出力する信号出力回路４３、信号出力回路４３を水平走査する水平走査（Ｈ走査）回路４４、及び、ドレイン電圧供給線３６と昇圧電圧出力線３７とを導通（短絡）／非導通（開放）に切り換えるスイッチ回路４５等によって構成されている。

昇圧回路４０から昇圧電圧出力線３７が列ごとに一本ずつ出力されている。昇圧電圧出力線３７は列ごとに対応する垂直出力線３４に接続されており、これらの垂直出力線３４は信号出力回路４３に接続されている。Ｖ走査回路４１には、上記の垂直走査信号供給線３５が接続されており、各ピクセル１０のゲート電極１９にゲート電圧を供給する。ドレイン電圧駆動回路４２には、ドレイン電圧供給線３６が接続されており、各ピクセル１０のドレイン領域１７ａに共通のドレイン電圧を供給する。また、Ｈ走査回路４４は、信号出力回路４３に沿って配置されており、列ごとに１つずつ水平走査信号供給線３８が出ている。水平走査信号供給線３８は、信号出力回路４３に接続されている。

スイッチ回路４５は、ピクセル１０それぞれに対応するドレイン電圧供給線３６と昇圧電圧出力線３７とに接続され、これらを導通／非導通に切り換える。すなわち、スイッチ回路４５は、ピクセル１０の外部から、ソース領域１６ａとドレイン領域１７ａとを接続したり切り離したりするものである。

図４は、信号出力回路４３の詳細を示す。前述の垂直出力線３４は、高電圧ブロック用のスイッチＳ１に接続されている。スイッチＳ１は、プリセット電圧Ｖｍｐｒを発生する不図示の回路に接続されたスイッチＳ２と、第１ラインメモリ（第１記憶手段）５０の一端子に接続されたスイッチＳ３と、第２ラインメモリ（第２記憶手段）５１の一端子に接続されたスイッチＳ５とにそれぞれ接続されている。

第１ラインメモリ５０の他端子は接地されており、その一端子はさらに、前述の水平走査信号供給線３８によりオン／オフが制御されるスイッチＳ４を介して第１水平信号線５２に接続されている。同様に、第２ラインメモリ５１の他端子は接地されており、その一端子はさらに、水平走査信号供給線３８によりオン／オフが制御されるスイッチＳ６を介して第２水平信号線５３に接続されている。

第１水平信号線５２は、各列に設けられた第１ラインメモリ５０とスイッチ５４を介して接続されており、その一端は差動アンプ５４の負入力端子に接続されている。同様に、第２水平信号線５３は、各列に設けられた第２ラインメモリ５１とスイッチ５６を介して接続されており、その一端は差動アンプ５４の正入力端子に接続されている。また、第１水平信号線５２と第２水平信号線５３との間には、それらを短絡／開放するスイッチＳ７が設けられている。

差動アンプ５４の負入力端子と正出力端子との間には、第１帰還キャパシタ５５及びスイッチＳ８が設けられている。第１帰還キャパシタ５５の一端は負入力端子に接続されている。スイッチＳ８は、第１帰還キャパシタ５５の他端を、正出力端子に接続するか、又は、電位Ｖｃｍを発生する不図示の電位発生回路に接続するかを切り換える。同様に、差動アンプ５４の正入力端子と負出力端子との間には、第２帰還キャパシタ５６及びスイッチＳ９が設けられている。第２帰還キャパシタ５６の一端は正入力端子に接続されている。スイッチＳ９は、第２帰還キャパシタ５６の他端を、負出力端子に接続するか、又は、電位Ｖｃｍを発生する不図示の電位発生回路に接続するかを切り換える。

差動アンプ５４には、コモンモードフィードバック（ＣＭＦ）回路が内蔵されており、このＣＭＦ回路は、ＣＭＦ端子に入力される電位Ｖｃｍによって出力電位ＶｏｕｔＰ，ＶｏｕｔＭの平均電位を定める。すなわち、正出力端子の出力電位ＶｏｕｔＰ、及び負出力端子の出力電位ＶｏｕｔＭは、常にＶｃｍ＝（ＶｏｕｔＰ＋ＶｏｕｔＭ）／２の関係式を満たす。差動アンプ５４の出力電位ＶｏｕｔＰが水平出力線５７から、出力電位ＶｏｕｔＭが水平出力線５８から各々出力される。これらＶｏｕｔＰ及びＶｏｕｔＭは、ＶｏｕｔＭ−ＶｏｕｔＰ＝ＶＳ１−ＶＳ２或いはＶｏｕｔＰ−ＶｏｕｔＭ＝ＶＳ２−ＶＳ１の関係が成り立ち、ソース電位ＶＳ１とＶＳ２との差分を出力することが可能であるから、出力電位ＶｏｕｔＰ，ＶｏｕｔＭを図示しないＡＤ変換器を有する信号回路に入力することにより、ソース電位ＶＳ１とＶＳ２との差分を得ることが可能となる。

なお、隣接する列の垂直出力線３４に対しても上記と同様な複数のスイッチと、第１及び第２ラインメモリとが設けられていおり、各列の第１ラインメモリはスイッチを介して第１水平信号線５２に接続され、各列の第２ラインメモリはスイッチを介して第２水平信号線５３に接続されている。信号出力回路４３内の各スイッチは、ｎチャネルＭＯＳトランジスタ若しくはｐチャネルＭＯＳトランジスタを単独又は組み合わせて構成される。

図５及び図６を用いてＭＯＳ型固体撮像装置の撮像動作を説明する。撮像動作が開始すると、ピクセル１０がマトリクス状に配列された受光領域の各行がＶ走査回路４１によって順に選択されるとともに、図６に示す一連の４つのステップＳＴ１〜ＳＴ４（蓄積期間→第１読出期間→初期化期間→第２読出期間）が一行ずつ順に繰り返し実施される。最終行の一連の４つのステップＳＴ１〜ＳＴ４が終了した後には、先頭行へ戻って同じ動作を繰り返すといった、いわゆるローリング動作が行われる。

蓄積期間（ＳＴ１）では、受光領域の全ての行において光照射によるホールの発生及び蓄積が行われるとともに、信号出力回路４３から、選択される第Ｎ行の１つ手前の第（Ｎ−１）行の映像信号Ｖｏｕｔが出力されている。まず、蓄積期間内の期間Ａにおいて、全ピクセルのゲート電極１９に約２．５Ｖの電圧を印加する。このゲート電極１９に印加される電圧をゲート電圧と呼び、同図中ではＶｇ１，Ｖｇ２と示されている。ゲート電圧Ｖｇ１は、Ｖ走査回路４１によって選択された選択行におけるゲート電圧であり、ゲート電圧Ｖｇ２は、それ以外の非選択の行におけるゲート電圧である。ただし、この蓄積期間ではこの選択行・非選択行の区別はない。

また、ドレイン領域１７ａ及びソース領域１６ａとｐ型ウエル層１５とで形成されたｐｎ接合が逆バイアスされ、かつ２．５Ｖのゲート電圧に対してチャネル領域が空乏化せず、チャネル領域に十分な密度を持って電子が蓄積されるように、全ピクセルのドレイン領域１７ａに約１．６Ｖの電圧を印加する。このドレイン領域１７ａに印加される電圧をドレイン電圧と呼び、同図中ではＶｄと示されている。さらに、チャネル領域を通して電流が流れないように、スイッチＳ１を開放して各ピクセルのソース領域１６ａを信号出力回路４３から切り離す。これにより、チャネル領域には十分な密度の電子が蓄積され（いわゆる電子ピンニング状態が形成される）、ソース領域１６ａは、このチャネル領域を通してドレイン領域１７ａと繋がり、ドレイン領域１７ａとほぼ同じ電位になる。

このとき、ｐ型ウエル層１５及びｎ型ウエル層１２は空乏化し、受光ダイオード１０ａ部の光照射によって発生した電子−ホール対のうち、ホールがｐ型ウエル層１５に蓄積される。また、このとき、ｐ⁺ 型のホールポケット２５は、ｐ型ウエル層１５内でホールに対するポテンシャルが最も低くなっているので、ホールはホールポケット２５に移動する。

期間Ａにおいて、チャネル領域に十分な量の電子を蓄積させることにより、絶縁膜１８とチャネル領域との界面での準位のホール発生中心は非活性化状態で保持されて、界面準位からのホールの放出が防止される。すなわち、ホールの放出によるリーク電流が抑制されるため、光照射で発生したホール以外のホールがホールポケット２５に蓄積されることが抑制される。

蓄積期間終了前の期間Ｂにおいて、ゲート電圧Ｖｇ１，Ｖｇ２を接地電位０．０Ｖとするとともに、ドレイン領域１７ａ及びソース領域１６ａとｐ型ウエル層１５とで形成されたｐｎ接合が期間Ａのときよりもより深く逆バイアスされるように、ドレイン電圧Ｖｄを約３．３Ｖとする。これにより、チャネル領域はデプリーション状態を維持するとともに、ｐ型ウエル層１５にはホールポケット２５に向かうより強い電界が生じて、受光ダイオード１０ａ部のｐ型ウエル層１５に残存するホールは全てホールポケット２５に移送される。ホールポケット２５では、ホールの蓄積電荷量に対応したアクセプタの負電荷量が中性化されるので、ソース領域１６ａ付近のポテンシャルが変調されて、ＭＯＳトランジスタ１０ｂの閾値電圧が変化する。

なお、この蓄積期間において、前第（Ｎ−１）行の水平ブランキング期間で各列の第１ラインメモリと第２ラインメモリとに記憶されたソース電位の電位差に対応する映像信号Ｖｏｕｔが信号出力回路４３から出力されているが、この信号出力動作に関しては第２読出期間の後に説明する。

次に、第１読出期間（ＳＴ２）に移行する。第１読出期間開始直後の期間Ｃにおいて、信号出力回路４３のスイッチＳ１，Ｓ３を閉じ、その他のスイッチを開放して、第１ラインメモリ５０と垂直出力線３４との間を導通させるとともに、第２ラインメモリ５１と垂直出力線３４との間を非導通とする。このとき、ゲート電圧Ｖｇ１，Ｖｇ２を接地電位０．０Ｖとするとともに、スイッチＳ２を閉じて、第１ラインメモリ５０に約１．６Ｖのプリセット電圧Ｖｍｐｒを与える。また、このとき、全てのピクセル１０のドレイン電圧Ｖｄは約３．３Ｖに保たれる。なお、このプリセット電圧Ｖｍｐｒは、接地電位より大きく、かつ、第１及び第２読出期間において第１及び第２ラインメモリ５０，５１に読み出されるソース電位ＶＳ１，ＶＳ２より低い電圧に設定される。

第１読出期間のこの後半の期間Ｄにおいて、スイッチＳ２を開放し、第１ラインメモリ５０と垂直出力線３４とは導通させておく。このとき、Ｖ走査回路４１は、選択する第Ｎ行の垂直走査信号供給線３５に約２．２Ｖのゲート電圧Ｖｇ１を印加して、その他の非選択の垂直走査信号供給線３５のゲート電圧Ｖｇ２を接地電位０．０Ｖとする。また、このとき、全てのピクセル１０のドレイン電圧Ｖｄは約３．３Ｖに保たれる。このような電圧印加により、選択された行のＭＯＳトランジスタ１０ｂは飽和状態で動作する。

この期間Ｄでは、第Ｎ行目の各ピクセル１０のソース領域１６ａに生成された電位（第１電位信号）ＶＳ１によって各列の第１ラインメモリ５０が充電される。電位ＶＳ１は、ホール蓄積前の固有の基準電位（雑音電位）ＶＳ２と、ホールポケット２５に蓄積されたホールによって上昇した電位とを含んだ電位である。なお、ラインメモリへのソース電位の転送を「読み出し」と表現している。各列で第１ラインメモリへの電位ＶＳ１の読み出しが同時に行われる。

第１読出期間が終了すると、閉じていた電圧ブロック用のスイッチＳ１、及びスイッチＳ３を開放して第１ラインメモリ５０に電位ＶＳ１を保持し、初期化期間（ＳＴ３）に移行する。まず、選択された第Ｎ行のゲート電極１９を電気的に外部から切り離してフローティング状態（ハイインピーダンス状態）にする。このとき、他の非選択行のゲート電極１９を接地して、ゲート電圧Ｖｇ２を０．０Ｖとする。

続いて、昇圧回路４０から昇圧電圧出力線３７を介して各ピクセル１０のソース領域１６ａに高電圧を供給するとともに、このとき、スイッチ回路４５がドレイン電圧供給線３６と昇圧電圧出力線３７とを短絡して、ソース領域１６ａとドレイン領域１７ａとをピクセル１０の外部から電気的に接続することで、ソース領域１６ａとドレイン領域１７ａとに同時に約６．６Ｖの高電圧を印加する。第Ｎ行のゲート電極１９にはすでに約２．２Ｖに充電されており、ソース−ゲート間及びソース−ドレイン間の容量を介して約６．６Ｖの電圧が加わり、ゲート電圧Ｖｇ１は約８．６Ｖとなる。

約８．６Ｖのゲート電極１９の電圧Ｖｇ１は、ｐ型ウエル層１５及びその下のｎ型ウエル層１２にかかる。このとき発生する高電界により、第Ｎ行のピクセル１０内のｐ型ウエル層１５及びホールポケット２５からホールを基板１１へ掃き出すことができる。このように、低い電圧で確実にホールを掃き出し、初期化を行うことができる。なお、他の非選択行のホールポケット２５に蓄積されたホールは排出されずホールポケット２５内に保持される。

次に、第２読出期間（ＳＴ４）に移行する。スイッチＳ１，Ｓ２の制御は第１読出期間と同様とし、第１読出期間におけるスイッチＳ３の制御をスイッチＳ５に、第１読出期間におけるスイッチＳ４の制御をスイッチＳ６に変更した上で、第Ｎ行について第１読出期間と同様な読出動作を行う。すなわち、期間Ｅは期間Ｃ、期間Ｆは期間Ｄと同様である。これにより、ホールポケット２５からホールが排出された状態において、第Ｎ行のピクセル１０のソース領域１６ａに生成される固有の基準電位（第２電位信号）ＶＳ２で第２ラインメモリ５１が充電される。各列で第２ラインメモリへの電位ＶＳ２の読み出しが同時に行われる。なお、ステップＳＴ２〜ＳＴ４は、水平ブランキング期間内に行われ、１つの行について初期化を行うとともに、初期化の前後でソース電位を読み出す期間である。

第２読出期間の終了後、スイッチＳ１，Ｓ５を開放して第２ラインメモリ５１に電位ＶＳ２を保持し、ステップＳＴ１の蓄積期間に戻る。蓄積期間では、前述の蓄積動作を行うとともに、第１及び第２読出期間で各列の第１及び第２ラインメモリ５０，５１に読み出されたソース電位ＶＳ１，ＶＳ２の電位差を演算増幅手段で順次に演算増幅し、映像信号Ｖｏｕｔとして出力する信号出力動作を行う。

この信号出力動作時には、Ｈ走査回路４４によって列ごとに設けられた水平走査信号供給線３８に順に水平走査信号（ＨＳＣＡＮ）が供給される。スイッチＳ４，Ｓ６は、水平走査信号供給線３８に水平走査信号ＨＳＣＡＮが供給されたとき同時に閉じられる。スイッチＳ８を切り換えて第１帰還キャパシタ５５の他端を差動アンプ５４の正出力端子側に接続し、スイッチＳ９を切り換えて第２帰還キャパシタ５６の他端を差動アンプ５４の負出力端子側に接続するとともに、スイッチＳ４，Ｓ６を閉じると、第１及び第２ラインメモリ５０，５１に保持された電位ＶＳ１，ＶＳ２が第１及び第２水平信号線５２，５３に伝達され、電位ＶＳ１，ＶＳ２に応じた電荷が帰還キャパシタ５５，５６にそれぞれ蓄積される。このように、Ｈ走査回路４４は、水平走査手段として機能する。

差動アンプ５４の出力電位ＶｏｕｔＰ，ＶｏｕｔＭは、第１及び第２帰還キャパシタ５５，５６の蓄積電荷に基づいた値となる。水平出力線５７に電位差（ＶＳ１−ＶＳ２）に応じた出力電位ＶｏｕｔＰが出力され、水平出力線５８に電位差（ＶＳ２−ＶＳ１）に応じた出力電位ＶｏｕｔＭが出力される。出力電位ＶｏｕｔＰ，ＶｏｕｔＭは、例えば、図示しないＡＤ変換器に入力され、映像信号処理される。

以上のように、水平走査信号供給線３８に水平走査信号ＨＳＣＡＮが供給された１列について映像信号Ｖｏｕｔの出力が完了すると、スイッチＳ４，Ｓ６を開放するとともに、スイッチＳ８，Ｓ９を切り換えて第１及び第２帰還キャパシタ５５，５６の他端に電位Ｖｃｍを与える。また、このとき、スイッチＳ７を閉じて第１水平信号線５２と第２水平信号線５３とを同電位にする。この後、スイッチＳ７を開放するとともに、Ｈ走査回路４４によって隣の列の水平走査信号供給線３８が選択され、同様な信号出力動作が最終列まで繰り返し行われる。

この蓄積期間が終了すると、次行の第（Ｎ＋１）行が選択され、前述したステップＳＴ２〜ＳＴ４の動作が行われる。このようにして、ステップＳＴ１〜ＳＴ４の動作が受光領域の各行について行われ、最終行に達した場合には先頭行へ戻って同じ動作が繰り返される（ローリング動作）。各行の露光時間（ホール蓄積時間）は、ステップＳＴ２〜ＳＴ４の水平ブランキング期間が終了してからローリング動作を行って次の水平ブランキング期間が開始されるまでの時間、すなわち１フレームに要される時間に相当する。

次に、上記の信号出力動作時における信号出力回路４３内の各部の電位状態を検証する。まず、第１ラインメモリ５０の静電容量をＣ１、第２ラインメモリ５１の静電容量をＣ２、第１水平信号線５２の電位をＶ１、第２水平信号線５３の電位をＶ２、第１帰還キャパシタ５５の静電容量をＣ３、第２帰還キャパシタ５６の静電容量をＣ４、第１帰還キャパシタ５５の他端の電位をＶ３、第２帰還キャパシタ５６の他端の電位をＶ４とし、信号出力動作が全く行われていない初期状態で電位Ｖ１，Ｖ２を０Ｖとする。

スイッチＳ４，Ｓ６が閉じられる前の状態、すなわち第１及び第２ラインメモリ５０，５１に電位ＶＳ１，ＶＳ２がそれぞれ保持された状態において、Ｖ１＝Ｖ２＝０Ｖ、Ｖ３＝Ｖ４＝Ｖｃｍ、ＶｏｕｔＰ＝ＶｏｕｔＭ＝Ｖｃｍとなっている。この状態から、スイッチＳ８，Ｓ９を切り換えて第１及び第２帰還キャパシタ５５，５６の他端を差動アンプ５４の出力端子側に接続してもこの電位状態は変わらない。

ここで、スイッチＳ４，Ｓ６が閉じられ、かつスイッチＳ８，Ｓ９が出力端子側へ切り換えられる前後における各部の電位は、電荷保存則から、
Ｃ１・ＶＳ１−Ｃ３・Ｖｃｍ＝Ｃ１・Ｖ１＋Ｃ３・（Ｖ１−ＶｏｕｔＰ）
Ｃ２・ＶＳ２−Ｃ４・Ｖｃｍ＝Ｃ２・Ｖ２＋Ｃ４・（Ｖ２−ＶｏｕｔＭ）
の関係式を満たす。ここで、説明の簡略化のためにＣ１＝Ｃ２＝Ｃ３＝Ｃ４とすると、上記関係式はそれぞれ、
関係式１： ＶＳ１−Ｖｃｍ＝２・Ｖ１−ＶｏｕｔＰ
関係式２： ＶＳ２−Ｖｃｍ＝２・Ｖ２−ＶｏｕｔＭ
と簡単化される。

差動アンプ５４の増幅率（利得）をＡとすると、Ａ・（−Ｖ１＋Ｖ２）＝（ＶｏｕｔＰ−ＶｏｕｔＭ）の関係が得られ、増幅率Ａはほぼ無限大であることから、Ｖ１＝Ｖ２となる（いわゆるイマジナルショート）。Ｖ１＝Ｖ２として関係式１、２を減算すると、ＶｏｕｔＭ−ＶｏｕｔＰ＝ＶＳ１−ＶＳ２の関係式が得られる。また、Ｖ１＝Ｖ２＝Ｖｘとして関係式１、２を加算すると、Ｖｘ＝（ＶＳ１＋ＶＳ２）／４＋（ＶｏｕｔＰ−Ｖｃｍ）／４＋（ＶｏｕｔＭ−Ｖｃｍ）／４の関係式が得られる。

そして、差動アンプ５４の出力電位ＶｏｕｔＰ，ＶｏｕｔＭは、Ｖｃｍ＝（ＶｏｕｔＰ＋ＶｏｕｔＭ）／２の関係を満たすことから、Ｖｘ＝（ＶＳ１＋ＶＳ２）／４の関係が得られる。従って、信号出力時における第１水平信号線５２の電位Ｖ１と、第２水平信号線５３の電位Ｖ２とはほぼ等しく、第１ラインメモリ５０に保持された電位ＶＳ１と、第２ラインメモリ５１に保持された電位ＶＳ２とで平均化された電位となる。

水平出力線５７，５８が電位ＶｏｕｔＰ，ＶｏｕｔＭを出力した後、スイッチＳ４，Ｓ６を開放するとともに、スイッチＳ８，Ｓ９を切り換え、第１及び第２帰還キャパシタ５５，５６の他端の電位ＶｏｕｔＰ，ＶｏｕｔＭを、ともに電位Ｖｃｍにリセットする。このとき、第１水平信号線５２と第２水平信号線５３とを確実に同じ電位Ｖｘとするために、スイッチＳ７を閉じる。なお、スイッチＳ７は必ずしも必要ではなく、設けなくてもよい。

この後、スイッチＳ７を開放するとともに、Ｈ走査回路４４によって隣の列の水平走査信号供給線３８が選択され、同様な信号出力動作が実施される。このとき、第１及び第２水平信号線５２，５３の電位Ｖ１，Ｖ２は、（ＶＳ１＋ＶＳ２）／４を初期値とし、信号出力時には、ともに等しく電位Ｖｘ⁽²⁾ ＝（ＶＳ１⁽²⁾ ＋ＶＳ⁽²⁾ ）／４＋（ＶＳ１＋ＶＳ２）／８となる。なお、ＶＳ１⁽²⁾ ，ＶＳ⁽²⁾ は、第１及び第２読出期間において２列目の第１及び第２ラインメモリにそれぞれ保持された電位を表す。

そして、第ｎ列目の水平走査信号供給線３８が選択されて信号出力が行われたときの第１及び第２水平信号線５２，５３の電位Ｖ１，Ｖ２はともに等しく、次の関係式３によって表される。

なお、ＶＳ１^(k) ，ＶＳ２^(k) は、第１及び第２読出期間において第ｋ列目の第１及び第２ラインメモリにそれぞれ保持された電位を表し、ＶＳ１⁽⁰⁾ ＝ＶＳ１、ＶＳ２⁽⁰⁾ ＝ＶＳ２である。このように、Ｈ走査回路４４による水平走査中の第１及び第２水平信号線５２，５３の電位は、それまでに走査された各列の第１及び第２ラインメモリに保持されていた電位に応じて決定される平均化された電位となる。

最終列まで水平走査が終了して、第１行の信号出力が完了すると、全ての垂直出力線３４におけるスイッチＳ２，Ｓ１が閉じられ垂直出力線３４がプリセット電圧Ｖｍｐｒでリセットされた後、スイッチＳ２，Ｓ１が開放される。この後、第２行が選択されて次のステップへ移行する。

以上の本発明の第１実施形態では、第１及び第２水平信号線５２，５３の電位Ｖ１，Ｖ２は、１つの行について水平走査が終わった後、上記関係式３で表される電位が保持されたまま次のステップへ移行するが、これに限られるものではなく、電位Ｖ１，Ｖ２を、１水平走査または１フレームの信号出力が完了するたびに所定の電位にリセットするようにしてもよい。

図７は、本発明の第２実施形態の固体撮像装置に用いられる信号出力回路６０である。信号出力回路６０では、図４の信号出力回路４３で用いられたスイッチＳ８，Ｓ９が排除されるとともに、差動アンプ５４の負入力端子と正出力端子との間に第１帰還キャパシタ５５及びスイッチＳ１０が並列に接続され、差動アンプ５４の正入力端子と負出力端子との間に第２帰還キャパシタ５６及びスイッチＳ１１が並列に接続されている。また、信号出力回路６０には所定の電位を保持する電位保持回路６１が設けられており、電位保持回路６１の入力側はスイッチＳ１２を介して第２水平信号線５３に接続され、電位保持回路６１の出力側は差動アンプ５４が備えるＣＭＦ端子に接続されている。電位保持回路６１は、例えば、差動アンプを用いた積分回路によって構成される。

蓄積期間中の信号出力動作時において、第１列のスイッチＳ４，Ｓ６を閉じて信号出力を行うと、第１及び第２水平信号線５２，５３に上記電位Ｖｘが生じる。スイッチＳ１２を閉じて電位保持回路６１に電位Ｖｘを保持した後、電位Ｖｘを上記電位Ｖｃｍとして差動アンプ５４に入力するとともに、スイッチＳ１０，Ｓ１１を閉じて差動アンプ５４の入力端子と出力端子とを短絡させる。この動作を各列の水平走査とともに繰り返し実行することにより、第１及び第２水平信号線５２，５３の電位は、関係式３と同様な電位となる。すなわち、それまでに走査された各列の第１及び第２ラインメモリに保持されていた電位に応じて決定される平均化された電位となる。

図８は、本発明の第３実施形態の固体撮像装置に用いられる信号出力回路７０である。信号出力回路７０では、図４の信号出力回路４３で用いられた差動アンプ５４の代わりに、差動アンプ７１，７２が設けられている。信号出力回路６０には第２実施形態と同様な電位保持回路７３が設けられており、電位保持回路７３の出力側は差動アンプ７１，７２の正入力端子に共通に接続されている。また、ピクセル１０が配列された受光領域の複数行のうち、例えば１行を遮光して、光が照射されることのない領域（オプティカルブラック領域）を形成する。

信号出力動作時において、オプティカルブラック領域内のピクセルのソース電位を電位保持回路７３に随時保持し、基準電位として差動アンプ７１，７２の正入力端子に入力する。この場合においても、第１及び第２水平信号線５２，５３の電位は、それまでに走査された各列の第１及び第２ラインメモリに保持されていた電位に応じて決定される電位となることは上記第１及び第２実施形態と同様である。

以上の第１〜第３実施形態で示したように、信号出力動作時において、第１及び第２水平信号線５２，５３の電位をそれまでに走査された各列の第１及び第２ラインメモリに保持されていた電位に応じて決定される電位とすることで、暗部における固定パターンノイズの発生が抑制される。暗部における固定パターンノイズの発生は、従来のように各水平信号線が固定電位に固定された場合、各ラインメモリによって決まる電位と、これとは異なる固定電位との間の電位差により、各ラインメモリの非線形出力特性によって、特に暗部において出力の微小な差異を生じていたことが原因であると考えられる。

上記第１〜第３実施形態において、受光領域を図１及び図２で示した閾値変調型のピクセル１０によって構成したが、本発明はこれに限られるものではなく、受光領域のピクセルの構成及びその配列などは適宜変更できる。ピクセルは、蓄積電荷量に基づく電位により、信号出力回路内の各ラインメモリを充電することができるものであればよい。

ピクセルの構成を示す平面図である。 図１のＡ−Ａ線に沿うピクセルの断面図である。 固体撮像装置の回路構成を示す図である。 信号出力回路の構成を示す回路図である。 固体撮像装置の撮像動作を説明するフローチャートである。 撮像動作時の印加電圧を示すタイミングチャートである。 第２実施形態における信号出力回路の構成を示す回路図である。 第３実施形態における信号出力回路の構成を示す回路図である。 従来の固体撮像装置における信号出力回路の構成を示す回路図である。

符号の説明

１０ ピクセル
１０ａ 受光ダイオード
１０ｂ 光信号検出用ＭＯＳトランジスタ
１６ａ ソース領域
１７ａ ドレイン領域
１９ ゲート電極
３４ 垂直出力線
３５ 垂直走査信号供給線
３６ ドレイン電圧供給線
３８ 水平走査信号供給線
４３ 信号出力回路
４４ 水平走査回路
４５ スイッチ回路
５０ 第１ラインメモリ
５１ 第２ラインメモリ
５２ 第１水平信号線
５３ 第２水平信号線
５４ 差動アンプ
５５ 第１帰還キャパシタ
５６ 第２帰還キャパシタ
５７，５８ 水平出力線
６０，７０ 信号出力回路
６１，７３ 電位保持回路
７１，７２ 差動アンプ

Claims (3)

1. 行と列に配列され、光照射量に応じた電位信号を生成する複数の光電変換素子と、
   列ごとに設けられた複数の垂直出力線と、
   前記各垂直出力線に短絡開放自在に接続され、前記光電変換素子が光照射された場合に生成する第１電位信号を記憶する複数の第１記憶手段と、
   前記各垂直出力線に短絡開放自在に接続され、前記光電変換素子が初期化された場合に生成する第２電位信号を記憶する複数の第２記憶手段と、
   前記各第１記憶手段に短絡開放自在に接続された第１水平信号線と、
   前記各第２記憶手段に短絡開放自在に接続された第２水平信号線と、
   前記第１及び第２水平信号線が入力端子に接続され、前記第１及び第２電位信号の差に応じた差信号を出力する演算増幅手段と、
   前記第１及び第２記憶手段と前記第１及び第２水平信号線の接続状態を制御し、前記第１及び第２電位信号を、列ごとに前記第１及び第２水平信号線に伝達させる水平走査手段とを備え、
   前記演算増幅手段は、前記差信号の出力が行われた後、前記第１及び第２水平信号線の電位をともに等しくするとともに、該電位を該出力時までに前記第１及び第２水平信号線に伝達された前記第１及び第２電位信号に応じて決定される電位とすることを特徴とする固体撮像装置。
2. 前記演算増幅手段は、負及び正入力端子に前記第１及び第２水平信号線が接続され、第１帰還キャパシタの一端が負入力端子に、他端が短絡開放自在に正出力端子に接続され、第２帰還キャパシタの一端が正入力端子に、他端が短絡開放自在に負出力端子に接続され、前記正及び負出力端子から出力される２つの出力信号の平均電位を定める基準信号が入力されてなる差動アンプを備え、
   前記第１及び第２帰還キャパシタの他端は、前記正及び負出力端子に短絡されて前記差信号の出力が行われた後、前記正及び負出力端子から開放されて、前記基準信号が与えられることを特徴とする請求項１記載の固体撮像装置。
3. 前記演算増幅手段は、負及び正入力端子に前記第１及び第２水平信号線が接続され、第１帰還キャパシタ及び第１スイッチの一端が負入力端子に、他端が正出力端子に接続され、第２帰還キャパシタ及び第２スイッチの一端が正入力端子に、他端が負出力端子に接続され、前記正及び負出力端子から出力される２つの出力信号の平均電位を定める基準信号が入力されてなる差動アンプと、
   前記出力時までに前記水平走査手段によって前記第１及び第２水平信号線に伝達された前記第１及び第２電位信号に応じて決定される電位を保持し、この電位を前記基準信号として前記差動アンプに入力する電位保持手段とを備え、
   前記信号の出力が行われた後、前記第１及び第２帰還キャパシタの両端が前記第１及び第２スイッチによって短絡されることを特徴とする請求項１記載の固体撮像装置。

Images