JP3880177B2 - 時間軸補正装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は時間軸補正装置に関し、特にビデオテープレコーダ（ＶＴＲ）等の信号再生装置における再生信号の時間軸変動を補正する時間軸補正装置に関するものである。
【０００２】
【従来の技術】
近年、放送用ＶＴＲ等の信号再生装置において、再生信号の時間軸変動を補正するためにディジタル式の時間軸補正装置が広く知られている。以下に図面を参照しつつその従来例につき説明する。
【０００３】
図１１は周知の時間軸補正装置の概略ブロック図である。図において、時間軸変動を含む信号はＡ／Ｄ変換器１１１と書込みクロック発生回路１１４とに夫々供給される。書込みクロック発生回路１１４では、入力信号の時間軸変動に追従したクロックを発生し、Ａ／Ｄ変換器１１１とメモリ制御回路１１５とへ当該クロックを供給する。Ａ／Ｄ変換器１１１では、時間軸変動に追従した書込みクロックによりアナログ信号を標本化し、得られたディジタル信号をメモリ１１２へ一旦記憶する。
【０００４】
一方、読出しクロック発生回路１１６では、時間軸変動のない固定クロックを発生し、この固定クロックに同期してメモリ１１２から記憶した信号を読出してＤ／Ａ変換器１１３を介して出力することにより、時間軸補正をなす様になっている。
【０００５】
この方法では、入力信号の時間軸変動に追従した書込みクロックを発生するためのアナログ回路が必要であり、よって当該アナログ回路の回路素子のばらつきや温度変化等により、時間軸補正の精度が影響を受けるという欠点がある。
【０００６】
また、書込みクロック発生回路１１４は入力信号の同期信号やカラーサブキャリアと位相比較を行って、その比較誤差を制御信号としてＶＣＸＯ（電圧制御発振器）に印加するＰＬＬ（フェイズロックドループ）回路から構成されるが、入力信号の水平同期信号やカラーサブキャリアの位相の急変に追従しようとして、利得を大きくしかつＰＬＬ回路の時定数を小さくすると、追従性は良好となるものの、定常ジッタが増大して書込みクロック周波数の安定性が悪くなるという欠点がある。
【０００７】
かかる欠点を解消する例として、時間軸補正をディジタル信号処理によって補間する方法を使用した構成が、特開平２−１０９７９号公報に提案されており、その構成を図１２に示す。図において、クロック発生回路１２５は一定の周期のクロックを発生して各部へ供給する。時間軸誤差検出回路１２４にて時間軸誤差を検出して補間回路１２２で時間軸誤差に基づいて信号振幅を補間して補間信号を求め、Ｄ／Ａ変換器１２３でアナログ信号に変換して出力する。尚、Ａ／Ｄ変換器１２１は入力信号をクロックによりディジタル化するものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１２に示した従来の構成では、高精度の時間軸補正が行えるが、補間のためには各タップに対して各係数を乗じる乗算器が必要であり、振幅値をより正しく補間再生するには、補間フィルタのタップ数を多くして特性を高精度にする必要があり、それだけ乗算器の数が増加し、簡単な回路で高精度の時間軸補正が行える時間軸補正回路が必要である。
【０００９】
本発明の目的は、簡単な回路で高精度の時間軸補正が行える時間軸補正装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明によれば、入力画像信号の長時間平均化したライン周波数に同期して標本化クロックを発生する標本化クロック発生手段と、前記標本化クロックによって前記入力画像信号をディジタル信号に変換するＡ／Ｄ変換手段と、前記ディジタル信号を記憶する記憶手段と、前記ディジタル信号の水平同期信号またはカラーサブキャリア信号に基づいて時間軸誤差を検出して時間軸誤差情報を生成する時間軸誤差検出手段と、前記時間軸誤差情報に基づいて前記標本化クロックの角速度の位相角を補正して時間軸を補正した補正位相角を算出し、前記補正位相角に基づいて読み出しクロックを生成する読み出しクロック発生手段と、前記読み出しクロックに基づいて前記記憶手段から前記ディジタル信号を読み出してアナログ信号に変換するＤ／Ａ変換手段とを有することを特徴とする時間軸補正装置が得られる。
【００１１】
さらに本発明によれば、入力画像信号の長時間平均化したライン周波数に同期して標本化クロックを発生する標本化クロック発生手段と、前記標本化クロックによって前記入力画像信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記ディジタル信号を記憶する記憶手段と、前記ディジタル信号の水平同期信号またはカラーサブキャリア信号に基づいて時間軸誤差を検出して時間軸誤差情報を生成する時間軸誤差検出手段と、前記時間軸誤差情報に基づいて前記標本化クロックの角速度の位相角を補正して時間軸を補正した補正位相角を算出し、前記補正位相角に基づいて前記標本化クロックを補正して書き込みクロックを生成する書き込みクロック発生手段と、前記書き込みクロックに基づいて前記Ａ／Ｄ変換手段からディジタル信号を出力させ前記記憶手段に記憶させる手段と、前記標本化クロックを基づいて前記記憶手段から前記ディジタル信号を読み出してアナログ信号に変換するＤ／Ａ変換手段とを有することを特徴とする時間軸補正装置が得られる。
【００１６】
本発明の作用を述べる。入力画像信号をディジタル変換した入力ディジタル信号から時間軸変動情報を得て、時間軸を補正した読出しクロックを発生してディジタル信号のメモリ読出し時刻を時間軸補正しつつメモリから読出す様にしているので、ディジタル処理による補間回路が不要であり、また入力信号の時間軸変動に追従したクロックは必要とせず、時間軸変動に追従したクロックを発生する構成であるので、アナログ回路も不要となる。
【００１７】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。
【００１８】
図１は本発明の一実施例を示す構成図である。図１において、入力端子９へ入力された時間軸変動を含む入力の画像信号はクロック発生回路１とＡ／Ｄ変換器２へ供給される。入力の画像信号は時間軸変動を含むものの、平均のライン数及び平均のフレーム周波数はＮＴＳＣのテレビ信号の基準を満たすものとする。
【００１９】
クロック発生回路１は入力信号に同期して一定の周波数の書込みクロックを発生する。書込みクロックを入力信号に同期させるのは入力信号の時間軸変動に追従することを目的とするのではなく、１ラインあたりの画素数を一定にすることにより、後段の処理を簡単にするために入力信号に同期させる。このため、入力信号の時間軸変動に対して追従する様にするのではなく、時定数を十分大きくしてかつ利得を小さくしてＰＬＬ回路を構成し、長時間平均化したライン周波数に同期した安定した周波数のクロックを発生する様にする。
【００２０】
書込みクロックすなわち標本化クロックの周波数ｆs は平均の水平周波数ｆh のＮ倍（ｆs ＝Ｎ・ｆh ）に同期させる。本実施例ではＮ＝９１０、すなわち、平均のカラーサブキャリア周波数ｆscの４倍の周波数とする。標本化クロックの周期はＴ＝１／ｆs となる。書込みクロックはＡ／Ｄ変換器２と時間軸誤差検出回路３とメモリ制御回路５と読出しクロック発生回路６へ供給される。
【００２１】
Ａ／Ｄ変換器２は時間軸変動を含む入力信号を安定した書込みクロックでディジタル信号に変換してメモリ回路４及び時間軸誤差検出回路３へ供給する。時間軸誤差検出回路３は入力されたディジタル信号の同期信号やカラーバースト信号から時間軸誤差を検出して時間軸誤差情報として読出しクロック発生回路６へ供給する。メモリ回路４はメモリ制御回路５からの信号に従ってディジタル化された入力信号を一旦蓄える。メモリ制御回路５は書込みクロックと読出しクロックに従ってディジタル化された画像信号をメモリへ書込みまたは読出しを行う制御をする。
【００２２】
読出しクロック発生回路６は時間軸誤差情報をもとに書込みクロックに対して時間軸誤差の値だけ時間位相を補正したタイミングで読出しクロックを発生する。Ｄ／Ａ変換器７は時間軸補正された読出しクロックでメモリ回路４から読出されたディジタルの画像信号をアナログ信号に変換して出力し、出力端子１０から出力される。
【００２３】
次に、図２を用いて時間軸変動が補正される原理を示す。輝度信号の水平同期をみていると、▲１▼及び▲２▼のラインに対して▲３▼以降のラインでΔだけ時間軸で遅延が生じている。この場合、標本化クロックの周期がＴであるので、▲３▼のラインは▲２▼のラインに比べて、Δ／Ｔのクロック数遅れていることになる。時間軸補正するには、Δ／Ｔのクロックだけ早く読み出せば良い。Δ／Ｔの整数値の値はそのクロックの数だけ早く読み、小数点以下の値の分は、クロックの位相をシフトすることにより時間軸補正を行う。時間軸誤差情報の内で、クロック数で補正する分の情報はメモリ制御回路５へ補正情報としてそのまま送られる。
【００２４】
カラーバースト信号を基準に時間軸誤差を検出する場合も同様に時間軸補正が行われる。ｆs ＝４倍のｆscとしているので、時間軸変動がない正規のＮＴＳＣ信号であればサブキャリアの位相がライン毎に反転することから、水平同期から同じ距離のカラーバーストの標本値のサブキャリア成分は、振幅の大きさは同じで、ライン毎に極性が反転することになる。これを基準位相とする。時間軸変動を含む画像信号のカラーバースト区間のディジタル信号値から、ライン毎のカラーサブキャリアの位相を求め、基準位相からのずれを求める。
【００２５】
図３においてカラーサブキャリアの位相補正について説明する。▲１▼のラインに対して▲２▼のラインでは位相がちょうど反転しているが、▲３▼のラインでは、反転した位相よりθだけカラーサブキャリアの位相が遅れている。▲３▼のラインのカラーバーストの位相に対して、時間軸誤差検出回路で時間軸変動により画像信号のサブキャリアの位相角が基準位相から位相角θ（＝２π・ｆsc・ｔ）だけ、従って時間ｔ＝θ／（２・π・ｆsc）遅れていることが検出されると、時間軸誤差情報として読出しクロック発生回路へ供給し、メモリ制御部で制御を行って、メモリから読出して画像信号を再生する場合に時間ｔだけ早く読出してＤ／Ａ変換する。これによりアナログ変換される画像信号のカラーサブキャリアは位相が正しく補正されて出力される。
【００２６】
図４では、ＶＴＲにおいて、１フィールド毎にトラックをスキャンするため、フィールドの切替わりで、画像信号の連続性が悪くなる場合を示す。▲１▼が正しい信号とすると、ヘッドの切替わりで不連続が生じて、例えば▲２▼に示す様に、第５２０ラインの途中で時間的に遅れが生じて、１ラインの長さが長くなるとする。５２１ライン以降では、画像信号が後ろにシフトして遅れて、そのままでは画面上で不連続が見えて、画品質が大きく劣化する。
【００２７】
図２を用いて説明したと同様の補正処理が行われる。すなわち、時間軸誤差検出回路３で遅延時間Δを時間軸誤差情報として検出して、Δ／Ｔの整数部のクロック数と小数点部に分け、整数部の誤差はそのままメモリ制御回路５へ送られ、小数点部の誤差は読出しクロック発生回路６で遅延時間を補正した読出しクロックを発生してメモリ回路４から時間Δだけ早く読出してアナログ信号に変換することにより、補正された画像信号が得られる。
【００２８】
図５にクロック発生回路１の構成例を示す。クロック発生回路１は同期分離回路１１とＶＣＸＯ回路１２及びＰＣ回路１３からなる。同期分離回路１１は入力信号から水平同期信号とカラーバースト信号を分離する。ＶＣＸＯ回路１２は水平同期またはカラーバーストに位相ロックしてクロックを発生する。安定したクロックを発生するため、時定数を大きくするかＰＬＬのループ利得を小さくして、入力信号の変動に敏感に追従しないように構成する。ＰＧ（パルスゼネレータ）回路１３はクロックとクロックを分周して得られる基準の水平同期信号を供給すると共に、必要なパルス信号を発生して供給する。
【００２９】
図６に時間軸誤差検出回路３の検出方法を説明する。基準の水平同期信号Ｈから、画像信号の水平同期信号の５０％の地点までの遅延時間Δを算出する。画像信号の水平同期部分の標本点を○印の点で示し各標本点の値をＸｉとすると、ブランキングレベル（Ｘ１とＸ２）及び同期先頭レベル（Ｘ４とＸ５）の中間のレベルとなる●印の点の標本化時刻を推定する。Ｘ３とＸ４の値から●の点の位置が推定でき、基準の水平同期信号Ｈからの遅延時間Δが計算される。
【００３０】
図７に時間軸誤差検出回路３の他の検出方法を説明する。基準の水平同期信号Ｈから予め定められた数だけ離れたサンプル点を基準にしてカラーバーストの位相を検出する。標本化周波数は平均のカラーサブキャリア周波数の４倍に設定しているので、標本化周期の角速度はπ／２で、すなわち１標本点毎に９０度（π／２）の位相が進むことになる。そして、１ラインの標本点数は９１０サンプルであるので、次のラインの同じ標本点では位相が１８０度進むことになる。カラーサブキャリアの振幅がＣで、標本化周期の角速度がπ／２で、サブキャリアの遅延位相角度がθとすると、○印で示す標本点の第ｉサンプルの点の標本値はＣi ＝Ｃ・ｓｉｎ（ｉ・π／２−θ）で示される。
【００３１】
図７のカラーサブキャリアの標本点で、基準となる▲１▼のラインでは、位相遅延の位相角θは０度であり、Ｃi ＝Ｃ・ｓｉｎ（ｉ・π／２）となる。従って、ディジタル化された画像信号のカラーバースト区間の標本点のサブキャリア成分の振幅値を求めると、標本点のうちＣ1 ，Ｃ3 ，Ｃ5 ，Ｃ7 の標本値は０の値となるはずである。時間軸誤差が生じて位相遅延がθだけずれると、▲２▼のラインで示す様に、Ｃ1 ，Ｃ3 ，Ｃ5 ，Ｃ7 の値は０にはならない。
【００３２】
ｉ＝１及び２の時、
Ｃ1 ＝Ｃ・ｓｉｎ（π／２−θ）
Ｃ2 ＝Ｃ・ｓｉｎ（π−θ）
なる関係がある。
【００３３】
三角関数の式ｓｉｎ（Ａ＋Ｂ）＝ｃｏｓＡ・ｓｉｎＢ＋ｃｏｓＢ・ｓｉｎＡを用いると、
となる。
【００３４】
両式から、ｔａｎ（θ）＝Ｃ2 ／Ｃ1
すなわち、Ｃ1 及びＣ2 の値から、三角関数の逆テーブルを参照して、θの値を求めることができる。Ｃ1 とＣ2 の標本点だけでなく、２つの連続する２つの標本値、例えばＣ2 とＣ3 またはＣ3 とＣ4 等からも同様にして位相遅延の位相角θを求めることができるので、２点だけでなく、多くの点からの平均値で位相角を求めることにすれば、演算処理は多くなるが位相角θの精度を高くすることができる。
【００３５】
図８に読出しクロック発生回路６の構成例を示す。遅延位相角だけ位相を補正した読出しクロックを発生する機能を有する。基本クロック回路２１は標本化クロックｆs に同期した２倍以上の大きさの基本クロックｆb ＝Ｍ／Ｌ・ｆs を発生する。基本クロックを標本化クロックに同期させることにより、時間的に変動はあるが、平均するとメモリ回路に書込まれるデータ数と読出されるデータ数は一致する。Ｍ＝４，Ｌ＝１として標本化クロックの４倍の基本クロック４ｆs を発生して、位相角発生器２３へ供給する。角速度発生器２２は基本クロックの周期に標本化クロックの位相角が進む角速度ωを発生し位相角発生器へ供給する。
【００３６】
角速度はω＝２・π・Ｌ／Ｍで与えられ、この場合π／２となる。位相角発生器２３は読出しクロックの位相角ψを基本クロック毎に発生する。位相角は基本クロック毎に角速度ω＝π／２ずつ進み、初期位相は遅延位相角θだけ進めた位相角に補正される。すなわち第ｊ番目の基本クロックの時の読出しクロックの位相角はψ＝ω・ｊ＋θで与えられる。
【００３７】
図９にクロック発生回路６のクロック発生器２４の構成例を示す。クロック発生器２４は位相角ψから遅延時間が補正された読出しクロックを発生する。正弦波テーブル３１は０から２πまでの１周期の角度の値に対応させて、８ビットの振幅のＰＣＭの正弦波を出力する変換のテーブル（ＲＯＭ）をもち、入力された位相角ψに対応したＰＣＭの正弦波を出力して、Ｄ／Ａ回路３２へ供給する。
【００３８】
Ｄ／Ａ回路３２は８ビットの正弦波のＰＣＭ信号をアナログに変換して出力し、矩形波回路３３へ供給する。矩形波回路３３は正弦波の振幅を増幅してかつクリップを行うことにより矩形波に変換して、遅延位相角θが補正されている読出しクロックを発生する。位相角は２進数で示すこととして、２πを１０ビットで表現して１０ビットのモジュロー演算により角速度ωを求める演算処理を行う。２πは１０２４、πは５１２となり、π／２は２５６に表現される。角速度は基本クロックの周期毎にπ／２すなわち２５６ずつ進むことになる。
【００３９】
ＬＳＩ化等でメモリサイズを小さくする必要がある場合は、三角関数の特性を用いると、０からπ／２の正弦波変換テーブルがあれば、あとは加減算を用いれば、０から２πまでの位相角に対する正弦波を求めることができ、サイズは１／４になる。
【００４０】
図５のクロック発生回路１の構成について他の構成例を説明する。図８の読出しクロック発生回路６の基本クロック回路２１は、標本化クロックの４倍の基本クロックを発生する機能が必要である。そこで、図５はＶＣＸＯ回路１２で標本化クロックｆs を発生するのでなく、ｆs の４倍の基本クロックｆb を発生する機能を持たせる。
【００４１】
ＰＧ回路１３では基本クロックｆb を１／４に分周して標本化クロックｆs を求め、各部へ供給する。基本クロックｆb は図８に示す読出しクロック発生器の構成図の中の位相角発生器２２へ直接供給される。すなわち、図５のＶＣＸＯ回路１２と図８の基本クロック回路２１は１つのＶＣＸＯ回路にまとめることができ、図８の基本クロック回路２１は不要にできる。
【００４２】
メモリ回路４の構成について説明する。書込みと読出しの平均のデータ数が不一致の場合は、メモリ回路４は２フレーム分のメモリ（ＮＴＳＣ信号は２フレームで位相があう）をもって、フレームの同期化をとる必要がある。書込みと読出しのクロックが平均で同期がとれていれば、Ｖ同期区間での大きな時間歪みがあるとしても、高々１ライン分の時間補正のメモリがあれば良く、通常のラインでの時間軸誤差の生じるサンプル数はあまり大きくはないものと推定される。
【００４３】
但し、時間軸誤差検出回路３で誤差を検出し、読出しクロック発生回路６で読出しクロックを発生するまでの処理時間は、画像信号を遅延させる必要があり、メモリ回路４はそれだけ余分にメモリ容量が必要となる。
【００４４】
本発明の第２の実施例の構成を図１０に示す。本実施例ではＡ／Ｄ変換する標本化クロックを、ディジタル信号から時間軸誤差検出した遅延誤差θを用いて補正した書込みクロックを発生させ、このクロックで標本化を行う構成としている。すなわち、フィードバックループを構成して時間軸誤差を補正する構成となっている。書込みクロック回路８は図１の読出しクロック回路６と同じ機能を有し、遅延誤差θと基本クロックｆb から時間誤差を補正した書込みクロックを発生する。他のブロックは図１のブロックと同様の機能を有する。
【００４５】
クロック発生回路１は入力信号に同期した基本クロックｆb と標本化クロックｆs を発生する。標本化クロックｆs は平均した水平同期信号ｆh のＮ倍、例えばＮ＝９１０の周波数、基本クロックは更に４倍した周波数（ｆb ＝４・ｆs ）に設定されている。
【００４６】
第２の実施例のフィードバックループによる時間軸誤差補正制御の構成の場合、水平同期信号による時間軸誤差検出はラインで同期のエッジの１ヵ所でしか位相比較できず、その部分の補正ができないので、比較の基準となる同期信号をディジタルで構成しておき、同期部分の付替えを行う構成とすると、より精度を高く時間軸の補正が行える。
【００４７】
第１の実施例の場合でも、ＶＴＲから出されるテレビ信号が、同期信号やカラーバースト信号がＮＴＳＣ信号の規格に対して歪んでいる場合が考えられ、後段の装置への歪みの影響を削減するため、基準となる同期信号を新しく付け替えれば、同期信号等の波形歪みは改善できる。
【００４８】
【発明の効果】
以上の様に本発明は、時間軸補正検出回路をディジタルで構成し、検出した誤差を補正したクロックをディジタル処理で生成するため、回路素子のばらつきや温度変化等による影響を受けることなく、安定して高精度の時間軸補正が行える。また、クロックを時間軸誤差を補正する時刻にずらせて発生させるため、クロックの間のデータを補間回路で補間処理により求める必要がなく、補間処理のディジタルフィルタが不要である。図１２の従来例においては、ＬＳＩ化が可能といっても、４．２ＭＨｚの帯域まで平坦にのびた高性能の補間フィルを構成するためには、補間フィルタの段数が非常に多くなり、大規模ＬＳＩとなるが、本発明では、補間フィルタは不要で、構成が簡単になる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】水平同期信号の時間軸誤差とその補正を説明するための図である。
【図３】カラーバースト信号の時間軸誤差とその補正を説明するための図である。
【図４】Ｖ同期信号区間の近傍の時間軸誤差とその補正を説明するための図である。
【図５】図１のクロック発生器１の具体的構成を示す図である。
【図６】水平同期信号による時間軸誤差検出の検出方法説明する図である。
【図７】カラーバースト信号による時間軸誤差検出の検出方法説明する図である。
【図８】図１の読出しクロック発生回路６の具体例を示す図である。
【図９】図８のクロック発生器２４の具体例を示す図である。
【図１０】本発明の他の実施例のブロック図である。
【図１１】従来の時間軸補正装置の一例を示す図である。
【図１２】従来の時間軸補正装置の他の例を示す図である。
【符号の説明】
１ クロック発生回路
２ Ａ／Ｄ変換器
３ 時間軸誤差検出回路
４ メモリ回路
５ メモリ制御回路
６ 読出しクロック発生回路
７ Ｄ／Ａ変換器
８ 書込みクロック発生回路
９ 入力端子
１０ 出力端子
１１ 同期分離回路
１２ ＶＣＸＯ回路
１３ ＰＧ回路
２１ 基本クロック発生回路
２２ 位相角発生器
２３ 角速度発生器
２４ クロック発生器
３１ 正弦波テーブル
３２ Ａ／Ｄ変換回路
３３ 矩形波回路
【発明の属する技術分野】
本発明は時間軸補正装置に関し、特にビデオテープレコーダ（ＶＴＲ）等の信号再生装置における再生信号の時間軸変動を補正する時間軸補正装置に関するものである。
【０００２】
【従来の技術】
近年、放送用ＶＴＲ等の信号再生装置において、再生信号の時間軸変動を補正するためにディジタル式の時間軸補正装置が広く知られている。以下に図面を参照しつつその従来例につき説明する。
【０００３】
図１１は周知の時間軸補正装置の概略ブロック図である。図において、時間軸変動を含む信号はＡ／Ｄ変換器１１１と書込みクロック発生回路１１４とに夫々供給される。書込みクロック発生回路１１４では、入力信号の時間軸変動に追従したクロックを発生し、Ａ／Ｄ変換器１１１とメモリ制御回路１１５とへ当該クロックを供給する。Ａ／Ｄ変換器１１１では、時間軸変動に追従した書込みクロックによりアナログ信号を標本化し、得られたディジタル信号をメモリ１１２へ一旦記憶する。
【０００４】
一方、読出しクロック発生回路１１６では、時間軸変動のない固定クロックを発生し、この固定クロックに同期してメモリ１１２から記憶した信号を読出してＤ／Ａ変換器１１３を介して出力することにより、時間軸補正をなす様になっている。
【０００５】
この方法では、入力信号の時間軸変動に追従した書込みクロックを発生するためのアナログ回路が必要であり、よって当該アナログ回路の回路素子のばらつきや温度変化等により、時間軸補正の精度が影響を受けるという欠点がある。
【０００６】
また、書込みクロック発生回路１１４は入力信号の同期信号やカラーサブキャリアと位相比較を行って、その比較誤差を制御信号としてＶＣＸＯ（電圧制御発振器）に印加するＰＬＬ（フェイズロックドループ）回路から構成されるが、入力信号の水平同期信号やカラーサブキャリアの位相の急変に追従しようとして、利得を大きくしかつＰＬＬ回路の時定数を小さくすると、追従性は良好となるものの、定常ジッタが増大して書込みクロック周波数の安定性が悪くなるという欠点がある。
【０００７】
かかる欠点を解消する例として、時間軸補正をディジタル信号処理によって補間する方法を使用した構成が、特開平２−１０９７９号公報に提案されており、その構成を図１２に示す。図において、クロック発生回路１２５は一定の周期のクロックを発生して各部へ供給する。時間軸誤差検出回路１２４にて時間軸誤差を検出して補間回路１２２で時間軸誤差に基づいて信号振幅を補間して補間信号を求め、Ｄ／Ａ変換器１２３でアナログ信号に変換して出力する。尚、Ａ／Ｄ変換器１２１は入力信号をクロックによりディジタル化するものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１２に示した従来の構成では、高精度の時間軸補正が行えるが、補間のためには各タップに対して各係数を乗じる乗算器が必要であり、振幅値をより正しく補間再生するには、補間フィルタのタップ数を多くして特性を高精度にする必要があり、それだけ乗算器の数が増加し、簡単な回路で高精度の時間軸補正が行える時間軸補正回路が必要である。
【０００９】
本発明の目的は、簡単な回路で高精度の時間軸補正が行える時間軸補正装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明によれば、入力画像信号の長時間平均化したライン周波数に同期して標本化クロックを発生する標本化クロック発生手段と、前記標本化クロックによって前記入力画像信号をディジタル信号に変換するＡ／Ｄ変換手段と、前記ディジタル信号を記憶する記憶手段と、前記ディジタル信号の水平同期信号またはカラーサブキャリア信号に基づいて時間軸誤差を検出して時間軸誤差情報を生成する時間軸誤差検出手段と、前記時間軸誤差情報に基づいて前記標本化クロックの角速度の位相角を補正して時間軸を補正した補正位相角を算出し、前記補正位相角に基づいて読み出しクロックを生成する読み出しクロック発生手段と、前記読み出しクロックに基づいて前記記憶手段から前記ディジタル信号を読み出してアナログ信号に変換するＤ／Ａ変換手段とを有することを特徴とする時間軸補正装置が得られる。
【００１１】
さらに本発明によれば、入力画像信号の長時間平均化したライン周波数に同期して標本化クロックを発生する標本化クロック発生手段と、前記標本化クロックによって前記入力画像信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記ディジタル信号を記憶する記憶手段と、前記ディジタル信号の水平同期信号またはカラーサブキャリア信号に基づいて時間軸誤差を検出して時間軸誤差情報を生成する時間軸誤差検出手段と、前記時間軸誤差情報に基づいて前記標本化クロックの角速度の位相角を補正して時間軸を補正した補正位相角を算出し、前記補正位相角に基づいて前記標本化クロックを補正して書き込みクロックを生成する書き込みクロック発生手段と、前記書き込みクロックに基づいて前記Ａ／Ｄ変換手段からディジタル信号を出力させ前記記憶手段に記憶させる手段と、前記標本化クロックを基づいて前記記憶手段から前記ディジタル信号を読み出してアナログ信号に変換するＤ／Ａ変換手段とを有することを特徴とする時間軸補正装置が得られる。
【００１６】
本発明の作用を述べる。入力画像信号をディジタル変換した入力ディジタル信号から時間軸変動情報を得て、時間軸を補正した読出しクロックを発生してディジタル信号のメモリ読出し時刻を時間軸補正しつつメモリから読出す様にしているので、ディジタル処理による補間回路が不要であり、また入力信号の時間軸変動に追従したクロックは必要とせず、時間軸変動に追従したクロックを発生する構成であるので、アナログ回路も不要となる。
【００１７】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。
【００１８】
図１は本発明の一実施例を示す構成図である。図１において、入力端子９へ入力された時間軸変動を含む入力の画像信号はクロック発生回路１とＡ／Ｄ変換器２へ供給される。入力の画像信号は時間軸変動を含むものの、平均のライン数及び平均のフレーム周波数はＮＴＳＣのテレビ信号の基準を満たすものとする。
【００１９】
クロック発生回路１は入力信号に同期して一定の周波数の書込みクロックを発生する。書込みクロックを入力信号に同期させるのは入力信号の時間軸変動に追従することを目的とするのではなく、１ラインあたりの画素数を一定にすることにより、後段の処理を簡単にするために入力信号に同期させる。このため、入力信号の時間軸変動に対して追従する様にするのではなく、時定数を十分大きくしてかつ利得を小さくしてＰＬＬ回路を構成し、長時間平均化したライン周波数に同期した安定した周波数のクロックを発生する様にする。
【００２０】
書込みクロックすなわち標本化クロックの周波数ｆs は平均の水平周波数ｆh のＮ倍（ｆs ＝Ｎ・ｆh ）に同期させる。本実施例ではＮ＝９１０、すなわち、平均のカラーサブキャリア周波数ｆscの４倍の周波数とする。標本化クロックの周期はＴ＝１／ｆs となる。書込みクロックはＡ／Ｄ変換器２と時間軸誤差検出回路３とメモリ制御回路５と読出しクロック発生回路６へ供給される。
【００２１】
Ａ／Ｄ変換器２は時間軸変動を含む入力信号を安定した書込みクロックでディジタル信号に変換してメモリ回路４及び時間軸誤差検出回路３へ供給する。時間軸誤差検出回路３は入力されたディジタル信号の同期信号やカラーバースト信号から時間軸誤差を検出して時間軸誤差情報として読出しクロック発生回路６へ供給する。メモリ回路４はメモリ制御回路５からの信号に従ってディジタル化された入力信号を一旦蓄える。メモリ制御回路５は書込みクロックと読出しクロックに従ってディジタル化された画像信号をメモリへ書込みまたは読出しを行う制御をする。
【００２２】
読出しクロック発生回路６は時間軸誤差情報をもとに書込みクロックに対して時間軸誤差の値だけ時間位相を補正したタイミングで読出しクロックを発生する。Ｄ／Ａ変換器７は時間軸補正された読出しクロックでメモリ回路４から読出されたディジタルの画像信号をアナログ信号に変換して出力し、出力端子１０から出力される。
【００２３】
次に、図２を用いて時間軸変動が補正される原理を示す。輝度信号の水平同期をみていると、▲１▼及び▲２▼のラインに対して▲３▼以降のラインでΔだけ時間軸で遅延が生じている。この場合、標本化クロックの周期がＴであるので、▲３▼のラインは▲２▼のラインに比べて、Δ／Ｔのクロック数遅れていることになる。時間軸補正するには、Δ／Ｔのクロックだけ早く読み出せば良い。Δ／Ｔの整数値の値はそのクロックの数だけ早く読み、小数点以下の値の分は、クロックの位相をシフトすることにより時間軸補正を行う。時間軸誤差情報の内で、クロック数で補正する分の情報はメモリ制御回路５へ補正情報としてそのまま送られる。
【００２４】
カラーバースト信号を基準に時間軸誤差を検出する場合も同様に時間軸補正が行われる。ｆs ＝４倍のｆscとしているので、時間軸変動がない正規のＮＴＳＣ信号であればサブキャリアの位相がライン毎に反転することから、水平同期から同じ距離のカラーバーストの標本値のサブキャリア成分は、振幅の大きさは同じで、ライン毎に極性が反転することになる。これを基準位相とする。時間軸変動を含む画像信号のカラーバースト区間のディジタル信号値から、ライン毎のカラーサブキャリアの位相を求め、基準位相からのずれを求める。
【００２５】
図３においてカラーサブキャリアの位相補正について説明する。▲１▼のラインに対して▲２▼のラインでは位相がちょうど反転しているが、▲３▼のラインでは、反転した位相よりθだけカラーサブキャリアの位相が遅れている。▲３▼のラインのカラーバーストの位相に対して、時間軸誤差検出回路で時間軸変動により画像信号のサブキャリアの位相角が基準位相から位相角θ（＝２π・ｆsc・ｔ）だけ、従って時間ｔ＝θ／（２・π・ｆsc）遅れていることが検出されると、時間軸誤差情報として読出しクロック発生回路へ供給し、メモリ制御部で制御を行って、メモリから読出して画像信号を再生する場合に時間ｔだけ早く読出してＤ／Ａ変換する。これによりアナログ変換される画像信号のカラーサブキャリアは位相が正しく補正されて出力される。
【００２６】
図４では、ＶＴＲにおいて、１フィールド毎にトラックをスキャンするため、フィールドの切替わりで、画像信号の連続性が悪くなる場合を示す。▲１▼が正しい信号とすると、ヘッドの切替わりで不連続が生じて、例えば▲２▼に示す様に、第５２０ラインの途中で時間的に遅れが生じて、１ラインの長さが長くなるとする。５２１ライン以降では、画像信号が後ろにシフトして遅れて、そのままでは画面上で不連続が見えて、画品質が大きく劣化する。
【００２７】
図２を用いて説明したと同様の補正処理が行われる。すなわち、時間軸誤差検出回路３で遅延時間Δを時間軸誤差情報として検出して、Δ／Ｔの整数部のクロック数と小数点部に分け、整数部の誤差はそのままメモリ制御回路５へ送られ、小数点部の誤差は読出しクロック発生回路６で遅延時間を補正した読出しクロックを発生してメモリ回路４から時間Δだけ早く読出してアナログ信号に変換することにより、補正された画像信号が得られる。
【００２８】
図５にクロック発生回路１の構成例を示す。クロック発生回路１は同期分離回路１１とＶＣＸＯ回路１２及びＰＣ回路１３からなる。同期分離回路１１は入力信号から水平同期信号とカラーバースト信号を分離する。ＶＣＸＯ回路１２は水平同期またはカラーバーストに位相ロックしてクロックを発生する。安定したクロックを発生するため、時定数を大きくするかＰＬＬのループ利得を小さくして、入力信号の変動に敏感に追従しないように構成する。ＰＧ（パルスゼネレータ）回路１３はクロックとクロックを分周して得られる基準の水平同期信号を供給すると共に、必要なパルス信号を発生して供給する。
【００２９】
図６に時間軸誤差検出回路３の検出方法を説明する。基準の水平同期信号Ｈから、画像信号の水平同期信号の５０％の地点までの遅延時間Δを算出する。画像信号の水平同期部分の標本点を○印の点で示し各標本点の値をＸｉとすると、ブランキングレベル（Ｘ１とＸ２）及び同期先頭レベル（Ｘ４とＸ５）の中間のレベルとなる●印の点の標本化時刻を推定する。Ｘ３とＸ４の値から●の点の位置が推定でき、基準の水平同期信号Ｈからの遅延時間Δが計算される。
【００３０】
図７に時間軸誤差検出回路３の他の検出方法を説明する。基準の水平同期信号Ｈから予め定められた数だけ離れたサンプル点を基準にしてカラーバーストの位相を検出する。標本化周波数は平均のカラーサブキャリア周波数の４倍に設定しているので、標本化周期の角速度はπ／２で、すなわち１標本点毎に９０度（π／２）の位相が進むことになる。そして、１ラインの標本点数は９１０サンプルであるので、次のラインの同じ標本点では位相が１８０度進むことになる。カラーサブキャリアの振幅がＣで、標本化周期の角速度がπ／２で、サブキャリアの遅延位相角度がθとすると、○印で示す標本点の第ｉサンプルの点の標本値はＣi ＝Ｃ・ｓｉｎ（ｉ・π／２−θ）で示される。
【００３１】
図７のカラーサブキャリアの標本点で、基準となる▲１▼のラインでは、位相遅延の位相角θは０度であり、Ｃi ＝Ｃ・ｓｉｎ（ｉ・π／２）となる。従って、ディジタル化された画像信号のカラーバースト区間の標本点のサブキャリア成分の振幅値を求めると、標本点のうちＣ1 ，Ｃ3 ，Ｃ5 ，Ｃ7 の標本値は０の値となるはずである。時間軸誤差が生じて位相遅延がθだけずれると、▲２▼のラインで示す様に、Ｃ1 ，Ｃ3 ，Ｃ5 ，Ｃ7 の値は０にはならない。
【００３２】
ｉ＝１及び２の時、
Ｃ1 ＝Ｃ・ｓｉｎ（π／２−θ）
Ｃ2 ＝Ｃ・ｓｉｎ（π−θ）
なる関係がある。
【００３３】
三角関数の式ｓｉｎ（Ａ＋Ｂ）＝ｃｏｓＡ・ｓｉｎＢ＋ｃｏｓＢ・ｓｉｎＡを用いると、
【００３４】
両式から、ｔａｎ（θ）＝Ｃ2 ／Ｃ1
すなわち、Ｃ1 及びＣ2 の値から、三角関数の逆テーブルを参照して、θの値を求めることができる。Ｃ1 とＣ2 の標本点だけでなく、２つの連続する２つの標本値、例えばＣ2 とＣ3 またはＣ3 とＣ4 等からも同様にして位相遅延の位相角θを求めることができるので、２点だけでなく、多くの点からの平均値で位相角を求めることにすれば、演算処理は多くなるが位相角θの精度を高くすることができる。
【００３５】
図８に読出しクロック発生回路６の構成例を示す。遅延位相角だけ位相を補正した読出しクロックを発生する機能を有する。基本クロック回路２１は標本化クロックｆs に同期した２倍以上の大きさの基本クロックｆb ＝Ｍ／Ｌ・ｆs を発生する。基本クロックを標本化クロックに同期させることにより、時間的に変動はあるが、平均するとメモリ回路に書込まれるデータ数と読出されるデータ数は一致する。Ｍ＝４，Ｌ＝１として標本化クロックの４倍の基本クロック４ｆs を発生して、位相角発生器２３へ供給する。角速度発生器２２は基本クロックの周期に標本化クロックの位相角が進む角速度ωを発生し位相角発生器へ供給する。
【００３６】
角速度はω＝２・π・Ｌ／Ｍで与えられ、この場合π／２となる。位相角発生器２３は読出しクロックの位相角ψを基本クロック毎に発生する。位相角は基本クロック毎に角速度ω＝π／２ずつ進み、初期位相は遅延位相角θだけ進めた位相角に補正される。すなわち第ｊ番目の基本クロックの時の読出しクロックの位相角はψ＝ω・ｊ＋θで与えられる。
【００３７】
図９にクロック発生回路６のクロック発生器２４の構成例を示す。クロック発生器２４は位相角ψから遅延時間が補正された読出しクロックを発生する。正弦波テーブル３１は０から２πまでの１周期の角度の値に対応させて、８ビットの振幅のＰＣＭの正弦波を出力する変換のテーブル（ＲＯＭ）をもち、入力された位相角ψに対応したＰＣＭの正弦波を出力して、Ｄ／Ａ回路３２へ供給する。
【００３８】
Ｄ／Ａ回路３２は８ビットの正弦波のＰＣＭ信号をアナログに変換して出力し、矩形波回路３３へ供給する。矩形波回路３３は正弦波の振幅を増幅してかつクリップを行うことにより矩形波に変換して、遅延位相角θが補正されている読出しクロックを発生する。位相角は２進数で示すこととして、２πを１０ビットで表現して１０ビットのモジュロー演算により角速度ωを求める演算処理を行う。２πは１０２４、πは５１２となり、π／２は２５６に表現される。角速度は基本クロックの周期毎にπ／２すなわち２５６ずつ進むことになる。
【００３９】
ＬＳＩ化等でメモリサイズを小さくする必要がある場合は、三角関数の特性を用いると、０からπ／２の正弦波変換テーブルがあれば、あとは加減算を用いれば、０から２πまでの位相角に対する正弦波を求めることができ、サイズは１／４になる。
【００４０】
図５のクロック発生回路１の構成について他の構成例を説明する。図８の読出しクロック発生回路６の基本クロック回路２１は、標本化クロックの４倍の基本クロックを発生する機能が必要である。そこで、図５はＶＣＸＯ回路１２で標本化クロックｆs を発生するのでなく、ｆs の４倍の基本クロックｆb を発生する機能を持たせる。
【００４１】
ＰＧ回路１３では基本クロックｆb を１／４に分周して標本化クロックｆs を求め、各部へ供給する。基本クロックｆb は図８に示す読出しクロック発生器の構成図の中の位相角発生器２２へ直接供給される。すなわち、図５のＶＣＸＯ回路１２と図８の基本クロック回路２１は１つのＶＣＸＯ回路にまとめることができ、図８の基本クロック回路２１は不要にできる。
【００４２】
メモリ回路４の構成について説明する。書込みと読出しの平均のデータ数が不一致の場合は、メモリ回路４は２フレーム分のメモリ（ＮＴＳＣ信号は２フレームで位相があう）をもって、フレームの同期化をとる必要がある。書込みと読出しのクロックが平均で同期がとれていれば、Ｖ同期区間での大きな時間歪みがあるとしても、高々１ライン分の時間補正のメモリがあれば良く、通常のラインでの時間軸誤差の生じるサンプル数はあまり大きくはないものと推定される。
【００４３】
但し、時間軸誤差検出回路３で誤差を検出し、読出しクロック発生回路６で読出しクロックを発生するまでの処理時間は、画像信号を遅延させる必要があり、メモリ回路４はそれだけ余分にメモリ容量が必要となる。
【００４４】
本発明の第２の実施例の構成を図１０に示す。本実施例ではＡ／Ｄ変換する標本化クロックを、ディジタル信号から時間軸誤差検出した遅延誤差θを用いて補正した書込みクロックを発生させ、このクロックで標本化を行う構成としている。すなわち、フィードバックループを構成して時間軸誤差を補正する構成となっている。書込みクロック回路８は図１の読出しクロック回路６と同じ機能を有し、遅延誤差θと基本クロックｆb から時間誤差を補正した書込みクロックを発生する。他のブロックは図１のブロックと同様の機能を有する。
【００４５】
クロック発生回路１は入力信号に同期した基本クロックｆb と標本化クロックｆs を発生する。標本化クロックｆs は平均した水平同期信号ｆh のＮ倍、例えばＮ＝９１０の周波数、基本クロックは更に４倍した周波数（ｆb ＝４・ｆs ）に設定されている。
【００４６】
第２の実施例のフィードバックループによる時間軸誤差補正制御の構成の場合、水平同期信号による時間軸誤差検出はラインで同期のエッジの１ヵ所でしか位相比較できず、その部分の補正ができないので、比較の基準となる同期信号をディジタルで構成しておき、同期部分の付替えを行う構成とすると、より精度を高く時間軸の補正が行える。
【００４７】
第１の実施例の場合でも、ＶＴＲから出されるテレビ信号が、同期信号やカラーバースト信号がＮＴＳＣ信号の規格に対して歪んでいる場合が考えられ、後段の装置への歪みの影響を削減するため、基準となる同期信号を新しく付け替えれば、同期信号等の波形歪みは改善できる。
【００４８】
【発明の効果】
以上の様に本発明は、時間軸補正検出回路をディジタルで構成し、検出した誤差を補正したクロックをディジタル処理で生成するため、回路素子のばらつきや温度変化等による影響を受けることなく、安定して高精度の時間軸補正が行える。また、クロックを時間軸誤差を補正する時刻にずらせて発生させるため、クロックの間のデータを補間回路で補間処理により求める必要がなく、補間処理のディジタルフィルタが不要である。図１２の従来例においては、ＬＳＩ化が可能といっても、４．２ＭＨｚの帯域まで平坦にのびた高性能の補間フィルを構成するためには、補間フィルタの段数が非常に多くなり、大規模ＬＳＩとなるが、本発明では、補間フィルタは不要で、構成が簡単になる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】水平同期信号の時間軸誤差とその補正を説明するための図である。
【図３】カラーバースト信号の時間軸誤差とその補正を説明するための図である。
【図４】Ｖ同期信号区間の近傍の時間軸誤差とその補正を説明するための図である。
【図５】図１のクロック発生器１の具体的構成を示す図である。
【図６】水平同期信号による時間軸誤差検出の検出方法説明する図である。
【図７】カラーバースト信号による時間軸誤差検出の検出方法説明する図である。
【図８】図１の読出しクロック発生回路６の具体例を示す図である。
【図９】図８のクロック発生器２４の具体例を示す図である。
【図１０】本発明の他の実施例のブロック図である。
【図１１】従来の時間軸補正装置の一例を示す図である。
【図１２】従来の時間軸補正装置の他の例を示す図である。
【符号の説明】
１ クロック発生回路
２ Ａ／Ｄ変換器
３ 時間軸誤差検出回路
４ メモリ回路
５ メモリ制御回路
６ 読出しクロック発生回路
７ Ｄ／Ａ変換器
８ 書込みクロック発生回路
９ 入力端子
１０ 出力端子
１１ 同期分離回路
１２ ＶＣＸＯ回路
１３ ＰＧ回路
２１ 基本クロック発生回路
２２ 位相角発生器
２３ 角速度発生器
２４ クロック発生器
３１ 正弦波テーブル
３２ Ａ／Ｄ変換回路
３３ 矩形波回路
Claims (6)
- 入力画像信号の長時間平均化したライン周波数に同期して標本化クロックを発生する標本化クロック発生手段と、
前記標本化クロックによって前記入力画像信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記ディジタル信号を記憶する記憶手段と、
前記ディジタル信号の水平同期信号またはカラーサブキャリア信号に基づいて時間軸誤差を検出して時間軸誤差情報を生成する時間軸誤差検出手段と、
前記時間軸誤差情報に基づいて前記標本化クロックの角速度の位相角を補正して時間軸を補正した補正位相角を算出し、前記補正位相角に基づいて読み出しクロックを生成する読み出しクロック発生手段と、
前記読み出しクロックに基づいて前記記憶手段から前記ディジタル信号を読み出してアナログ信号に変換するＤ／Ａ変換手段とを有することを特徴とする時間軸補正装置。 - 前記標本化クロック発生手段は、前記入力画像信号の水平同期信号またはカラーバースト信号に同期して位相ロックしてクロックを生成する手段を含むことを特徴とする請求項１記載の時間軸補正装置。
- 前記時間軸誤差検出手段は、前記ディジタル信号のうち基準となる水平同期信号の標本点と他の水平同期信号の標本点の位置を比較して時間軸誤差情報を算出する手段を含むことを特徴とする請求項１乃至２記載の時間軸補正装置。
- 前記時間軸誤差検出手段は、前記ディジタル信号の基準となるラインのカラーサブキャリアの標本点と他のラインのカラーサブキャリアの標本点を比較して時間軸誤差情報を算出する手段を含むことを特徴とする請求項１乃至２記載の時間軸補正装置。
- 前記読み出しクロック発生手段は、前記標本化クロックの２倍以上の周波数を有する基本クロックを発生し、前記基本クロック毎の位相角を前記時間軸誤差情報に基づいて補正し、補正した位相角に対応したディジタル正弦波の信号を発生し、ディジタル正弦波をＤ／Ａ変換して矩形波の読み出しクロックを得る手段を有することを特徴とする請求項１乃至４記載の時間軸補正装置。
- 入力画像信号の長時間平均化したライン周波数に同期して標本化クロックを発生する標本化クロック発生手段と、
前記標本化クロックによって前記入力画像信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記ディジタル信号を記憶する記憶手段と、
前記ディジタル信号の水平同期信号またはカラーサブキャリア信号に基づいて時間軸誤差を検出して時間軸誤差情報を生成する時間軸誤差検出手段と、
前記時間軸誤差情報に基づいて前記標本化クロックの角速度の位相角を補正して時間軸を補正した位相角を算出し、前記補正位相角に基づいて前記標本化クロックを補正して書き込みクロックを生成する書き込みクロック発生手段と、
前記書き込みクロックに基づいて前記Ａ／Ｄ変換手段からディジタル信号を出力させ前記記憶手段に記憶させる手段と、
前記標本化クロックを基づいて前記記憶手段から前記ディジタル信号を読み出してアナログ信号に変換するＤ／Ａ変換手段とを有することを特徴とする時間軸補正装置。
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