JP3878545B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、シリコン基板に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のソース、ドレインの表面にＣｏ（コバルト）シリサイド層を形成するプロセスに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
Ｃｏシリサイドのスパイクを抑制することを目的としたシリサイドプロセスとしては、シリコン基板のソース、ドレインの表面にＣｏ膜とＴｉＮ膜（酸化バリア膜）とを堆積した後、４００℃未満の温度で第１回目の熱処理を行ってダイコバルトシリサイド（Ｃｏ2Ｓｉ）膜を形成し、その後、ＴｉＮ膜と未反応のＣｏ膜をウェットエッチングで除去し、さらに７００℃〜９００℃の温度で第２回目の熱処理を行ってコバルトダイシリサイド（ＣｏＳｉ2）膜を形成する技術が知られている（特許文献１およびその対応米国特許である特許文献２ならびに特許文献３およびその対応米国特許である特許文献４参照）。
【０００３】
【特許文献１】
特開平１１−２８３９３５号公報
【０００４】
【特許文献２】
米国特許第６２２１７６４号公報
【０００５】
【特許文献３】
特開２０００−２４３７２６号公報
【０００６】
【特許文献４】
米国特許第６３３７２７２号公報
【０００７】
【発明が解決しようとする課題】
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域や、ゲート電極を構成する多結晶シリコン膜の表面にＣｏ（コバルト）シリサイド層を形成するシリサイド（あるいはサリサイド）技術は、ＭＩＳＦＥＴの高速動作を実現する上で必須の技術となっている。
【０００８】
通常、シリコン基板に形成されたソース、ドレインの表面にＣｏシリサイド層を形成するには、まず、ソース、ドレインを形成したシリコン基板上にスパッタリング法でＣｏ膜を堆積し、次にＣｏ膜の酸化を防止するＴｉＮ（窒化チタン）膜などの酸化バリア膜をＣｏ膜の上部に堆積する。次に、シリコン基板を熱処理することによって、シリコン基板とＣｏ膜との界面にＣｏシリサイド層を形成した後、不要となった酸化バリア膜と未反応のＣｏ膜をウェットエッチングで除去する。
【０００９】
上記のようなプロセスによってＣｏシリサイド層を形成するに際しては、シリコン基板とＣｏシリサイド層との界面の平坦性劣化（いわゆるスパイクと呼ばれる現象）に起因する接合リーク電流の増加を極力抑制することが重要である。
【００１０】
シリコン基板上に堆積したＣｏ膜を熱処理すると、両者の界面に形成されるＣｏシリサイド層の組成は、温度の上昇につれてダイコバルトシリサイド（Ｃｏ2Ｓｉ）からコバルトモノシリサイド（ＣｏＳｉ）、さらにコバルトダイシリサイド（ＣｏＳｉ2）へと変化し、最終的に得られるコバルトダイシリサイド（ＣｏＳｉ2）の抵抗値が最も小さいことが知られている。
【００１１】
本発明者らは、スパッタリング法によるＣｏ膜の堆積とその後の熱処理過程について注意深く検討した結果、次のような知見を見出した。
【００１２】
まず、従来のＣｏシリサイドプロセスにおいては、シリコン基板上にスパッタリング法でＣｏ膜を堆積する際、コバルトの衝突エネルギーなどによる基板温度の上昇に起因して成膜中のＣｏ膜とシリコン基板との界面に所望しない反応層が形成される。この反応層は、Ｃｏ膜の成膜時間が短いことや、ウエハ面内の温度上昇が不均一なことからその膜厚が不均一となり易いため、その後の熱処理によって形成されるコバルトダイシリサイド層とシリコン基板との界面の平坦性が上記反応層の膜厚ばらつきによって劣化し、ソース、ドレインの底部とＣｏシリサイド層の底部との距離が短くなるために、接合リーク電流の増加を引き起こす。
【００１３】
また、シリコン基板上にＣｏ膜を堆積した後、低温の熱処理と高温の熱処理を行って、ダイコバルトシリサイド（Ｃｏ2Ｓｉ）をコバルトモノシリサイド（ＣｏＳｉ）からコバルトダイシリサイド（ＣｏＳｉ2）へ変化させようとすると、Ｃｏとシリコンの反応が急速に進行し、最終的に得られたコバルトダイシリサイド（ＣｏＳｉ2）層とシリコン基板との界面に高抵抗のダイコバルトシリサイド（Ｃｏ2Ｓｉ）層やコバルトモノシリサイド（ＣｏＳｉ）層が残留する。その結果、ソース、ドレイン間の寄生抵抗が増加し、信号遅延の問題を引き起こす。
【００１４】
本発明の目的は、ＭＩＳＦＥＴのソース、ドレインの表面に低抵抗で信号遅延がなく、リーク電流の少ないＣｏシリサイド層を形成することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）少なくともスパッタチャンバと熱処理チャンバとを含む複数のチャンバを備えたスパッタリング装置の第１スパッタチャンバ内で、シリコンウエハの主面上に２００℃未満の温度でコバルト膜を堆積する工程、
（ｂ）前記スパッタリング装置の第２スパッタチャンバ内で、前記コバルト膜が堆積された前記シリコンウエハの主面上に２００℃以上、４００℃未満の温度で酸化バリア膜を堆積する工程、
（ｃ）前記第２スパッタチャンバ内で、前記酸化バリア膜が堆積された前記シリコンウエハを２００℃以上、４００℃未満の温度で加熱することによって、前記シリコンウエハと前記コバルト膜との界面に、ダイコバルトシリサイド（Ｃｏ2Ｓｉ）を主成分とするシリサイド層を形成する工程、
（ｄ）前記（ｃ）工程の後、前記スパッタリング装置の熱処理チャンバ内で、前記シリコンウエハを４００℃以上、７００℃未満の温度で加熱することよって、前記ダイコバルトシリサイドを主成分とするシリサイド層を、コバルトモノシリサイド（ＣｏＳｉ）を主成分とするシリサイド層に変換する工程、
（ｅ）前記（ｄ）工程の後、前記シリコンウエハの主面上から、前記酸化バリア膜と前記コバルト膜の未反応部分とを除去する工程、
（ｆ）前記（ｅ）工程の後、前記シリコンウエハを７００℃以上、９００℃未満の温度で加熱することによって、前記コバルトモノシリサイドを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ2）を主成分とするシリサイド層に変換する工程。
【００１８】
本願に含まれるその他の発明の概要を箇条書きにして示せば、以下のごとくである。
２０．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上のシリコンベース表面領域のＭＩＳＦＥＴのソースおよびドレイン領域となるべき半導体領域に、前記ウエハの温度をシリコンとコバルトが実質的に反応しない程度の第１の温度に保持した状態で、コバルトを堆積する工程；
（ｂ）前記工程（ａ）の後、コバルトが堆積された前記ウエハの前記第１の主面に対して、第１の温度よりも高い第２の温度で第１の熱処理を実行することにより、前記シリコンベース表面領域のシリコンと前記堆積されたコバルトを反応させる工程；
（ｃ）前記工程（ｂ）の後、前記堆積されたコバルト内の未反応のコバルトを除去する工程；
（ｄ）前記工程（ｃ）の後、未反応のコバルトが除去された前記ウエハの前記第１の主面に対して、第２の温度よりも高い第３の温度で第２の熱処理を実行することにより、残留したコバルトとシリコンの反応膜をコバルトダイシリサイドを主成分とする膜に変換する工程。
２１．前記第２０項において、前記第１の温度は摂氏２００度未満である半導体集積回路装置の製造方法。
２２．前記第２１項において、前記第１の熱処理工程は、以下の工程を含む半導体集積回路装置の製造方法：
（ｉ）コバルトが堆積された前記ウエハの前記第１の主面に対して、第１の温度よりも高く、且つ第２の温度よりも低い第４の温度で、前処理を実行することにより、前記シリコンベース表面領域のシリコンと前記堆積されたコバルトを反応させて、前記堆積されたコバルトの一部をダイコバルトシリサイドを主成分とする第１のシリサイド部材に変換する工程；
（ｉｉ）前記工程（ｉ）の後、前記ウエハの前記第１の主面に対して、前記第２の温度で第１の熱処理を実行することにより、第１のシリサイド部材をコバルトモノシリサイドを主成分とする第２のシリサイド部材に変換する工程。
２３．前記第２２項において、前記第１の温度は摂氏１００度未満である半導体集積回路装置の製造方法。
２４．前記第２２項において、前記第１の温度は摂氏５０度未満である半導体集積回路装置の製造方法。
２５．前記第２２項において、前記第１の温度は常温である半導体集積回路装置の製造方法。
２６．前記第２５項において、前記第１の温度は摂氏３５度未満である半導体集積回路装置の製造方法。
２７．前記第２２項において、前記コバルトの堆積はスパッタリング法によって行われる半導体集積回路装置の製造方法。
２８．前記第２７項において、前記スパッタリング法は高指向性スパッタ法である半導体集積回路装置の製造方法。
２９．前記第２８項において、前記高指向性スパッタ法はロングスロースパッタ法である半導体集積回路装置の製造方法。
３０．前記第２２項において、前記工程（ｉ）の開始から（ｉｉ）の完了までの間は、前記被処理ウエハは外気に触れさせないようにして行われる半導体集積回路装置の製造方法。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
さらに、以下の実施例では便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２１】
また、以下の実施例において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２２】
さらに、以下の実施例において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことはいうまでもない。
【００２３】
同様に、以下の実施例において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは上記数値および範囲についても同様である。
【００２４】
また、本願で半導体集積回路装置と言うときは、シリコン単結晶ウエハ上に作られるものだけでなく、特にそうでない旨明示された場合を除き、ＳＯＩ基板上に作られたもの、その他ＴＦＴ液晶などの他の基板上に作られるものなども含むものとする。同様に、ウエハと言うときは、特にそうでない旨明示された場合をのぞき、シリコン単結晶ウエハのみでなく、ＳＯＩ基板、その他ＴＦＴ液晶など作成するためのほぼ円盤状または長方形の集積回路基板などを含むものとする。
【００２５】
また、シリコン基板表面部分、またはいわゆるポリシリコン電極などについて、シリコンというときは、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、シリコンに必要に応じて不純物を導入したシリコンを主要な成分とするもの、シリコンにゲルマニウムなどを加えて合金としてその性能を向上した（ＳｉＧｅ化した基板表面領域、ＳｉＧｅ化した多結晶シリコン電極など）シリコンベース部材を含むものとする。
【００２６】
また、ポリシリコンなどと言うときは、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、典型的な多結晶シリコンだけでなく、アモルファスシリコンおよび微結晶シリコンなども含むものとする。これは、一般に、ポリシリコンも形成当初はアモルファスシリコンである場合があり、これが後の熱処理により狭義のポリシリコンに変化するのが一般的であるが、どの時点で狭義のポリシリコンに変化したかを特定することが困難なためである。
【００２７】
また、部材の成分に言及する場合（例えば、Aからなる部材X）、特にそうでない旨明記した場合またはそうでないことが明確である場合を除き、それ以外の成分の含有を排除するものではない。雰囲気ガスなどについても同じである。
【００２８】
また、ＣＭＯＳ型集積回路といっても、ゲート絶縁膜が、酸化膜に限られるものでないことは言うまでもない。例えば、非酸化膜系の無機絶縁膜である窒化シリコン膜をゲート絶縁膜とするものなどを含む。このことは「メタル」、「半導体」についても同じである。
【００２９】
本実施の形態は、ＣＭＯＳ−ＬＳＩに適用したものであり、その製造方法を図１〜図１１を用いて工程順に説明する。
【００３０】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板またはウエハという）１に素子分離溝２を形成する。素子分離溝２を形成するには、素子分離領域の基板１をエッチングして溝を形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、続いて溝の外部の不要な酸化シリコン膜３を化学的機械研磨法によって、研磨、除去する。
【００３１】
次に、基板１の一部にホウ素をイオン注入し、他の一部にリンをイオン注入することによって、ｐ型ウエル４およびｎ型ウエル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面にゲート酸化膜６を形成する。
【００３２】
次に、図２に示すように、ｐ型ウエル４およびｎ型ウエル５のそれぞれの上部にゲート電極７を形成する（いわゆるデュアルゲート構成のＣＭＯＳまたはＣＭＩＳの集積回路である）。ゲート電極７を形成するには、例えばゲート酸化膜６の上部にＣＶＤ法で多結晶シリコン膜（実際には、堆積時にはアモルファス状態の場合が多いが、その後のいずれかの熱処理で多結晶化するので、便宜上、特に特定する場合を除き、これらも含めて「多結晶シリコン」と言うことにする）を堆積した後、ｐ型ウエル４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウエル５の上部の多結晶シリコン膜にホウ素をイオン注入した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。
【００３３】
次に、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ-型半導体領域８を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ-型半導体領域９を形成する。
【００３４】
次に、図３に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１０を形成すると共に、基板１（ｎ-型半導体領域８、ｐ-型半導体領域９）の表面を露出させる。続いて、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ+型半導体領域１２（ソース、ドレイン）を形成する。
【００３５】
次に、基板１の表面をバッファードフッ酸でバッチ洗浄した後（洗浄は、シリコン表面の自然酸化膜を除去するため、または上記イオン注入をＣＶＤ酸化膜などを通して行う場合には、その酸化膜を除去するために行う）、ゲート電極７、ｎ+型半導体領域１１（ソース、ドレイン）およびｐ+型半導体領域１２（ソース、ドレイン）のそれぞれの表面に、以下の方法でＣｏ（コバルト）シリサイド層を形成する。これは、いわゆるサリサイド方式と呼ばれるもので、ゲート電極の側壁の分離作用を利用してゲート上とソースドレイン上のシリサイド化を自己整合的に行うものである。この方式は、ゲート上も同時にシリサイド化でき、低抵抗化できるメリットがある。一方、ポリメタルゲート電極（またはメタル電極）の場合は、ゲート電極上では、メタルによりさらに低抵抗化されているため、シリサイド化の対象ではないので、コバルトを堆積する前に、ゲート電極上を絶縁膜で被覆しておく必要がある。
【００３６】
図４は、Ｃｏシリサイド層の形成に用いる枚葉式マルチチャンバスパッタリング装置の概略平面図である。この装置では、多くのマルチチャンバ式の装置と同様に各チャンバ間を、ウエハを外気に触れさせることなく移動することができる。このような装置で、コバルトのデポジション（スパッタリング）から第２アニールまでを外気に触れさせないで実行する場合は、以下に説明する耐酸化バリア膜は、必須ではない。一方、このプロセスが、このような連続処理で、単一のマルチチャンバ型装置で行われず、非処理ウエハが、途中で外気に触れる場合（例えばコバルトデポジション後に大気解放して、別の装置でＴｉＮなどの耐酸化バリア膜をスパッタリングする場合など）には、以下に説明するようなＴｉＮなどの耐酸化バリア膜を用いるのが有利である。逆に、一体のマルチチャンバ装置を用いて、途中でウエハを外気に触れさせずに処理する場合は、ＴｉＮなどの耐酸化バリア膜を用いない方が、それらの除去の際のウェットエッチングによるダメージが避けられる点で有利である。
【００３７】
このスパッタリング装置１００は、第１スパッタチャンバ１０１、第２スパッタチャンバ１０２、熱処理チャンバ１０３などを含む複数のチャンバと、これら複数のチャンバに基板（ウエハ）１を搬送するロボットハンド１０４、１０５と、ローダ１０６およびアンローダ１０７とを備え、成膜と熱処理を装置の内部で一貫して行うことができる構成になっている。
【００３８】
上記スパッタリング装置１００を使用してＣｏシリサイド層を形成するには、まず、第１スパッタチャンバ１０１内にウエハ１を搬入し、図５に示すように、基板（ウエハ）１の主面上にＣｏ膜１３を堆積する。
【００３９】
上記Ｃｏ膜１３の堆積は、基板（ウエハ）１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とＣｏ膜１３との界面にＳｉとＣｏとの反応層が形成されないような低い温度、具体的には、２００℃未満、好ましくは１００℃未満、さらに好ましくは５０℃未満の温度で堆積する。なお、ここでいう温度とは、第１スパッタチャンバ１０１内のウエハ１の表面温度（集積回路形成側主面）を意味している。
【００４０】
本実施の形態では、ウエハ１の表面温度を室温（２５℃）に維持し(室温とは一般に２５℃を中心にして、１５℃以上、３５℃未満を言うが、それ以下の温度を排除するものではない)、膜厚１０ｎｍ程度のＣｏ膜１３を堆積した。ウエハ１の表面温度を室温（２５℃）に維持するには、例えば静電チャックを放熱性のよい材料で構成したり、静電チャック内に冷媒を循環させるなどの熱交換対策を講じるとよい。なお、静電チャックに限らず、他のタイプのチャックを用いてもよい。静電チャックを用いると、ウエハとの密着性がよいので、温度制御および温度分布特性がよい。ただし、このような対策を講じた場合であっても、Ｃｏ膜１３の成膜時間が長くなるとコバルトの衝突による加熱（不均一な温度分布の要因となることがある）などによってウエハ１の温度が次第に上昇するため、本実施の形態では、１５秒未満、望ましくは１０秒以下の短時間（例えば１０秒）で堆積した。このときのターゲットのコバルト純度は非金属不純物を除き、９９．９９重量％以上、より好ましくは９９．９９９重量％以上であり、アルゴン雰囲気の気圧は例えば０．４から１Ｐａ（この範囲に限定されるものではない）、ターゲット距離（動作時のターゲットからウエハ間での最短距離）は例えば５０ｍｍ（通常スパッタリング装置）、ただし、良好な被覆特性を得るためには、高指向性スパッタ装置（ターゲット距離１９０ｍｍ程度のロングスロースパッタ装置やイオン化スパッタ装置）が望ましい。
【００４１】
このように、Ｃｏ膜１３を低温で成膜し、成膜中に基板（ウエハ）１とＣｏ膜１３との界面にＳｉとＣｏとの反応層を生じさせないことにより、その後のシリサイド反応を良好に進行させることが可能となる。
【００４２】
次に、ウエハ１を第１スパッタチャンバ１０１から第２スパッタチャンバ１０２に移し、図６に示すように、Ｃｏ膜１３の上に膜厚１０ｎｍ程度のＴｉＮ（窒化チタン）膜１４を堆積する。ＴｉＮ膜１４は、Ｃｏシリサイド層を形成する過程でＣｏ膜１３の表面が酸化されるのを防ぐ酸化バリア膜として使用される。酸化バリア膜としては、ＴｉＮ膜１４以外にも、例えばＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属化合物膜を使用することも可能である。
【００４３】
このときのスパッタリングは、いわゆる反応性スパッタリングによって行われる。すなわち、アルゴンと窒素ガスの混合雰囲気（例えば気圧０．４から１Ｐａ。この範囲に限定されるものではない）中でチタンターゲット（ＴｉＮ膜の場合）を用いて酸化バリア膜スパッタリングを行う。この際のターゲットのチタン純度は、非金属不純物を除き、９９．９９重量％以上、より好ましくは９９．９９９重量％以上である。ターゲット距離（動作時のターゲットからウエハ間での最短距離）は例えば５０ｍｍ（通常スパッタリング装置）、ただし、良好な被覆特性を得るためには高指向性スパッタ装置（ターゲット距離１９０ｍｍ程度のロングスロースパッタ装置など）が望ましい。ＴｉＮを耐酸化バリア膜とした場合は、アルミニウム配線やダマシン配線で使用された結果、安定したプロセスを利用することができる。
【００４４】
上記ＴｉＮ膜１４の堆積は、基板（ウエハ）１とその表面に堆積されたＣｏ膜１３との間のシリサイド反応が急速に進まないような低い温度、具体的には、２００℃以上、４００℃未満の温度範囲（ウエハの表面温度）で行う。なお、ＴｉＮ膜１４の成膜時間が長くなると輻射熱などによってウエハ１の温度が必要以上に上昇するため、本実施の形態では、１５秒未満、望ましくは１０秒以下の短時間（例えば８秒）で堆積した。
【００４５】
ここで、上記ＣｏスパッタリングまたはＴｉＮなどの耐酸化バリア（リフラクトリメタル窒化物）膜スパッタリングなどで用いるスパッタリング装置の詳細を説明する。図１２は、Ｃｏスパッタリング装置であり、符号１１１は高純度コバルトターゲット、１１２はＡｒ（アルゴン）プラズマ、１１３は対象物である集積回路ウエハ、１１４はウエハ保持台である。
【００４６】
図１３は、ＴｉＮなどのスパッタリング装置であり、符号１１５は高純度Ｔｉターゲット、１１２はＡｒプラズマ、１１３は対象物である集積回路ウエハ、１１４はウエハ保持台である。この場合は、反応性スパッタリングであるので、窒素ガスが流されている状態でスパッタリングが行われる。
【００４７】
図１４は、これらのウエハ保持台１１４の詳細を示す内部分解見取り図である。符号１１４ａはウエハ保持台１１４の本体部であり、１１６はその下に設けられた加熱用のヒータプレート（抵抗加熱型）、１１７はウエハ冷却用の冷却プレート、１１８はそのための冷却水ライン、１１９はこれらを封入するためのフランジおよびベローズである。
【００４８】
次に、上記第２スパッタチャンバ１０２内でウエハ１の熱処理（第１アニール）を行うことにより、図７に示すように、基板（ウエハ）１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とＣｏ膜１３との界面、および多結晶シリコン膜からなるゲート電極７とＣｏ膜１３との界面にそれぞれダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１５ａを形成する。
【００４９】
この熱処理は、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とＣｏ膜１３との界面でシリサイド反応が急速に進み、ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１５ａを主成分とするシリサイド層がコバルトモノシリサイド（ＣｏＳｉ）やコバルトダイシリサイド（ＣｏＳｉ2）を主成分とするシリサイド層に変換されないような低い温度、具体的には、上述したＴｉＮ膜１４の堆積温度と同じ２００℃以上、４００℃未満の温度範囲（ウエハの表面温度）で行う。本実施の形態では、ウエハ支持手段（例えば静電チャックなど）により温度調節または加熱することによってウエハ表面の温度を３００℃に設定してＴｉＮ膜１４を堆積した後、引き続きウエハ支持手段により温度調節または加熱することによって、ウエハ表面の温度を３００℃に維持した状態で約４分間の熱処理（第１アニール）を行った。
【００５０】
次に、ウエハ１を第２スパッタチャンバ１０２から熱処理チャンバ１０３に移し、非酸化性ガス雰囲気中で第２回目の熱処理（第２アニール）を行うことにより、図８に示すように、上記ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１５ａを主成分とするシリサイド層をコバルトモノシリサイド（ＣｏＳｉ）層１５ｂに変換する。この熱処理は、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とＣｏ膜１３との界面でシリサイド反応が急速に進み、コバルトモノシリサイド（ＣｏＳｉ）層１５ｂを主成分とするシリサイド層がコバルトダイシリサイド（ＣｏＳｉ2）層を主成分とするシリサイド層に変換されないような温度、具体的には、４００℃以上、７００℃未満の温度範囲（ウエハの表面温度）で行う。本実施の形態では、熱処理チャンバ１０３内を窒素ガス雰囲気としウエハ表面の温度を５００℃に設定してＲＴＡ(Rapid Thermal Anneal)方式の熱処理を行った。
【００５１】
次に、ウエハ１をスパッタリング装置１００から取り出した後、図９に示すように、まずアンモニアと過酸化水素の混合液を使ったウェットエッチングでＴｉＮ膜１４を除去し、続いて塩酸と過酸化水素の混合液を使ったウェットエッチングで未反応のＣｏ膜１３を除去する。
【００５２】
次に、ウエハ１をスパッタリング装置１００の熱処理チャンバ１０３、または同マルチチャンバ型装置の別のチャンバ、または別の熱処理装置の処理チャンバに移し、非酸化性ガス雰囲気中で第３回目の熱処理（第３アニール）を行うことにより、図１０に示すように、上記コバルトモノシリサイド（ＣｏＳｉ）層１５ｂを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ2）層１５に変換する。この熱処理は、前記第２回目の熱処理よりも高い温度、具体的には、７００℃以上、９００℃未満の温度範囲で行う。
【００５３】
本実施の形態では、熱処理チャンバ１０３内を窒素ガス雰囲気とし、ウエハ表面の温度を７４０℃に設定してＲＴＡ方式の熱処理を行った。なお、コバルトモノシリサイド（ＣｏＳｉ）層１５ｂをコバルトダイシリサイド（ＣｏＳｉ2）層１５に変換するための上記熱処理は、スパッタリング装置１００以外のＲＴＡ装置などを使って行ってもよい。一般に、処理温度の異なる処理は、別の装置または同一の装置の別のチャンバで行う方が、スループットが高くなるとされている。逆に、同一の装置の同一のチャンバで処理する場合は、少ない装置で、多くのウエハを処理できるメリットがある。
【００５４】
ここまでの工程により、基板（ウエハ）１に形成されたソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）とＣｏ膜１３との界面、および多結晶シリコン膜からなるゲート電極７とＣｏ膜１３との界面に、コバルトダイシリサイド（ＣｏＳｉ2）層１５を主成分とするシリサイド層が形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が完成する。
【００５５】
その後、図１１に示すように、基板１上にＣＶＤ法で窒化シリコン膜１６および酸化シリコン膜１７を堆積し、続いてソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）のそれぞれの上部の酸化シリコン膜１７および窒化シリコン膜１６をドライエッチングしてコンタクトホール１８を形成した後、コンタクトホール１８の内部を含む酸化シリコン膜１７上にＷ配線２０を形成する。
【００５６】
さらに、ドライエッチング法もしくはＣＭＰ法を用いて、コンタクトホールを充填する配線プラグとする。続いて、スパッタ法によりチタン膜と窒化チタン膜を形成し、さらに同じくスパッタ法で、例えば摂氏３００度程度の温度で窒素などの不活性雰囲気中にてアルミニウム・銅を成膜し、半導体素子間の配線金属膜としてアルミ合金膜を形成し、積層配線層を形成する。
【００５７】
このように、本実施の形態によるＣｏシリサイド層の形成方法によれば、Ｃｏ膜１３を低温で成膜することにより、成膜中のＣｏ膜１３と基板１との界面に所望しない反応層が形成されないので、最終的に形成されるコバルトダイシリサイド（ＣｏＳｉ2）層１５を主成分とするシリサイド層と基板１との界面を平坦化することができ、接合リーク電流の増加を防ぐことができる。
【００５８】
また、Ｃｏ膜１３を堆積した後の熱処理を３段階に分け、ダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１５ａからコバルトモノシリサイド（ＣｏＳｉ）層１５ｂへの変換、およびコバルトモノシリサイド（ＣｏＳｉ）層１５ｂからコバルトダイシリサイド（ＣｏＳｉ2）層１５への変換を徐々に行うようにしたので、最終的に得られるコバルトダイシリサイド（ＣｏＳｉ2）１５と基板１との界面に高抵抗のコバルトモノシリサイド（ＣｏＳｉ）層１５ｂやダイコバルトシリサイド（Ｃｏ2Ｓｉ）層１５ａが残留することがない。
【００５９】
これにより、ソース、ドレイン（ｎ+型半導体領域１１、ｐ+型半導体領域１２）の底部とコバルトダイシリサイド（ＣｏＳｉ2）層１５の底部との距離が確保され、接合リーク電流の増加を防ぐことができる。しかも、コバルトダイシリサイド（ＣｏＳｉ2）層１５と基板１との界面に高抵抗層が形成されないため、寄生抵抗が小さくなり、信号遅延が生じない。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
例えば、前記実施の形態では、ＴｉＮ膜の堆積と第１回目の熱処理を同一スパッタチャンバ内で行ったが、別個のチャンバ内で行ってもよい。
【００６２】
例えば、本発明によるＭＩＳＦＥＴを６トランジスタ構成のフルＣＭＯＳ型メモリセルを有するＳＲＡＭ(Static Random Access Memory)に適用した場合には、メモリセルのフリップフロップを構成するＭＩＳＦＥＴのソースおよびドレインがコバルトシリサイド化されたシリコン基板表面直下に作られるので、スタンバイ状態の接合リーク電流を低減することができる。
【００６３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６４】
ＭＩＳＦＥＴのソース、ドレイン上に堆積したＣｏ膜を熱処理してＣｏシリサイド層を形成する際、Ｃｏ膜を低温で堆積した後、熱処理を３回に分けて行い、Ｃｏシリサイド層をダイコバルトシリサイド（Ｃｏ2Ｓｉ）、コバルトモノシリサイド（ＣｏＳｉ）、次いでコバルトダイシリサイド（ＣｏＳｉ2）に順次変換することにより、接合リーク電流が少なく、かつ低抵抗のソース、ドレインを形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】Ｃｏシリサイド層の形成に用いる枚葉式マルチチャンバスパッタリング装置の概略平面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態で用いるコバルトスパッタリング装置の断面概念図である。
【図１３】本発明の一実施の形態で用いるＴｉＮスパッタリング装置の断面概念図である。
【図１４】図１２に示すコバルトスパッタリング装置および図１３に示すＴｉＮスパッタリング装置の模式的分解見取り図である。
【符号の説明】
１ 半導体基板（ウエハ）
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート酸化膜
７ ゲート電極
８ ｎ-型半導体領域
９ ｐ-型半導体領域
１０ サイドウォールスペーサ
１１ ｎ+型半導体領域（ソース、ドレイン）
１２ ｐ+型半導体領域（ソース、ドレイン）
１３ Ｃｏ膜
１４ ＴｉＮ膜
１５ａ Ｃｏ2Ｓｉ層
１５ｂ ＣｏＳｉ層
１５ ＣｏＳｉ2層
１６ 窒化シリコン膜
１７ 酸化シリコン膜
１８ コンタクトホール
２０ Ｗ配線
１００ スパッタリング装置
１０１ 第１スパッタチャンバ
１０２ 第２スパッタチャンバ
１０３ 熱処理チャンバ
１０４、１０５ ロボットハンド
１０６ ローダ
１０７ アンローダ
１１１ Ｃｏターゲット
１１２ Ａｒプラズマ
１１３ 集積回路ウエハ
１１４ ウエハ保持台
１１４ａ 本体部
１１５ Ｔｉターゲット
１１６ ヒータプレート
１１７ 冷却プレート
１１８ 冷却水ライン
１１９ フランジおよびベローズ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (16)

  1. シリコン基板の主面上にコバルト膜を堆積する第１工程と、前記シリコン基板を熱処理することによって、前記シリコン基板と前記コバルト膜との界面にシリサイド層を形成する第２工程とを含み、
    前記第１工程における前記コバルト膜の堆積を、前記シリコン基板と前記コバルト膜との界面にシリコンとコバルトの反応層が形成される温度よりも低い温度で行い、
    前記コバルト膜の堆積温度は、２００℃未満であることを特徴とする半導体集積回路装置の製造方法。
  2. 前記コバルト膜の堆積温度は、１００℃未満であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  3. 前記コバルト膜の堆積温度は、５０℃未満であることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  4. 前記第２工程における前記シリコン基板の熱処理は、
    （ａ）前記シリコン基板と前記コバルト膜との界面に、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）を主成分とするシリサイド層を形成する第１熱処理と、
    （ｂ）前記ダイコバルトシリサイドを主成分とするシリサイド層を、コバルトモノシリサイド（ＣｏＳｉ）を主成分とするシリサイド層に変換する第２熱処理と、
    （ｃ）前記シリコン基板の主面上から前記コバルト膜の未反応部分を除去した後、前記コバルトモノシリサイドを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ２）を主成分とするシリサイド層に変換する第３熱処理とを含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  5. 前記第１熱処理の温度は、２００℃以上、４００℃未満の範囲であり、前記第２熱処理の温度は、４００℃以上、７００℃未満の範囲であり、前記第３熱処理の温度は、７００℃以上、９００℃未満の範囲であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
  6. 前記第１工程と前記第２工程との間に、前記コバルト膜上に酸化バリア膜を堆積する工程をさらに含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  7. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）少なくともスパッタチャンバと熱処理チャンバとを含む複数のチャンバを備えたスパッタリング装置の第１スパッタチャンバ内で、シリコンウエハの主面上に２００℃未満の温度でコバルト膜を堆積する工程、
    （ｂ）前記スパッタリング装置の第２スパッタチャンバ内で、前記コバルト膜が堆積された前記シリコンウエハの主面上に酸化バリア膜を堆積する工程、
    （ｃ）前記第２スパッタチャンバ内で、前記酸化バリア膜が堆積された前記シリコンウエハを加熱する第１熱処理によって、前記シリコンウエハと前記コバルト膜との界面に、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）を主成分とするシリサイド層を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記スパッタリング装置の熱処理チャンバ内で、前記シリコンウエハを前記第１熱処理よりも高温で加熱する第２熱処理によって、前記ダイコバルトシリサイドを主成分とするシリサイド層を、コバルトモノシリサイド（ＣｏＳｉ）を主成分とするシリサイド層に変換する工程、
    （ｅ）前記（ｄ）工程の後、前記シリコンウエハの主面上から、前記酸化バリア膜と前記コバルト膜の未反応部分とを除去する工程、
    （ｆ）前記（ｅ）工程の後、前記シリコンウエハを前記第２熱処理よりも高温で加熱する第３熱処理によって、前記コバルトモノシリサイドを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ２）を主成分とするシリサイド層に変換する工程。
  8. 前記（ａ）工程における前記コバルト膜の堆積温度は、１００℃未満であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  9. 前記（ａ）工程における前記コバルト膜の堆積温度は、５０℃未満であることを特徴とする請求項８記載の半導体集積回路装置の製造方法。
  10. 前記（ｃ）工程における前記第１熱処理の温度は、前記（ｂ）工程における前記酸化バリア膜の堆積温度と同じであることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  11. 前記（ｃ）工程における前記第１熱処理の温度は、２００℃以上、４００℃未満の範囲であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  12. 前記（ｄ）工程における前記第２熱処理の温度は、４００℃以上、７００℃未満の範囲であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  13. 前記（ｆ）工程における前記第３熱処理の温度は、７００℃以上、９００℃未満の範囲であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  14. 前記（ａ）工程における前記コバルト膜の堆積時間および前記（ｂ）工程における前記酸化バリア膜の堆積時間は、それぞれ１５秒未満であることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  15. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）シリコン基板の主面に形成された一対の半導体領域からなるソース、ドレインと、前記シリコン基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを形成する工程、
    （ｂ）前記ＭＩＳＦＥＴが形成された前記シリコン基板の主面上に、前記ソース、ドレインを構成する前記半導体領域の表面に、２００℃未満、好ましくは１００℃未満、さらに好ましくは５０℃未満の温度でコバルト膜を堆積する工程、
    （ｃ）前記コバルト膜上に酸化バリア膜を堆積する工程、
    （ｄ）前記コバルト膜と前記酸化バリア膜とが堆積された前記シリコン基板を第１の温度で熱処理することによって、前記ソース、ドレインを構成する前記半導体領域の表面に、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）を主成分とするシリサイド層を形成する工程、
    （ｅ）前記シリコン基板を前記第１の温度よりも高い第２の温度で熱処理することによって、前記ダイコバルトシリサイドを主成分とするシリサイド層を、コバルトモノシリサイド（ＣｏＳｉ）を主成分とするシリサイド層に変換する工程、
    （ｆ）前記（ｅ）工程の後、前記シリコン基板の主面上から、前記酸化バリア膜と前記コバルト膜の未反応部分とを除去する工程、
    （ｇ）前記（ｆ）工程の後、前記シリコン基板を前記第２の温度よりも高い第３の温度で熱処理することによって、前記コバルトモノシリサイドを主成分とするシリサイド層を、コバルトダイシリサイド（ＣｏＳｉ２）を主成分とするシリサイド層に変換する工程。
  16. 前記第１の温度は、２００℃以上、４００℃未満の範囲であり、前記第２の温度は、４００℃以上、７００℃未満の範囲であり、前記第３の温度は、７００℃以上、９００℃未満の範囲であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2008172013A (ja) * 2007-01-11 2008-07-24 Oki Electric Ind Co Ltd Ｍｏｓ型電界効果トランジスタの製造方法
JP5337380B2 (ja) * 2007-01-26 2013-11-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7947981B2 (en) * 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011043163A1 (en) * 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20120102653A (ko) * 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP2011176348A (ja) * 2011-04-25 2011-09-08 Renesas Electronics Corp 半導体装置
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
CN110544617B (zh) * 2018-05-28 2021-11-02 联华电子股份有限公司 周边电路区内的氧化层的制作方法
CN110942984B (zh) * 2018-09-25 2022-04-01 长鑫存储技术有限公司 一种硅化钴膜的制备方法
EP4376054A1 (fr) * 2022-11-23 2024-05-29 EM Microelectronic-Marin SA Procédé de réalisation d'un circuit intégré pour pallier des défauts ou des dislocations

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1146959C (zh) * 1997-03-14 2004-04-21 株式会社日立制作所 制造半导体集成电路器件的方法
JP3209164B2 (ja) * 1997-10-07 2001-09-17 日本電気株式会社 半導体装置の製造方法
US6117771A (en) * 1998-02-27 2000-09-12 International Business Machines Corporation Method for depositing cobalt
JPH11283935A (ja) 1998-03-30 1999-10-15 Nec Corp 半導体装置の製造方法
JP3175725B2 (ja) 1999-02-24 2001-06-11 日本電気株式会社 半導体装置の製造方法
US6440851B1 (en) * 1999-10-12 2002-08-27 International Business Machines Corporation Method and structure for controlling the interface roughness of cobalt disilicide

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