JP3878195B2 - Liquid crystal display - Google Patents
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Description
この発明は、液晶ディスプレイ装置に関し、特にガラス基板又はシリコンチップ上にアクティブマトリックス構成の表示画素及びその駆動回路が形成されたものに利用して有効な技術に関するものである。 The present invention relates to a liquid crystal display device, and more particularly to a technique effective when used for a display substrate having an active matrix structure and a driving circuit thereof formed on a glass substrate or a silicon chip.
テレビ受像機やパソコン等の情報機器のモニター、その他の各種表示装置用の表示デバイスとして液晶パネルが広く用いられている。 Liquid crystal panels are widely used as monitors for information devices such as television receivers and personal computers, and other display devices for various display devices.
この種の液晶パネルは、一方の基板に画素選択用の給電電極もしくはスイッチング素子の給電電極となる駆動電極を形成し、他方の基板に共通電極を形成し、両電極側を対向させて貼り合わせ、この貼り合わせギャップに液晶層を挟持して構成される。 In this type of liquid crystal panel, a drive electrode that serves as a pixel selection power supply electrode or a switching element power supply electrode is formed on one substrate, a common electrode is formed on the other substrate, and both electrode sides are opposed to each other. The liquid crystal layer is sandwiched between the bonding gaps.
スイッチング素子のチャンネル層にアモルファスシリコン薄膜を用いる方式では、トランジスタの特性に限界があり、駆動回路の特性が十分ではないために外部に周辺駆動回路を外付としている。 In the system using an amorphous silicon thin film for the channel layer of the switching element, the transistor characteristics are limited, and the drive circuit characteristics are not sufficient, so that a peripheral drive circuit is externally provided.
対して、ポリシリコン膜を用いて薄膜トランジスタ（以下ＴＦＴと呼ぶ）を形成するとともに、同一ガラス基板上に駆動回路も形成したものが開発されている。ポリシリコン膜を用いたＴＦＴ素子は、画素数が１０万程度で表示エリアの対角長が０．７インチの製品が小型ビディオカメラのカラーファインダとして用いられている。 On the other hand, a thin film transistor (hereinafter referred to as TFT) is formed using a polysilicon film, and a drive circuit is also formed on the same glass substrate. As a TFT element using a polysilicon film, a product having a number of pixels of about 100,000 and a diagonal length of a display area of 0.7 inches is used as a color finder for a small video camera.
さらに、このポリシリコン膜を用いるＴＦＴディスプレイ装置において、プロジェクタのライトバルブとしての利用や、バーチャルリアリティを指向したヘッドマウント（眼鏡型）ディスプレイ用のパネルとしての用途も開発されている。 Furthermore, in the TFT display device using this polysilicon film, the use as a light valve of a projector and the use as a panel for a head mount (glasses type) display oriented to virtual reality have been developed.
他に、透明基板に共通電極を形成し、シリコン基板に駆動電極を形成して、両者の貼り合わせギャップに高分子分散型の液晶層を挟持したポリマー分散型液晶（以下ＰＤＬＣと呼ぶ）や、シリコン基板に光を反射する目的をもたせた電極を形成して、該シリコン基板と透明基板とのギャップに液晶層を挟持した反射型液晶素子が開発されている。 In addition, a polymer-dispersed liquid crystal (hereinafter referred to as PDLC) in which a common electrode is formed on a transparent substrate, a drive electrode is formed on a silicon substrate, and a polymer-dispersed liquid crystal layer is sandwiched between the bonding gaps between the two, A reflective liquid crystal element has been developed in which an electrode having a purpose of reflecting light is formed on a silicon substrate, and a liquid crystal layer is sandwiched between the silicon substrate and a transparent substrate.
上述したようにポリシリコン膜を用いたＴＦＴディスプレイ装置やＰＤＬＣや反射型液晶素子を用いた表示装置の利用方法において、赤、緑、青毎に画像を形成するディスプレイ装置を用いる３板方式の液晶プロジェクタの光学系がある。 As described above, in a method of using a TFT display device using a polysilicon film or a display device using a PDLC or a reflective liquid crystal element, a three-plate type liquid crystal using a display device that forms an image for each of red, green, and blue There is a projector optical system.
図２５に３板方式の液晶プロジェクタ光学系の概略を示す。例えばショートアークのメタルハライドランプ等と放物面鏡からなる光源８５０からの光は、ダイクロックミラー８５１に到達する。ここでこのダイクロックミラー８５１は、特定波長域の光を反射または透過する働きを有し、青の光のみが９０度方向を変え反射され、他の光は透過される。透過した光は、ダイクロックミラー８５２に入射され、緑の光のみが反射され、透過光は赤となる。このように青、緑、赤の順に分光された各光は、専用の液晶パネル８５３、８５４、８５５に入射される。
各パネル８５３、８５４、８５５は、各色に対応した映像が再生されており、入射光は各色ごとに変調を受けた後、合成される。
FIG. 25 shows an outline of a three-plate liquid crystal projector optical system. For example, light from a
Each
ダイクロックミラー８５６では、緑の光が反射され、透過して来た青の光と合成され、ダイクロックミラー８５７で赤の光と合成される。合成された光は、投写レンズによりスクリーン上へ投影される。
The
上述したような光学系では、先ず青の透過光は、一度も反射されないために、液晶パネルのパターンがそのままの状態で合成され、投写レンズへ入射される。赤の透過光は、反射ミラー８５８とダイクロックミラー８５７で９０度の方向転換を二度行うため、青の透過光と同様に、液晶パネルのパターンがそのままの状態で合成されて投射レンズへ入射される。
In the optical system as described above, since the blue transmitted light is never reflected, the liquid crystal panel pattern is synthesized as it is and is incident on the projection lens. The red transmitted light undergoes a 90-degree change of direction twice by the reflecting
更には、緑の透過光は、ダイクロックミラー８５６で９０度の方向転換を一度だけ行うため、上下又は左右が反転されて投射レンズへ入射される。そのため映像を一致させるために、緑の液晶パネル８５４は左右又は上下が反転した画像を表示することになる。なお、８５９は反射ミラーである。
Furthermore, since the green transmitted light is changed in direction by 90 degrees once by the
一般に、緑の液晶パネル８５４においては、画像を左右又は上下反転するために、反転駆動回路を別に設けたり、緑の液晶パネル８５４を反転画像表示用に特別に赤、青の液晶パネル８５３、８５５とは逆方向に走査するよう作製したり、又は一旦画像データをメモリに格納し、画像が反転するよう読み出す等の方法を用いている。
In general, in the green
つまり、３原色分離方式の液晶プロジェクタでは、１色だけ反転回数が奇数（または偶数）と異なり、通常の液晶パネルでは、左右又は上下反転した画像が出力される。そのため、一般に特別な構成を付加し反転した画像を出力するようにしている。 That is, in the three primary color separation type liquid crystal projector, the number of inversions for one color is different from an odd number (or even number), and an ordinary liquid crystal panel outputs a left-right or upside-down image. Therefore, in general, a special configuration is added to output an inverted image.
液晶表示装置の駆動回路にクロックドインバータを用いた双方向シフトレジスタを設けることが提案されている。下記「特許文献１」には、液晶表示装置にクロックドインバータを備えた双方向シフトレジスタを設けたものが開示されている。
It has been proposed to provide a bidirectional shift register using a clocked inverter in a driving circuit of a liquid crystal display device. The following “
また、下記「特許文献２」には、液晶表示装置にクロックドインバータを備えた双方向シフトレジスタの記載がある。
The following “
液晶表示装置の駆動回路に双方向シフトレジスタを設けることにより、双方向から画素データの入力、走査信号の出力を可能として、左右又は上下反転した画像を出力することが可能とすることができるが、双方向シフトレジスタの回路規模が大きくなってしまうという問題が生じる。 By providing a bidirectional shift register in the driving circuit of the liquid crystal display device, it is possible to input pixel data and output scanning signals from both directions, and to output an image that is horizontally or vertically inverted. As a result, the circuit scale of the bidirectional shift register becomes large.
そこで、双方向シフトレジスタを第１のラッチ回路と第２のラッチ回路により形成して、第１のラッチ回路からの第１の出力信号と、第２のラッチ回路からの第２の出力信号とを出力信号として用いることで、双方向シフトレジスタをコンパクトに形成することが考えられる。 Therefore, a bidirectional shift register is formed by the first latch circuit and the second latch circuit, and the first output signal from the first latch circuit, the second output signal from the second latch circuit, and It is conceivable to form a bidirectional shift register in a compact manner by using as an output signal.
しかしながら、第１のラッチ回路からの第１の出力信号と、第２のラッチ回路からの第２の出力信号とを出力信号として利用すると、第１の出力信号と第２の出力信号との出力期間とが重なり合ってしまう新たな問題が生じる。 However, when the first output signal from the first latch circuit and the second output signal from the second latch circuit are used as output signals, the outputs of the first output signal and the second output signal are output. A new problem arises that the periods overlap.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
本願発明は、液晶と、該液晶を駆動する複数の画素電極と、該画素電極を駆動する信号を供給する出力回路と、該出力回路を駆動する複数の走査信号を出力する走査回路とを同一基板上に有し、上記走査回路は第１の走査方向と第２の走査方向とに走査可能な双方向シフトレジスタを有し、該双方向シフトレジスタに第１のラッチ回路と第２のラッチ回路とを設け、第１のラッチ回路は第１の出力を出力し、第２のラッチ回路は第２の出力を出力し第１の出力の開始時期と第２の出力の開始時期との間隔を走査回路に入力するクロック信号のデューティ比を変えることで変更可能な液晶表示装置とする。 In the present invention, a liquid crystal, a plurality of pixel electrodes for driving the liquid crystal, an output circuit for supplying a signal for driving the pixel electrode, and a scanning circuit for outputting a plurality of scanning signals for driving the output circuit are the same. The scanning circuit includes a bidirectional shift register capable of scanning in a first scanning direction and a second scanning direction, and the bidirectional latch register includes a first latch circuit and a second latch. The first latch circuit outputs the first output, the second latch circuit outputs the second output, and the interval between the first output start time and the second output start time. The liquid crystal display device can be changed by changing the duty ratio of the clock signal input to the scanning circuit.
また、第１の出力と第２の出力とは、第１の制御信号と第２の制御信号とが入力する垂直走査制御回路で演算され、垂直走査制御回路により演算された第１の演算出力と第２の演算出力の出力期間の制御が可能な液晶表示装置とする。 The first output and the second output are calculated by the vertical scanning control circuit to which the first control signal and the second control signal are input, and the first calculation output calculated by the vertical scanning control circuit. And a liquid crystal display device capable of controlling the output period of the second calculation output.
本発明による液晶表示装置によれば、走査回路は第１の走査方向と第２の走査方向とに走査可能であり、隣り合う走査信号の位相を変え、出力期間を制御することが可能となる。 According to the liquid crystal display device of the present invention, the scanning circuit can scan in the first scanning direction and the second scanning direction, and the phase of adjacent scanning signals can be changed to control the output period. .
また、本発明による液晶表示装置によれば、双方向に走査することが可能となり、画像を反転出力することが容易になり、反転出力する手段を別に設ける必要もなくコンパクトな液晶表示装置となる。 Further, according to the liquid crystal display device of the present invention, it is possible to scan in both directions, and it becomes easy to invert and output an image, and it becomes a compact liquid crystal display device without the need to separately provide an inversion output means. .
本発明の液晶表示装置は、液晶と、該液晶を駆動する複数の画素電極と、該画素電極を駆動する信号を供給する出力回路と、該出力回路を駆動する複数の走査信号を出力する走査回路とを同一基板上に有し、上記走査回路は第１の走査方向と第２の走査方向とに走査可能な双方向シフトレジスタを有し、該双方向シフトレジスタに第１のラッチ回路と第２のラッチ回路とを設け、第１のラッチ回路は第１の出力を出力し、第２のラッチ回路は第２の出力を出力し第１の出力の開始時期と第２の出力の開始時期との間隔を走査回路に入力するクロック信号のデューティ比を変えることで変更可能とし、第１の出力と第２の出力とは、第１の制御信号と第２の制御信号とが入力する垂直走査制御回路で演算され、垂直走査制御回路により演算された第１の演算出力と第２の演算出力の出力期間の制御が可能な液晶表示装置とする。 The liquid crystal display device of the present invention includes a liquid crystal, a plurality of pixel electrodes that drive the liquid crystal, an output circuit that supplies a signal that drives the pixel electrode, and a scan that outputs a plurality of scanning signals that drive the output circuit. And the scanning circuit has a bidirectional shift register capable of scanning in the first scanning direction and the second scanning direction, and the bidirectional shift register includes a first latch circuit and A second latch circuit, the first latch circuit outputs a first output, the second latch circuit outputs a second output, and the start timing of the first output and the start of the second output The time interval can be changed by changing the duty ratio of the clock signal input to the scanning circuit, and the first control signal and the second control signal are input to the first output and the second output. Calculated by the vertical scanning control circuit and calculated by the vertical scanning control circuit The control of the first operation output and a second output period of the operation output to the liquid crystal display device as possible.
以下、本発明の実施例について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は本発明による液晶表示装置の１実施の形態を示す。図１は基板上に形成される各機能毎のブロックを示し、１０は画素領域を示す。画素領域１０には図１の垂直方向に延在し水平方向に複数本並列した映像信号線１１が設けられ、該映像信号線に略直交するように水平方向に延在し垂直方向に複数本並列する走査信号線１２が設けられている。映像信号線１１と走査信号線１２の交差する近傍にはスイッチング素子１３が設けられ、走査信号線１２と映像信号線１１によりスイッチング素子１３を操作することで、画素電極１４に映像信号を書き込む。画素電極１４に対向するように対向電極１５が設けられ、画素電極１４と対向電極１５間の電位差で液晶を駆動し画像を表示する。また画素電極１４には映像信号を画素電極に一定期間保持する目的で保持容量１６が設けられる。なお、図１では画素電極１４及び対向電極１５、保持容量１６は等価回路で示してある。また図を簡略化し解りやすくするために、画素部は１個の画素に関してのみ表示したが、画素領域には複数の画素がマトリックス状に配置されている。
一般に画像の書き込みは図１の左上から開始され、マトリックス状に配置されている画素の１行目を左側から右方向に映像信号が順次書き込まれ１行目が書き込まれる。図１の１実施形態では、横方向１０２５画素、縦方向７６９画素の例を示しており、１行目の１０２５画素が書き込まれると、再度２行目の左側から右方向に映像信号が画素電極１４に順次書き込まれる。以下同様に最後の７６９行まで書き込みがおこなわれ、画像が表示される。
FIG. 1 shows an embodiment of a liquid crystal display device according to the present invention. FIG. 1 shows a block for each function formed on the substrate, and 10 shows a pixel region. A plurality of
In general, image writing starts from the upper left of FIG. 1, and video signals are sequentially written from the left to the right in the first row of pixels arranged in a matrix, and the first row is written. 1 shows an example of 1025 pixels in the horizontal direction and 769 pixels in the vertical direction, and when 1025 pixels in the first row are written, the video signal is again output in the right direction from the left side in the second row. 14 are sequentially written. Similarly, writing is performed up to the last 769 lines, and an image is displayed.
このような液晶表示装置に、左右逆転した画像を表示するためには、マトリックス状に配置されている画素の右側から左方向に映像信号を書き込む必要がある。なお一旦ラッチ回路等に１行分のデータを格納し、その後１行分の映像信号をデータに従い出力する方式でも、ラッチ回路等には左側から右方向にデータが順次書き込まれることになる。 In order to display a horizontally reversed image on such a liquid crystal display device, it is necessary to write a video signal from the right side to the left side of the pixels arranged in a matrix. Even in a system in which data for one row is temporarily stored in a latch circuit and the like, and then a video signal for one row is output according to the data, data is sequentially written in the latch circuit and the like from the left to the right.
図２に水平シフトレジスタ部２０の回路構成を示す。ＨＳＲは双方向シフトレジスタであり、左右双方向に信号をシフトすることが可能である。図中左からＨＳＲ１、ＨＳＲ２、…ＨＳＲ５１３の順に設けられている。双方向シフトレジスタＨＳＲはクロックドインバータ６１、６２、６５、６６で構成されている、なお双方向シフトレジスタＨＳＲの詳細については後述する。映像信号供給回路２１は水平シフトレジスタ部２０からの出力信号を受けて、映像信号入力線２２（ＶＩＤ１〜ＶＩＤ４）から供給される映像信号を映像信号線１１に出力する。なお映像信号供給回路２１では、水平シフトレジスタ部２０からの出力信号の信号レベルを、映像信号を駆動する信号レベルに変換する、レベルシフトも行っている。
FIG. 2 shows a circuit configuration of the horizontal
映像信号入力線２２（ＶＩＤ１〜ＶＩＤ４）に供給されている映像信号は、図１に示す信号切替回路２３により映像信号入力端子２４に入力された映像信号の順番を必要に応じて並べ替えたものである。図１、図２に示す１実施の形態では映像信号は、並列に４本の信号線で供給されており、例えば映像信号入力端子２４の左から順番に、水平に並ぶ画素の１番目、２番目…４番目と順番が対応している。そのため走査方向を切り替えた場合には、映像信号の順番を入れ替える必要があるが、信号切替回路２３により、映像信号入力線２２につなぐ映像信号の順番を入れ替えることで、外部での映像信号の順番を入れ替える必要をなくしている。なお、信号切替回路２３の詳細については後述する。
The video signals supplied to the video signal input lines 22 (VID1 to VID4) are obtained by rearranging the order of the video signals input to the video
図１、図２において、２５は水平走査リセット信号入力端子である。リセット用トランジスタ２８を駆動することで双方向シフトレジスタＨＳＲをリセットする。２６は水平走査スタート信号入力端子で、クロックドインバータ６１により図１の左から右へ走査が行われるスタート信号が水平シフトレジスタ部２０に供給され、右から左へ走査が行われる場合には、クロックドインバータ６２によりスタート信号が水平シフトレジスタ部２０に供給される。２７は水平走査終了信号出力端子である。
1 and 2,
図２において、ＲＬは水平走査方向設定信号線で、ＲＬ１は第１水平方向設定線、ＲＬ２は第２水平方向設定線であり、双方向シフトレジスタの走査方向を規定する信号である。第１水平方向設定線ＲＬ１は水平走査方向設定信号線ＲＬからインバータで２回反転した信号を取り出しており、第２水平方向設定線ＲＬ２は水平走査方向設定信号線ＲＬからインバータで１回反転した信号を取り出している。そのため第１水平方向設定線ＲＬ１と第２水平方向設定線ＲＬ２とは一方が他方を反転した信号となる。またＨＣＬＫは水平クロック信号線であり、ＨＣＬＫ１は第１水平クロック信号線、ＨＣＬＫ２は第２水平クロック信号線である。 In FIG. 2, RL is a horizontal scanning direction setting signal line, RL1 is a first horizontal direction setting line, RL2 is a second horizontal direction setting line, and is a signal that defines the scanning direction of the bidirectional shift register. The first horizontal direction setting line RL1 takes out the signal inverted twice by the inverter from the horizontal scanning direction setting signal line RL, and the second horizontal direction setting line RL2 is inverted once by the inverter from the horizontal scanning direction setting signal line RL. Taking out the signal. Therefore, one of the first horizontal direction setting line RL1 and the second horizontal direction setting line RL2 is a signal obtained by inverting the other. HCLK is a horizontal clock signal line, HCLK1 is a first horizontal clock signal line, and HCLK2 is a second horizontal clock signal line.
図３に垂直シフトレジスタ部３０の回路構成を示す。垂直シフトレジスタ部３０も水平シフトレジスタ部２０と同じように双方向に信号をシフトすることが可能であり、上下逆転した画像を表示する場合には、下側から上方向に走査信号が出力する。ＶＳＲは双方向シフトレジスタで、３２は垂直出力回路で、３３は垂直走査制御回路である。垂直走査制御回路３３は制御信号入力端子ＣＮＴ１、ＣＮＴ２からの制御信号により垂直走査を制御する。３６は垂直走査リセット端子、３７は垂直走査スタート信号入力端子、３８は垂直走査終了信号出力端子である。双方向シフトレジスタＶＳＲはクロックドインバータ６３、６４、６５、６６で構成されている。
FIG. 3 shows a circuit configuration of the vertical
ＵＤは垂直走査方向設定線で、ＵＤ１は第１垂直方向設定線で、ＵＤ２は第２垂直方向設定線である。図３では、第１垂直方向設定線ＵＤ１は垂直走査方向設定線ＵＤからインバータで２回反転した信号を取り出しており、第２垂直方向設定線ＵＤ２は垂直走査方向設定線ＵＤからインバータで１回反転した信号を取り出している。このため第１垂直方向設定線ＵＤ１と第２垂直方向設定線ＵＤ２とは一方が他方を反転した信号となる。またＶＣＬＫは垂直クロック信号線であり、ＶＣＬＫ１は第１垂直クロック信号線、ＶＣＬＫ２は第２垂直クロック信号線である。 UD is a vertical scanning direction setting line, UD1 is a first vertical direction setting line, and UD2 is a second vertical direction setting line. In FIG. 3, the first vertical direction setting line UD1 takes out a signal inverted twice by the inverter from the vertical scanning direction setting line UD, and the second vertical direction setting line UD2 takes one time from the vertical scanning direction setting line UD by the inverter. The inverted signal is taken out. Therefore, one of the first vertical direction setting line UD1 and the second vertical direction setting line UD2 is a signal obtained by inverting the other. VCLK is a vertical clock signal line, VCLK1 is a first vertical clock signal line, and VCLK2 is a second vertical clock signal line.
図４に水平シフトレジスタ部２０及び、垂直シフトレジスタ部３０を構成する双方向シフトレジスタＨＳＲ及びＶＳＲを説明する回路構成図を示す。また図５は水平シフトレジスタ部２０及び、垂直シフトレジスタ部３０に用いられるクロックドインバータ６１、６２、６３、６４、６５、６６を説明する回路図である。
FIG. 4 is a circuit configuration diagram illustrating the bidirectional shift registers HSR and VSR constituting the horizontal
まず図５（ａ）（ｂ）を用いて、図４（ａ）に示す双方向シフトレジスタＨＳＲに用いられるクロックドインバータ６１、６２を説明する。
First, the clocked
第１水平方向設定線ＲＬ１は、図２では左から右に走査する場合Ｈレベルで、第２水平方向設定線ＲＬ２は、図２では右から左に走査する場合Ｈレベルである。図１、図２では図を見やすくするために結線を省略してあるが、第１水平方向設定線ＲＬ１、第２水平方向設定線ＲＬ２は共に双方向シフトレジスタＨＳＲを構成するクロックドインバータ６１、６２に接続されている。
The first horizontal direction setting line RL1 is at the H level when scanning from left to right in FIG. 2, and the second horizontal direction setting line RL2 is at the H level when scanning from right to left in FIG. In FIG. 1 and FIG. 2, the connection is omitted for the sake of clarity, but the first horizontal direction setting line RL1 and the second horizontal direction setting line RL2 are both clocked
クロックドインバータ６１は図５（ａ）に示すように、Ｐ型トランジスタ７１、７２とＮ型トランジスタ７３、７４からなる。Ｐ型トランジスタ７１は第２水平方向設定線ＲＬ２に接続されており、Ｎ型トランジスタ７４は第１水平方向設定線ＲＬ１に接続されている。そのため第１水平方向設定線ＲＬ１がＨレベルで第２水平方向設定線ＲＬ２がＬレベルの場合、クロックドインバータ６１はインバータとして働き、第２水平方向設定線ＲＬ２がＨレベルで第１水平方向設定線ＲＬ１がＬレベルの場合ハイインピーダンスとなる。
The clocked
逆にクロックドインバータ６２は図５（ｂ）に示すように、Ｐ型トランジスタ７１が第１水平方向設定線ＲＬ１に接続されており、Ｎ型トランジスタ７４は第２水平方向設定線ＲＬ２に接続されている。そのため第２水平方向設定線ＲＬ２がＨレベルの場合インバータとして働き、第１水平方向設定線ＲＬ１がＨレベルの場合ハイインピーダンスとなる。なお双方向シフトレジスタＨＳＲの動作については、次に双方向シフトレジスタＶＳＲの動作について説明することで省略する。
Conversely, in the clocked
次に、図５（ｃ）（ｄ）を用いて図４（ｂ）（ｃ）（ｄ）に示す双方向シフトレジスタＶＳＲに用いられているクロックドインバータ６３、６４を説明し、さらに走査方向を定める垂直走査方向設定線ＵＤの値により、走査方向が切り替わる双方向シフトレジスタＶＳＲの動作について説明する。
Next, the clocked
第１垂直方向設定線ＵＤ１は図３では上から下に走査する場合にＨレベルで、第２垂直方向設定線ＵＤ２は下から上に走査する場合にＨレベルである。図１、図３では図を見やすくするために結線を省略してあるが、第１垂直方向設定線ＵＤ１、第２垂直方向設定線ＵＤ２は共に双方向シフトレジスタＶＳＲを構成するクロックドインバータ６３、６４に接続されている。
In FIG. 3, the first vertical direction setting line UD1 is at H level when scanning from top to bottom, and the second vertical direction setting line UD2 is at H level when scanning from bottom to top. In FIG. 1 and FIG. 3, the connection is omitted for the sake of clarity, but the first vertical direction setting line UD1 and the second vertical direction setting line UD2 are both clocked
クロックドインバータ６３は図５（ｃ）に示すようにＰ型トランジスタ７１、７２、Ｎ型トランジスタ７３、７４からなる。
The clocked
Ｎ型トランジスタ７４の入力に第１垂直方向設定線ＵＤ１が接続され、Ｐ型トランジスタ７１の入力に第２垂直方向設定線ＵＤ２が接続される。また図５（ｄ）に示すように、クロックドインバータ６４のＮ型トランジスタ７４の入力に第２垂直方向設定線ＵＤ２が接続され、Ｐ型トランジスタ７１の入力に第１垂直方向設定線ＵＤ１が接続されている。そのため、クロックドインバータ６３は、第１垂直方向設定線ＵＤ１がＨレベルで第２垂直方向設定線ＵＤ２がＬレベルの場合インバータとして働き、第２垂直方向設定線ＵＤ２がＨレベルで第１垂直方向設定線ＵＤ１がＬレベルの場合はハイインピーダンスとなる。クロックドインバータ６４は第１および第２垂直方向設定線ＵＤ１、ＵＤ２のレベルに対して、クロックドインバータ６３と逆の動作をする。
The first vertical direction setting
図４（ｂ）に示す、双方向シフトレジスタＶＳＲでは第１垂直方向設定線ＵＤ１がＨレベルで、クロックドインバータ６３がインバータ６３ａとして働き、クロックドインバータ６４がハイインピーダンスとなるために図４（ｃ）のような等価回路となり、第２垂直方向設定ＵＤ２がＨレベルの場合、クロックドインバータ６４がインバータ６４ａとして働き、クロックドインバータ６３がハイインピーダンスとなるため、図４（ｄ）に示す等価回路となる。このように、双方向シフトレジスタＶＳＲでは第１垂直方向設定線ＵＤ１と第２垂直方向設定ＵＤ２の値によりシフトレジスタの走査方向を定めることができる。
また同じように双方向シフトレジスタＨＳＲでも、第１水平方向設定線ＲＬ１と第２水平方向設定ＲＬ２の値によりシフトレジスタの走査方向を定めることができる。
In the bidirectional shift register VSR shown in FIG. 4B, the first vertical direction setting line UD1 is at the H level, the clocked
Similarly, in the bidirectional shift register HSR, the scanning direction of the shift register can be determined by the values of the first horizontal direction setting line RL1 and the second horizontal direction setting RL2.
次に図４（ｃ）を用いて、シフトレジスタの動作を説明する。クロックドインバータ６５は図５（ｅ）に示す回路構成であり、表１に示すように、クロックΦがＨレベルで、クロックΦバーがＬレベルの場合に、入力を反転出力し、クロックΦがＬレベルで、クロックΦバーがＨレベルの場合に、ハイインピーダンスとなる。
また、クロックドインバータ６６は、図５（ｆ）に示す回路構成であり、クロックΦバーがＨレベルで、クロックΦがＬレベルの場合に、入力を反転出力し、クロックΦバーがＬレベルで、クロックΦがＨレベルの場合に、ハイインピーダンスとなる。
Next, the operation of the shift register will be described with reference to FIG. The clocked
The clocked
図２、図３共にクロック信号線の結線を省略してあるが図２のクロックドインバータ６５、６６にはクロック信号線ＨＣＬＫ１、ＨＣＬＫ２が、図３のクロックドインバータ６５、６６には、クロック信号線ＶＣＬＫ１、ＶＣＬＫ２が接続されている。以下の説明では、任意のクロックΦ、Φバーを用いて説明する。
2 and 3, the clock signal lines are omitted, but the clocked
図４（ｃ）に示すラッチ回路６７は、クロックドインバータ６５の出力をインバータ６３ａの入力に接続し、このインバータ６３ａの出力をクロックドインバータ６６の入力に接続している。このためクロック信号ΦのＨレベル立ち上がり時にクロックドインバータ６５に入力された信号が反転しインバータ６３ａに入力される。次にクロック信号ΦバーがＨレベルとなると、クロックドインバータ６５はハイインピーダンスとなるがクロックドインバータ６６がインバータとして働き、クロックドインバータ６５の出力は、インバータ６３ａとクロックドインバータ６６でラッチされ、インバータ６３ａから反転信号が出力する。
In the
またラッチ回路６８は、クロックドインバータ６６の出力がインバータ６３ａの入力に接続され、このインバータ６３ａの出力はクロックドインバータ６５の入力に接続されている。このためクロック信号ΦバーのＨレベルの立ち上がり時（すなわちクロック信号Φの立ち下がり時）にクロックドインバータ６６に入力された信号が反転しインバータ６３ａに入力される。次にクロック信号ΦがＨレベルとなると、クロックドインバータ６６はハイインピーダンスとなるがクロックドインバータ６５がインバータとして働き、クロックドインバータ６６の出力は、インバータ６３ａとクロックドインバータ６５でラッチされ、インバータ６３ａから反転信号が出力する。
In the
図６に図４（ｃ）に示すラッチ回路６７、６８のタイミングチャートの１例を示す。図６では、クロック信号Φの立ち上がり（イ）に対して、入力信号ＤＩの同期がとれてなく、クロック信号Φの立ち上がり（イ）に遅れて入力信号ＤＩはＨレベルとなっている。また入力信号ＤＩはクロック信号Φの立ち上がり（ハ）に遅れてＬレベルとなっている。
FIG. 6 shows an example of a timing chart of the
このためラッチ回路６７はクロック信号ΦがＨレベルの場合、入力をそのまま出力し、クロック信号ΦがＬレベルとなった時、直前の状態を保持するので、出力ＯＵＴ１は入力信号ＤＩと同じタイミングで状態が変化する。対して２段目のラッチ回路６６では、クロック信号Φの立ち下がり（ロ）で出力ＯＵＴ１のＨレベルを出力し、クロック信号Φの立ち上り（ハ）で、その出力をラッチしそれをクロック信号Φの立ち下り（ニ）まで保持し、クロック信号Φの立ち下がり（ニ）で出力ＯＵＴ１のＬレベルを出力するため、出力ＯＵＴ２から以降は、クロック信号Φと同期がとれた出力となっている。
Therefore, when the clock signal Φ is at the H level, the
このように、双方向シフトレジスタＨＳＲ、ＶＳＲの１段目の出力は２段目以降の出力とは異なり、クロック信号と同期がとれないために、双方向シフトレジスタＨＳＲ１、ＨＳＲ５１３、ＶＳＲ１、ＶＳＲ３８６の初段部分はダミーのラッチ回路としており、その出力が映像信号供給回路２１および、垂直出力回路３２に接続されていない。
図２、図３に示すように、双方向シフトレジスタＨＳＲ、ＶＳＲは複数連続して設けられている。図４（ｃ）、図４（ｄ）では、前段のラッチ回路６７の出力をＯＵＴ１で示し、後段のラッチ回路６８の出力をＯＵＴ２で示したが、双方向シフトレジスタＨＳＲ、ＶＳＲは複数連続して設けられるので、ラッチ回路６８の次段には、ラッチ回路６７が接続される。図６に示すＯＵＴ３は、次段のラッチ回路６７の出力を示している。
In this way, the output of the first stage of the bidirectional shift registers HSR and VSR is different from the output of the second and subsequent stages, and is not synchronized with the clock signal. Therefore, the bidirectional shift registers HSR1, HSR513, VSR1, and VSR386 The first stage portion is a dummy latch circuit, and its output is not connected to the video
As shown in FIGS. 2 and 3, a plurality of bidirectional shift registers HSR and VSR are provided in succession. 4C and 4D, the output of the
出力ＯＵＴ２、ＯＵＴ３と映像信号との関係を図６を用いて説明する。ＯＵＴ２、ＯＵＴ３は前述したように、図４（ｃ）に示すようなラッチ回路６７、６８の出力である。図６に示すように、ラッチ回路６８がクロック信号Φの立ち下がり（ロ）で前段の出力をＯＵＴ２に出力し、クロック信号Φの立ち上り（ハ）でその出力をラッチし、クロック信号Φの立ち下がり（ニ）まで値を保持し、次に図４では図示されない次段のラッチ回路６７がクロック信号Φの立ち上がり（ハ）で前段の出力をＯＵＴ３に出力する。そのために、クロック信号Φの立ち上がり（ハ）では、ＯＵＴ２、ＯＵＴ３共に出力オン状態となる。このときに映像信号線が単数の場合では、双方向シフトレジスタＨＳＲの出力ＯＵＴ２、ＯＵＴ３に対応する画素に同じ映像信号が書き込まれるという問題点がある。すなわち，ＯＵＴ２からの出力で操作される映像信号供給回路と、ＯＵＴ３からの出力で操作される映像信号供給回路とが、同時に同じ映像信号線に接続されると、２つの画素に同じ映像信号が入力されることになる。ラッチ回路６７とラッチ回路６８の出力のどちらか一方のみを映像信号供給回路２１を操作する信号として用いれば、前述のような問題は生じないが、シフトレジスタを構成するラッチ回路の数は２倍になる。このため、本実施の形態では図２に示すように、映像信号２２もＶＩＤ１〜ＶＩＤ４のように複数に分割されて供給されており前記問題点も解決される。
The relationship between the outputs OUT2 and OUT3 and the video signal will be described with reference to FIG. OUT2 and OUT3 are the outputs of the
また、本実施の形態では水平方向の画素数は１０２５画素で、垂直方向の画素数は７６９画素で奇数である。しかしながら、双方向シフトレジスタＨＳＲ、ＶＳＲは、ラッチ回路６７とラッチ回路６８とを一組とするように設けられており、ラッチ回路６７とラッチ回路６８の合計が偶数となるように構成されている。
In this embodiment, the number of pixels in the horizontal direction is 1025 pixels, and the number of pixels in the vertical direction is 769 pixels, which is an odd number. However, the bidirectional shift registers HSR and VSR are provided so that the
このことは、走査方向が反転した場合もクロック信号Φの同じエッジ（立ち上がり又は、立ち下がり）で入力信号ＤＩを取り込むためである。すなわち、図４（ｃ）に示すラッチ回路６７と６８の場合、走査方向が反転するとラッチ回路６７と６８の順番も逆転し、図４（ｄ）に示すように、右からラッチ回路６８、６７の順番になる。しかしながら、このラッチ回路の順番を、信号の入力側を基準としてみると走査方向を反転してもラッチ回路６７と６８の順番は変化しない。ラッチ回路６７はクロック信号Φの立ち上がりで入力を出力しクロック信号Φの立ち上りでその出力を保持し、ラッチ回路６８はクロック信号Φの立ち下がりで入力を出力し、クロック信号Φの立ち上りでその出力を保持する。このためラッチ回路６７、６８の合計を奇数とすると、走査方向を切り換えたときの入力信号ＤＩを取り込むときのクロックΦのエッジが異なってしまう。
This is because the input signal DI is captured at the same edge (rising or falling) of the clock signal Φ even when the scanning direction is reversed. That is, in the case of the
さらに、ラッチ回路６７、６８の合計が奇数の場合の問題点について、図３を例に示すと、図３の走査方向が上から下の場合では、初段はラッチ回路６７となり、クロックΦの立ち上がりで走査が開始される。対して走査方向が下から上の場合では、ラッチ回路６８が初段となり、クロックΦの立ち下がりで走査か開始される。このため３板方式の液晶プロジェクタ等、同時に逆方向に走査する液晶パネルを表示する場合など、クロックΦと映像信号のタイミングを調整する必要等の問題が生じる。
Further, regarding the problem when the sum of the
上述したような問題点をも解決するため、図２、図３の水平シフトレジスタ部２０、垂直シフトレジスタ部３０では、双方向シフトレジスタＨＳＲ１、ＨＳＲ５１３、ＶＳＲ１、ＶＳＲ３８５の１段目をダミーのラッチ回路として、ラッチ回路６７、６８の合計を偶数としている。
In order to solve the above-described problems, in the horizontal
なお、双方向シフトレジスタの説明を、入力側からラッチ回路６７、６８の順番に並ぶ場合を用いて説明したが、図４（ａ）のような、ラッチ回路の並ぶ順番がラッチ回路６８、６７となる場合でも同等の動作となる。またクロック信号Φは任意の信号として説明したが、水平方向走査に用いる双方向シフトレジスタＨＳＲに用いられるクロック信号と、垂直方向走査に用いる双方向シフトレジスタＶＳＲに用いられるクロック信号とでは、その周期、デューティ比等が異なってもかまわず、液晶パネルの画素数等に従ったクロック信号が用いられる。
The bidirectional shift register has been described using the case where the
次に双方向シフトレジスタのリセット回路について説明する。図２の水平シフトレジスタ部２０では、リセット用トランジスタ２８が設けられており、インバータ６１、６２の入力をＨレベルにすることで、クロック信号の状態にかかわらず、各双方向シフトレジスタＨＳＲの出力をＬレベルにでき、映像信号供給回路２１の出力を強制的に停止できるようになっている。このため電源投入時の双方向シフトレジスタＨＳＲの状態を一定に保つことができるので、双方向シフトレジスタＨＳＲの電源電流を過渡的にも小さくすることができる。このためシフトレジスタの電源ラインの線幅を狭くすることができる。また垂直シフトレジスタ部３０にも同じくリセット回路を設けてあり、各シフトレジスタの出力をＬレベルとすることができ、映像信号供給回路２１、出力回路３２及び画素領域のスイッチング素子をオフ状態にできるので、液晶に直流電圧が印加されることを防ぐことができる。
Next, a bidirectional shift register reset circuit will be described. In the horizontal
また液晶パネルの画素数よりも少ない画素数の規格の画像を出力する場合、例えば、ＸＧＡパネルにＶＧＡの映像を表示する場合、ＶＧＡの水平走査が終了した時点で水平シフトレジスタ部２０を、また垂直走査が終了した時点で垂直シフトレジスタ部３０をリセットすることで、残りの画素領域に２重に表示されることが防止できる。
なお、双方向シフトレジスタＨＳＲ、ＶＳＲの出力をＬレベルとするようにリセット用トランジスタ２８はＰ型トランジスタを用いたが、映像信号供給回路２１、３２をオフ状態とするために、リセット用トランジスタ２８にＮ型トランジスタを用いることも可能である。
Also, when outputting an image with a standard number of pixels smaller than the number of pixels of the liquid crystal panel, for example, when displaying a VGA image on an XGA panel, the horizontal
Note that the
次に、図７から図１３を用いて本実施の形態の水平シフトレジスタ部２０による水平信号供給回路２１の駆動方法を示す。まず図７から図９を用いて映像信号をあらかじめ外部でサンプリングして複数の系列に分割した場合の駆動方法について説明する。図１、図２に示すように映像信号は４本の映像信号入力線２２（ＶＩＤ１〜ＶＩＤ４）で供給されているが、これにより画素に映像信号を書き込む時間を長くすることが可能である。すなわち外部回路において映像信号をクロック信号Φの周期に合わせてサンプリングし、図７に示す映像信号Ｖ１乃至Ｖ４のように、映像信号に対応した電圧を一定期間、映像信号入力線に供給する。その際サンプリングする順番に従って、映像信号入力線ＶＩＤ１には映像信号Ｖ１が供給され、映像信号入力線ＶＩＤ２には映像信号Ｖ２が、以下、映像信号Ｖ３、映像信号Ｖ４とサンプリングした一定電圧の信号が供給される。このように映像信号入力線２２を複数設けることで映像信号の出力期間を重複させ、映像信号が供給されている期間を延ばすことが可能である。
上述したように、サンプリングした映像信号を複数の系列に分割し、映像信号の周波数を低減した場合、シフトレジスタは映像信号の出力期間に合わせて、オン状態の期間を長くするよう駆動される。
Next, a driving method of the horizontal
As described above, when the sampled video signal is divided into a plurality of series and the frequency of the video signal is reduced, the shift register is driven so as to extend the on-state period in accordance with the output period of the video signal.
図７では図４（ａ）の双方向シフトレジスタＨＳＲの駆動方法を、映像信号がクロック信号Φの２周期分にあたる期間あたえられる場合の例を示しており、入力信号ＤＩがクロック信号Φの立ち上がりａ−１からａ−４までＨレベルとなるように入力されている、そのため出力ＯＵＴ１がクロック信号Φの立ち上がりａ−１からａ−４までＨレベルであることから、出力ＯＵＴ１の状態をクロック信号Φの立ち上がりで出力し保持する出力ＯＵＴ２は、クロック信号Φの２周期分にあたる立ち上がりａ−１からａ−５までＨレベルとなる。同じく出力ＯＵＴ３以降もクロック信号Φの２周期分の間Ｈレベルを出力する。 FIG. 7 shows an example in which the video signal is given a period corresponding to two cycles of the clock signal Φ, as an example of the driving method of the bidirectional shift register HSR in FIG. A-1 to a-4 are input so as to be at H level. Therefore, since the output OUT1 is at H level from the rising edge a-1 to a-4 of the clock signal Φ, the state of the output OUT1 is changed to the clock signal. The output OUT2 output and held at the rising edge of Φ is at the H level from the rising edges a-1 to a-5 corresponding to two cycles of the clock signal Φ. Similarly, after the output OUT3, the H level is output for two cycles of the clock signal Φ.
上記駆動方法とすることで、映像信号がクロック信号Φの複数周期分にあたる期間あたえられる場合でも、映像信号の期間に合わせてシフトレジスタの出力期間を長くすることが可能である。 With the above driving method, the output period of the shift register can be lengthened in accordance with the period of the video signal even when the video signal is given for a plurality of periods of the clock signal Φ.
図７では図が複雑となることを避けるために、映像信号Ｖ１と映像信号Ｖ２に対応する出力ＯＵＴ２、出力ＯＵＴ３についてのみ記載しているが、同様に映像信号を画素に書き込むために、双方向シフトレジスタＨＳＲから画素数に応じて駆動信号が出力される。また、画素数が増加する等により画素毎の書き込み時間が短くなった場合には、映像信号入力線の本数をさらに増加してもよい。 In FIG. 7, only the output OUT2 and the output OUT3 corresponding to the video signal V1 and the video signal V2 are shown in order to avoid the complexity of the diagram, but in order to write the video signal to the pixels in the same way, A drive signal is output from the shift register HSR according to the number of pixels. Further, when the writing time for each pixel becomes short due to an increase in the number of pixels, the number of video signal input lines may be further increased.
次に映像信号を分割した場合について、映像信号の位相が揃っている場合（図８）と、揃っていない場合（図９）について説明する。なお図８から図１０では、説明をわかりやすくするために、１行１３列の画素ｐ１〜ｐ１３にスイッチｓ１乃至ｓ１３を用いて、映像信号Ｖ１乃至Ｖ４を書き込む場合について記載してある。映像信号はサンプリングされ、４本の映像信号線にＶ１、Ｖ２、Ｖ３、Ｖ４の順番で分割されている。図中、映像信号Ｖ１乃至Ｖ４の信号波形に付された符号は書き込まれる画素との対応を示している。 Next, with respect to the case where the video signal is divided, the case where the phases of the video signal are aligned (FIG. 8) and the case where the phases are not aligned (FIG. 9) will be described. 8 to 10, in order to make the explanation easy to understand, the case where the video signals V1 to V4 are written to the pixels p1 to p13 in the first row and the 13th column using the switches s1 to s13 is described. The video signal is sampled and divided into four video signal lines in the order of V1, V2, V3, and V4. In the figure, the reference numerals attached to the signal waveforms of the video signals V1 to V4 indicate the correspondence with the pixels to be written.
図８では画素の書き込み時間はクロック信号４周期分まで延ばされており、さらに映像信号Ｖ１乃至Ｖ４の位相が揃うように再度サンプリングしている。この場合、スイッチｓ１乃至ｓ４を同時にオンとして画素ｐ１〜ｐ４に書き込んでも、映像信号Ｖ１乃至Ｖ４の位相が揃っているので、正常に書き込みが行われる。よって、スイッチｓ１からｓ４までを駆動する信号を出力するシフトレジスタは共通とすることができ、シフトレジスタの段数を少なくすることができる。またスイッチｓ５からｓ８を駆動する信号はスイッチｓ１からｓ４までを駆動する信号の立ち下がるのを受けて、立ち上ればよくクロック信号の１周期を映像信号の立ち上りから立ち下がりまでの間に合わせてシフトレジスタを駆動すればよく、図７を用いて前述したように、クロック信号の複数の周期分出力が可能なシフトレジスタを用いる必要はない。 In FIG. 8, the pixel writing time is extended to 4 cycles of the clock signal, and sampling is performed again so that the phases of the video signals V1 to V4 are aligned. In this case, even if the switches s1 to s4 are simultaneously turned on and written to the pixels p1 to p4, the video signals V1 to V4 are in phase, so that the writing is performed normally. Therefore, the shift registers that output signals for driving the switches s1 to s4 can be shared, and the number of stages of the shift registers can be reduced. In addition, the signals for driving the switches s5 to s8 need only rise in response to the fall of the signals for driving the switches s1 to s4, so that one cycle of the clock signal is matched between the rise and fall of the video signal. The shift register may be driven, and it is not necessary to use a shift register that can output a plurality of cycles of the clock signal as described above with reference to FIG.
次に図９に、映像信号Ｖ１乃至Ｖ４の位相が揃っていない場合を示す。この場合サンプリングが１度ですみ外部の回路は簡単で済むが、映像信号Ｖ１乃至Ｖ４の位相が揃っていないので、映像信号を画素に書き込むスイッチｓ１乃至ｓ１３を駆動する信号も画素数分必要である。このためシフトレジスタも画素数分段数が必要であり図８の場合に比べてシフトレジスタの段数が増加する。さらに、映像信号の出力期間に合わせて駆動するためには、図７に示すようにシフトレジスタの出力期間を延ばすことが必要である。 Next, FIG. 9 shows a case where the phases of the video signals V1 to V4 are not aligned. In this case, only one sampling is required and the external circuit is simple. However, since the phases of the video signals V1 to V4 are not aligned, signals for driving the switches s1 to s13 for writing the video signals to the pixels are also required for the number of pixels. is there. For this reason, the shift register also requires the number of stages corresponding to the number of pixels, and the number of stages of the shift register increases as compared with the case of FIG. Further, in order to drive in accordance with the output period of the video signal, it is necessary to extend the output period of the shift register as shown in FIG.
次に、走査方向を反転した場合の映像信号の並び替えについて説明する。図１０は図９の映像信号線の並びで、スイッチｓ１３から順にｓ１までをオン状態にして、画素ｐ１３からｐ１に映像信号を書き込んだ場合を示す。まず映像信号Ｖ１に１番目の映像信号が供給され、スイッチｓ１３がオンとなり図中左端の画素に１番目の映像信号が書き込まれる。次に、映像信号Ｖ２に２番目の映像信号が供給され、スイッチｓ１２がオン状態となるが、スイッチｓ１２は映像信号Ｖ４とつながっているため、映像信号は画素に書き込まれず、スイッチｓ１２がオン状態のままで、映像信号Ｖ４に４番目の映像信号が供給されて、左から２番目の画素ｐ１２には４番目の映像信号が書き込まれる。さらにｐ１１には３番目の映像信号が書き込まれ、ｐ１０には２番目と６番目の映像信号が書き込まれる。このように反転走査に対応して映像信号を並べ換えないと、映像信号の並びが元の画像の並びと異なってしまうといった問題点がある。 Next, rearrangement of video signals when the scanning direction is reversed will be described. FIG. 10 shows the case where the video signal lines are arranged in FIG. 9 and the video signals are written to the pixels p13 to p1 with the switches s13 to s1 sequentially turned on. First, the first video signal is supplied to the video signal V1, the switch s13 is turned on, and the first video signal is written to the leftmost pixel in the figure. Next, the second video signal is supplied to the video signal V2, and the switch s12 is turned on. However, since the switch s12 is connected to the video signal V4, the video signal is not written to the pixel, and the switch s12 is turned on. In this state, the fourth video signal is supplied to the video signal V4, and the fourth video signal is written in the second pixel p12 from the left. Further, the third video signal is written in p11, and the second and sixth video signals are written in p10. Thus, if the video signals are not rearranged in accordance with the reverse scanning, there is a problem that the video signal arrangement is different from the original image arrangement.
図１１に信号切替え回路の一例を示す。図１１に示す例では、4本の映像信号入力端子２４ａ、２４ｂ、２４ｃ、２４ｄにそれぞれ時系列に映像信号が入力される。信号切替え回路２３は、４本の映像信号入力端子のうち、左から２番目と４番目の端子２４ｂと、２４ｄに入力される映像信号を入れ替える作用をする。図に１１おいて、切替えの必要がない左から１番目と３番目の端子２４ａ、２４ｃについても、端子２４ｂ、２４ｄと同様の回路を設けているが、切替え動作は行わない。これは、２番目と４番目の端子２４ｂ、２４ｄに入力される映像信号に対して位相や振幅に差を生じさせないためである。
FIG. 11 shows an example of the signal switching circuit. In the example shown in FIG. 11, video signals are input in time series to the four video
図１２に図２に示す水平シフトレジスタ部２０からの信号により、映像信号供給回路２１が映像信号線に映像信号を供給するようすを説明する概略回路図と図１３にタイミングチャートを示す。図１２では、図をわかりやすくするために、映像信号供給回路２１はスイッチで表示し、水平シフトレジスタ部２０の詳細は省略してあるが、図２で示す映像信号供給回路２１と水平シフトレジスタ部２０と同じものである。また、図１の画素領域１０中の１行分の画素Ｐ１乃至Ｐ１０２５を模式的に記載してあり、図１の映像信号線１１を各画素に対応するようＬ１乃至Ｌ１０２５で示している。
FIG. 12 is a schematic circuit diagram for explaining how the video
映像信号Ｖ１乃至Ｖ４は信号切替え回路２３で映像信号入力線２２（ＶＩＤ１〜ＶＩＤ４）が選ばれ、それぞれが図１３に示すようなタイミングで映像信号入力線に供給される。水平シフトレジスタ部２０からは図１２中左から右の順番に画素に映像信号が書き込まれる場合には（順方向走査）、出力Ｈ１乃至Ｈ１０２５が映像信号に対して図１３（ａ）に示すタイミングで出力される。図１３（ａ）では図をわかりやすくするため、出力Ｈ１乃至Ｈ５までしか記載していないが、同様に出力Ｈ１０２５まで出力は続き、１行分の画素の書き込みが行われる。なお図１３（ａ）は順方向走査を、図１３（ｂ）は逆方向走査の場合を示し、図中各映像信号Ｖ１乃至Ｖ４の信号波形に付されているＰ１乃至Ｐ１０２５の符号は、図１２に示す画素Ｐ１乃至Ｐ１０２５に書き込まれる映像信号であることを示す。
The video signal input lines 22 (VID1 to VID4) are selected by the
水平シフトレジスタ部２０から出力Ｈ１が出力されると、映像信号入力線ＶＩＤ１と映像信号線Ｌ１（１１）が電気的に接続され、映像信号入力線ＶＩＤ１に出力されていた映像信号Ｖ１が映像信号線Ｌ１を介して画素Ｐ１に供給される。以下同様に、映像信号入力線ＶＩＤ１に出力されていた映像信号Ｖ１が映像信号線Ｌ１０２５を介して画素Ｐ１０２５に書き込まれるまで続き、１行分の画素の書き込みが行われる。
When the output H1 is output from the horizontal
図１３（ｂ）に示す逆方向走査では、まず映像信号入力線ＶＩＤ２に映像信号Ｖ４が出力され、映像信号入力線ＶＩＤ４に映像信号Ｖ２が出力されるように信号切替え回路２３を用いて映像信号の並びが切替えられている。
In the reverse scanning shown in FIG. 13B, the video signal V4 is first output to the video signal input line VID2, and the video signal is output using the
逆方向走査では、水平シフトレジスタ部２０から出力Ｈ１０２５が最初に出力されると、画素Ｐ１０２５に映像信号Ｖ１が書き込まれる。つぎに出力Ｈ１０２４が出力されると、映像信号入力線ＶＩＤ４に供給されている映像信号が画素Ｐ１０２４に供給されるが、この時信号切替え回路２３で映像信号入力線ＶＩＤ４には、映像信号Ｖ２が出力されるので、２番目にサンプリングされた映像信号が画素Ｐ１０２４に書き込まれることとなる。以下同様に順次１行分の画素に映像信号が書き込まれる。
In reverse scanning, when the output H1025 is first output from the horizontal
以上説明したように水平シフトレジスタ部２０により映像信号供給回路２１が駆動され、画素に映像信号が書き込まれる。
As described above, the video
次に図１４から図２０を用いて垂直シフトレジスタ３０により走査信号を駆動する方法を説明する。
Next, a method of driving the scanning signal by the
図１４に図４（ｂ）の双方向シフトレジスタＶＳＲでクロック信号Φのデューティ比を変更した場合のタイミングチャートの１例を示す。図１４では、クロック信号Φの立ち下がりｂ−１に対応して、出力ＯＵＴ２がＨレベルとなっている。次にクロック信号Φの立ち上がりｂ−２に対応して出力ＯＵＴ３がＨレベルとなる。このときクロック信号Φのデューティ比はＨレベルの期間が長く、Ｌレベルの期間が短く設定されており、それに伴い出力ＯＵＴ２の立ち上がりから、出力ＯＵＴ３の立ち上がりまでの期間が短くなっている。 FIG. 14 shows an example of a timing chart when the duty ratio of the clock signal Φ is changed by the bidirectional shift register VSR of FIG. In FIG. 14, the output OUT2 is at the H level corresponding to the falling b-1 of the clock signal Φ. Next, the output OUT3 becomes H level corresponding to the rising b-2 of the clock signal Φ. At this time, the duty ratio of the clock signal Φ is set such that the period of the H level is long and the period of the L level is short, and accordingly, the period from the rise of the output OUT2 to the rise of the output OUT3 is shortened.
さらにクロック信号Φの立ち下がりｂ−３に対応して出力ＯＵＴ４がＨレベルとなり、クロック信号Φの立ち上がりｂ−４に対応して出力ＯＵＴ５がＨレベルとなる、このときクロック信号Φのデューティ比はＨレベルの期間が長く、Ｌレベルの期間が短いため、出力ＯＵＴ３の立ち上がりから、出力ＯＵＴ４の立ち上がりまでの期間が長く、出力ＯＵＴ３の立ち上がりから、出力ＯＵＴ５４立ち上がりまでの期間が長くなっている。 Further, the output OUT4 becomes H level corresponding to the falling b-3 of the clock signal Φ, and the output OUT5 becomes H level corresponding to the rising b-4 of the clock signal Φ. At this time, the duty ratio of the clock signal Φ is Since the H level period is long and the L level period is short, the period from the rise of the output OUT3 to the rise of the output OUT4 is long, and the period from the rise of the output OUT3 to the rise of the output OUT54 is long.
このようにクロック信号Φのデューティ比を変更することで、あたかも各出力ＯＵＴ１、出力ＯＵＴ２、… の位相がずれたように駆動することが可能である。 In this way, by changing the duty ratio of the clock signal Φ, it is possible to drive as if the phases of the outputs OUT1, OUT2,.
図１５、図１６は順次走査駆動する場合の駆動タイミングを示すタイミングチャートで、図１５は図３の上から下に向かって走査する順方向走査を示している。そのため、第１垂直方向設定線にはＨレベルが入力されている。映像信号はビデオ信号等の各画素毎に書き込まれる階調等の１ライン分の信号を表している、また１Ｈは１ライン分の水平走査期間を表している。図４に示すラッチ回路６７はクロックＶＣＬＫ１の立ち上がりエッジで入力信号を出力し保持する、ラッチ回路６８はクロックＶＣＬＫ１の立ち下がりで入力信号を出力し保持する。このため、クロックＶＣＬＫ１のデューティを変化させることで奇数ラインと偶数ラインの画素に対応するシフトレジスタからの出力の位相を変化させることが可能である。
FIGS. 15 and 16 are timing charts showing driving timings in the case of sequential scanning driving, and FIG. 15 shows forward scanning in which scanning is performed from the top to the bottom of FIG. Therefore, the H level is input to the first vertical direction setting line. The video signal represents a signal for one line such as a gradation written for each pixel such as a video signal, and 1H represents a horizontal scanning period for one line. The
クロックＶＣＬＫ１のデューティ比をＬレベルの期間が、映像信号のブランク期間以内程度となるように調節する。そのために、双方向シフトレジスタＶＳＲ１の出力ＧＳ１は入力信号（走査スタート信号）ＶＤＩを図１５のように入力すると、クロックＶＣＬＫ１の立ち下がりで入力を出力してＨレベルとなり次のクロックＶＣＬＫ１の立ち下がりまで値を保持する。ただし、図６を用いて前述したように、双方向シフトレジスタＶＳＲ１の初段にはダミーのラッチ回路が設けられている。双方向シフトレジスタＶＳＲ２の出力ＧＳ２はクロックＶＣＬＫ１の立ち上がりで、出力ＧＳ１のＨレベルを取り込み、次のクロックＶＣＬＫ１の立ち上がりまで値を保持する。 The duty ratio of the clock VCLK1 is adjusted so that the L level period is within the blank period of the video signal. Therefore, when the input signal (scanning start signal) VDI is input as shown in FIG. 15, the output GS1 of the bidirectional shift register VSR1 becomes an H level at the falling edge of the clock VCLK1, and falls on the next clock VCLK1. Holds the value until. However, as described above with reference to FIG. 6, a dummy latch circuit is provided in the first stage of the bidirectional shift register VSR1. The output GS2 of the bidirectional shift register VSR2 takes in the H level of the output GS1 at the rise of the clock VCLK1, and holds the value until the next rise of the clock VCLK1.
この出力ＧＳ１と出力ＧＳ２との位相差は、クロックＶＣＬＫ１のＬレベルの期間とほぼ等しい期間となる。このとき垂直走査制御端子ＣＮＴ１と、ＣＮＴ２とは図１５に示すように与えられており、出力ＧＳ１は垂直走査制御端子ＣＮＴ１と垂直走査制御部３３のＮＡＮＤ回路で演算され出力回路３２に出力され、出力回路３２の出力Ｇ１として出力され、出力ＧＳ２は垂直走査制御端子ＣＮＴ２と垂直走査制御部３３で演算され、出力回路３２の出力Ｇ２として出力される。
The phase difference between the output GS1 and the output GS2 is a period substantially equal to the L level period of the clock VCLK1. At this time, the vertical scanning control terminals CNT1 and CNT2 are given as shown in FIG. 15, and the output GS1 is calculated by the NAND circuit of the vertical scanning control terminal CNT1 and the vertical
図１５に示す駆動方法では、垂直走査制御端子ＣＮＴ１とＣＮＴ２を用いる場合を説明したが、垂直走査制御端子ＣＮＴ１とＣＮＴ２にＨレベルを出力し、垂直クロック信号ＶＣＬＫのデューティ比を５０％で駆動しても同じ結果を得ることができる。 In the driving method shown in FIG. 15, the case where the vertical scanning control terminals CNT1 and CNT2 are used has been described. However, H level is output to the vertical scanning control terminals CNT1 and CNT2, and the duty ratio of the vertical clock signal VCLK is driven at 50%. But you can get the same result.
次に図１６に、図３の下から上に向かって走査する逆方向の順次走査のタイミングチャートを示す。逆方向のため、第１垂直方向設定線はＬレベルが入力される。図１６の場合は、基本的な動作は図１５と同じであるが、出力Ｇ７６９から逆にＧ１に向かい順番に出力され、最後に走査終了信号ＶＤＯが端子３８に出力される。 Next, FIG. 16 shows a timing chart of sequential scanning in the reverse direction for scanning from the bottom to the top of FIG. Since the direction is reverse, L level is input to the first vertical direction setting line. In the case of FIG. 16, the basic operation is the same as that of FIG. 15, but the output G769 is output in turn toward G1, and finally the scan end signal VDO is output to the terminal 38.
図１７は走査信号線の２ｎ−１ラインと２ｎラインとの同時駆動の場合のタイミングチャートを示す。ただし、ここでｎは整数を示す。垂直走査制御端子ＣＮＴ１とＣＮＴ２とを同相で与えることで、出力回路３２からの出力Ｇ１とＧ２とを同時に出力することができる。
FIG. 17 shows a timing chart in the case of simultaneous driving of 2n-1 lines and 2n lines of scanning signal lines. Here, n represents an integer. By giving the vertical scanning control terminals CNT1 and CNT2 in phase, the outputs G1 and G2 from the
また図１８に走査信号線の２ラインと２ｎ＋１ラインとの同時駆動の場合のタイミングチャートを示す。クロックＶＣＬＫ１は反転しており、Ｈレベルの期間が映像信号のブランク期間とほぼ同等の期間となっている。双方向シフトレジスタＶＳＲ１はクロックＶＣＬＫ１の立ち下がりで、ダミーのラッチ回路の出力のＨレベルを取り込み、出力ＧＳ１にＨレベルを出力し次のクロックＶＣＬＫ１の立ち下がりまで値を保持する。双方向シフトレジスタＶＳＲ２の１段目のラッチ回路６７は出力ＧＳ１のＨレベルをクロックＶＣＬＫ１の立ち上がりで取り込み出力ＧＳ２に出力し次のクロックＶＣＬＫの立ち上がりまで保持する。次に、垂直シフトレジスタＶＳＲ２の２段目のラッチ回路６６は出力ＧＳ２のＨレベルをクロックＶＣＬＫ１の立ち下がりで取り込み出力ＧＳ２に出力し次のクロックＶＣＬＫ１の立ち上がりまで保持する。出力ＧＳ１とＧＳ２との位相差はクロックＶＣＬＫ１のＬレベルの期間とほぼ等しい期間となっており、ほぼクロックＶＣＬＫ１の１周期に近い期間となり、出力ＧＳ２とＧＳ３との位相差はクロックＶＣＬＫ１のＨレベルの期間とほぼ等しい期間となっている。そのため、出力ＧＳ２とＧＳ３との位相差は短くなっており、出力ＧＳ２とＧＳ３とは、ほぼ同相で出力される。さらに出力ＧＳ２とＧＳ３とが重なって出力される期間に、垂直走査制御端子ＣＮＴ１とＣＮＴ２から信号を同相で与えることで、出力回路３２からの出力Ｇ２とＧ３とを同時に駆動することができる。
FIG. 18 shows a timing chart in the case of simultaneous driving of two scanning signal lines and 2n + 1 lines. The clock VCLK1 is inverted, and the H level period is substantially the same as the blank period of the video signal. The bidirectional shift register VSR1 takes in the H level of the output of the dummy latch circuit at the fall of the clock VCLK1, outputs the H level to the output GS1, and holds the value until the next fall of the clock VCLK1. The
図１９に走査信号線の２ｎ−１ラインと２ｎラインとを同時駆動し、２ｎライン目を間引き、その後２ｎラインと２ｎ＋１ラインとを同時駆動する駆動方法を示す。クロックＶＣＬＫ１を２ｎライン目の終わりで反転し、クロックＶＣＬＫ１の立ち上がりを１周期分遅らせることで、出力ＧＳ２ｎのＨレベルの期間が、クロックＶＣＬＫ１の２周期近くになり、垂直走査制御端子ＣＮＴ１とＣＮＴ２から信号を同相で与えて垂直走査制御部３３で演算させることで、出力Ｇ２ｎを２回出力させ、２本同時駆動している走査信号線の２ｎライン目を間引くことができる。
FIG. 19 shows a driving method in which the 2n-1 line and 2n line of the scanning signal lines are simultaneously driven, the 2n line is thinned, and then the 2n line and 2n + 1 line are simultaneously driven. By inverting the clock VCLK1 at the end of the 2n line and delaying the rising edge of the clock VCLK1 by one cycle, the H level period of the output GS2n becomes close to two cycles of the clock VCLK1, and the vertical scan control terminals CNT1 and CNT2 By giving the signals in phase and calculating by the vertical
図２０に走査信号線の２ｎ−１ラインと２ｎ−２ラインとを同時駆動し、２ｎ−１ライン目を間引き、その後２ｎラインと２ｎ−１ラインとを同時駆動する駆動方法を示す。 FIG. 20 shows a driving method in which the 2n-1 line and the 2n-2 line of the scanning signal lines are simultaneously driven, the 2n-1 line is thinned, and then the 2n line and 2n-1 line are simultaneously driven.
図２１（ａ）は、図４（ｂ）に示すラッチ回路６７、６８に負荷駆動能力を向上させ、シフトレジスタの動作を高速にするためのバッファ用インバータを設けたものである。ラッチ回路６７、６８をクロックドインバータ６３〜６６で構成するとともに、バッファ用インバータ６０１を挿入している。バッファ用インバータ６０１はクロックドインバータとクロックドインバータとの間に挿入されているため、各クロックドインバータの負荷駆動能力不足を補い、高速駆動が可能なシフトレジスタを形成することが可能となる。
In FIG. 21A, the
次に図２１（ｂ）を用いて図２１（ａ）の動作を説明する。図２１（ｂ）に示すラッチ回路６７は、クロックドインバータ６５の出力がインバータ６０１ａの入力に接続され、インバータ６０１ａの出力がインバータ６３ａの入力に接続され、このインバータ６３ａの出力はインバータ６０１ｂを介してクロックドインバータ６６の入力に接続している。
Next, the operation of FIG. 21A will be described with reference to FIG. In the
クロックドインバータ６５に入力された信号は３回反転され、インバータ６３ａから出力されるため、クロック信号ΦのＨレベル立ち上がり時にクロックドインバータ６５に入力された信号はインバータ６３ａから反転され出力される。次にクロック信号ΦバーがＨレベルとなると、クロックドインバータ６５はハイインピーダンスとなるがクロックドインバータ６６がインバータとして働き、インバータ６３ａの出力は２回反転してクロックドインバータ６６から出力される。ここで、クロック信号ΦバーがＨレベルとなる前のクロックドインバータ６５の出力と、クロック信号ΦバーがＨレベルとなった後のクロックドインバータ６６の出力が同じ値となるため、クロック信号ΦバーがＨレベルとなる前のクロックドインバータ６５の入力はラッチされ、インバータ６３ａから反転信号が出力する。
Since the signal input to the clocked
またラッチ回路６８でも同様な動作となり、入力の値がラッチされ、インバータ６３ａから反転信号が出力する。このようにバッファ用インバータ６０１を追加することで、双方向シフトレジスタＨＳＲ、ＶＳＲは負荷駆動能力不足が補われ、高速駆動が可能となる。
The
図２２は本発明の液晶表示装置を適用した液晶プロジェクタを説明する光学系の模式図であって、２２０は光源、２２１は放物面鏡、２２２はコンデンサレンズ、２２３は反射鏡、２２４は第１の絞り、２２５はレンズ、２２６はダイクロイックプリズム、２２７Ｒは赤色用反射型液晶表示装置、２２７Ｇは緑色用反射型液晶表示装置、２２７Ｂは青色用反射型液晶表示装置、２２８は第２の絞り、２２９は投射レンズ、２３０はスクリーンである。本実施の形態では、緑色用反射型液晶表示装置２２７Ｇを逆方向走査することとなる。 FIG. 22 is a schematic diagram of an optical system for explaining a liquid crystal projector to which the liquid crystal display device of the present invention is applied. 220 is a light source, 221 is a parabolic mirror, 222 is a condenser lens, 223 is a reflecting mirror, and 224 is a first mirror. 1 aperture, 225 a lens, 226 a dichroic prism, 227R a red reflective liquid crystal display device, 227G a green reflective liquid crystal display device, 227B a blue reflective liquid crystal display device, 228 a second aperture stop, 229 is a projection lens, and 230 is a screen. In the present embodiment, the green reflective liquid crystal display device 227G is scanned in the reverse direction.
図２３は本発明による液晶表示装置を反射型液晶表示装置に適用した場合を説明する展開斜視図であって、７１４は液晶パネル、７０１は透明基板、７０２はシリコン基板で画素電極等と共に画素電極を駆動する駆動回路が設けられ、上述した水平シフトレジスタ部２０、垂直シフトレジスタ部３０が形成されている。透明基板７０１とシリコン基板７０２の間には図示しないが液晶層が設けられている。７０７はパッケージ、７０９は液晶パネル７１４に給電するためのフレキシブルプリント基板、７１３は遮光枠、７１２はフレキシブルプリント基板押さえ、７１０は液晶パネル７１４の熱を外部に逃がす放熱シート、７１１はパッケージ７０７の底部に設けられた放熱板である。
FIG. 23 is a developed perspective view for explaining a case where the liquid crystal display device according to the present invention is applied to a reflection type liquid crystal display device. The horizontal
図２４は本発明を反射型液晶表示装置の一つであるポリマー分散型液晶（ＰＤＬＣ）に適用した場合の、液晶表示装置の液晶層を示す概略構成図である。液晶層は高分子マトリクス７０３中に液晶７３９を分散したポリマー分散型液晶（ＰＤＬＣ）で、印加電圧に応じて光を散乱する状態から透過する状態に変化する。図２３（ａ）に本液晶プロジェクタに用いられる液晶表示装置で光が散乱する様子を示し、図２４（ｂ）に反射する様子を示す。第２の基板７０２には反射画素電極７３８、第１の基板７０１には透明電極７３０が形成されている。
FIG. 24 is a schematic configuration diagram showing a liquid crystal layer of a liquid crystal display device when the present invention is applied to a polymer dispersed liquid crystal (PDLC) which is one of reflection type liquid crystal display devices. The liquid crystal layer is a polymer-dispersed liquid crystal (PDLC) in which a
図２４（ａ）に示すように第２の基板７０２の反射画素電極７３８と第１の基板７０１の透明電極７３０との間に電圧を印加してない状態では、液晶７３９はそれぞれ不規則な方向に配列している。この状態では高分子マトリクス７０３と液晶分子とに屈折率の差が生じ、入射光７４１は散乱する、７４２は散乱光を示す。図２４（ｂ）に示すように第２の基板７０２の反射画素電極７３８と第１の基板７０１の透明電極７３０との間に電圧を印加した状態では、液晶７３９が一定方向に配向する。この液晶７３９が一定方向に配向したときの屈折率と高分子マトリクス７０３の屈折率を合わせておくと、入射光７４１は散乱せず反射画素電極７３８で正反射する、なお７４３は反射光を示す。
As shown in FIG. 24A, in the state where no voltage is applied between the
１０…画素領域、１１…映像信号線、１２…走査信号線、１３…スイッチング素子、１４…画素電極、１５…対向電極、１６…保持容量、２０…水平シフトレジスタ部、２１…映像信号供給回路、２２…映像信号入力線、２３…映像信号切替回路、２４…映像信号入力端子、２５…水平走査リセット信号入力端子、２６…水平走査スタート信号入力端子、２７…水平走査終了信号出力端子、３０…垂直シフトレジスタ部、３２…垂直出力回路で、３３…垂直走査制御回路、３６…垂直走査リセット端子、３７…垂直走査スタート信号入力端子、３８…垂直走査終了信号出力端子、６１、６２、６３、６４、６５、６６…クロックドインバータ、６７、６８…ラッチ回路、７１、７２…Ｐ型トランジスタ、７３、７４…Ｎ型トランジスタ、ＨＳＲ、ＶＳＲ…双方向シフトレジスタ、ＨＣＬＫ１、ＨＣＬＫ２、ＶＣＬＫ１、ＶＣＬＫ２、Φ、Φバー…クロック信号線、ＲＬ…水平走査方向設定信号線、ＲＬ１…第１水平方向設定線、ＲＬ２…第２水平方向設定線、ＵＤ…垂直走査方向設定線、ＵＤ１…第１垂直方向設定線、ＵＤ２…第２垂直方向設定線、ＣＮＴ１、ＣＮＴ２…制御信号入力端子、ＤＩ…入力信号、ＯＵＴ…出力、２２０…光源、２２１…放物面鏡、２２２…コンデンサレンズ、２２３…反射鏡、２２４…第１の絞り、２２５…レンズ、２２６…ダイクロイックプリズム、２２７Ｒ…赤色用反射型液晶表示装置、２２７Ｇ…緑色用反射型液晶表示装置、２２７Ｂ…青色用反射型液晶表示装置、２２８…第２の絞り、２２９…投射レンズ、２３０…スクリーン、７１４…液晶パネル、７０１…透明基板、７０２…シリコン基板、７０７…パッケージ、７０９…フレキシブルプリント基板、７１３…遮光枠、７１２…フレキシブルプリント基板押さえ、７１０…放熱シート、７１１…放熱板。
DESCRIPTION OF
Claims (2)
前記垂直走査回路は第１の走査方向と第２の走査方向とに走査可能であり、
前記垂直走査回路は、複数個の双方向シフトレジスタ段の直列接続を備え、
前記双方向レジスタ段は、第１のラッチ回路と第２のラッチ回路とを備え、
前記第１のラッチ回路と第２のラッチ回路とは、走査方向を第１の走査方向と第２の走査方向とに設定するクロックドインバータを備え、
前記第１のラッチ回路は第１の出力端子を有し、該第１の出力端子から第１の出力を出力し、
前記第２のラッチ回路は第２の出力端子を有し、該第２の出力端子から第２の出力を出力し、
前記第１の出力の開始時期と前記第２の出力の開始時期との間隔を上記走査回路に入力するクロック信号のデューティ比を変えることで変更可能とし、
前記第１の出力と第２の出力とは、第１の制御信号と、第２の制御信号が入力する前記垂直走査制御回路で演算され、
第１の出力は第１の制御信号と演算され第１の演算出力として出力し、
第２の出力は第２の制御信号と演算され第２の演算出力として出力し、
前記垂直走査制御回路により前記第１の演算出力と第２の演算出力の出力期間が制御可能であることを特徴とする液晶表示装置。 Liquid crystal, a plurality of pixel electrodes for driving the liquid crystal, a switching element connected to the pixel electrode, an output circuit for supplying a signal for driving the switching element, and bidirectional scanning by a scanning direction setting signal. A vertical scanning circuit that outputs a signal to the output circuit; and a vertical scanning control circuit that controls the output of the output circuit;
The vertical scanning circuit can scan in a first scanning direction and a second scanning direction,
The vertical scanning circuit comprises a series connection of a plurality of bidirectional shift register stages,
The bidirectional register stage includes a first latch circuit and a second latch circuit;
The first latch circuit and the second latch circuit include a clocked inverter that sets a scanning direction to a first scanning direction and a second scanning direction,
The first latch circuit has a first output terminal, and outputs a first output from the first output terminal;
The second latch circuit has a second output terminal, and outputs a second output from the second output terminal;
The interval between the start timing of the first output and the start timing of the second output can be changed by changing the duty ratio of the clock signal input to the scanning circuit,
The first output and the second output are calculated by the vertical scanning control circuit to which the first control signal and the second control signal are input,
The first output is calculated as the first control signal and output as the first calculation output,
The second output is calculated as a second control signal and output as a second calculation output,
The liquid crystal display device, wherein an output period of the first calculation output and the second calculation output can be controlled by the vertical scanning control circuit.
前記垂直走査回路は、複数個の双方向シフトレジスタ段の直列接続を備え、
前記双方向レジスタ段のそれぞれは、第１のラッチ回路と第２のラッチ回路とを備え、
前記第１のラッチ回路と第２のラッチ回路とは、走査方向を第１の走査方向と第２の走査方向とに設定するクロックドインバータを備え、
前記第１のラッチ回路は第１の出力端子を有し、該第１の出力端子から第１の出力を出力し、
前記第２のラッチ回路は第２の出力端子を有し、該第２の出力端子から第２の出力を出力し、
前記第１の出力と第２の出力との出力期間は一部重複しており
前記第１の出力と第２の出力は、それぞれ前記垂直走査制御回路に入力し、
前記第１の出力と第２の出力とは、第１の制御信号と、第２の制御信号が入力する前記垂直走査制御回路で演算され、
前記第１の出力と第１の制御信号とが演算された第１の演算出力と、
前記第２の出力と第２の制御信号とが演算された第２の演算出力との出力期間が重複してなく、
前記第１の演算出力と第２の演算出力とが前記出力回路に入力することを特徴とする液晶表示装置。
A plurality of pixels formed in a matrix, a switching element provided in the pixel, an output circuit that supplies a signal for driving the switching element, and a scanning direction setting signal that can be bidirectionally scanned to the output circuit And a vertical scanning control circuit for controlling the output of the output circuit,
The vertical scanning circuit comprises a series connection of a plurality of bidirectional shift register stages,
Each of the bidirectional register stages comprises a first latch circuit and a second latch circuit;
The first latch circuit and the second latch circuit include a clocked inverter that sets a scanning direction to a first scanning direction and a second scanning direction,
The first latch circuit has a first output terminal, and outputs a first output from the first output terminal;
The second latch circuit has a second output terminal, and outputs a second output from the second output terminal;
The output periods of the first output and the second output partially overlap, and the first output and the second output are respectively input to the vertical scanning control circuit,
The first output and the second output are calculated by the vertical scanning control circuit to which the first control signal and the second control signal are input,
A first calculation output obtained by calculating the first output and the first control signal;
The output period of the second calculation output from which the second output and the second control signal are calculated does not overlap,
The liquid crystal display device, wherein the first calculation output and the second calculation output are input to the output circuit.
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