JPH1118027A - Liquid crystal display device, projection display device and electronic device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display technology for displaying an image signal, having scanning lines more than number of row electrodes of a liquid crystal display panel without increasing the scale of a drive circuit. SOLUTION: A transmission gate 71 is placed on a path that supplies a start signal to a column electrode line drive circuit, and the display device is provided with a counter 74 that count a clock signal, whose period is a horizontal scanning period to decide a thinning position and with thinning position changeover circuit 73, that revises thinning position by odd numbered fields and even numbered field, and generates an inhibit signal for interrupting the transmission gate every time a prescribed number of clock pulses is counted, so as to tentatively inhibit the supply of the start signal to the columnar electrode line drive circuit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶表示装置にお
ける行電極線駆動技術に関し、例えばアクティブマトリ
ックス液晶表示装置において表示画面の行電極線数より
も多くの走査線を有する画像信号を表示する場合の行電
極線の駆動方式に利用して好適な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for driving a row electrode line in a liquid crystal display device, for example, when an active matrix liquid crystal display device displays an image signal having more scanning lines than the number of row electrode lines on a display screen. The present invention relates to a technique suitable for use in a driving method of a row electrode line.

【０００２】[0002]

【従来の技術】従来、マトリクス型液晶表示装置として
は、ガラス或は石英等の基板上にマトリックス状に画素
電極を形成すると共に、各画素電極に対応して、例え
ば、ＴＦＴ（薄膜トランジスタ）素子を形成して、各画
素電極にＴＦＴにより電圧を印加して液晶を駆動するよ
うにした構成のアクティブマトリクス型液晶パネルが実
用化されている。2. Description of the Related Art Conventionally, as a matrix type liquid crystal display device, pixel electrodes are formed in a matrix on a substrate such as glass or quartz and, for example, a TFT (thin film transistor) element is provided for each pixel electrode. An active matrix type liquid crystal panel having a configuration in which a liquid crystal is driven by applying a voltage to each pixel electrode by a TFT using a TFT has been put to practical use.

【０００３】かかるマトリックス型液晶表示装置をテレ
ビジョン映像表示装置として用いる場合、現行テレビ方
式にはＮＴＳＣ方式やＰＡＬ方式など走査線数の異なる
方式が存在しているため、いずれの方式の映像をも表示
できるようにするには駆動回路を工夫しないと映像の一
部が欠落したりしてしまう。具体的には、ＮＴＳＣ方式
の有効走査線数約４８５本もしくはその１／２に近い行
電極線を有する液晶パネルに、有効走査線数が約５７６
本であるＰＡＬ方式の映像信号を表示させようとした場
合、各水平走査線の映像信号を液晶パネルの行電極線に
上から順番に割り当てて行くと、映像画面の下方部分が
欠落した表示がなされてしまう。When such a matrix type liquid crystal display device is used as a television image display device, there are existing television systems having different numbers of scanning lines such as the NTSC system and the PAL system. Unless the drive circuit is devised to enable the display, a part of the image may be lost. Specifically, a liquid crystal panel having about 485 effective scanning lines of the NTSC system or a row electrode line close to a half thereof has an effective scanning line number of about 576.
When a video signal of the PAL system, which is a book, is to be displayed, if the video signal of each horizontal scanning line is sequentially assigned to the row electrode lines of the liquid crystal panel from the top, a display in which the lower part of the video screen is missing will be lost. Will be done.

【０００４】そこで、走査線数の多い映像信号から所定
の間隔で特定の走査線の映像信号を間引いて全画面表示
を行なう方式が従来より提案されており、例えば特公平
８−８６７４号に記載の発明などがある。図９および図
１０に、特公平８−８６７４号における走査線の間引き
方式を適用した液晶表示装置およびタイミングチャート
が示されている。図９において、２２は複数の画素が行
列状に配設された液晶表示部、２７は表示部の各画素の
スイッチング素子のデータ端子が接続された列電極線２
５（Ｓ１，Ｓ２，Ｓ３‥‥‥）に映像信号を供給するシ
フトレジスタなどからなる列電極線駆動回路、２８は表
示部の各画素のスイッチング素子の制御端子が接続され
た行電極線２６（Ｇ１，Ｇ２，Ｇ３‥‥‥）に順番に選
択レベルの電圧を印加するシフトレジスタ３０などから
なる行電極線駆動回路、２９はその制御回路である。In view of the above, a method of thinning out video signals of a specific scanning line at predetermined intervals from a video signal having a large number of scanning lines and performing full-screen display has been conventionally proposed, for example, described in Japanese Patent Publication No. 8-8674. Invention. FIGS. 9 and 10 show a liquid crystal display device and a timing chart to which the thinning method of the scanning line in Japanese Patent Publication No. 8-8674 is applied. In FIG. 9, reference numeral 22 denotes a liquid crystal display unit in which a plurality of pixels are arranged in a matrix, and 27 denotes a column electrode line 2 to which a data terminal of a switching element of each pixel of the display unit is connected.
5 (S1, S2, S3 ‥‥‥), a column electrode line driving circuit including a shift register or the like for supplying a video signal, and 28 is a row electrode line 26 (to which a control terminal of a switching element of each pixel of the display unit is connected). G1, G2, G3}), a row electrode line driving circuit including a shift register 30 for applying a voltage of a selected level in order, and 29 is a control circuit thereof.

【０００５】前記先願発明においては、行電極線駆動回
路２８に、水平走査期間を周期とするクロック信号を計
数して間引き位置を決定するカウンタ回路や奇数フィー
ルドと偶数フィールドとで間引き位置を変更する間引き
位置設定回路を設け、図１０に示すように、クロックパ
ルスを７個計数するごとにクロックＣＬをハイレベルに
固定して休止期間Ｗ１となすとともに、図９に示すよう
に、行電極駆動回路２８のシフトレジスタ３０の後段に
ＡＮＤゲート３１からなる休止回路３３を設け、前記ク
ロックＣＬによってシフトレジスタ３０のシフト動作を
一時停止するとともに前記クロックＣＬをインバータ３
２で反転した信号によってシフトレジスタ３０から順次
出力される行電極線選択信号の供給を前記休止期間だけ
遮断することにより映像信号を間引くようにしている。In the prior invention, the row electrode line driving circuit 28 counts a clock signal having a cycle of a horizontal scanning period to determine a thinning position or changes a thinning position between an odd field and an even field. As shown in FIG. 10, a clock CL is fixed to a high level every time seven clock pulses are counted to form a quiescent period W1 as shown in FIG. 10, and a row electrode driving circuit is provided as shown in FIG. A pause circuit 33 including an AND gate 31 is provided at a stage subsequent to the shift register 30 of the circuit 28, and the shift operation of the shift register 30 is temporarily stopped by the clock CL, and the clock CL is supplied to the inverter 3
By cutting off the supply of the row electrode line selection signal sequentially output from the shift register 30 in accordance with the signal inverted in 2, the video signal is thinned out by interrupting only the pause period.

【０００６】[0006]

【発明が解決しようとする課題】前記先願の映像信号間
引き方式は、行電極駆動回路２８のシフトレジスタ３０
の後段にＡＮＤゲート３１からなる休止回路３３を設け
ているため、ＡＮＤゲートが行電極線数だけ必要とな
り、特に行電極線駆動回路や列電極駆動回路を液晶パネ
ルの同一基板上に形成するようにした液晶パネルにあっ
ては周辺回路の規模および占有面積が増大し、小型化が
困難になるという問題点がある。The prior art video signal thinning method employs a shift register 30 of a row electrode drive circuit 28.
Since the pause circuit 33 including the AND gate 31 is provided at the subsequent stage, the number of AND gates required is equal to the number of the row electrode lines. In the liquid crystal panel described above, there is a problem that the scale and occupation area of the peripheral circuit increase, and miniaturization becomes difficult.

【０００７】この発明の目的は、駆動回路の規模を増加
させることなく液晶パネルの持つ行電極数より多くの走
査線を有する画像信号を表示させることができる液晶表
示制御技術を提供することにある。An object of the present invention is to provide a liquid crystal display control technique capable of displaying an image signal having more scanning lines than the number of row electrodes of a liquid crystal panel without increasing the scale of a driving circuit. .

【０００８】この発明の他の目的は、画像信号の間引き
に伴う画質の低下を防止しつつ液晶パネルの持つ行電極
線数より多くの走査線を有する画像信号を表示させるこ
とができる液晶表示制御技術を提供することにある。Another object of the present invention is to provide a liquid crystal display control capable of displaying an image signal having more scanning lines than the number of row electrode lines of a liquid crystal panel, while preventing a decrease in image quality due to thinning of the image signal. To provide technology.

【０００９】[0009]

【課題を解決するための手段】この発明は前記目的を達
成するため、行電極線駆動回路側のシフトレジスタの後
段にＡＮＤゲートからなる休止回路を設ける代わりに、
列電極線駆動回路側のシフトレジスタへスタート信号を
供給する経路上に伝送ゲートを設けるとともに、水平走
査期間を周期とするクロック信号を計数して間引き位置
を決定するカウンタ回路や奇数フィールドと偶数フィー
ルドとで間引き位置を変更する間引き位置切換え回路を
設け、クロックパルスを所定数計数するごとに前記伝送
ゲートを遮断状態にする禁止信号を形成して、列電極線
駆動回路側のシフトレジスタへのスタート信号の供給を
一時的に禁止するようにした。また、前記スタート信号
の遮断にあわせて行電極線駆動回路側のシフトレジスタ
へ入力するクロック信号を引き伸ばす等によりシフト動
作を停止させて同一行電極線が２水平走査期間にわたっ
て続けて選択されるように構成したものである。According to the present invention, in order to achieve the above object, instead of providing a pause circuit comprising an AND gate at the subsequent stage of the shift register on the row electrode line drive circuit side,
A transmission gate is provided on a path for supplying a start signal to the shift register on the column electrode line drive circuit side, and a counter circuit for counting clock signals having a cycle of a horizontal scanning period to determine a thinning position and an odd field and an even field A thinning-out position switching circuit for changing the thinning-out position is provided, and a prohibition signal for turning off the transmission gate is formed every time a predetermined number of clock pulses are counted, and a start to the shift register on the column electrode line driving circuit side is started. The supply of signals has been temporarily prohibited. Further, the shift operation is stopped by, for example, extending the clock signal input to the shift register on the row electrode line drive circuit side in accordance with the cutoff of the start signal, so that the same row electrode line is continuously selected for two horizontal scanning periods. It is what was constituted.

【００１０】これによって、スタート信号が供給されな
い走査線に対応した画像信号が列電極線に印加されず当
該列電極には次の走査線の画像信号が印加されるため所
定の走査線ごとに画像信号の間引きが行なわれ、液晶パ
ネルの持つ行電極線数より多くの走査線を有する画像信
号を表示させることができ、しかも従来方式のように行
電極線駆動回路側のシフトレジスタの後段にＡＮＤゲー
トからなる休止回路を設ける場合には行電極線の数だけ
ゲートが必要であるため駆動回路の規模が大きくなるの
に対し、前記手段によれば列電極線駆動回路側のシフト
レジスタの前段に伝送ゲートをひとつだけ設ければ良い
ので、駆動回路の規模を大幅に小さくすることができ
る。これとともに、駆動回路が液晶表示部と同じ基板上
に設けられている液晶パネルでは、パネル上の回路には
何ら変更を要することなく画像信号の間引きを行なうこ
とができるようになる。Accordingly, the image signal corresponding to the scanning line to which the start signal is not supplied is not applied to the column electrode line, and the image signal of the next scanning line is applied to the column electrode. The signals are decimated, and an image signal having more scanning lines than the number of the row electrode lines of the liquid crystal panel can be displayed. In addition, as in the conventional system, an AND signal is provided after the shift register on the row electrode line drive circuit side. In the case where a pause circuit composed of gates is provided, the number of gates is required as many as the number of row electrode lines, so that the scale of the drive circuit increases. Since only one transmission gate needs to be provided, the scale of the driving circuit can be significantly reduced. At the same time, in a liquid crystal panel in which a drive circuit is provided on the same substrate as the liquid crystal display portion, it is possible to thin out an image signal without any change in a circuit on the panel.

【００１１】また、前記伝送ゲートを遮断する禁止信号
は、連続する２つの水平走査期間のうち前半の走査期間
に対応したスタート信号を列電極線駆動回路側のシフト
レジスタへ供給させないように形成するのが望ましい。
画像信号の間引きは連続する２つの水平走査期間のうち
いずれか一方の期間のスタート信号を遮断すれば画像信
号を間引くことが可能であるが、後半のスタート信号を
遮断すると、前半の水平走査期間で列電極線に印加され
た信号がそのまま次の走査期間中も画素に印加されるた
め、書込み時間が他の行の画素に比べて長くなって表示
むらが発生するおそれがある。これに対し、連続する２
つの水平走査期間のうち前半の走査期間に対応したスタ
ート信号を列電極線駆動回路側のシフトレジスタへ供給
させないようにすることによって、後半の走査期間の画
像信号が画素に印加されてから保持されるため書込み時
間が他の行の画素と同一になって表示むらが発生しなく
なるという利点がある。The inhibit signal for shutting off the transmission gate is formed so as not to supply a start signal corresponding to the first half of the two consecutive horizontal scanning periods to the shift register on the column electrode line driving circuit side. It is desirable.
The image signal can be thinned by cutting off the start signal in one of the two consecutive horizontal scanning periods, but by cutting off the latter half of the start signal, the first half of the horizontal scanning period is cut off. Since the signal applied to the column electrode line is applied to the pixel during the next scanning period as it is, the writing time is longer than that of the pixels in the other rows, which may cause display unevenness. In contrast, two consecutive
By preventing the start signal corresponding to the first half of the horizontal scanning period from being supplied to the shift register on the column electrode line driving circuit side, the image signal of the second half of the scanning period is applied to the pixel and is held. Therefore, there is an advantage that the writing time becomes the same as that of the pixels in the other rows and display unevenness does not occur.

【００１２】なお、前記表示むらを防止する方法として
行電極線駆動回路が走査期間の後半はすべての行電極線
を非選択レベルとするように構成することも考えられる
が、そのようにするには前記先願発明と同様に行電極線
駆動回路の出力を禁止する禁止回路が必要となって回路
規模が増大するという不具合が生じてしまう。As a method of preventing the display unevenness, it is conceivable that the row electrode line drive circuit is configured to set all the row electrode lines to the non-selection level in the latter half of the scanning period. As in the case of the above-mentioned prior application, a prohibition circuit for prohibiting the output of the row electrode line drive circuit is required, which causes a problem that the circuit scale is increased.

【００１３】さらに、列電極線駆動回路側のシフトレジ
スタへシフトクロック信号を供給する経路上にも伝送ゲ
ートを設け、前記禁止信号によって、スタート信号の禁
止と並行してシフトクロック信号の供給も一水平走査期
間にわたって禁止するように構成すると良い。これによ
って、列電極線駆動回路側のシフトレジスタの動作を一
時中断させ、消費電流を低減させることができるように
なる。Further, a transmission gate is also provided on a path for supplying the shift clock signal to the shift register on the column electrode line drive circuit side, and the supply of the shift clock signal is performed in parallel with the inhibition of the start signal by the inhibition signal. It is preferable to prohibit over the horizontal scanning period. As a result, the operation of the shift register on the column electrode line driving circuit side is temporarily interrupted, and current consumption can be reduced.

【００１４】[0014]

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.

【００１５】図１には本発明に係る液晶表示装置の一実
施例のブロック図を示す。FIG. 1 is a block diagram showing one embodiment of a liquid crystal display device according to the present invention.

【００１６】図１において、１は複数の画素が行列状に
配列された液晶表示部を備えたアクティブマトリックス
型液晶パネル、２は入力画像信号ＶＩＤＥＯを補正した
り増幅したりする画像信号処理回路、３は増幅された画
像信号を所定の周期に従って極性反転して液晶パネル１
に供給する極性反転回路、４は入力画像信号の表示モー
ドすなわちいずれの表示規格の画像信号であるかを判定
するモード判定回路、５は水平同期信号ＨＳＹＮＣに基
づいて基準クロック信号ＯＳＣを形成するＰＬＬ（フェ
ーズ・ロックド・ループ）回路、６は前記基準クロック
信号ＯＳＣおよび垂直同期信号ＶＳＹＮＣと水平同期信
号ＨＳＹＮＣに基づいて液晶パネル１の駆動回路に含ま
れるシフトレジスタに対するシフトスタート信号もしく
はその基になるスタート信号ＤＸ’，ＤＹやシフト動作
クロックＣＬＸ’，一水平走査期間を周期とするクロッ
ク信号ＣＬ、間引きモードまたは非間引きモードに対応
した制御信号ＳＷ、前記極性反転回路３に対する極性反
転の切り換えを制御するタイミング信号ＦＲ等を形成し
出力するタイミング制御回路、７はこのタイミング制御
回路６からの信号に基づいて間引きモード時に所定の走
査期間ごとに列電極線側の駆動回路に対するシフトスタ
ート信号ＤＸ’の供給を遮断する禁止信号を形成し遮断
を実行する間引き制御回路である。In FIG. 1, reference numeral 1 denotes an active matrix type liquid crystal panel having a liquid crystal display unit in which a plurality of pixels are arranged in a matrix, 2 denotes an image signal processing circuit for correcting and amplifying an input image signal VIDEO, The liquid crystal panel 1 inverts the polarity of the amplified image signal according to a predetermined cycle.
, A mode determining circuit for determining the display mode of the input image signal, that is, an image signal of which display standard, and a PLL for forming a reference clock signal OSC based on the horizontal synchronization signal HSYNC. (Phase Locked Loop) circuit 6, based on the reference clock signal OSC, the vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC, a shift start signal for a shift register included in the driving circuit of the liquid crystal panel 1 or a start based on the shift start signal. The signals DX ′ and DY, the shift operation clock CLX ′, a clock signal CL having a cycle of one horizontal scanning period, a control signal SW corresponding to a thinning mode or a non-thinning mode, and switching of polarity inversion for the polarity inversion circuit 3 are controlled. Timing to form and output timing signal FR etc. The control circuit 7 forms a prohibition signal for cutting off the supply of the shift start signal DX 'to the drive circuit on the column electrode line side at every predetermined scanning period in the thinning mode based on the signal from the timing control circuit 6, and cuts off. This is a thinning control circuit to be executed.

【００１７】図２は、本発明に係る液晶駆動制御回路に
よって駆動される液晶パネル１の画素電極側の基板の一
例を示す。特に限定されるものでないが、この実施例の
液晶パネルは標準でＮＴＳＣ方式の画像信号による表示
が行なえるように、例えば走査線数に対応したｍ本（例
えば、ｍ=２３０）の行電極線Ｇ1〜Ｇmが設けられてい
る。FIG. 2 shows an example of a substrate on the pixel electrode side of the liquid crystal panel 1 driven by the liquid crystal drive control circuit according to the present invention. Although there is no particular limitation, the liquid crystal panel of this embodiment may have, for example, m (for example, m = 230) row electrode lines corresponding to the number of scanning lines so that display by an NTSC image signal can be performed as standard. G1 to Gm are provided.

【００１８】図２において、Ｄ1〜Ｄnは前記行電極線と
交差するように配列された列電極線、１１は前記シフト
スタート信号ＤＹおよびシフト動作クロックＣＬＹによ
ってシフト動作をして行電極線Ｇ1〜Ｇmに対して選択レ
ベルの信号ＶG1〜ＶGmを形成し出力する行電極線駆動回
路としてのＹシフトレジスタ、１２は前記シフトスター
ト信号ＤＸおよびシフト動作クロックＣＬＸによってシ
フト動作をして前記列電極線Ｄ1〜Ｄnに対して画像信号
を順次供給するための選択信号Ｘ1〜Ｘnを形成し出力す
るＸシフトレジスタで、前記行電極線Ｇ1〜Ｇmと列電極
線Ｄ1〜Ｄnとの各交点に画素１５が設けられ、これらの
画素が行列状に配置されて表示部２２が構成されてい
る。In FIG. 2, D1 to Dn denote column electrode lines arranged so as to intersect with the row electrode lines, and 11 denotes a row operation performed by the shift start signal DY and the shift operation clock CLY. A Y shift register 12 as a row electrode line drive circuit for forming and outputting signals VG1 to VGm of a selected level with respect to Gm. X1 to Xn. The X shift register forms and outputs selection signals X1 to Xn for sequentially supplying image signals to Dn to Dn. Pixels 15 are provided at intersections of the row electrode lines G1 to Gm and the column electrode lines D1 to Dn. The display unit 22 is configured by arranging these pixels in a matrix.

【００１９】１３は前記極性反転回路３から出力される
アナログ画像信号Ｖｉｄｅｏが入力される端子で、この
画像信号入力端子１３に接続された画像信号供給ライン
１４と前記各列電極線Ｄ1〜Ｄnとの間にはＭＯＳＦＥＴ
からなるスイッチＳ1〜Ｓnが設けられており、これらの
スイッチＭＯＳＦＥＴ Ｓ1〜Ｓnの制御端子（ゲート端
子）に前記Ｘシフトレジスタ１２から出力される選択信
号Ｘ1〜Ｘnが印加され、スイッチＳ1〜Ｓnが順番にオン
状態とされて行くことによって、画像信号供給ライン１
４上の画像信号が列電極線Ｄ1〜Ｄnに順次印加される。
本明細書では、前記Ｘシフトレジスタ１２とスイッチＭ
ＯＳＦＥＴ Ｓ1〜Ｓnとを合わせた回路を列電極線駆動
回路１６と称する。Reference numeral 13 denotes a terminal to which an analog image signal Video output from the polarity inversion circuit 3 is input. The image signal supply line 14 connected to the image signal input terminal 13 and the column electrode lines D1 to Dn MOSFET between
Switches S1 to Sn are provided. Selection signals X1 to Xn output from the X shift register 12 are applied to control terminals (gate terminals) of these switch MOSFETs S1 to Sn. By being sequentially turned on, the image signal supply line 1 is turned on.
4 are sequentially applied to the column electrode lines D1 to Dn.
In this specification, the X shift register 12 and the switch M
A circuit including the OSFETs S1 to Sn is referred to as a column electrode line drive circuit 16.

【００２０】前記行電極線Ｇ1〜Ｇmと列電極線Ｄ1〜Ｄn
との各交点に設けられた画素１５は、２つだけ代表的に
示されているように、ソースが列電極線Ｄに接続されゲ
ートが行電極線Ｇ１に接続されたスイッチング素子とし
てのＴＦＴ１５ａと、該ＴＦＴ１５ａのドレイン端子に
接続されたＩＴＯなどからなる画素電極１５ｂとにより
構成されている。なお、カラー液晶パネルにおいては、
前記画像信号入力端子１３と画像信号供給ライン１４
が、３原色に対応してそれぞれ３個ずつ設けられ、各列
電極線は２本おきにそれぞれ対応する色画像信号の供給
ライン１４に接続される。The row electrode lines G1 to Gm and the column electrode lines D1 to Dn
And a pixel 15 provided at each intersection with a TFT 15a serving as a switching element having a source connected to the column electrode line D and a gate connected to the row electrode line G1, as typically shown only two. And a pixel electrode 15b made of ITO or the like connected to the drain terminal of the TFT 15a. In a color liquid crystal panel,
The image signal input terminal 13 and the image signal supply line 14
Are provided for each of the three primary colors, and each of the column electrode lines is connected to the corresponding color image signal supply line 14 every other line.

【００２１】図３には、前記間引き制御回路７の一実施
例が示されている。FIG. 3 shows an embodiment of the thinning control circuit 7.

【００２２】この実施例の間引き制御回路７は、列電極
線駆動回路１６のＸシフトレジスタ１２へスタート信号
ＤＸを供給する経路上に設けられた伝送ゲートとしての
ＡＮＤゲート７２と、列電極線駆動回路１６のＸシフト
レジスタ１２へシフトクロック信号ＣＬＸを供給する経
路上に設けられた伝送ゲートとしてのＡＮＤゲート７１
と、前記タイミング制御回路６から供給される垂直同期
信号に同期した信号ＶＳと間引きモードのときに所定の
期間ハイレベルとされる制御信号ＳＷとに基づいて間引
き位置をフィールドごとに切り換えるための制御信号を
形成する間引き位置切換え回路７３と、入力パルスを７
個計数するごとにリセットがかかる７進カウンタ回路７
４と、前記伝送ゲート７１および７２に対する禁止信号
を形成する禁止信号形成回路７５と、行電極線駆動回路
としてのＹシフトレジスタ１１へ供給される水平同期信
号に同期したシフトクロック信号ＣＬＹを形成し供給す
る行シフト制御信号形成回路としてのシフトクロック生
成回路７６とにより構成されている。The thinning control circuit 7 of this embodiment includes an AND gate 72 as a transmission gate provided on a path for supplying a start signal DX to the X shift register 12 of the column electrode line driving circuit 16, and a column electrode line driving circuit. AND gate 71 as a transmission gate provided on a path for supplying shift clock signal CLX to X shift register 12 of circuit 16
And a control for switching a thinning position for each field based on a signal VS synchronized with a vertical synchronizing signal supplied from the timing control circuit 6 and a control signal SW which is set to a high level for a predetermined period in a thinning mode. A thinning-out position switching circuit 73 for forming a signal;
7-digit counter circuit 7 that is reset every time it is counted
4, a prohibition signal forming circuit 75 for forming a prohibition signal for the transmission gates 71 and 72, and a shift clock signal CLY synchronized with the horizontal synchronization signal supplied to the Y shift register 11 as a row electrode line drive circuit. And a shift clock generation circuit 76 as a supply row shift control signal formation circuit.

【００２３】前記間引き位置切換え回路７３は、クロッ
ク端子ＣＫに前記タイミング制御回路６から出力される
垂直同期信号に同期したタイミング信号ＶＳが入力され
自己の反転出力端子Ｑの信号がデータ端子Ｄに入力され
たＤ型フリップフロップＦＦ１と、前記タイミング制御
回路６から出力される間引きモード用の制御信号ＳＷが
一方の入力端子に共通に入力され他方の入力端子に前記
フリップフロップＦＦ１の非反転出力Ｑと反転出力／Ｑ
がそれぞれ入力された一対のＮＡＮＤゲートＧ１，Ｇ２
と、Ｇ１の出力を反転するインバータＧ３とにより構成
されている。In the thinning-out position switching circuit 73, a timing signal VS synchronized with a vertical synchronizing signal output from the timing control circuit 6 is input to a clock terminal CK, and a signal of its own inverted output terminal Q is input to a data terminal D. The D-type flip-flop FF1 and the thinning-out mode control signal SW output from the timing control circuit 6 are commonly input to one input terminal and the non-inverted output Q of the flip-flop FF1 is input to the other input terminal. Inverted output / Q
Are respectively input to a pair of NAND gates G1 and G2.
And an inverter G3 for inverting the output of G1.

【００２４】また、前記７進カウンタ回路７４は、前記
インバータＧ３の出力信号と自己の出力帰還信号とを入
力端子に受けるＯＲゲートＧ４と、該ゲートＧ４の出力
信号と前記ＮＡＮＤゲートＧ２の出力信号とを入力端子
に受けるＡＮＤゲートＧ５と、該ゲートＧ５の出力信号
がリセット端子Ｒに入力されると共にロード端子Ｌに前
記ＮＡＮＤゲートＧ１の出力信号がまたクロック端子Ｃ
Ｋに前記タイミング制御回路６から出力される一水平走
査期間を周期とするクロック信号ＣＬが入力されたクロ
ック同期式リセット，ロード機能付き３ビットカウンタ
ＣＮＴと、該カウンタＣＮＴの３ビットの出力Ｑａ，Ｑ
ｂ，Ｑｃのうち最上位と２番目の出力Ｑｃ，Ｑｂを入力
信号とするＮＡＮＤゲートＧ６とから構成されている。The seventh counter circuit 74 includes an OR gate G4 receiving at its input terminals the output signal of the inverter G3 and its own output feedback signal, an output signal of the gate G4 and an output signal of the NAND gate G2. G5 receiving an output signal of the NAND gate G1 at a load terminal L and an output signal of the NAND gate G1 at a load terminal L.
A 3-bit counter CNT with a clock synchronous reset and load function in which a clock signal CL having a cycle of one horizontal scanning period output from the timing control circuit 6 is input to K, and a 3-bit output Qa, Q
and a NAND gate G6 having the highest and second outputs Qc and Qb as input signals.

【００２５】前記ロード機能付き３ビットカウンタＣＮ
Ｔは、３つのデータ入力端子Ｄａ，Ｄｂ，ＤｃのうちＤ
ａ，Ｄｂが電源電圧Ｖccのようなハイレベルに固定さ
れ、入力端子Ｄｃが接地電位に固定されており、ロード
端子Ｌがロウレベルの期間にクロック入力端子ＣＫの信
号が立ち上がるとデータ端子Ｄａ〜Ｄｃのデータ（この
実施例では、バイナリコード「１１０」すなわち１０進
数の「３」）を取り込むように構成されている。The 3-bit counter CN with load function
T is D of three data input terminals Da, Db, and Dc.
a and Db are fixed to a high level such as the power supply voltage Vcc, the input terminal Dc is fixed to the ground potential, and when the signal of the clock input terminal CK rises while the load terminal L is at the low level, the data terminals Da to Dc (In this embodiment, a binary code “110”, that is, a decimal number “3”).

【００２６】さらに、前記禁止信号形成回路７５は、前
記カウンタＣＮＴの３ビットの出力Ｑａ〜Ｑｃのうち最
下位と最上位の出力Ｑａ，Ｑｃを入力信号とするＮＡＮ
ＤゲートＧ７と、該ゲートＧ７の出力信号がデータ端子
Ｄに入力されると共にクロック端子ＣＫに前記タイミン
グ制御回路６から出力される一水平走査期間を周期する
クロック信号ＣＬをインバータＧ８で反転した信号が入
力されたＤ型フリップフロップＦＦ２とから構成され、
このフリップフロップＦＦ２の出力Ｑが禁止信号ＭＡＳ
Ｋとして前記伝送ゲート７１，７２に供給されている。Further, the prohibition signal forming circuit 75 receives the lowest and highest outputs Qa and Qc of the 3-bit outputs Qa to Qc of the counter CNT as input signals.
A D-gate G7, and a signal obtained by inverting a clock signal CL, which is output from the gate G7 to the data terminal D and output to the clock terminal CK from the timing control circuit 6 and which is cycled for one horizontal scanning period, by the inverter G8. And a D-type flip-flop FF2 to which
The output Q of the flip-flop FF2 is the inhibition signal MAS
K is supplied to the transmission gates 71 and 72.

【００２７】また、前記シフトクロック形成回路７６
は、前記ＮＡＮＤゲートＧ６の出力信号がデータ端子
Ｊ，Ｋに入力されると共にクロック端子ＣＫに前記タイ
ミング制御回路６から出力される一水平走査期間を周期
するクロック信号ＣＬをインバータＧ８で反転した信号
が入力されたＪＫフリップフロップＦＦ３により構成さ
れ、このフリップフロップＦＦ３の出力Ｑがシフト動作
クロック信号ＣＬＹとして前記Ｙシフトレジスタ１１に
供給されている。このＪＫフリップフロップＦＦ３は、
前記タイミング制御回路６から出力される垂直同期信号
に同期したリセット信号ＶＲＥＳによって、Ｙシフトレ
ジスタ１１が全行電極線を走査してからリセットされる
ように構成されている。ＪＫフリップフロップＦＦ３
は、２つのデータ端子Ｊ，Ｋへの入力信号が共にロウレ
ベルのときは出力Ｑがそのままの状態を維持し、２つの
入力信号が共にハイレベルのときは入力クロックに同期
して出力Ｑが反転するという動作を行なう。The shift clock forming circuit 76
Is a signal obtained by inverting the clock signal CL, which is output from the NAND gate G6 to the data terminals J and K and output to the clock terminal CK from the timing control circuit 6 for one horizontal scanning period, by the inverter G8. Is input, and the output Q of the flip-flop FF3 is supplied to the Y shift register 11 as a shift operation clock signal CLY. This JK flip-flop FF3 is
The configuration is such that the Y shift register 11 is reset after scanning all the row electrode lines by a reset signal VRES synchronized with the vertical synchronization signal output from the timing control circuit 6. JK flip-flop FF3
When both input signals to the two data terminals J and K are at low level, the output Q is maintained as it is, and when both input signals are at high level, the output Q is inverted in synchronization with the input clock. Is performed.

【００２８】次に、図３の間引き制御回路の動作を、図
４〜図６のタイミングチャートを用いて説明する。な
お、この実施例のタイミング制御回路６は、間引きモー
ドと判定した際には、図４に示されているように、垂直
同期信号ＶＳＹＮＣに同期した前記同期信号ＶＳの前後
の垂直帰線期間を含む、液晶パネルの表示に関与しない
数水平走査期間にわたってハイレベルとされる間引き制
御用の制御信号ＳＷを形成して出力する。一方、タイミ
ング制御回路６は、非間引きモードと判定した際には制
御信号ＳＷを連続してハイレベルのままとして出力す
る。Next, the operation of the thinning control circuit of FIG. 3 will be described with reference to the timing charts of FIGS. When the timing control circuit 6 of this embodiment determines that the mode is the thinning mode, as shown in FIG. 4, the vertical retrace period before and after the synchronization signal VS synchronized with the vertical synchronization signal VSYNC is set. And a control signal SW for thinning-out control which is set to a high level for several horizontal scanning periods not involving display of the liquid crystal panel. On the other hand, when the timing control circuit 6 determines that the mode is the non-thinning-out mode, it outputs the control signal SW continuously at a high level.

【００２９】ここで、タイミング制御回路６から出力さ
れるタイミング信号のうち、ＤＸ’はＸシフトレジスタ
１２のシフト開始タイミングを与えるスタート信号で、
画像信号に含まれている水平同期信号に基づいて形成さ
れるＨＳＹＮＣに同期した比較的短いパルス幅の信号で
ある。また、ＣＬＸ’はＸシフトレジスタ１２のシフト
動作クロックで、前記スタート信号ＤＸ’の２つのパル
ス間に少なくともＸシフトレジスタ１２の段数ｎ以上の
パルスを有するように、ＰＬＬ回路５からの発振信号Ｏ
ＳＣに基づいて形成される。そして前記スタート信号Ｄ
Ｘ’はＣＬＸ’のほぼ１周期のパルス幅を有する信号と
して形成される。Here, among the timing signals output from the timing control circuit 6, DX 'is a start signal for giving a shift start timing of the X shift register 12.
This is a signal having a relatively short pulse width synchronized with HSYNC formed based on the horizontal synchronization signal included in the image signal. CLX 'is a shift operation clock of the X shift register 12, and the oscillation signal O from the PLL circuit 5 is provided so that at least two or more stages of the X shift register 12 have pulses between two pulses of the start signal DX'.
It is formed based on SC. And the start signal D
X 'is formed as a signal having a pulse width of substantially one cycle of CLX'.

【００３０】また、タイミング制御回路６から出力され
るタイミング信号のうち、ＣＬは前記スタート信号Ｄ
Ｘ’と同一周期でデューティがほぼ５０％のクロック信
号であり、ＰＬＬ回路５からの発振信号ＯＳＣに基づい
て形成される。ＤＹはＹシフトレジスタ１１のシフト開
始タイミングを与える垂直同期信号ＶＳＹＮＣに同期し
たスタート信号で、画像信号に含まれている垂直同期信
号ＶＳＹＮＣに基づいて前記クロックＣＬのおよそ２周
期分のパルス幅を有する信号として形成される。ＶＲＥ
Ｓは前記フリップフロップＦＦ３をリセットするための
信号であり、垂直同期信号ＶＳＹＮＣに基づいて形成さ
れる負の極性のパルスである。In the timing signals output from the timing control circuit 6, CL is the start signal D.
A clock signal having the same cycle as X ′ and a duty of approximately 50%, and is formed based on the oscillation signal OSC from the PLL circuit 5. DY is a start signal synchronized with a vertical synchronizing signal VSYNC for giving a shift start timing of the Y shift register 11, and has a pulse width of about two cycles of the clock CL based on the vertical synchronizing signal VSYNC included in the image signal. It is formed as a signal. VRE
S is a signal for resetting the flip-flop FF3, and is a pulse of negative polarity formed based on the vertical synchronization signal VSYNC.

【００３１】先ず、間引きモードの際の動作を説明す
る。図５には間引きモードにおいて奇数フィールドの画
像信号を表示する際のタイミングが、また図６には同じ
く間引きモードにおいて偶数フィールドの画像信号を表
示する際のタイミングがそれぞれ示されている。First, the operation in the thinning mode will be described. FIG. 5 shows the timing when displaying the image signal of the odd field in the thinning mode, and FIG. 6 also shows the timing when displaying the image signal of the even field in the thinning mode.

【００３２】前記間引き位置切換え回路７３内のフリッ
プフロップＦＦ１は、垂直同期信号に同期した前記信号
ＶＳによってラッチ動作を行なうように構成されてお
り、このＦＦ１のデータ端子Ｄには反転出力端子／Ｑの
信号が入力されているため、同期信号ＶＳのパルスが入
ってくる度に出力Ｑがロウレベルとハイレベルとに繰り
返し変化する。つまり、ＶＳのパルスが入って出力がロ
ウレベルになったとすると、次のパルスで出力Ｑがハイ
レベルに変化する。本実施例では、ＦＦ１の出力Ｆｏが
フィールド毎にロウレベルとハイレベルを切り換えるよ
うにしているが、奇数フィールドと偶数フィールドとを
判別できる周知のフィールド判別回路を用いて、フリッ
プフロップＦＦ１の出力Ｆｏが奇数フィールドの間はロ
ウレベル、偶数フィールドの間はハイレベルになるもの
として説明する。The flip-flop FF1 in the thinning-out position switching circuit 73 is configured to perform a latch operation by the signal VS synchronized with the vertical synchronizing signal, and the data terminal D of the FF1 has an inverted output terminal / Q. , The output Q repeatedly changes between a low level and a high level each time a pulse of the synchronization signal VS enters. That is, assuming that the VS pulse is input and the output goes low, the output Q changes to the high level at the next pulse. In this embodiment, the output Fo of the flip-flop FF1 is switched between a low level and a high level for each field. The description will be made on the assumption that the signal is at a low level during odd fields and is at a high level during even fields.

【００３３】間引き位置切換え回路７３内のＮＡＮＤゲ
ートＧ１，Ｇ２にはフリップフロップＦＦ１の出力Ｑ，
／Ｑがそれぞれ入力されているため、前記出力Ｑすなわ
ちＦｏがロウレベルとなる奇数フィールド期間において
は、ＮＡＮＤゲートＧ１の出力はハイレベルに固定され
る。これによって、７進カウンタ回路７４内のロード機
能付き３ビットカウンタＣＮＴは、そのロード端子Ｌが
ハイレベルとされることにより通常のリセット・カウン
タとして動作される。The outputs Q and F of the flip-flop FF1 are applied to NAND gates G1 and G2 in the thinning-out position switching circuit 73, respectively.
Since / Q is input, the output of the NAND gate G1 is fixed at the high level during the odd field period when the output Q, that is, the Fo is at the low level. As a result, the 3-bit counter with load function CNT in the 7-base counter circuit 74 operates as a normal reset counter when the load terminal L is set to a high level.

【００３４】一方、間引き位置切換え回路７３内のＮＡ
ＮＤゲートＧ２の出力は制御信号ＳＷのハイレベルの期
間においてＦｏのロウレベルへの変化と同期してロウレ
ベルに変化し、ＳＷのロウレベルへの変化と同時にハイ
レベルに変化する負のパルスを出力する。この負のパル
スがＡＮＤゲートＧ５を介して３ビットカウンタＣＮＴ
のリセット端子に入力され、リセット端子がロウレベル
の期間のクロックＣＬの立ち上がりでカウンタはリセッ
トされ、その出力Ｑａ〜Ｑｃがロウレベルに変化する。On the other hand, the NA in the thinning-out position switching circuit 73
The output of the ND gate G2 changes to the low level in synchronization with the change of the Fo to the low level during the high level of the control signal SW, and outputs a negative pulse that changes to the high level simultaneously with the change of the SW to the low level. This negative pulse is output to the 3-bit counter CNT via the AND gate G5.
, The counter is reset at the rise of the clock CL during the period when the reset terminal is at the low level, and the outputs Qa to Qc change to the low level.

【００３５】これによって、ＮＡＮＤゲートＧ６の出力
がハイレベルに変化してＯＲゲートＧ４を介してＡＮＤ
ゲートＧ５に帰還されるため、間引き制御信号ＳＷがロ
ウレベルになるとＧ５の出力がハイレベルに変化してカ
ウンタＣＮＴのリセットが解除されてカウント動作を開
始し、クロックＣＬの立上がりに同期してまずカウンタ
出力Ｑａがハイレベルに変化し、その後カウンタＣＮＴ
がクロックＣＬの６個目のパルスを計数した時点で出力
Ｑｂ，Ｑｃが共にハイレベルとなる。すると、ＮＡＮＤ
ゲートＧ６の出力がロウレベルに変化してゲートＧ４，
Ｇ５を介してカウンタＣＮＴのリセット端子に帰還さ
れ、クロックＣＬの７個目のパルスでカウンタＣＮＴが
リセットされる。カウンタＣＮＴがリセットされるとそ
の出力Ｑｂ，Ｑｃがロウレベルに変化するため、カウン
タＣＮＴのリセットが解除され、カウンタは次のクロッ
クの立上がりから再びカウント動作を開始し、前記動作
を繰り返す。つまり、前記３ビットカウンタＣＮＴは、
クロックＣＬのパルスを７個計数するごとにリセットさ
れる７進カウンタとして動作する。As a result, the output of the NAND gate G6 changes to the high level, and
Since the signal is fed back to the gate G5, when the thinning control signal SW becomes low level, the output of G5 changes to high level, the reset of the counter CNT is released and the counting operation is started, and the counter is first synchronized with the rising edge of the clock CL. The output Qa changes to high level, and then the counter CNT
Counts the sixth pulse of the clock CL, the outputs Qb and Qc both become high level. Then, NAND
The output of the gate G6 changes to low level and the gate G4
The signal is fed back to the reset terminal of the counter CNT via G5, and the counter CNT is reset by the seventh pulse of the clock CL. When the counter CNT is reset, its outputs Qb and Qc change to low level, the reset of the counter CNT is released, and the counter restarts counting operation from the next rising edge of the clock and repeats the above operation. That is, the 3-bit counter CNT is
It operates as a seven-digit counter which is reset every time seven pulses of the clock CL are counted.

【００３６】また、前記ＮＡＮＤゲートＧ６の出力がハ
イレベルの期間はその出力を受けるＪＫフリップフロッ
プＦＦ３が、クロックＣＬをインバータＧ８で反転した
クロックに同期して反転動作を繰り返すため、フリップ
フロップＦＦ３の出力はクロックＣＬの立下がりに同期
しかつクロックＣＬの２倍の周期で変化する。そして、
ＪＫフリップフロップＦＦ３は、ＮＡＮＤゲートＧ６の
出力がロウレベルの期間はクロックが入っても出力が反
転せず前の状態を保持するため、図５に符号Ｔ１で示す
ように、ハイレベルの期間がクロックＣＬの２周期分継
続される。かかる信号が液晶パネル１上のＹシフトレジ
スタ１１にシフト動作クロックＣＬＹとして供給される
とともに、Ｙシフトレジスタ１１はシフト動作クロック
ＣＬＹの立上がりと立下がりのそれぞれにおいてシフト
動作をするように構成されているため、ＣＬＹが２周期
の間ハイレベルにされる期間Ｔ１においてはシフト動作
が休止され、この間だけ同一の行電極線Ｇ６が選択され
続ける。その結果、この実施例の表示装置では、間引き
モード中は水平走査線信号が７本ごとに１本ずつ間引き
されて表示がなされる。すなわち、本実施例のように２
３０本の行電極線をもった液晶パネルにおいては、２３
０×（７／６）=２６８本の走査線が表示され、ＰＡＬ
方式の有効走査線数５７６本の１／２である２８８本の
約９３％を表示することができる。Also, while the output of the NAND gate G6 is at a high level, the JK flip-flop FF3 receiving the output repeats the inversion operation in synchronization with the clock CL inverted by the inverter G8. The output is synchronized with the falling edge of the clock CL and changes at twice the period of the clock CL. And
Since the JK flip-flop FF3 keeps the previous state without inverting the output even if the clock is input during the period when the output of the NAND gate G6 is at the low level, as shown by the reference numeral T1 in FIG. It is continued for two cycles of CL. Such a signal is supplied to the Y shift register 11 on the liquid crystal panel 1 as a shift operation clock CLY, and the Y shift register 11 is configured to perform a shift operation at each of the rising and falling of the shift operation clock CLY. Therefore, the shift operation is suspended in the period T1 in which CLY is set to the high level for two cycles, and the same row electrode line G6 is continuously selected only during this period. As a result, in the display device of this embodiment, during the thinning mode, the display is performed by thinning out one horizontal scanning line signal every seven lines. That is, as in the present embodiment, 2
In a liquid crystal panel having 30 row electrode lines, 23
0 × (7/6) = 268 scanning lines are displayed and PAL
It is possible to display about 93% of 288 lines, which is の of the number of effective scanning lines of 576 lines.

【００３７】一方、前記３ビットカウンタＣＮＴの出力
Ｑａ，ＱｃがＮＡＮＤゲートＧ７に入力されているた
め、カウンタがクロックＣＬのパルスを５個計数した時
点でＮＡＮＤゲートＧ７の出力がクロックＣＬの１周期
の期間だけロウレベルに変化し、その出力状態が半周期
後にクロックＣＬの立下がりに同期してフリップフロッ
プＦＦ２に取り込まれ、その出力が同様にクロックＣＬ
の１周期の期間だけロウレベルに変化し、これが禁止信
号ＭＡＳＫとして伝送ゲート７１，７２に供給されるた
め、クロックＣＬの１周期の期間（一水平走査期間）だ
けタイミング制御回路６から液晶パネル１上のＸシフト
レジスタ１２へのスタート信号ＤＸ’およびシフト動作
クロックＣＬＸ’の供給が遮断される。On the other hand, since the outputs Qa and Qc of the 3-bit counter CNT are input to the NAND gate G7, when the counter counts five pulses of the clock CL, the output of the NAND gate G7 becomes one cycle of the clock CL. , And the output state is taken into the flip-flop FF2 after half a cycle in synchronization with the falling edge of the clock CL, and the output is similarly changed to the clock CL.
Is changed to the low level only during one cycle of the clock CL, and is supplied to the transmission gates 71 and 72 as the inhibition signal MASK. Supply of the start signal DX ′ and the shift operation clock CLX ′ to the X shift register 12 of FIG.

【００３８】その結果、前記Ｙシフトレジスタ１１によ
ってクロックＣＬの２周期にわたって選択されている前
記行電極線に接続された画素に対しては、２周期のうち
後半の１周期の間のみ画像信号が列電極線を介して印加
されるようになる。これによって、間引き位置の行電極
線の画素に対する画像信号の印加条件がそれ以外の行電
極線の画素に対する画像信号の印加条件と同一になり、
前半と後半の２周期の間画像信号が画素に印加される方
式とは異なり、画面に表示むらが生じるのを回避するこ
とができる。As a result, with respect to the pixels connected to the row electrode lines selected over the two cycles of the clock CL by the Y shift register 11, the image signal is applied only during the latter half of the two cycles. The voltage is applied through the column electrode line. Thereby, the application condition of the image signal to the pixel of the row electrode line at the thinning position becomes the same as the application condition of the image signal to the pixel of the other row electrode line,
Unlike the method in which the image signal is applied to the pixels during the first and second half periods, it is possible to avoid display unevenness on the screen.

【００３９】次に、偶数フィールドの画像信号の表示の
動作について説明する。図３に示されている間引き位置
切換え回路７３は、偶数フィールド期間においてはフリ
ップフロップＦＦ１の出力ＱすなわちＦｏがハイレベル
となり、ＮＡＮＤゲートＧ２の出力がＦＦ１のロウレベ
ルの出力／Ｑによってハイレベルに固定される。Next, the operation of displaying an image signal of an even field will be described. In the thinning-out position switching circuit 73 shown in FIG. 3, the output Q of the flip-flop FF1, that is, Fo, is at the high level in the even field period, and the output of the NAND gate G2 is fixed at the high level by the low-level output / Q of the FF1. Is done.

【００４０】一方、間引き位置切換え回路７３内のＮＡ
ＮＤゲートＧ１の出力は制御信号ＳＷのハイレベルの期
間においてＦｏのハイレベルへの変化と同期してロウレ
ベルに変化し、ＳＷのロウレベルへの変化と同時にハイ
レベルに変化する負のパルスを出力する。この負のパル
スが７進カウンタ回路７４内のロード機能付き３ビット
カウンタＣＮＴのロード端子Ｌに入力されるとともに、
ＮＡＮＤゲートＧ１の出力のロウレベルがインバータＧ
３で反転されて、ＮＡＮＤゲートＧ２のハイレベルの出
力が入力されているＡＮＤゲートＧ５に入力されるた
め、ＡＮＤゲートＧ５の出力はハイレベルとなり、３ビ
ットカウンタＣＮＴのリセットが解除される。そして、
カウンタＣＮＴは、前記負のパルスがそのロード端子に
入力され、ロード端子がロウレベルの期間のクロックＣ
Ｌの立ち上がりで、データ端子Ｄａ〜Ｄｃの状態（この
実施例では、バイナリコード「１１０」すなわち１０進
数の「３」）を取り込むため、カウンタの出力Ｑａ〜Ｑ
ｃが対応する出力状態に変化する。そして、制御信号Ｓ
Ｗがロウレベルに変化した時点でＮＡＮＤゲートＧ１の
出力はハイレベルに固定され、カウンタＣＮＴはデータ
ロード状態が解除され、クロックＣＬの立上がりに同期
したカウント動作を開始し、その出力Ｑａ〜Ｑｃが１０
進数で「３」，「４」，「５」‥‥‥と更新される。On the other hand, the NA in the thinning-out position switching circuit 73
The output of the ND gate G1 changes to low level in synchronization with the change of Fo to high level during the high level period of the control signal SW, and outputs a negative pulse which changes to high level simultaneously with the change of SW to low level. . This negative pulse is input to the load terminal L of the 3-bit counter CNT with a load function in the seven-digit counter circuit 74,
The low level of the output of the NAND gate G1 is
The output of the AND gate G5 is turned to a high level because the output of the AND gate G5 is input to the AND gate G5 to which the output of the NAND gate G2 is input after being inverted at 3, and the reset of the 3-bit counter CNT is released. And
The counter CNT outputs the clock C during the period when the negative pulse is input to the load terminal and the load terminal is at the low level.
At the rising edge of L, the state of the data terminals Da to Dc (in this embodiment, the binary code “110”, that is, the decimal number “3”) is taken in, so that the outputs Qa to Q of the counter are taken.
c changes to the corresponding output state. And the control signal S
When W changes to the low level, the output of the NAND gate G1 is fixed at the high level, the data loading state of the counter CNT is released, the counting operation starts in synchronization with the rising of the clock CL, and the outputs Qa to Qc are 10
It is updated to "3", "4", "5"} in hexadecimal.

【００４１】その後、カウンタＣＮＴの計数値が「６」
になった時点で出力Ｑｂ，Ｑｃが共にハイレベルとな
る。すると、ＮＡＮＤゲートＧ６の出力がロウレベルに
変化してゲートＧ４，Ｇ５を介してカウンタのリセット
端子Ｒに帰還され、次のクロックＣＬの立ち上がりでカ
ウンタＣＮＴがリセットされる。カウンタＣＮＴがリセ
ットされるとその出力Ｑｂ，Ｑｃがロウレベルに変化す
るため、カウンタＣＮＴのリセットが解除され、カウン
タＣＮＴは次のクロックの立上がりから再びカウント動
作を開始し、前記動作を繰り返す。つまり、偶数フィー
ルドの表示の際には前記３ビットカウンタＣＮＴは、
「３」から計数を開始してクロックＣＬのパルスを７個
計数するごとにリセットされる７進カウンタとして動作
する。Thereafter, the count value of the counter CNT becomes "6".
At this point, the outputs Qb and Qc both go high. Then, the output of the NAND gate G6 changes to low level and is fed back to the reset terminal R of the counter via the gates G4 and G5, and the counter CNT is reset at the next rising edge of the clock CL. When the counter CNT is reset, its outputs Qb and Qc change to low level, the reset of the counter CNT is released, and the counter CNT starts counting again from the next rising edge of the clock and repeats the above operation. That is, when displaying an even field, the 3-bit counter CNT is
It starts counting from "3" and operates as a seven-digit counter which is reset every time seven pulses of the clock CL are counted.

【００４２】シフトクロック形成回路７６の動作は奇数
フィールドの場合とほぼ同様である。すなわち、前記Ｎ
ＡＮＤゲートＧ６の出力がハイレベルの期間はその出力
を受けるＪＫフリップフロップＦＦ３が、クロックＣＬ
をインバータＧ８で反転したクロックに同期して反転動
作を繰り返すため、フリップフロップＦＦ３の出力はク
ロックＣＬの立下がりに同期しかつＣＬの２倍の周期で
変化する。そして、ＪＫフリップフロップＦＦ３は、Ｎ
ＡＮＤゲートＧ６の出力がロウレベルの期間はクロック
が入っても出力が反転せず前の状態を保持するため、図
６に符号Ｔ２で示すように、ロウレベルの期間がクロッ
クＣＬの２周期分継続される。かかる信号が液晶パネル
１上のＹシフトレジスタ１１にシフト動作クロックＣＬ
Ｙとして供給されるとともに、Ｙシフトレジスタ１１は
シフト動作クロックＣＬＹの立上がりと立下がりのそれ
ぞれにおいてシフト動作をするように構成されているた
め、ＣＬＹが２周期の間ロウレベルにされる期間Ｔ２に
おいてはシフト動作が休止され、この間だけ同一の行電
極線Ｇ３が選択され続ける。The operation of the shift clock forming circuit 76 is almost the same as that of the odd field. That is, the N
While the output of the AND gate G6 is at the high level, the JK flip-flop FF3 receiving the output outputs the clock CL.
Is repeated in synchronization with the clock inverted by the inverter G8, the output of the flip-flop FF3 is synchronized with the falling edge of the clock CL and changes at twice the cycle of CL. Then, the JK flip-flop FF3 has N
During the period when the output of the AND gate G6 is at the low level, the output is not inverted even if the clock is input and the previous state is maintained. Therefore, the period at the low level is continued for two cycles of the clock CL as shown by a symbol T2 in FIG. You. Such a signal is sent to the Y shift register 11 on the liquid crystal panel 1 by the shift operation clock CL.
Y is supplied as Y, and the Y shift register 11 is configured to perform the shift operation at each of the rising and falling of the shift operation clock CLY. Therefore, in the period T2 in which CLY is set to the low level for two cycles, The shift operation is stopped, and the same row electrode line G3 continues to be selected only during this period.

【００４３】その結果、この実施例の表示装置では、間
引きモードの際に水平走査線信号が７本ごと１本ずつ間
引きされて表示される。しかも、前記のように、奇数フ
ィールドの表示の際には「０」から計数を開始していた
カウンタＣＮＴが偶数フィールドの表示の際には「３」
から計数を開始するため、間引き位置が奇数フィールド
のときとずらされることとなって間引き位置の重なりに
よる画質の低下が防止される。また、カウンタＣＮＴの
データ端子ＤＡ〜ＤＣの設定値を適宜変えることによ
り、奇数フィールドと偶数フィールドの間引き位置の関
係を簡単に変えることが可能である。As a result, in the display device of this embodiment, in the thinning mode, the horizontal scanning line signals are thinned out one by one for every seven and displayed. In addition, as described above, the counter CNT, which started counting from "0" when displaying an odd field, becomes "3" when displaying an even field.
Since the counting is started from, the thinning-out position is shifted from that in the odd-numbered field, and the deterioration of the image quality due to the overlapping of the thinning-out positions is prevented. Further, by appropriately changing the set values of the data terminals DA to DC of the counter CNT, it is possible to easily change the relationship between the thinning positions of the odd field and the even field.

【００４４】一方、前記３ビットカウンタＣＮＴの出力
Ｑａ，ＱｃがＮＡＮＤゲートＧ７に入力されているた
め、カウンタＣＮＴがクロックＣＬの計数値が「５」と
なった時点でＮＡＮＤゲートＧ７の出力がクロックＣＬ
の１周期の期間だけロウレベルに変化し、その出力状態
が半周期後にクロックＣＬの立下がりに同期してフリッ
プフロップＦＦ２に取り込まれ、その出力が同様にクロ
ックＣＬの１周期の期間だけロウレベルに変化し、これ
が禁止信号ＭＡＳＫとして伝送ゲート７１，７２に供給
されるため、クロックＣＬの１周期の期間（一水平走査
期間）だけタイミング制御回路６から液晶パネル１上の
Ｘシフトレジスタ１２へのスタート信号ＤＸ’およびシ
フト動作クロックＣＬＸ’の供給が遮断される。On the other hand, since the outputs Qa and Qc of the 3-bit counter CNT are input to the NAND gate G7, the output of the NAND gate G7 is clocked when the count value of the clock CL becomes "5". CL
The output state changes to the low level only during one cycle of the clock CL, and the output state is taken into the flip-flop FF2 after half a cycle in synchronization with the fall of the clock CL, and the output similarly changes to the low level during the one cycle of the clock CL. Since this is supplied to the transmission gates 71 and 72 as the prohibition signal MASK, the start signal from the timing control circuit 6 to the X shift register 12 on the liquid crystal panel 1 for one period of the clock CL (one horizontal scanning period). The supply of DX ′ and the shift operation clock CLX ′ is cut off.

【００４５】その結果、前記Ｙシフトレジスタ１１によ
って２周期にわたって選択されている前記行電極線に接
続された画素に対しては、２周期のうち後半の１周期の
間のみ画像信号が列電極線を介して印加されるようにな
り、前半と後半の２周期の間画像信号が画素に印加され
る方式とは異なり、画面に表示むらが生じるのを回避す
ることができる。As a result, for the pixels connected to the row electrode lines selected for two cycles by the Y shift register 11, the image signal is applied to the column electrode lines only during the latter half of the two cycles. And, unlike the method in which the image signal is applied to the pixels during the first half and the second half of the period, it is possible to avoid display unevenness on the screen.

【００４６】間引きモードでない表示モードに際して
は、タイミング制御回路６から間引き制御回路７に対し
て連続してハイレベルに固定された制御信号ＳＷが供給
される。そのため図３の間引き制御回路においては、間
引き位置切換え回路７３内のフリップフロップＦＦ１の
出力がフィールドごとに反転したときにＮＡＮＤゲート
Ｇ１とＧ２の出力が交互にハイレベルとロウレベルに変
化しいずれか一方の出力は必ずロウレベルとなる。In a display mode other than the thinning mode, a control signal SW fixed to a high level is continuously supplied from the timing control circuit 6 to the thinning control circuit 7. Therefore, in the thinning control circuit of FIG. 3, when the output of the flip-flop FF1 in the thinning position switching circuit 73 is inverted for each field, the output of the NAND gates G1 and G2 alternately changes to high level and low level. Is always low level.

【００４７】そのため、７進カウンタ回路７４内の３ビ
ットカウンタＣＮＴはリセット状態とロード状態とを交
互に繰り返し計数動作を行わないこととなる。すると、
ＮＡＮＤゲートＧ６とＧ７にはいずれの状態でもロウレ
ベルとされるカウンタＣＮＴの最上位ビットの出力Ｑｃ
が入力されるため、ＮＡＮＤゲートＧ６とＧ７の出力は
常時ハイレベルに固定される。Therefore, the 3-bit counter CNT in the 7-base counter circuit 74 does not perform the counting operation by repeating the reset state and the load state alternately. Then
In the NAND gates G6 and G7, the output Qc of the most significant bit of the counter CNT which is set to the low level in any state.
, The outputs of the NAND gates G6 and G7 are always fixed at a high level.

【００４８】従って、禁止信号形成回路７５内のフリッ
プフロップＦＦ２はロウレベルをラッチすることがない
ので、伝送ゲート７１，７２に対する禁止信号ＭＡＳＫ
が形成されることがないとともに、シフトクロック形成
回路７６のＪＫフリップフロップＦＦ３は入力がハイレ
ベルに固定されているため出力がクロックＣＬに同期し
て必ず反転し、間引きモードのときのようにＹシフトレ
ジスタ１１に供給されるシフト動作クロックＣＬＹが引
き伸ばされることがない。つまり間引きが行なわれな
い。Therefore, since the flip-flop FF2 in the inhibition signal forming circuit 75 does not latch the low level, the inhibition signal MASK for the transmission gates 71 and 72 is not transmitted.
Is not formed, and the output of the JK flip-flop FF3 of the shift clock forming circuit 76 is always inverted in synchronization with the clock CL because the input is fixed to the high level, and the YK flip-flop FF3 becomes Y as in the thinning mode. The shift operation clock CLY supplied to the shift register 11 is not extended. That is, no thinning is performed.

【００４９】なお、前記実施例では、Ｘシフトレジスタ
１２に供給されるスタート信号ＤＸとシフトクロックＣ
ＬＸの伝送経路上にそれぞれ伝送ゲート７２と７１を設
け、禁止信号ＭＡＳＫによって両方の信号の供給を遮断
するようにした実施例を示したが、前記２つの伝送ゲー
トのうちどちらか一方の伝送ゲートは省略することが可
能である。伝送ゲート７１を省略しても伝送ゲート７２
によってスタート信号ＤＸが遮断される。また伝送ゲー
ト７２を省略しても伝送ゲート７１によってシフトロッ
クＣＬＸが遮断される。これによってＸシフトレジスタ
１２からは選択信号Ｘ1〜Ｘnが出力されないようにな
り、前記実施例と同様に表示むらを防止することはでき
る。ただし、シフトクロックＣＬＸ側の伝送ゲート７１
を設けることにより、間引き中におけるＸシフトレジス
タ１２のシフト動作そのものを停止させることができる
ため、前記効果に加えＸシフトレジスタの消費電力を低
減できるという効果がある。In the above embodiment, the start signal DX supplied to the X shift register 12 and the shift clock C
In the embodiment, the transmission gates 72 and 71 are provided on the transmission path of the LX, and the supply of both signals is interrupted by the inhibition signal MASK. However, one of the two transmission gates is used. Can be omitted. Even if the transmission gate 71 is omitted, the transmission gate 72
As a result, the start signal DX is cut off. Even if the transmission gate 72 is omitted, the shift lock CLX is shut off by the transmission gate 71. As a result, the selection signals X1 to Xn are not output from the X shift register 12, and display unevenness can be prevented as in the above-described embodiment. However, the transmission gate 71 on the shift clock CLX side
Is provided, the shift operation itself of the X shift register 12 during the thinning can be stopped, so that the power consumption of the X shift register can be reduced in addition to the effect described above.

【００５０】また、前記実施例ではＹシフトレジスタを
含む行電極線駆動回路とＸシフトレジスタを含む列電極
線駆動回路を液晶表示部と同一基板上に形成した液晶パ
ネルを使用した表示装置に適用した場合について説明し
たが、本発明はそれに限定されず、駆動回路が液晶パネ
ルとは別個に構成されているもの、あるいは図３の間引
き制御回路７が駆動回路１１，１２とともに同一基板上
に形成されている液晶パネルを使用した表示装置につい
ても適用することができる。また、図３の間引き制御回
路７はタイミング制御回路６の中に含まれていても良
い。ただし、少なくとも行電極線駆動回路が液晶パネル
上に形成されているものに適用した場合には、駆動回路
の規模を増加させることなく液晶パネルの持つ行電極線
数より多くの走査線を有する画像信号を表示させること
ができるので、液晶パネルの小型化を図る上では少なく
とも行電極線駆動回路が液晶パネル上に形成されている
ものに適用するのが最も有効である。またこの場合、す
でにでき上がっている液晶パネルには、液晶パネルの回
路を何ら変更することなく、画像信号の間引きを行うこ
とができる。In the above embodiment, a row electrode line driving circuit including a Y shift register and a column electrode line driving circuit including an X shift register are applied to a display device using a liquid crystal panel in which a liquid crystal display portion is formed on the same substrate. However, the present invention is not limited to this, and the drive circuit is configured separately from the liquid crystal panel, or the thinning control circuit 7 of FIG. 3 is formed on the same substrate together with the drive circuits 11 and 12. The present invention can also be applied to a display device using a liquid crystal panel described above. Further, the thinning-out control circuit 7 in FIG. 3 may be included in the timing control circuit 6. However, when at least the row electrode line driving circuit is applied to a circuit formed on a liquid crystal panel, an image having more scanning lines than the number of row electrode lines of the liquid crystal panel without increasing the scale of the driving circuit. Since signals can be displayed, it is most effective to apply at least a row electrode line drive circuit formed on the liquid crystal panel in order to reduce the size of the liquid crystal panel. Further, in this case, the thinning of the image signal can be performed on the already completed liquid crystal panel without changing the circuit of the liquid crystal panel at all.

【００５１】前記実施例ではＮＴＳＣ方式の画像信号を
表示可能な液晶パネルにＰＡＬ方式の画像信号を表示で
きるようにした液晶表示装置の実施例について説明した
が、この発明はそれに限定されず、例えば、６４０×４
８０ドットのＶＧＡ（VideoGraphics Array）規格に従
った低解像度の液晶パネルに、８００×６００ドットの
ＳＶＧＡ（Super Video Graphics Array）規格に従った
高解像度の画像信号による表示を行なう場合にも、前記
実施例における７進カウンタ回路７４のロード機能付き
のビットカウンタＣＮＴを変更し、リセット間隔を変更
することにより、走査線の間引き間隔を適宜設定するこ
とができ容易に適用することができる。In the above-described embodiment, the embodiment of the liquid crystal display device in which the PAL image signal can be displayed on the liquid crystal panel capable of displaying the NTSC image signal has been described. However, the present invention is not limited to this. , 640x4
The same applies to the case where display is performed on a low-resolution liquid crystal panel complying with the 80-dot VGA (Video Graphics Array) standard by using a high-resolution image signal complying with the 800 × 600-dot SVGA (Super Video Graphics Array) standard. By changing the bit counter CNT having the load function of the ternary counter circuit 74 in the example and changing the reset interval, the thinning interval of the scanning line can be appropriately set and can be easily applied.

【００５２】また、前記実施例では行電極線の一方の端
にのみＹシフトレジスタ１１が設けられている場合につ
いて説明したが、前記行電極線Ｇ1〜Ｇmの反対側（図で
は右側）にも前記Ｙシフトレジスタ１１と同様なシフト
レジスタを設けて、同一の電圧を同一のタイミングで各
行電極線に印加、つまり１本の行電極線１１をその両側
から同時に駆動するように構成しても良い。これによっ
て、行電極線１１の有する寄生抵抗による電圧のレベル
落ちや信号の遅れを減らすことができる。In the above embodiment, the case where the Y shift register 11 is provided only at one end of the row electrode line has been described. However, the Y shift register 11 is also provided on the opposite side (the right side in the figure) of the row electrode lines G1 to Gm. A shift register similar to the Y shift register 11 may be provided so that the same voltage is applied to each row electrode line at the same timing, that is, one row electrode line 11 is simultaneously driven from both sides. . This can reduce a voltage level drop and a signal delay due to the parasitic resistance of the row electrode line 11.

【００５３】さらに、列電極線Ｄ1〜Ｄnの反対側（図で
は下側）に各列電極線にプリチャージレベルを印加する
プリチャージ用ＦＥＴを設けて、列電極線に画像信号を
印加する前に、所定のレベルにそれぞれプリチャージさ
せるように構成しても良い。これによって、短い時間内
に列電極線のレベルを正確に画素電極側へ伝達すること
ができる。さらに、Ｘ，Ｙシフトレジスタ１１，１２は
双方向シフトレジスタとしていずれの方向へもシフトで
きるように構成してもよい。Further, a precharge FET for applying a precharge level to each column electrode line is provided on the opposite side (lower side in the figure) of the column electrode lines D1 to Dn, and before applying an image signal to the column electrode lines. Alternatively, it may be configured to precharge to a predetermined level. Thus, the level of the column electrode line can be accurately transmitted to the pixel electrode within a short time. Further, the X and Y shift registers 11 and 12 may be configured as bidirectional shift registers so as to be able to shift in any direction.

【００５４】前記実施例の液晶表示装置は透過型または
反射型のいずれの液晶パネルを用いる場合にも適用する
ことができるが、各画素ごとにＴＦＴと保持容量を有す
るように構成され、ＴＦＴに光が通過しないように遮光
膜ないしは対向基板のブラックマトリックスで覆う必要
がある透過型液晶パネルでは開口率をあまり高くするこ
とができない。一方、反射型液晶パネルでは画素電極が
アルミニウム層等からなる反射電極で構成されるので、
画素電極の下にスイッチング用ＴＦＴや保持容量等を形
成しても開口率を低下させることがない。従って、開口
率の高い液晶表示装置を構成したい場合には、反射型液
晶パネルを用いるようにするとよい。反射型液晶パネル
においては、画素電極はアルミニウムのような反射率の
高い電極で構成される。また、透過型液晶パネルにおい
ては、画素電極はＩＴＯのような透明電極で構成され
る。The liquid crystal display device of the above embodiment can be applied to the case of using either a transmissive liquid crystal panel or a reflective liquid crystal panel. However, the liquid crystal display device is configured so that each pixel has a TFT and a storage capacitor. In a transmissive liquid crystal panel which needs to be covered with a light shielding film or a black matrix of a counter substrate so that light does not pass through, the aperture ratio cannot be made too high. On the other hand, in a reflective liquid crystal panel, the pixel electrodes are composed of reflective electrodes made of an aluminum layer or the like.
Even if a switching TFT or a storage capacitor is formed below the pixel electrode, the aperture ratio does not decrease. Therefore, when it is desired to form a liquid crystal display device having a high aperture ratio, a reflective liquid crystal panel may be used. In the reflection type liquid crystal panel, the pixel electrode is formed of an electrode having a high reflectance such as aluminum. In the transmissive liquid crystal panel, the pixel electrode is formed of a transparent electrode such as ITO.

【００５５】図７は、本発明の液晶表示装置を適用した
応用機器の一例としてのビデオプロジェクタ（投写型表
示装置）の要部を平面的に見た概略構成図である。FIG. 7 is a schematic configuration diagram of a main part of a video projector (projection display device) as an example of applied equipment to which the liquid crystal display device of the present invention is applied, as viewed in plan.

【００５６】図７において、３７０はハロゲンランプ等
の光源、３７１は放物ミラー、３７２は熱線カットフィ
ルター、３７３，３７５，３７６はそれぞれ青色反射、
緑色反射、赤色反射のダイクロイックミラー、３７４，
３７７は反射ミラー、３７８，３７９，３８０は液晶パ
ネルからなるライトバルブ、３８３はダイクロイックプ
リズムである。In FIG. 7, 370 is a light source such as a halogen lamp, 371 is a parabolic mirror, 372 is a heat ray cut filter, 373, 375 and 376 are blue reflections, respectively.
Green reflection, red reflection dichroic mirror, 374
377 is a reflection mirror, 378, 379 and 380 are light valves composed of liquid crystal panels, and 383 is a dichroic prism.

【００５７】この実施例のビデオプロジェクタにおいて
は、光源３７０から発した白色光は放物ミラー３７１に
より集光され、熱線カットフィルター３７２を通過して
赤外域の熱線が遮断されて、可視光のみがダイクロイッ
クミラー系に入射される。そして先ず、青色反射ダイク
ロイックミラー３７３により、青色光（概ね５０ｎｍ以
下の波長）が反射され、その他の光（黄色光）は透過す
る。反射した青色光は、反射ミラー３７４により方向を
変え、青色変調ライトバルブ３７８に入射する。In the video projector of this embodiment, the white light emitted from the light source 370 is condensed by the parabolic mirror 371, passes through the heat ray cut filter 372, blocks the infrared ray heat rays, and allows only visible light. The light enters the dichroic mirror system. Then, first, blue light (wavelength of approximately 50 nm or less) is reflected by the blue reflecting dichroic mirror 373, and the other light (yellow light) is transmitted. The reflected blue light changes its direction by the reflection mirror 374 and enters the blue modulation light valve 378.

【００５８】一方、前記青色反射ダイクロイックミラー
３７３を透過した光は緑色反射ダイクロイックミラー３
７５に入射し、緑色光（概ね５００〜６００ｎｍの波
長）が反射され、その他の光である赤色光（概ね６００
ｎｍ以上の波長）は透過する。ダイクロイックミラー３
７５で反射した緑色光は、緑色変調ライトバルブ３７９
に入射する。また、ダイクロイックミラー３７５を透過
した赤色光は、反射ミラー３７６，３７７により方向を
変え赤色変調ライトバルブ３８０に入射する。On the other hand, the light transmitted through the blue reflecting dichroic mirror 373 is reflected by the green reflecting dichroic mirror 3.
75, the green light (wavelength of about 500 to 600 nm) is reflected, and the other light, red light (about 600 nm)
nm or more) is transmitted. Dichroic mirror 3
The green light reflected at 75 is a green modulated light valve 379
Incident on. The red light transmitted through the dichroic mirror 375 changes its direction by the reflection mirrors 376 and 377 and enters the red modulation light valve 380.

【００５９】ライトバルブ３７８，３７９，３８０は、
画像信号処理回路から供給される青、緑、赤の原色信号
でそれぞれ駆動され、各ライトバルブに入射した光はそ
れぞれのライトバルブで変調された後、ダイクロイック
プリズム３８３で合成される。ダイクロイックプリズム
３８３は、赤色反射面３８１と青色反射面３８２とが互
いに直交するように形成されている。そして、ダイクロ
イックプリズム３８３で合成されたカラー画像は、投写
レンズ３８４によってスクリーン上に拡大投写され、表
示される。３８５が、タイミング制御回路６や間引き制
御回路７を含む制御回路である。The light valves 378, 379, 380 are
The light, which is driven by the blue, green, and red primary color signals supplied from the image signal processing circuit, is incident on each light valve, is modulated by each light valve, and is synthesized by the dichroic prism 383. The dichroic prism 383 is formed such that the red reflection surface 381 and the blue reflection surface 382 are orthogonal to each other. Then, the color image synthesized by the dichroic prism 383 is enlarged and projected on the screen by the projection lens 384 and displayed. Reference numeral 385 denotes a control circuit including the timing control circuit 6 and the thinning control circuit 7.

【００６０】前記実施例の液晶表示装置を適用した前記
ビデオプロジェクターにあっては、周辺駆動回路の占有
面積を低減し、液晶パネルが小型化できるため、ビデオ
プロジェクターの一層の小型化を図ることができる。In the video projector to which the liquid crystal display device of the embodiment is applied, the area occupied by the peripheral drive circuit can be reduced, and the liquid crystal panel can be downsized. Therefore, the video projector can be further downsized. it can.

【００６１】図８には、本発明の液晶表示装置を適用し
た応用機器の他の一例としての液晶テレビおよび情報処
理装置を示す。FIG. 8 shows a liquid crystal television and an information processing apparatus as another example of applied equipment to which the liquid crystal display device of the present invention is applied.

【００６２】図８（ａ）は、液晶テレビを示す図であ
る。１１００はテレビ本体、１１０１は液晶パネルを用
いた液晶表示部である。この液晶テレビでは、液晶パネ
ル１１０１の後方、テレビ本体１１００内に前記実施例
のタイミング制御回路６や間引き制御回路７を含む制御
回路が内蔵される。FIG. 8A is a diagram showing a liquid crystal television. Reference numeral 1100 denotes a television main body, and 1101 denotes a liquid crystal display unit using a liquid crystal panel. In this liquid crystal television, a control circuit including the timing control circuit 6 and the thinning-out control circuit 7 of the above embodiment is built in the television main body 1100 behind the liquid crystal panel 1101.

【００６３】図８（ｂ）は、ワープロ、パソコン等の携
帯型情報処理装置を示す図である。１２００は情報処理
装置、１２０２はキーボード等の入力部、１２０６は液
晶パネルを用いた表示部、１２０４は情報処理装置本体
である。FIG. 8B is a diagram showing a portable information processing device such as a word processor or a personal computer. 1200 is an information processing device, 1202 is an input unit such as a keyboard, 1206 is a display unit using a liquid crystal panel, and 1204 is a main unit of the information processing device.

【００６４】[0064]

【発明の効果】以上説明したように、この発明は、スタ
ート信号が供給されない走査線に対応した画像信号が列
電極線に印加されず当該列電極線には次の走査線の画像
信号が印加されるため所定の走査線ごとに画像信号の間
引きが行なわれ、液晶パネルの持つ行電極線数より多く
の走査線を有する画像信号を表示させることができる。
しかも、列電極線駆動回路側のシフトレジスタの前段に
伝送ゲートをひとつだけ設ければ良いので、駆動回路の
規模を大幅に小さくすることができるとともに、駆動回
路が液晶表示部と同じ基板上に設けられている液晶パネ
ルでは、パネル上の回路には何ら変更を要することなく
画像信号の間引きを行なうことができるようになるとい
う効果がある。As described above, according to the present invention, the image signal corresponding to the scanning line to which the start signal is not supplied is not applied to the column electrode line, and the image signal of the next scanning line is applied to the column electrode line. Therefore, image signals are thinned out for each predetermined scanning line, and an image signal having more scanning lines than the number of row electrode lines of the liquid crystal panel can be displayed.
Moreover, since only one transmission gate needs to be provided in front of the shift register on the column electrode line drive circuit side, the scale of the drive circuit can be significantly reduced, and the drive circuit can be mounted on the same substrate as the liquid crystal display unit. The liquid crystal panel provided has an effect that the image signal can be thinned without any change in the circuit on the panel.

【００６５】また、この発明は、前記伝送ゲートを遮断
する禁止信号を、連続する２つの水平走査期間のうち前
半の走査期間に対応したスタート信号を列電極線駆動回
路側のシフトレジスタへ供給させないように形成するよ
うにしたので、後半の走査期間の画像信号のみが画素に
印加されるようになるため書込み時間が他の行の画素と
同一になって表示むらを防止することができるという効
果がある。Further, according to the present invention, the inhibition signal for shutting off the transmission gate is not supplied to the shift register on the column electrode line drive circuit side in the start signal corresponding to the first half of the two consecutive horizontal scanning periods. As a result, only the image signal in the latter half of the scanning period is applied to the pixels, so that the writing time is the same as that of the pixels in the other rows, thereby preventing display unevenness. There is.

【００６６】さらに、この発明は、列電極線駆動回路側
のシフトレジスタへシフトクロック信号を供給する経路
上にも伝送ゲートを設け、前記禁止信号によって、スタ
ート信号の禁止と並行してシフトクロック信号の供給も
禁止するように構成したので、列電極線駆動回路側のシ
フトレジスタの動作を一時中断させ、消費電流を低減さ
せることができるという効果がある。Further, according to the present invention, a transmission gate is also provided on a path for supplying a shift clock signal to the shift register on the column electrode line drive circuit side, and the shift clock signal is provided in parallel with the start signal inhibition by the inhibit signal. Is also prohibited, so that the operation of the shift register on the column electrode line driving circuit side is temporarily interrupted, so that the current consumption can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る液晶表示装置の構成例を示すブロ
ック図。FIG. 1 is a block diagram showing a configuration example of a liquid crystal display device according to the present invention.

【図２】本発明に係る液晶表示装置に用いられる液晶パ
ネルの画素電極側の基板の一例を示す回路構成図。FIG. 2 is a circuit diagram showing an example of a substrate on a pixel electrode side of a liquid crystal panel used in the liquid crystal display device according to the present invention.

【図３】本発明に係る液晶表示装置における間引き制御
回路の一実施例を示す回路構成図。FIG. 3 is a circuit diagram showing one embodiment of a thinning control circuit in the liquid crystal display device according to the present invention.

【図４】実施例の液晶表示装置における間引きモード時
にタイミング制御回路から出力される主要な信号と間引
き制御回路内の主要な信号との関係を示すタイミングチ
ャート。FIG. 4 is a timing chart showing a relationship between main signals output from the timing control circuit and main signals in the thinning control circuit in the thinning mode in the liquid crystal display device of the embodiment.

【図５】実施例の間引き制御回路および液晶パネルにお
ける間引きモード時の奇数フィールド表示の際の信号の
変化を示すタイミングチャート。FIG. 5 is a timing chart showing a change in a signal at the time of odd field display in a thinning mode in a thinning control circuit and a liquid crystal panel in the embodiment.

【図６】実施例の間引き制御回路および液晶パネルにお
ける間引きモード時の偶数フィールド表示の際の信号の
変化を示すタイミングチャート。FIG. 6 is a timing chart showing a change in a signal when an even-numbered field is displayed in a thinning mode in a thinning control circuit and a liquid crystal panel in the embodiment.

【図７】実施例の液晶表示装置の液晶パネルをライトバ
ルブとして使用した投写型表示装置に応用したプロジェ
クタの概略構成図。FIG. 7 is a schematic configuration diagram of a projector applied to a projection display device using a liquid crystal panel of the liquid crystal display device of the embodiment as a light valve.

【図８】本発明を適用した液晶テレビと携帯用パーソナ
ルコンピュータの概略構成例を示す斜視図。FIG. 8 is a perspective view showing a schematic configuration example of a liquid crystal television and a portable personal computer to which the present invention is applied.

【図９】従来の液晶表示装置における走査線の間引き方
式を適用した液晶駆動回路の一例を示す回路図。FIG. 9 is a circuit diagram illustrating an example of a liquid crystal driving circuit to which a thinning method of a scanning line is applied in a conventional liquid crystal display device.

【図１０】従来の液晶表示装置における走査線の間引き
方式を適用した液晶駆動回路の動作を示すタイミングチ
ャート。FIG. 10 is a timing chart showing an operation of a liquid crystal drive circuit to which a thinning method of a scanning line is applied in a conventional liquid crystal display device.

【符号の説明】[Explanation of symbols]

１ 液晶パネル ２ 画像信号処理回路 ３ 極性反転回路 ４ 表示モード判定回路 ５ クロック発生用ＰＬＬ回路 ６ タイミング制御回路 ７ 間引き制御回路 Ｇ1〜Ｇm 行電極線 Ｄ1〜Ｄn 列電極線 １１ 行電極線駆動回路（Ｙシフトレジスタ） １２ 列電極線駆動回路（Ｘシフトレジスタ） １３ 画像信号入力端子 １４ 画像信号供給ライン １５ 画素 １５ａ スイッチング用ＴＦＴ １５ｂ 画素電極 ７１，７２ 伝送ゲート ７３ 間引き位置切換え回路 ７４ ７進カウンタ回路 ７５ 禁止信号形成回路 ７６ シフトクロック形成回路 ３７０ ランプ ３７３，３７５，３７６ ダイクロイックミラー ３７４，３７７ 反射ミラー ３７８，３７９，３８０ ライトバルブ ３８３ ダイクロイックプリズム ３８４ 投写レンズ REFERENCE SIGNS LIST 1 liquid crystal panel 2 image signal processing circuit 3 polarity inversion circuit 4 display mode determination circuit 5 PLL circuit for clock generation 6 timing control circuit 7 thinning control circuit G1 to Gm row electrode line D1 to Dn column electrode line 11 row electrode line drive circuit ( 12 Column electrode line drive circuit (X shift register) 13 Image signal input terminal 14 Image signal supply line 15 Pixel 15a Switching TFT 15b Pixel electrode 71, 72 Transmission gate 73 Thinning-out position switching circuit 74 Hexadecimal counter circuit 75 Prohibition signal forming circuit 76 Shift clock forming circuit 370 Lamp 373, 375, 376 Dichroic mirror 374, 377 Reflecting mirror 378, 379, 380 Light valve 383 Dichroic prism 384 Projection lens

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 格子状に配置された複数の行電極線及び
複数の列電極線と、前記行電極線と列電極線との各交点
に対応して行列状に配置された複数の画素とを備え、前
記行電極線によって選択された画素に前記列電極線を介
して画像信号に基づいた電圧を印加して表示を行なう液
晶表示手段と、 水平走査期間を周期とするクロック信号により前記行電
極線を順次選択する行電極線駆動回路と、 水平同期信号に同期したスタート信号に基づき前記列電
極線へ画像信号に基づいた信号を出力する列電極線駆動
回路と、 水平走査期間を周期とするクロック信号を発生するクロ
ック信号発生回路と、クロック信号発生回路からのクロ
ック信号を計数して間引き位置を決定するカウンタおよ
び奇数フィールドと偶数フィールドとで間引き位置を変
更する間引き位置切換え回路と、クロックパルスを所定
数計数するごとに列電極線駆動回路へのスタート信号の
供給を一時的に遮断する機能とを備えた間引き制御回路
と、 前記スタート信号および前記クロック信号を形成するタ
イミング制御回路と、を有することを特徴とする液晶表
示装置。1. A plurality of row electrode lines and a plurality of column electrode lines arranged in a grid, and a plurality of pixels arranged in a matrix corresponding to each intersection of the row electrode lines and the column electrode lines. Liquid crystal display means for performing display by applying a voltage based on an image signal to the pixel selected by the row electrode line via the column electrode line, and a clock signal having a horizontal scanning period as a cycle. A row electrode line drive circuit for sequentially selecting electrode lines, a column electrode line drive circuit for outputting a signal based on an image signal to the column electrode line based on a start signal synchronized with a horizontal synchronization signal, Clock signal generating circuit for generating a clock signal to be generated, a counter for counting clock signals from the clock signal generating circuit to determine a thinning position, and changing the thinning position between odd and even fields A thinning-out position switching circuit, a thinning-out control circuit having a function of temporarily interrupting supply of a start signal to a column electrode line driving circuit every time a predetermined number of clock pulses are counted; A liquid crystal display device comprising: a timing control circuit to be formed. 【請求項２】 前記間引き制御回路は、前記スタート信
号の遮断にあわせて行電極線駆動回路のシフト動作を停
止させて同一行電極線を２水平走査期間にわたって続け
て選択させる行シフト制御信号を形成する行シフト制御
信号形成回路を備えていることを特徴とする請求項１に
記載の液晶表示装置。2. The thinning control circuit stops a shift operation of a row electrode line driving circuit in accordance with the interruption of the start signal, and outputs a row shift control signal for continuously selecting the same row electrode line for two horizontal scanning periods. 2. The liquid crystal display device according to claim 1, further comprising a row shift control signal forming circuit. 【請求項３】 前記スタート信号の遮断は、前記行電極
線駆動回路により同一行電極線が連続して２水平走査期
間選択される際に当該２つの水平走査期間のうち前半の
走査期間に対応したスタート信号を列電極線駆動回路へ
供給させないように行われることを特徴とする請求項２
に記載の液晶表示装置。3. The cut-off of the start signal corresponds to the first half of the two horizontal scanning periods when the same row electrode line is successively selected by the row electrode line driving circuit for two horizontal scanning periods. 3. The method according to claim 2, wherein the start signal is not supplied to the column electrode line drive circuit.
3. The liquid crystal display device according to 1. 【請求項４】 前記スタート信号の遮断と並行して、前
記列電極線駆動回路へ供給されるシフトクロック信号の
供給が遮断されるように構成されていることを特徴とす
る請求項１、２または３に記載の液晶表示装置。4. The apparatus according to claim 1, wherein the supply of the shift clock signal supplied to said column electrode line drive circuit is interrupted in parallel with the interruption of said start signal. Or the liquid crystal display device according to 3. 【請求項５】 前記行電極線駆動回路および前記列電極
線駆動回路は、前記表示手段を構成する基板と同一基板
上に形成されていることを特徴とする請求項１、２、３
または４に記載の液晶表示装置。5. The drive circuit according to claim 1, wherein said row electrode line drive circuit and said column electrode line drive circuit are formed on the same substrate as a substrate constituting said display means.
Or the liquid crystal display device according to 4. 【請求項６】 前記画素は、画素電極と、前記行電極線
に制御端子が接続され前記行電極線駆動回路によってオ
ン、オフ制御されて列電極線上の電圧を対応する前記画
素電極に印加するスイッチング素子とにより構成されて
いることを特徴とする請求項１、２、３、４または５に
記載の液晶表示装置。6. The pixel has a control terminal connected to the pixel electrode and the row electrode line, and is turned on and off by the row electrode line drive circuit to apply a voltage on a column electrode line to the corresponding pixel electrode. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is constituted by a switching element. 【請求項７】 光源と、該光源からの光を変調して透過
もしくは反射する液晶パネルを有する請求項１〜６に記
載の液晶表示装置と、前記液晶パネルにより変調された
光を集光し拡大投写する投写光学手段とを備えているこ
とを特徴とする投写型表示装置。7. The liquid crystal display device according to claim 1, further comprising: a light source; and a liquid crystal panel that modulates and transmits or reflects light from the light source, and condenses the light modulated by the liquid crystal panel. A projection display device comprising: projection optical means for enlarging and projecting. 【請求項８】 請求項１〜６に記載の液晶表示装置から
なるデータ出力手段と、データ入力手段とを備えている
ことを特徴とする電子機器。8. An electronic apparatus, comprising: a data output unit comprising the liquid crystal display device according to claim 1; and a data input unit.