JP2009134003A - Liquid crystal display device and liquid crystal projector system - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display device, capable of suppressing ghost or vertical streaks by preventing overlap of sampling signals, and also suppressing excessive writing capability of a DAC circuit by reducing fluctuation of writing time. <P>SOLUTION: A timing control circuit 20 delays rising of a second clock signal HCK by just a first clock signal DCK to generate sampling control signals HCTN and HCTNB, and outputs the control signals to a horizontal scanning circuit 11. The horizontal scanning circuit 11 includes a shift register 11a which outputs first output signals HSR synchronously with the second clock signal HCK, and an AND circuit 11b which outputs second output signals HOUT that are logical sums of the sampling control signals with the first output signal to a transfer circuit part. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、画像・文字等を表示する液晶表示装置及びそれを用いた液晶プロジェクターシステムに関するものである。   The present invention relates to a liquid crystal display device for displaying images, characters, and the like and a liquid crystal projector system using the same.

近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器の端末用に広く普及しており、特に、ＯＡ機器においては映像を大画面に投影する投影型液晶表示装置が盛んに利用されている。   2. Description of the Related Art In recent years, liquid crystal display devices have become widespread from small display devices to terminals of so-called OA equipment. In particular, projection type liquid crystal display devices that project images on a large screen are actively used in OA equipment.

この投影型液晶表示装置には、大別すると透過型液晶表示装置と反射型液晶表示装置とがある。反射型液晶表示装置には、反射電極の下部にアクティブマトリクス駆動に必要なスイッチング素子と容量及び配線が配置されている。このため、反射型液晶表示装置は液晶表示パネルの小型化、高精細化、高輝度化において、透過型液晶表示装置と比較して有利な点が多い。   The projection type liquid crystal display device is roughly classified into a transmission type liquid crystal display device and a reflection type liquid crystal display device. In the reflective liquid crystal display device, a switching element, a capacitor, and wiring necessary for active matrix driving are arranged below the reflective electrode. For this reason, the reflective liquid crystal display device has many advantages over the transmissive liquid crystal display device in terms of downsizing, high definition, and high brightness of the liquid crystal display panel.

近年、液晶表示装置に対する高精細化が求められており、反射型液晶表示装置は投影して大画面で画像を表示するため高精細画素の要求が強い。従って、高精細な反射型液晶表示装置を安易な考えで実現していくと、半導体基板のチップサイズは巨大化の一途をたどることになる。しかしながら、この巨大化はコストアップに直接繋がるため、チップサイズは可能な限り、小さくすることが望ましく、そのためには画素サイズの微細化が求められている。   In recent years, there has been a demand for higher definition of liquid crystal display devices, and reflection type liquid crystal display devices have a strong demand for high-definition pixels because they project and display images on a large screen. Therefore, if a high-definition reflective liquid crystal display device is realized with a simple idea, the chip size of the semiconductor substrate will continue to grow. However, since this enlargement directly leads to an increase in cost, it is desirable to reduce the chip size as much as possible. For this purpose, the pixel size is required to be reduced.

表示画素数が増した場合でも、外部駆動回路の部品点数を削減でき、低消費電力が容易となる液晶表示装置として、特許文献１（特開平１０−１７７３７１号公報）に記載されたものがある。同文献の液晶表示装置によれば、外部駆動回路の部品点数を削減でき、アナログ入力の液晶表示装置のように直接液晶素子をドライブするよりもデジタル入力とすることでビデオ信号線の負荷を小さくすることができる。   As a liquid crystal display device that can reduce the number of parts of an external drive circuit and facilitate low power consumption even when the number of display pixels is increased, there is one described in Patent Document 1 (Japanese Patent Laid-Open No. 10-177371). . According to the liquid crystal display device of this document, the number of parts of the external drive circuit can be reduced, and the load of the video signal line is reduced by using digital input rather than directly driving the liquid crystal element as in the case of the analog input liquid crystal display device. can do.

更に、ＤＡＣ１個当たりの負荷も小さくできると共に液晶画素への書込時間を長くできるので、駆動周波数を低くすることが可能となる。これにより液晶装置全体として低消費電力が容易となり、ノイズの影響が少なく高画質化が可能となる。   Furthermore, since the load per DAC can be reduced and the writing time to the liquid crystal pixel can be increased, the drive frequency can be lowered. As a result, low power consumption is facilitated for the entire liquid crystal device, and image quality can be improved with little influence of noise.

一方、アクティブマトリクス型液晶装置において、水平走査回路から順次出力されるサンプリング信号が、配線抵抗や寄生容量によって波形になまりが生じる場合がある。この波形のなまりにより各サンプリング信号間にオーバーラップが存在すると、ゴーストや縦筋が発生し、画質を低下させてしまうことが知られている。特許文献１の液晶表示装置においても同様である。   On the other hand, in the active matrix liquid crystal device, the sampling signal sequentially output from the horizontal scanning circuit may have a rounded waveform due to wiring resistance or parasitic capacitance. It is known that if there is an overlap between the sampling signals due to the rounding of the waveform, ghosts and vertical stripes are generated and the image quality is deteriorated. The same applies to the liquid crystal display device of Patent Document 1.

この課題を解決する方法として、特許文献２（特開２００３−６６９１４号公報）に記載の方法がある。同文献の方法では、クロック生成回路にて水平走査クロック信号を複数のインバータで数十ｎｓ遅延させた信号と、水平走査クロック信号とをＮＡＮＤ合成する。そして、水平走査クロック信号に対して同じ周期で且つデューティ比の小さいクロックを生成する。この生成されたクロック信号によりサンプリング信号のオーバーラップを防いでいる。
特開平１０−１７７３７１号公報 特開２００３−６６９１４号公報 As a method for solving this problem, there is a method described in Patent Document 2 (Japanese Patent Laid-Open No. 2003-66914). In the method of this document, a signal obtained by delaying a horizontal scanning clock signal by several tens of ns with a plurality of inverters and a horizontal scanning clock signal are NAND-synthesized by a clock generation circuit. Then, a clock having the same cycle and a small duty ratio with respect to the horizontal scanning clock signal is generated. The generated clock signal prevents the sampling signals from overlapping.
Japanese Patent Laid-Open No. 10-177371 JP 2003-66914 A

特許文献２の方法では、複数のインバータの遅延時間によりデューティ比を制御してサンプリング信号のオーバーラップを防いでいるが、製造時の素子特性のばらつき、動作条件等の影響により遅延時間が変動してしまう。そのため、サンプリング信号のオーバーラップしていない期間にばらつきを生じ、結果的に書込み時間も変動してしまう。よって、書込み時間の変動を考慮し、最小の書込み時間においてもＤＡＣ回路は十分な書込み能力を持つように設計する必要がある。しかし、ＤＡＣ回路の規模が大きくなり、消費電力の増加及びチップサイズの増加につながってしまう。   In the method of Patent Document 2, the duty ratio is controlled by the delay times of a plurality of inverters to prevent sampling signals from overlapping, but the delay time varies due to the influence of variations in device characteristics, operating conditions, and the like during manufacturing. End up. For this reason, variations occur in the non-overlapping periods of the sampling signals, and as a result, the writing time also varies. Therefore, it is necessary to design the DAC circuit to have sufficient writing capability even in the minimum writing time in consideration of the variation of the writing time. However, the scale of the DAC circuit increases, leading to an increase in power consumption and an increase in chip size.

本発明の目的は、サンプリング信号のオーバーラップを防いでゴーストや縦筋の発生を抑え、且つ、書込み時間の変動を低減することでＤＡＣ回路の過剰な書込み能力を抑えることが可能な液晶表示装置を提供することにある。   An object of the present invention is to provide a liquid crystal display device capable of preventing the occurrence of ghosts and vertical stripes by preventing overlap of sampling signals, and suppressing the excessive writing ability of the DAC circuit by reducing the fluctuation of the writing time. Is to provide.

本発明の液晶表示装置は、複数の画素が行列状に配列された表示領域と、第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部とを具備する。また、前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、第２のクロック信号に基づいて前記転送回路部を動作させる水平走査回路とを具備する。更に、前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路とを具備する。そして、前記タイミング制御回路は、前記第１及び第２のクロック信号に基づき立ち上がりを前記第１のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力する。   The liquid crystal display device of the present invention includes a display area in which a plurality of pixels are arranged in a matrix, and a digital-analog conversion circuit unit that converts a digital video signal into an analog video signal based on the first clock signal and outputs the analog video signal. It has. A transfer circuit unit that transfers the analog video signal to the pixels via a signal line; and a horizontal scanning circuit that operates the transfer circuit unit based on a second clock signal. And a timing control circuit for controlling a signal output from the horizontal scanning circuit to the transfer circuit unit. The timing control circuit generates a signal obtained by delaying the rising edge by the first clock signal based on the first and second clock signals, and outputs the signal to the horizontal scanning circuit.

本発明によれば、データクロック信号等を用いてロジック的に遅延時間を制御するため、複数のインバータ等の遅延時間によりサンプリング信号を制御する場合に比べて製造時の素子特性のばらつき、動作条件等の影響を低減できる。よって、書込み時間の変動を低減でき、ＤＡＣ回路の書込み能力を過剰に設計する必要が無くなり、消費電力の増加及びチップサイズの増大化を抑えることが出来る。   According to the present invention, since the delay time is logically controlled using a data clock signal or the like, variation in device characteristics during operation and operating conditions compared to the case where the sampling signal is controlled by the delay time of a plurality of inverters or the like. Etc. can be reduced. Therefore, variation in the write time can be reduced, it is not necessary to design the write capability of the DAC circuit excessively, and increase in power consumption and increase in chip size can be suppressed.

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。   Next, the best mode for carrying out the invention will be described in detail with reference to the drawings.

（実施形態１）
図１乃至図５を参照して本発明の実施形態１について説明する。図１は本実施形態に係る反射型液晶表示装置（表示パネル）のシステム構成を模式的に示す斜視図である。図中１は駆動回路及び画素部（後述参照）が一体に形成された液晶表示基板（アクティブマトリクス基板）としてのシリコン基板（単結晶半導体基板）である。 (Embodiment 1)
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a perspective view schematically showing a system configuration of a reflective liquid crystal display device (display panel) according to the present embodiment. In the figure, reference numeral 1 denotes a silicon substrate (single crystal semiconductor substrate) as a liquid crystal display substrate (active matrix substrate) in which a drive circuit and a pixel portion (see later) are integrally formed.

本実施形態では、このシリコン基板（単結晶半導体基板）を用いた反射型液晶表示装置を説明するが、本発明はこれに限定されるものではなく、例えば、絶縁基板を用いた透過型液晶表示装置であっても構わない。   In this embodiment, a reflective liquid crystal display device using this silicon substrate (single crystal semiconductor substrate) will be described. However, the present invention is not limited to this, for example, a transmissive liquid crystal display using an insulating substrate. It may be a device.

３は透明電極（対向基板）であり、液晶を反転駆動する際の共通電極となる。５は表示領域である。シリコン基板１と透明電極３との間に表示領域５を囲むようにシール材２が配置されている。   Reference numeral 3 denotes a transparent electrode (counter substrate), which is a common electrode when the liquid crystal is driven to be inverted. Reference numeral 5 denotes a display area. A sealing material 2 is disposed between the silicon substrate 1 and the transparent electrode 3 so as to surround the display region 5.

シリコン基板１とシール材２と透明電極３で囲まれた空間に液晶層が封止されている。更に、シリコン基板１の四辺のうち一辺側に電源や各信号のＰＡＤ（パッド）が集められている。このＰＡＤにフレキシブル配線４が接続されている。この１つのフレキシブル配線４を介して電源や各信号が入力される。シリコン基板１の一辺に全ての信号及び電源を集める理由は、実装上及びコストのことを考慮したことによる。   A liquid crystal layer is sealed in a space surrounded by the silicon substrate 1, the sealing material 2, and the transparent electrode 3. Furthermore, power supplies and PADs (pads) for each signal are collected on one side of the four sides of the silicon substrate 1. Flexible wiring 4 is connected to this PAD. A power supply and each signal are input through the single flexible wiring 4. The reason for collecting all signals and power supplies on one side of the silicon substrate 1 is that the mounting and cost are taken into consideration.

６は表示パネル制御用及びビデオデータ出力用のＩＣ（集積回路）を搭載した駆動基板（外部駆動回路基板）、７は制御ＩＣ、８はドライバＩＣを示す。即ち、７は映像ソース（図示せず）からデータを受信し、クロック等のタイミング関係やビデオデータを出力する制御ＩＣである。８は制御ＩＣ７から出力されたビデオデータを、フレキシブル配線４を介して表示パネルに出力するドライバＩＣである。このように制御ＩＣ７、ドライバＩＣ８が外部駆動回路基板６上に搭載されている。   Reference numeral 6 denotes a drive board (external drive circuit board) on which display panel control and video data output ICs (integrated circuits) are mounted, 7 denotes a control IC, and 8 denotes a driver IC. That is, reference numeral 7 denotes a control IC that receives data from a video source (not shown) and outputs a timing relationship such as a clock and video data. A driver IC 8 outputs video data output from the control IC 7 to the display panel via the flexible wiring 4. Thus, the control IC 7 and the driver IC 8 are mounted on the external drive circuit board 6.

本実施形態では、以上のように同一のシリコン基板１上に走査回路等の駆動回路と画素電極が形成され、駆動回路一体型の反射型液晶表示装置が構成されている。このように単結晶半導体基板を素子基板とした反射型液晶表示装置はＬＣＯＳ（Liquid Crystal On Silicon）とも呼ばれている。   In the present embodiment, the drive circuit such as the scanning circuit and the pixel electrode are formed on the same silicon substrate 1 as described above, and the drive circuit integrated reflection type liquid crystal display device is configured. A reflection type liquid crystal display device using a single crystal semiconductor substrate as an element substrate in this manner is also called LCOS (Liquid Crystal On Silicon).

図２はこの駆動回路一体型の反射型液晶表示装置におけるシリコン基板１上の画素領域及び駆動回路の配置例を示す平面図である。図中１０は画素領域（表示領域）、１１は水平走査回路、１３は垂直走査回路、１４はＰＡＤ部、１５はＩ／Ｏ（Input/Output）部、１６はＤＡＣ部、１７は転送スイッチ群である。表示領域１０は複数の画素が行列状に配列されている。   FIG. 2 is a plan view showing an arrangement example of the pixel region and the drive circuit on the silicon substrate 1 in the drive circuit integrated reflection type liquid crystal display device. In the figure, 10 is a pixel area (display area), 11 is a horizontal scanning circuit, 13 is a vertical scanning circuit, 14 is a PAD section, 15 is an I / O (Input / Output) section, 16 is a DAC section, and 17 is a transfer switch group. It is. In the display area 10, a plurality of pixels are arranged in a matrix.

これら各構成要素１０〜１７が同一シリコン基板１上に一体に形成されている。４は図１に示すフレキシブル配線であって、ＰＡＤ部１４に接続されている。全ての電源、制御信号及びビデオデータ信号はシリコン基板１の一辺に接続されたフレキシブル配線４より供給される。   These constituent elements 10 to 17 are integrally formed on the same silicon substrate 1. Reference numeral 4 denotes a flexible wiring shown in FIG. 1, which is connected to the PAD unit 14. All power, control signals and video data signals are supplied from a flexible wiring 4 connected to one side of the silicon substrate 1.

図３はシリコン基板１上に一体に形成された画素領域（表示領域）及び駆動回路の回路構成の一例を示す。画素３１はスイッチングトランジスタ等からなるスイッチ素子３２と保持容量３３と反射電極３４で構成されている。画素３１内のスイッチ素子３２はＮＭＯＳトランジスタで構成されている。   FIG. 3 shows an example of a circuit configuration of a pixel area (display area) and a driving circuit which are integrally formed on the silicon substrate 1. The pixel 31 includes a switch element 32 made of a switching transistor or the like, a storage capacitor 33 and a reflective electrode 34. The switch element 32 in the pixel 31 is composed of an NMOS transistor.

同一行の画素３１内のスイッチ素子３２のゲートはゲート線４３に接続されており、ゲート線４３には垂直走査回路（垂直シフトレジスタ）１３の各レジスタの出力が印加される。同一列の画素３１内のスイッチ素子３２のソース（ＮＭＯＳトランジスタの左側端子）は信号線４２に接続されている。このように複数の画素３１が行列状に配列され、表示領域が構成されている。   The gates of the switch elements 32 in the pixels 31 in the same row are connected to the gate line 43, and the output of each register of the vertical scanning circuit (vertical shift register) 13 is applied to the gate line 43. The source (the left terminal of the NMOS transistor) of the switch element 32 in the pixel 31 in the same column is connected to the signal line 42. In this way, a plurality of pixels 31 are arranged in a matrix to form a display area.

各画素３１のスイッチ素子３２のドレイン（ＮＭＯＳトランジスタの右側端子）は保持容量３３と反射電極３４とに接続され、保持容量３３のもう一端は全画素共通のＶｃｏｍ電位に接続されている。信号線４２は転送スイッチ２３を介してビデオ線４１に接続されている。各ビデオ線４１には夫々入力されたデジタルビデオ信号からアナログビデオ信号に変換する複数のＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）が接続されている。   The drain of the switching element 32 of each pixel 31 (the right terminal of the NMOS transistor) is connected to the storage capacitor 33 and the reflective electrode 34, and the other end of the storage capacitor 33 is connected to the Vcom potential common to all the pixels. The signal line 42 is connected to the video line 41 via the transfer switch 23. Each video line 41 is connected to a plurality of DAC circuits 22 (DAC1 to DAC4) for converting an input digital video signal into an analog video signal.

ＤＡＣ回路２２は後述するデータ制御回路２１と共にデータクロック信号ＤＣＫに基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。デジタルアナログ変換回路部からの出力信号は信号線４２を介して画素３１に供給される。   The DAC circuit 22 and a data control circuit 21 described later constitute a digital-analog conversion circuit unit that converts a digital video signal into an analog video signal based on the data clock signal DCK and outputs the analog video signal. An output signal from the digital-analog conversion circuit unit is supplied to the pixel 31 via the signal line 42.

また、図中のＨＣＫ、ＨＳＴは外部駆動回路基板６から伝送される水平走査クロック信号及び水平走査スタート信号である。以下、ＨＣＫは第２のクロック信号という。第２のクロック信号ＨＣＫはタイミング制御回路２０や水平走査回路１１に入力され、水平走査スタート信号ＨＳＴは水平走査回路１１に入力される。   Further, HCK and HST in the figure are a horizontal scanning clock signal and a horizontal scanning start signal transmitted from the external drive circuit board 6. Hereinafter, HCK is referred to as a second clock signal. The second clock signal HCK is input to the timing control circuit 20 and the horizontal scanning circuit 11, and the horizontal scanning start signal HST is input to the horizontal scanning circuit 11.

水平走査回路１１はシフトレジスタ回路（カウンタ回路）１１ａ及び各レジスタの出力に接続されたＡＮＤ回路１１ｂにより構成されている。カウンタ回路１１ａは第２のクロック信号ＨＣＫに同期して第１の出力信号であるＨＳＲを出力する。ＡＮＤ回路１１ｂはタイミング制御回路２０からの信号（ＨＣＴＮ、ＨＣＮＴＢ）と第１の出力信号のＨＳＲとの論理積をとって第２の出力信号を生成する論理回路である。この論理回路は生成した第２の出力信号ＨＯＵＴを上述の転送回路部に出力する。ＡＮＤ回路（論理回路）１１ｂはＤＡＣ回路２２のチャンネル数に対応して複数配置されている。   The horizontal scanning circuit 11 includes a shift register circuit (counter circuit) 11a and an AND circuit 11b connected to the output of each register. The counter circuit 11a outputs the first output signal HSR in synchronization with the second clock signal HCK. The AND circuit 11b is a logic circuit that generates a second output signal by ANDing the signals (HCTN, HCNTB) from the timing control circuit 20 and the HSR of the first output signal. This logic circuit outputs the generated second output signal HOUT to the transfer circuit unit described above. A plurality of AND circuits (logic circuits) 11 b are arranged corresponding to the number of channels of the DAC circuit 22.

ＨＣＫは水平走査回路１１の動作基準となるクロック信号であり、ＨＣＫに同期して水シフトレジスタ１１ａから第１の出力信号ＨＳＲ１〜ＨＳＲ４が順次出力される（図５参照）。ＨＳＴは水平走査回路１１のスタート信号であり、ＨＳＴにより水平方向の走査を開始する（図５参照）。   HCK is a clock signal serving as an operation reference of the horizontal scanning circuit 11, and the first output signals HSR1 to HSR4 are sequentially output from the water shift register 11a in synchronization with HCK (see FIG. 5). HST is a start signal for the horizontal scanning circuit 11, and starts horizontal scanning by HST (see FIG. 5).

水平走査回路１１の出力はスイッチ（ＳＷ）制御線１２を介して転送回路部の各転送スイッチ２３のゲートに接続されている。水平走査回路１１からＳＷ制御線１２に出力される制御信号（サンプリング信号）は４画素分の信号線４２に接続された４つの転送スイッチ２３を同時にＯＮ／ＯＦＦ可能である。転送スイッチ２３は各ＤＡＣ回路２２からのアナログビデオデータを信号線４２を介して画素３１に転送する転送回路部を構成する。転送回路部は水平走査回路１１からの信号によって動作が制御される。   The output of the horizontal scanning circuit 11 is connected to the gate of each transfer switch 23 in the transfer circuit section via a switch (SW) control line 12. A control signal (sampling signal) output from the horizontal scanning circuit 11 to the SW control line 12 can simultaneously turn on / off the four transfer switches 23 connected to the signal lines 42 for four pixels. The transfer switch 23 constitutes a transfer circuit unit that transfers analog video data from each DAC circuit 22 to the pixel 31 via the signal line 42. The operation of the transfer circuit unit is controlled by a signal from the horizontal scanning circuit 11.

ＶＣＫ、ＶＳＴは外部駆動回路基板６から伝送される垂直走査クロック信号及び垂直走査スタート信号であり、垂直走査回路１３に入力される。垂直走査回路１３の出力は各画素３１のスイッチング素子（ＮＭＯＳトランジスタ）のゲートに接続されている。垂直走査クロック信号ＶＣＫは図面には示していないが、垂直走査回路１３の動作基準となるクロック信号である。垂直走査回路１３は垂直走査信号ＶＣＫに同期して順次表示領域の行を選択する。垂直走査スタート信号ＶＳＴは垂直走査回路１３の垂直走査のスタート信号である。   VCK and VST are a vertical scanning clock signal and a vertical scanning start signal transmitted from the external drive circuit board 6 and are input to the vertical scanning circuit 13. The output of the vertical scanning circuit 13 is connected to the gate of the switching element (NMOS transistor) of each pixel 31. Although not shown in the drawing, the vertical scanning clock signal VCK is a clock signal serving as an operation reference for the vertical scanning circuit 13. The vertical scanning circuit 13 sequentially selects rows in the display area in synchronization with the vertical scanning signal VCK. The vertical scanning start signal VST is a vertical scanning start signal for the vertical scanning circuit 13.

ＤＡＴＡは外部駆動回路基板６から伝送されるシリアルデータのｎビット（ｎは２以上の整数）のデジタルビデオ信号であり、データ制御回路２１に入力される。ＤＡＴＡは便宜上1本の配線で示しているが、デジタルビデオ信号のビット数に対応した、ｎ本のバス配線である。   DATA is a digital video signal of n bits (n is an integer of 2 or more) of serial data transmitted from the external drive circuit board 6 and is input to the data control circuit 21. DATA is shown as one line for convenience, but is n bus lines corresponding to the number of bits of the digital video signal.

ＤＣＫ、ＤＬＴは外部駆動回路基板６（制御ＩＣ７）から伝送されるデータクロック信号及びデータラッチ信号であり、データ制御回路２１に入力される。ＤＣＫはタイミング制御回路２０にも出力される。以下、データクロック信号ＤＣＫは第１のクロック信号という。   DCK and DLT are a data clock signal and a data latch signal transmitted from the external drive circuit board 6 (control IC 7), and are input to the data control circuit 21. DCK is also output to the timing control circuit 20. Hereinafter, the data clock signal DCK is referred to as a first clock signal.

データ制御回路２１は外部駆動回路基板６（ドライバＩＣ８）からのシリアルデータのデジタルビデオ信号ＤＡＴＡをパラレルデータに変換し、その出力は各ＤＡＣ回路２２（ＤＡＣ１〜ＤＡＣ４）に入力される。本発明ではＤＡＣ回路の数をチャンネル数（ｃｈ）と呼ぶ。便宜上、ＤＡＣ回路を４ｃｈとしているが、本発明はこれに限定されるものではない。上述のようにデータ制御回路２１とＤＡＣ回路２２は第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部を構成する。   The data control circuit 21 converts the digital video signal DATA of serial data from the external drive circuit board 6 (driver IC 8) into parallel data, and the output is input to each DAC circuit 22 (DAC1 to DAC4). In the present invention, the number of DAC circuits is called the number of channels (ch). For convenience, the DAC circuit has four channels, but the present invention is not limited to this. As described above, the data control circuit 21 and the DAC circuit 22 constitute a digital-analog conversion circuit unit that converts a digital video signal into an analog video signal based on the first clock signal and outputs the analog video signal.

第１のクロック信号ＤＣＫはデータ書込み時の基準となるクロック信号であり、データ制御回路２１はＤＣＫに同期して各チャネル毎にＤＡＴＡをパラレル信号に変換する。データラッチ信号ＤＬＴはパラレル信号をラッチするのに用いられ、データ制御回路２１はＤＬＴに同期して変換されたパラレル信号をラッチする。   The first clock signal DCK is a clock signal serving as a reference at the time of data writing, and the data control circuit 21 converts DATA into a parallel signal for each channel in synchronization with the DCK. The data latch signal DLT is used to latch the parallel signal, and the data control circuit 21 latches the parallel signal converted in synchronization with the DLT.

タイミング制御回路２０には、第１のクロック信号であるＤＣＫ及び第２のクロック信号であるＨＣＫが入力される。タイミング制御回路２０は第２のクロック信号の立ち上がりを第１のクロック信号分遅延させたサンプリング制御信号ＨＣＮＴを生成し、水平走査回路１１に出力する。   The timing control circuit 20 receives DCK as a first clock signal and HCK as a second clock signal. The timing control circuit 20 generates a sampling control signal HCNT obtained by delaying the rising edge of the second clock signal by the first clock signal, and outputs the sampling control signal HCNT to the horizontal scanning circuit 11.

サンプリング制御信号ＨＣＮＴＢはサンプリング制御信号ＨＣＮＴの反転信号である。上述した制御信号（ＤＡＴＡ，ＤＣＫ，ＤＬＴ，ＨＣＫ，ＨＳＴ，ＶＣＫ，ＶＳＴ）を受信する各端子は図２中のＰＡＤ部１４内に設けられている。   The sampling control signal HCNTB is an inverted signal of the sampling control signal HCNT. Each terminal for receiving the control signals (DATA, DCK, DLT, HCK, HST, VCK, VST) described above is provided in the PAD section 14 in FIG.

次に、図４、図５を参照して本実施形態の動作を説明する。なお、垂直走査回路１３の構成に関しては公知技術が適用され、本発明の特徴部分とは直接関係しないため、詳細な説明は省略する。   Next, the operation of this embodiment will be described with reference to FIGS. A known technique is applied to the configuration of the vertical scanning circuit 13 and is not directly related to the characteristic part of the present invention.

図４はデジタルビデオ信号ＤＡＴＡ、データラッチ信号ＤＬＴ、第１のクロック信号であるＤＣＫ、第２のクロック信号であるＨＣＫ及びサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢの各信号の一例を示す。   FIG. 4 shows an example of each signal of the digital video signal DATA, the data latch signal DLT, the first clock signal DCK, the second clock signal HCK, and the sampling control signals HCNT and HCNTB.

タイミング制御回路２０から出力されるサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは外部駆動基板６より入力される第２のクロック信号ＨＣＫを、第１のクロック信号ＤＣＫに同期して遅延させ、その信号を２分周した信号である。つまり、タイミング制御回路２０は第２のクロック信号の立ち上がりを第１のクロック信号分遅延させた信号ＨＣＮＴ、ＨＣＮＴＢを生成する。   The sampling control signals HCNT and HCNTB output from the timing control circuit 20 delay the second clock signal HCK input from the external drive substrate 6 in synchronization with the first clock signal DCK, and divide the signal by two. Signal. That is, the timing control circuit 20 generates signals HCNT and HCNTB obtained by delaying the rising edge of the second clock signal by the first clock signal.

また、デジタルアナログ変換回路部においてデータ制御回路２１はデジタルビデオ信号ＤＡＴＡの、４ｃｈ分のシリアル信号を第１のクロック信号ＤＣＫに同期して、各ｃｈ（ＤＡＣ１〜ＤＡＣ４）毎にパラレル信号に変換する。   In the digital-analog conversion circuit unit, the data control circuit 21 converts the serial signals for 4 channels of the digital video signal DATA into parallel signals for each channel (DAC1 to DAC4) in synchronization with the first clock signal DCK. .

更に、デジタルアナログ変換回路部においてパラレル信号に変換されたデジタルビデオ信号はデータラッチ信号ＤＬＴに同期してラッチされる。そして、各ＤＡＣ２２はｃｈ毎にラッチされたデジタルビデオ信号をアナログビデオ信号に変換し、各ビデオ線４１にそれぞれ出力する。   Further, the digital video signal converted into the parallel signal in the digital-analog conversion circuit unit is latched in synchronization with the data latch signal DLT. Each DAC 22 converts the digital video signal latched for each channel into an analog video signal and outputs the analog video signal to each video line 41.

図５は水平走査回路１１の動作を説明するタイミングチャートの一例を示す。シフトレジスタ１１ａは水平走査スタート信号ＨＳＴが入力されると、第２のクロック信号ＨＣＫに同期して第１の出力信号（ＨＳＲ１〜ＨＳＲ４）を後段の論理回路のＡＮＤ回路１１ｂに出力する。（ＨＳＲ１〜ＨＳＲ４はシフトレジスタ信号である）。   FIG. 5 shows an example of a timing chart for explaining the operation of the horizontal scanning circuit 11. When the horizontal scan start signal HST is input, the shift register 11a outputs the first output signals (HSR1 to HSR4) to the AND circuit 11b of the subsequent logic circuit in synchronization with the second clock signal HCK. (HSR1 to HSR4 are shift register signals).

その際、タイミング制御回路２０は第２のクロック信号ＨＣＫの立ち上がりを第１のクロック信号ＤＣＫ分遅延させたサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢを生成し、水平走査回路１１に出力する。水平走査回路１１はサンプリング制御信号ＨＣＴＮ、ＨＣＴＮＢと上述の第１の出力信号（ＨＳＲ１〜ＨＳＲ４）との論理積をとって第２の出力信号（ＨＯＵＴ１、ＨＯＵＴ３）を出力する。   At that time, the timing control circuit 20 generates sampling control signals HCTN and HCTNB obtained by delaying the rising edge of the second clock signal HCK by the first clock signal DCK and outputs the sampling control signals HCTN and HCTNB to the horizontal scanning circuit 11. The horizontal scanning circuit 11 outputs a second output signal (HOUT1, HOUT3) by taking a logical product of the sampling control signals HCTN, HCTNB and the first output signals (HSR1 to HSR4).

奇数番目のサンプリング信号（ＨＯＵＴ１、ＨＯＵＴ３）は、シフトレジスタ１１ａの奇数番目の出力信号（ＨＳＲ１、ＨＳＲ３）とサンプリング制御信号ＨＣＮＴとの論理積である。即ち、ＡＮＤ回路（論理回路）１１ｂにより第１の出力信号（ＨＳＲ１、ＨＳＲ３）とサンプリング制御信号ＨＣＮＴとの論理積をとって第２の出力信号ＨＯＵＴ１、ＨＯＵＴ３を生成する。   The odd-numbered sampling signals (HOUT1, HOUT3) are logical products of the odd-numbered output signals (HSR1, HSR3) of the shift register 11a and the sampling control signal HCNT. That is, the AND circuit (logic circuit) 11b takes the logical product of the first output signals (HSR1, HSR3) and the sampling control signal HCNT to generate the second output signals HOUT1, HOUT3.

偶数番目のサンプリング信号（ＨＯＵＴ２、ＨＯＵＴ４）は、シフトレジスタ１１ａの偶数番目の出力信号（ＨＳＲ２、ＨＳＲ４）とサンプリング制御信号ＨＣＮＴＢとの論理積である。即ち、ＡＮＤ回路（論理回路）１１ｂにより第１の出力信号ＨＳＲ２、ＨＳＲ４とサンプリング制御信号ＨＣＮＴＢとの論理積をとって第２の出力信号ＨＯＵＴ２、ＨＯＵＴ４を生成する。   The even-numbered sampling signals (HOUT2, HOUT4) are the logical product of the even-numbered output signals (HSR2, HSR4) of the shift register 11a and the sampling control signal HCNTB. That is, the AND circuit (logic circuit) 11b generates the second output signals HOUT2 and HOUT4 by taking the logical product of the first output signals HSR2 and HSR4 and the sampling control signal HCNTB.

第２の出力信号ＨＯＵＴ１〜ＨＯＵＴ４がハイレベルの時に所望の転送スイッチ２３がＯＮ状態になり、信号線４２を介してアナログビデオ信号が表示領域の画素３１に書き込まれる。従って、第２の出力信号ＨＯＵＴ１〜ＨＯＵＴ４がハイレベルの期間が書込み時間となる。   When the second output signals HOUT1 to HOUT4 are at a high level, the desired transfer switch 23 is turned on, and an analog video signal is written to the pixel 31 in the display area via the signal line 42. Accordingly, a period during which the second output signals HOUT1 to HOUT4 are at a high level is a writing time.

図５から明らかなように信号ＨＯＵＴ１〜ＨＯＵＴ４は、全ての信号がローレベルとなる期間を有している。即ち、ＨＯＵＴ（ｎ）（ｎ＝２、３，４）がハイレベルに移行する時はＨＯＵＴ（ｎ−１）が確実にローレベルになっている。本発明ではこのローレベル期間を重なり防止期間と定義する。   As is apparent from FIG. 5, the signals HOUT1 to HOUT4 have a period in which all signals are at a low level. That is, when HOUT (n) (n = 2, 3, 4) shifts to a high level, HOUT (n−1) is surely at a low level. In the present invention, this low level period is defined as an overlap prevention period.

重なり防止期間は、サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢの第２のクロック信号ＨＣＫに対する遅延時間Ｔｄにより制御される。遅延時間Ｔｄを、信号ＨＯＵＴ１〜ＨＯＵＴ４が配線抵抗や寄生容量によって生じる波形のなまりの長さよりも大きな時間に設定する。そうすることで、各サンプリング信号がオーバーラップすることがなくなり、ゴーストや縦筋の発生を抑えることができる。   The overlap prevention period is controlled by the delay time Td of the sampling control signals HCNT and HCNTB with respect to the second clock signal HCK. The delay time Td is set to a time longer than the length of the rounded waveform of the signals HOUT1 to HOUT4 caused by the wiring resistance and parasitic capacitance. By doing so, the sampling signals do not overlap, and the occurrence of ghosts and vertical stripes can be suppressed.

本実施形態では、アクティブマトリクス基板上のタイミング制御回路２０にて第２のクロック信号の立ち上がりを第１のクロック信号ＤＣＫを用いてロジック的に第１のクロック信号分遅延させて遅延時間Ｔｄを制御する。そのため、複数のインバータ等の遅延時間により重なり防止期間を制御する場合に比べ、製造時の素子特性のばらつき、動作条件等の影響を低減できる。   In the present embodiment, the timing control circuit 20 on the active matrix substrate uses the first clock signal DCK to logically delay the rise of the second clock signal to control the delay time Td. To do. Therefore, compared with the case where the overlap prevention period is controlled by the delay times of a plurality of inverters, it is possible to reduce the influence of variations in element characteristics, operating conditions, and the like during manufacturing.

書込み時間は重なり防止期間だけ削られるため、書込み時間の変動も低減することができる。よって、書込み時間の変動に合わせてＤＡＣ回路２２の書込み能力を過剰に設計する必要が無くなる。ＤＡＣ回路２２の規模を小さくすることで消費電力を低減でき、チップサイズを縮小することができる。   Since the writing time is cut only during the overlap prevention period, fluctuations in the writing time can also be reduced. Therefore, it is not necessary to excessively design the writing capability of the DAC circuit 22 in accordance with the variation of the writing time. By reducing the scale of the DAC circuit 22, power consumption can be reduced and the chip size can be reduced.

また、入力信号に特別な制御信号を用いることが無く、パネル動作に必要な信号のみでサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢを生成している。よって、外部回路で制御信号を生成する回路が不要となる。更に、フレキシブル配線数、基板上の端子数も増やす必要がなく、コストの観点からも有利である。   Further, the sampling control signals HCNT and HCNTB are generated only by signals necessary for the panel operation without using a special control signal as an input signal. Therefore, a circuit for generating a control signal with an external circuit becomes unnecessary. Furthermore, it is not necessary to increase the number of flexible wires and the number of terminals on the substrate, which is advantageous from the viewpoint of cost.

ここで、本実施形態では、各制御信号（データラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴ）は外部駆動回路基板６より入力される。その際、タイミング制御回路２０にて第１のクロック信号ＤＣＫをもとにデータラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴのうち少なくとも１つを生成可能である。   In this embodiment, each control signal (data latch signal DLT, second clock signal HCK, horizontal scanning start signal HST, vertical scanning clock signal VCK, vertical scanning start signal VST) is input from the external drive circuit board 6. Is done. At this time, the timing control circuit 20 uses the data latch signal DLT, the second clock signal HCK, the horizontal scanning start signal HST, the vertical scanning clock signal VCK, and the vertical scanning start signal VST based on the first clock signal DCK. At least one can be generated.

図６はその場合のブロック図を示す。図６では図１〜図３と同一部分には同一符号を付している。シリコン基板１は同様に単結晶半導体基板である。表示領域１０は複数の画素が行列状に配列されている。   FIG. 6 shows a block diagram in that case. In FIG. 6, the same parts as those in FIGS. Similarly, the silicon substrate 1 is a single crystal semiconductor substrate. In the display area 10, a plurality of pixels are arranged in a matrix.

図中ＤＡ１〜ＤＡ４は外部駆動回路基板６から伝送されるシリアルデータのデジタルビデオ信号である。ＤＣＫは外部駆動回路基板６から伝送される第１のクロック信号である。これらデジタルビデオ信号及びデータクロック信号を受信する各端子は図２中のＰＡＤ部１４内に設けられている。   In the figure, DA1 to DA4 are serial data digital video signals transmitted from the external drive circuit board 6. DCK is a first clock signal transmitted from the external drive circuit board 6. Each terminal for receiving the digital video signal and the data clock signal is provided in the PAD section 14 in FIG.

タイミング制御回路２０には外部駆動回路基板６からフレキシブル配線４を介して第１のクロック信号ＤＣＫが入力される。タイミング制御回路２０は主としてカウンタ回路で構成され、第１のクロック信号ＤＣＫをカウンタ回路のクロック信号として入力する。タイミング制御回路２０はＤＣＫをもとに所望のタイミングでデータラッチ信号ＤＬＴ、第２のクロック信号ＨＣＫ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ及び垂直走査スタート信号ＶＳＴを生成する。   The timing control circuit 20 receives the first clock signal DCK from the external drive circuit board 6 through the flexible wiring 4. The timing control circuit 20 is mainly composed of a counter circuit, and inputs the first clock signal DCK as a clock signal for the counter circuit. The timing control circuit 20 generates a data latch signal DLT, a second clock signal HCK, a horizontal scanning start signal HST, a vertical scanning clock signal VCK, and a vertical scanning start signal VST at a desired timing based on DCK.

データ制御回路２１は主としてシフトレジスタ回路とラッチ回路で構成されている。データ制御回路２１にはシリアルデータのデジタルビデオ信号（ＤＡ１〜ＤＡ４）と、第１のクロック信号ＤＣＫと、データラッチ信号ＤＬＴとが入力される。データ制御回路２１に入力されるＤＣＫはタイミング制御回路２０を介さずに直接データ制御回路２１に入力しても構わない。   The data control circuit 21 is mainly composed of a shift register circuit and a latch circuit. The data control circuit 21 receives a digital video signal (DA1 to DA4) of serial data, a first clock signal DCK, and a data latch signal DLT. The DCK input to the data control circuit 21 may be input directly to the data control circuit 21 without going through the timing control circuit 20.

データ制御回路２１はシリアルデータをパラレルデータに変換し、その出力をＤＡＣ部２２に入力する。データ転送速度を考慮するとデータ制御回路２１とタイミング制御回路２０は図２に示すＩ／Ｏ部１５内に設けることが望ましい。   The data control circuit 21 converts serial data into parallel data and inputs the output to the DAC unit 22. Considering the data transfer rate, it is desirable to provide the data control circuit 21 and the timing control circuit 20 in the I / O unit 15 shown in FIG.

水平走査回路１１にはタイミング制御回路２０にて生成された第２のクロック信号ＨＣＫと水平走査スタート信号ＨＳＴが入力される。水平走査回路１１の出力はスイッチ（ＳＷ）制御線１２を介して転送スイッチ１７群の各転送スイッチ２３のゲートに入力される。水平走査回路１１からＳＷ制御線１２に出力する制御信号は４画素分の信号線４２に接続された４つの転送スイッチ（転送回路部）２３を同時にＯＮ／ＯＦＦする。   The horizontal scanning circuit 11 receives the second clock signal HCK generated by the timing control circuit 20 and the horizontal scanning start signal HST. The output of the horizontal scanning circuit 11 is input to the gate of each transfer switch 23 of the transfer switch 17 group via the switch (SW) control line 12. The control signal output from the horizontal scanning circuit 11 to the SW control line 12 simultaneously turns on / off the four transfer switches (transfer circuit units) 23 connected to the signal lines 42 for four pixels.

垂直走査回路１３にはタイミング制御回路２０にて生成された垂直走査クロック信号ＶＣＫと垂直走査スタート信号ＶＳＴが入力される。垂直走査回路１３の出力は各画素３１のスイッチング素子（ＮＭＯＳトランジスタ）のゲートに接続されている。   The vertical scanning circuit 13 receives the vertical scanning clock signal VCK and the vertical scanning start signal VST generated by the timing control circuit 20. The output of the vertical scanning circuit 13 is connected to the gate of the switching element (NMOS transistor) of each pixel 31.

ビデオ信号ＤＡ１〜ＤＡ４はシリアルデータであるため、第１のクロック信号ＤＣＫに同期して８ビットのデータ（ＤＡＣ１〜ＤＡＣ４データ）毎にパラレルデータに変換される。その後、各パラレルデータはデータ制御回路２１にてデータラッチ信号ＤＬＴに同期してラッチされる。   Since the video signals DA1 to DA4 are serial data, they are converted into parallel data for each 8-bit data (DAC1 to DAC4 data) in synchronization with the first clock signal DCK. Thereafter, each parallel data is latched by the data control circuit 21 in synchronization with the data latch signal DLT.

データ制御回路２１にてパラレルデータに変換及びラッチされた８ビットのデジタルビデオ信号は対応する４つのＤＡＣ回路２２にそれぞれ並列に出力され、各ＤＡＣ回路２２にてアナログビデオ信号に変換される。この変換されたアナログビデオ信号は各ビデオ線４１にそれぞれ出力される。   The 8-bit digital video signals converted and latched into parallel data by the data control circuit 21 are output in parallel to the corresponding four DAC circuits 22 and converted into analog video signals by the respective DAC circuits 22. The converted analog video signal is output to each video line 41.

一方、これと並行して水平走査回路１１には第２のクロック信号ＨＣＫが入力される。このＨＣＫは1ｃｈ分のシリアルデータ、即ち、データクロック信号ＤＣＫの８ビットが１周期に対応するクロック信号で構成されている。よって、４つのビデオ線４１の各アナログビデオ信号は第２のクロック信号ＨＣＫに基づく水平走査回路１１からの出力による各転送スイッチ２３のＯＮ時に対応する４つの信号線４２に同時に送られる。   On the other hand, the second clock signal HCK is input to the horizontal scanning circuit 11 in parallel with this. This HCK is composed of serial data for one channel, that is, a clock signal in which 8 bits of the data clock signal DCK correspond to one cycle. Therefore, the analog video signals of the four video lines 41 are simultaneously sent to the corresponding four signal lines 42 when the transfer switches 23 are turned on by the output from the horizontal scanning circuit 11 based on the second clock signal HCK.

これにより、画素部１０内では各アナログビデオ信号が、各信号線４２を介して対応する４つの画素３１に同時に書き込まれる。この後の動作は上述の画素部１０の回路動作と同じである。   As a result, each analog video signal is simultaneously written in the corresponding four pixels 31 via each signal line 42 in the pixel unit 10. The subsequent operation is the same as the circuit operation of the pixel unit 10 described above.

なお、サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは図４のタイミングに限定されるものではなく、第２のクロック信号ＨＣＫの立ち上りタイミングに対し、早いタイミングとなっても構わない。   Note that the sampling control signals HCNT and HCNTB are not limited to the timing of FIG. 4 and may be earlier than the rising timing of the second clock signal HCK.

（実施形態２）
次に、図７〜図９を参照して本発明に係る液晶表示装置の実施形態２を説明する。実施形態１の構成では、ビデオ線４１が有効画素領域の水平方向全てに配置されているため、これに付随する寄生容量が大きく、ＤＡＣ回路２２の消費電力が大きくなってしまう。実施形態２はこの点を解消した液晶表示装置である。 (Embodiment 2)
Next, a liquid crystal display device according to a second embodiment of the present invention will be described with reference to FIGS. In the configuration of the first embodiment, since the video lines 41 are arranged in all the horizontal directions of the effective pixel area, the accompanying parasitic capacitance is large, and the power consumption of the DAC circuit 22 is increased. The second embodiment is a liquid crystal display device that eliminates this point.

図７は本実施形態に係る液晶表示装置においてシリコン基板上の画素領域及び駆動回路構成を示す図である。図７では図３と同一部分には同一符号を付している。実施形態１との違いは、４本のＳＷ制御線１２とＤＡＣ回路２２が有効画素領域の水平方向に配置され、水平走査回路１１は実施形態１に示すＤＡＣ回路の位置にある点である。   FIG. 7 is a diagram showing a pixel region on the silicon substrate and a drive circuit configuration in the liquid crystal display device according to the present embodiment. In FIG. 7, the same parts as those in FIG. The difference from the first embodiment is that the four SW control lines 12 and the DAC circuit 22 are arranged in the horizontal direction of the effective pixel region, and the horizontal scanning circuit 11 is located at the position of the DAC circuit shown in the first embodiment.

言い換えると、ＤＡＣ回路の配置場所と水平走査回路の配置場所とを入れ替えた構成となっている。この構成により、ビデオ線４１はＤＡＣ回路２２と転送スイッチ２３との間にのみ配置され、ビデオ線の寄生容量を低減できる。表示領域１１は第１の実施形態と同様に複数の画素が行列状に配列されている。その他の構成は実施形態１と同様であるので詳しい説明は省略する。   In other words, the arrangement of the DAC circuit and the horizontal scanning circuit are interchanged. With this configuration, the video line 41 is disposed only between the DAC circuit 22 and the transfer switch 23, and the parasitic capacitance of the video line can be reduced. In the display area 11, a plurality of pixels are arranged in a matrix as in the first embodiment. Since other configurations are the same as those of the first embodiment, detailed description thereof is omitted.

ここで、図７に示す水平走査回路１１の構成は実施形態１の構成でも構わないが、シフトレジスタの各レジスタの出力に対して１つのＡＮＤ回路１１ｂが必要となっており、水平走査回路１１の回路規模が大きくなってしまう。よって、本実施形態では図８に示す水平走査回路の構成としている。   Here, the configuration of the horizontal scanning circuit 11 shown in FIG. 7 may be the configuration of the first embodiment, but one AND circuit 11b is required for the output of each register of the shift register. The circuit scale becomes large. Therefore, in this embodiment, the horizontal scanning circuit shown in FIG. 8 is configured.

図８に示すように水平走査回路１１はＡＮＤ回路１１ｂ、カウンタ回路１１ｃ及びデコーダ回路１１ｄより構成されている。カウンタ回路１１ｃには第２のクロック信号ＨＣＫと水平走査スタート信号ＨＳＴが入力される。   As shown in FIG. 8, the horizontal scanning circuit 11 includes an AND circuit 11b, a counter circuit 11c, and a decoder circuit 11d. The second clock signal HCK and the horizontal scanning start signal HST are input to the counter circuit 11c.

カウンタ回路１１ｃの最下位ビット出力（ＨＣ１、ＨＣ１Ｂ）はＡＮＤ回路１１ｂを介してデコーダ回路１１ｄに入力され、カウンタ回路１１ｃの最下位ビット出力以外（ＨＣ２、ＨＣ２Ｂ、ＨＣ３、ＨＣ３Ｂ）は直接デコーダ回路１１ｄに入力される。ＨＣ１信号が入力されるＡＮＤ回路にはサンプリング制御信号ＨＣＮＴが入力され、ＨＣ１Ｂ信号が入力されるＡＮＤ回路にはサンプリング制御信号ＨＣＮＴＢが入力される。デコーダ回路１１ｄの出力信号（ＨＯＵＴ１〜ＨＯＵＴ４）は、図６に示すようにそれぞれ所望の転送スイッチ２３のゲートに入力される。   The least significant bit output (HC1, HC1B) of the counter circuit 11c is input to the decoder circuit 11d via the AND circuit 11b, and the other than the least significant bit output (HC2, HC2B, HC3, HC3B) of the counter circuit 11c is directly the decoder circuit 11d. Is input. The sampling control signal HCNT is input to the AND circuit to which the HC1 signal is input, and the sampling control signal HCNTB is input to the AND circuit to which the HC1B signal is input. Output signals (HOUT1 to HOUT4) of the decoder circuit 11d are input to the gates of desired transfer switches 23 as shown in FIG.

図９は本実施形態のデジタルビデオ信号ＤＡＴＡ、データラッチ信号ＤＬＴ、第１のクロック信号ＤＣＫ、第２のクロック信号ＨＣＫ及びサンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢのタイミングの一例を示す。本実施形態では、ＤＡＣ回路２２の各ｃｈ（ＤＡＣ１〜ＤＡＣ４）に接続される信号線が実施形態１と異なるため、デジタルビデオ信号ＤＡＴＡの入れ替えを行っている。その他の信号は実施形態１の図４と同様であるため詳しい説明は省略する。   FIG. 9 shows an example of the timing of the digital video signal DATA, the data latch signal DLT, the first clock signal DCK, the second clock signal HCK, and the sampling control signals HCNT and HCNTB of this embodiment. In the present embodiment, since the signal lines connected to the respective channels (DAC1 to DAC4) of the DAC circuit 22 are different from those in the first embodiment, the digital video signal DATA is replaced. Since other signals are the same as those in FIG. 4 of the first embodiment, detailed description thereof is omitted.

次に、本実施形態の動作を図７〜図９を用いて説明する。カウンタ回路１１ｃは第２のクロック信号ＨＣＫをクロック信号とし、水平走査スタート信号ＨＳＴをリセット信号として動作する。   Next, the operation of this embodiment will be described with reference to FIGS. The counter circuit 11c operates using the second clock signal HCK as a clock signal and the horizontal scanning start signal HST as a reset signal.

タイミング制御回路２０は実施形態１と同様に第１のクロック信号ＤＣＫと第２のクロック信号ＨＣＫからサンプリング制御信号ＨＣＮＴとＨＣＮＴＢを生成し（図５参照）、水平走査回路１１に出力する。サンプリング制御信号ＨＣＮＴ、ＨＣＮＴＢは、実施形態１同様に第２のクロック信号ＨＣＫの立ち上がりを、第１のクロック信号分遅延させた信号である。   As in the first embodiment, the timing control circuit 20 generates sampling control signals HCNT and HCNTB from the first clock signal DCK and the second clock signal HCK (see FIG. 5), and outputs them to the horizontal scanning circuit 11. The sampling control signals HCNT and HCNTB are signals obtained by delaying the rising edge of the second clock signal HCK by the first clock signal as in the first embodiment.

各ＡＮＤ回路１１ｂにてＨＣ１とサンプリング制御信号ＨＣＮＴの論理積、ＨＣ１Ｂとサンプリング制御信号ＨＣＮＴＢの論理積を求め、最下位ビット（ＨＣ１、ＨＣ１Ｂ）のパルス幅が遅延時間Ｔｄ短くなった信号をデコーダ回路１１ｄに出力する。   Each AND circuit 11b obtains the logical product of HC1 and the sampling control signal HCNT and the logical product of HC1B and the sampling control signal HCNTB, and the decoder circuit generates a signal in which the pulse width of the least significant bit (HC1, HC1B) is shortened by the delay time Td. To 11d.

これにより、デコーダ回路１１ｄの出力信号（ＨＯＵＴ１〜ＨＯＵＴ４）のパルス幅は、最下位ビットのパルス幅で決まるため、ＨＯＵＴ１〜ＨＯＵＴ４は図５に示すタイミングと同様となる。従って、実施形態１と同様の効果が得られ、消費電力の低減、回路規模の低減も実現できる。   Accordingly, the pulse width of the output signals (HOUT1 to HOUT4) of the decoder circuit 11d is determined by the pulse width of the least significant bit, so that HOUT1 to HOUT4 are the same as the timing shown in FIG. Therefore, the same effects as those of the first embodiment can be obtained, and power consumption and circuit scale can be reduced.

（実施形態３）
次に、本発明に係るアクティブマトリックス基板を用いた反射型液晶表示装置を使用した液晶プロジェクターシステムについて説明する。図１０は本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。 (Embodiment 3)
Next, a liquid crystal projector system using a reflective liquid crystal display device using an active matrix substrate according to the present invention will be described. FIG. 10 is a diagram showing an embodiment of a liquid crystal projector system according to the present invention.

図中１１０１はランプ、１１０２はリフレクター、１１０３はロッドインテグレーター、１１０４はコリメーターレンズ、１１０５は偏光変換系、１１０６はリレーレンズ、１１０７はダイクロイックミラーである。１１０８は偏光ビームスプリッター、１１０９はクロスプリズム、１１１０は本発明のアクティブマトリックス基板を用いた反射型液晶パネル、１１１１は投影レンズ、１１１２は全反射ミラーである。   In the figure, 1101 is a lamp, 1102 is a reflector, 1103 is a rod integrator, 1104 is a collimator lens, 1105 is a polarization conversion system, 1106 is a relay lens, and 1107 is a dichroic mirror. Reference numeral 1108 denotes a polarization beam splitter, 1109 denotes a cross prism, 1110 denotes a reflective liquid crystal panel using the active matrix substrate of the present invention, 1111 denotes a projection lens, and 1112 denotes a total reflection mirror.

ランプ１１０１から出た光束はリフレクター１１０２で反射され、インテグレーター１１０３の入り口に集光する。このリフレクター１１０３は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。   The light beam emitted from the lamp 1101 is reflected by the reflector 1102 and condensed at the entrance of the integrator 1103. The reflector 1103 is an elliptical reflector, and its focal point exists at the light emitting part and the integrator entrance.

インテグレーター１１０３に入った光束はインテグレーター内部で０〜数回反射を繰り返し、インテグレーター出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法もあるが、ここでは省略する。２次光源からの光束はコリメーターレンズ１１０４を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター１１０５に入射する。   The light beam entering the integrator 1103 is reflected 0 to several times inside the integrator, and forms a secondary light source image at the integrator outlet. As a secondary light source forming method, there is a method using a fly eye, but it is omitted here. The light beam from the secondary light source is substantially collimated through the collimator lens 1104 and enters the polarization beam splitter 1105 of the polarization conversion system.

Ｐ波は偏光ビームスプリッター１１０５で反射され、λ／２板を通りＳ波となり、全てがＳ波となりリレーレンズ１１０６に入射する。光束はリレーレンズ１１０６によりパネルに集光される。パネルに集光される間に色分解ダイクロイックミラー１１０７、偏光板（不図示）、偏光ビームスプリッター１１０８、クロスプリズム１１０９等で色分解系が構成され、Ｓ波がそれぞれ３枚の液晶パネル１１１０に入射する。   The P wave is reflected by the polarization beam splitter 1105, passes through the λ / 2 plate and becomes an S wave, and all of the P wave becomes an S wave and enters the relay lens 1106. The light beam is condensed on the panel by the relay lens 1106. A color separation dichroic mirror 1107, a polarizing plate (not shown), a polarizing beam splitter 1108, a cross prism 1109, and the like constitute a color separation system while being focused on the panel, and S waves are incident on three liquid crystal panels 1110, respectively. To do.

液晶パネル１１１０では液晶シャッターが、映像に合わせて画素毎に電圧を制御する。液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調し、偏光ビームスプリッター１１０８でＰ波成分を透過させ、クロスプリズム１１０９で色合成した後投影レンズ１１１１から投影する形態が一般的である。このように本発明の液晶表示装置を用いて液晶プロジェクターシステムを構成する。   In the liquid crystal panel 1110, a liquid crystal shutter controls a voltage for each pixel in accordance with an image. In general, the S wave is modulated into elliptically polarized light (or linearly polarized light) by the action of the liquid crystal, the P wave component is transmitted through the polarizing beam splitter 1108, color-combined by the cross prism 1109, and then projected from the projection lens 1111. . In this way, a liquid crystal projector system is configured using the liquid crystal display device of the present invention.

本発明の実施形態１に係る反射型液晶表示装置を示す斜視図である。1 is a perspective view showing a reflective liquid crystal display device according to Embodiment 1 of the present invention. 実施形態１のシリコン基板に搭載される画素領域及び駆動回路の配置例を示す平面図である。3 is a plan view illustrating an arrangement example of pixel regions and driving circuits mounted on the silicon substrate of Embodiment 1. FIG. 実施形態１のシリコン基板に搭載される画素領域及び駆動回路の内部構成を示す回路図である。FIG. 3 is a circuit diagram illustrating an internal configuration of a pixel region and a driving circuit mounted on the silicon substrate according to the first embodiment. 実施形態１の各部の信号を示すタイミングチャートである。3 is a timing chart illustrating signals of respective units according to the first embodiment. 実施形態１の水平走査を説明するタイミングチャートである。3 is a timing chart illustrating horizontal scanning according to the first embodiment. 実施形態１のタイミング制御回路により各種制御信号を作成する場合のブロック図である。FIG. 3 is a block diagram when various control signals are created by the timing control circuit according to the first embodiment. 本発明の実施形態２に係る反射型液晶表示装置のシリコン基板上の画素領域及び駆動回路の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the pixel area | region on a silicon substrate and drive circuit of the reflection type liquid crystal display device concerning Embodiment 2 of this invention. 実施形態２の水平走査回路の構成例を示す回路図である。FIG. 6 is a circuit diagram illustrating a configuration example of a horizontal scanning circuit according to a second embodiment. 実施形態２の各部の信号を示すタイミングチャートである。6 is a timing chart showing signals at various parts in the second embodiment. 本発明に係る液晶プロジェクターシステムの一実施形態を示す図である。It is a figure which shows one Embodiment of the liquid-crystal projector system which concerns on this invention.

符号の説明Explanation of symbols

１ シリコン基板（液晶表示基板）
２ シール材
３ 透明電極（共通電極）
４ フレキシブル配線
５ 表示領域
６ 駆動基板（外部駆動回路基板）
７ 制御ＩＣ
８ ドライバＩＣ
１０ 画素部（表示領域）
１１ 水平走査回路
１１ａ シフトレジスタ
１１ｂ ＡＮＤ回路
１１ｃ カウンタ回路
１１ｄ デコーダ回路
１２ ＳＷ制御線
１３ 垂直走査回路
１４ ＰＡＤ部
１５ Ｉ／Ｏ部
１６ ＤＡＣ部
１７ 転送スイッチ群
２０ タイミング制御回路
２１ データ制御回路
２２ ＤＡＣ回路
２３ 転送スイッチ
３１ 画素
３２ スイッチ素子
３３ 保持容量
３４ 反射電極
４１ ビデオ線
４２ 信号線
４３ ゲート線 1 Silicon substrate (liquid crystal display substrate)
2 Sealing material 3 Transparent electrode (common electrode)
4 Flexible wiring 5 Display area 6 Drive board (external drive circuit board)
7 Control IC
8 Driver IC
10 Pixel area (display area)
11 Horizontal scanning circuit 11a Shift register 11b AND circuit 11c Counter circuit 11d Decoder circuit 12 SW control line 13 Vertical scanning circuit 14 PAD unit 15 I / O unit 16 DAC unit 17 Transfer switch group 20 Timing control circuit 21 Data control circuit 22 DAC circuit 23 Transfer Switch 31 Pixel 32 Switch Element 33 Retention Capacity 34 Reflective Electrode 41 Video Line 42 Signal Line 43 Gate Line

Claims (6)

複数の画素が行列状に配列された表示領域と、
第１のクロック信号に基づいてデジタルビデオ信号をアナログビデオ信号に変換して出力するデジタルアナログ変換回路部と、
前記アナログビデオ信号を信号線を介して前記画素に転送する転送回路部と、
第２のクロック信号に基づいて前記転送回路部を動作させる水平走査回路と、
前記水平走査回路から前記転送回路部に出力される信号を制御するタイミング制御回路と、を有する液晶表示装置であって、
前記タイミング制御回路は、前記第２のクロック信号の立ち上がりを前記第１のクロック信号分遅延させた信号を生成し、前記水平走査回路に出力することを特徴とする液晶表示装置。 A display area in which a plurality of pixels are arranged in a matrix;
A digital-analog conversion circuit unit that converts a digital video signal into an analog video signal based on the first clock signal and outputs the analog video signal;
A transfer circuit unit that transfers the analog video signal to the pixel via a signal line;
A horizontal scanning circuit for operating the transfer circuit unit based on a second clock signal;
A timing control circuit for controlling a signal output from the horizontal scanning circuit to the transfer circuit unit,
The liquid crystal display device, wherein the timing control circuit generates a signal obtained by delaying the rising edge of the second clock signal by the first clock signal and outputs the signal to the horizontal scanning circuit. 前記水平走査回路は、前記第２のクロック信号に同期して第１の出力信号を出力するカウンタ回路と、前記遅延させた信号と前記第１の出力信号との論理積をとって生成された第２の出力信号を前記転送回路部に出力する論理回路と、を有することを特徴とする請求項１に記載の液晶表示装置。 The horizontal scanning circuit is generated by taking a logical product of a counter circuit that outputs a first output signal in synchronization with the second clock signal, and the delayed signal and the first output signal. The liquid crystal display device according to claim 1, further comprising: a logic circuit that outputs a second output signal to the transfer circuit unit. 前記表示領域、前記デジタルアナログ変換回路部、前記転送回路部、前記水平走査回路、前記タイミング制御回路が同一の単結晶半導体基板に形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。 3. The display area, the digital-analog conversion circuit unit, the transfer circuit unit, the horizontal scanning circuit, and the timing control circuit are formed on the same single crystal semiconductor substrate. Liquid crystal display device. 前記単結晶半導体基板は、フレキシブル配線を介してクロック信号及びビデオデータを出力する制御ＩＣと、前記制御ＩＣからのビデオデータを出力するドライバＩＣとを有する外部駆動回路基板と接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。 The single crystal semiconductor substrate is connected to an external drive circuit substrate having a control IC that outputs a clock signal and video data and a driver IC that outputs video data from the control IC via a flexible wiring. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is a liquid crystal display device. 前記第１のクロック信号に基づいて、前記第２のクロック信号、データラッチ信号ＤＬＴ、水平走査スタート信号ＨＳＴ、垂直走査クロック信号ＶＣＫ、垂直走査スタート信号ＶＳＴのうち少なくとも１つを生成する回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。 A circuit that generates at least one of the second clock signal, the data latch signal DLT, the horizontal scanning start signal HST, the vertical scanning clock signal VCK, and the vertical scanning start signal VST based on the first clock signal; The liquid crystal display device according to claim 1, wherein the liquid crystal display device is a liquid crystal display device. 請求項１乃至５のいずれか１項に記載の液晶表示装置を有する液晶プロジェクターシステム。 A liquid crystal projector system comprising the liquid crystal display device according to claim 1.

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