JP3875460B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高耐圧用の半導体装置に係わり、特に横型構造のパワーMOSFETに関する。
【0002】
【従来の技術】
高耐圧用のパワーMOSFETは、オン抵抗を下げるために、電流経路の短い横型構造を採用し、さらにデバイス長を短くして最適化を図っている。
【0003】
図4は、従来の高耐圧用の横型パワーMOSFETの断面図を示している。
【0004】
図4に示すように、p型の半導体基板111にn型の埋め込み層112が形成され、この埋め込み層112上にn型のエピタキシャル層113がエピタキシャル成長により形成されている。このエピタキシャル層113の表面にp型のウェル層114が選択的に形成され、このウェル層114の表面に低濃度のn-型のドレイン領域115が選択的に形成されている。このドレイン領域115と離間して、ウェル層114の表面に高濃度のn+型のソース領域116が選択的に形成されている。ドレイン領域115とソース領域116との間の半導体基板111上、即ちチャネル117上には、半導体基板111と絶縁してゲート電極118が形成されている。
【0005】
また、ドレイン領域115内には、ドレイン領域115よりも高濃度のn+型のドレインコンタクト領域120が形成されている。このドレインコンタクト領域120とチャネル117との間の半導体基板111にはフィールド絶縁膜121が形成されている。また、ウェル層114の表面において、ソース領域116と隣接してソースコンタクト領域122が形成されている。
【0006】
また、ウェル層114と離間して、n型の分離拡散層123がウェル層114を囲んで形成され、この分離拡散層123は埋め込み層112の端部に達するように設けられている。分離拡散層123の表面には、この分離拡散層123よりも高濃度のn+型のドレインコンタクト領域124が形成されている。
【0007】
フィールド絶縁膜121及び各半導体領域が形成された半導体基板111上には、層間絶縁膜125が形成されている。この層間絶縁膜125は、ドレインコンタクト領域120、124の表面を露出するコンタクト孔126と、ソース領域116及びソースコンタクト領域122の表面を露出するコンタクト孔127とを有する。
【0008】
層間絶縁膜125上には、コンタクト孔126を介してドレインコンタクト領域120、124に接する第1、第2のドレイン電極128、129と、コンタクト孔127を介してソース領域116及びソースコンタクト領域122に接するソース電極130とが形成されている。第1のドレイン電極128はドレインコンタクト領域120を介してドレイン領域115に電気的に接続され、ソース電極130はソースコンタクト領域122を介してウェル層114にも電気的に接続されている。また、第2のドレイン電極129はドレインコンタクト領域124、分離拡散層123、及び埋め込み層112を介して他の第2のドレイン電極129と電気的に接続されている。
【0009】
さらに、分離拡散層123と離間してp型のウェル層131が形成され、このウェル層131と半導体基板111とを接続するp型の埋め込み層132が形成されている。また、ウェル層131上にこのウェル層131よりも高濃度のp+型のグランドコンタクト領域133が形成され、層間絶縁膜125内のコンタクト孔134を介してグランドコンタクト領域133に接するグランド電極135が形成されている。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来の高耐圧用の半導体装置、特にハイサイドスイッチとしての横型構造のパワーMOSFETは、縦型構造の高耐圧デバイスに比べてドレイン部のn+拡散層(ドレインコンタクト領域120)が浅いため、PNジャンクションが浅く、ソース−ドレイン間の容量が小さくなる。従って、ドレイン電極128を介してサージが印加されたとき、サージ電荷を十分にチャージすることができないため、サージ電流を緩和できない。また、電流のパスが基板111の界面に形成されているため、ドレインコンタクト領域120の湾曲面120’に電界が集中し易い。従って、縦型構造の高耐圧デバイスに比べて静電気による破壊耐量(ESD破壊耐量)が低い。
【0011】
そこで、従来、アクティブクランプ保護回路等の保護回路を高耐圧デバイスに設けることにより、ESD破壊耐量の向上を図っていた。しかし、保護回路が取り付けられない回路構成があることや、保護回路を設けられる場合も素子面積が大きくなるためチップ面積の増大を招くこと等により、ESD破壊耐量を向上させることが非常に困難であった。
【0012】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、破壊耐量を向上することが可能な半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【0014】
本発明の第1の半導体装置は、横型構造の半導体装置であって、第1導電型の半導体基板と、前記半導体基板に形成された第2導電型の埋め込み層と、前記埋め込み層上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成された第1導電型のウェル層と、前記ウェル層の表面に選択的に形成された第2導電型のドレイン領域と、前記ウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第2導電型のソース領域と、前記ドレイン領域内に前記ドレイン領域の下面よりも深く形成され、前記埋め込み層に接する第2導電型のディープ拡散層と、前記ディープ拡散層内の前記ディープ拡散層の表面に形成された第2導電型のドレインコンタクト領域と、前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、前記ドレインコンタクト領域上に形成され、前記ドレイン領域に電気的に接続する第1のドレイン電極と、前記ソース領域に電気的に接続するソース電極と、前記ウェル層と離間して前記ウェル層を囲んで形成され、前記埋め込み層に接する第2導電型の分離拡散層と、前記分離拡散層上に形成され、前記第1のドレイン電極と電気的に接続する第2のドレイン電極とを具備している。
【0015】
上記第1の半導体装置によれば、ドレイン部の基板表面から埋め込み層に達する深さまで高濃度の第2導電型ディープ拡散層が形成されている。このため、ソース−ドレイン間の容量を大きくできる。従って、ドレイン電極を介してサージが印加されたとき、この容量にてサージ電荷を十分にチャージできるため、サージ電圧を抑制できる。また、基板の界面の電流パスだけでなく、縦方向の電流パスを形成できるため電界集中を抑制できる。これらにより、ドレインコンタクト領域の湾曲面における電界集中が緩和でき、ESD破壊耐量を向上できる。
【0016】
本発明の第2の半導体装置は、横型構造の半導体装置であって、第1導電型の半導体基板と、前記半導体基板に形成された第2導電型の第1の埋め込み層と、前記第1の埋め込み層上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成された第1導電型の第1のウェル層と、前記第1のウェル層の表面に選択的に形成された第2導電型のドレイン領域と、前記第1のウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第2導電型のソース領域と、前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、前記ドレイン領域に電気的に接続する第1のドレイン電極と、前記ソース領域に電気的に接続するソース電極と、前記第1のウェル層と離間して前記第1のウェル層を囲んで形成され、前記第1の埋め込み層に接する第2導電型の分離拡散層と、前記分離拡散層上に形成され、前記第1のドレイン電極と電気的に接続する第2のドレイン電極と、前記分離拡散層と離間して形成された第1導電型の第2のウェル層と、前記第2のウェル層と前記半導体基板とを接続する第1導電型の第2の埋め込み層と、前記第2のウェル層上に形成されたグランド電極と、前記分離拡散層と前記第2のウェル層との間に、前記分離拡散層と接して形成され、前記分離拡散層より低濃度の第2導電型の拡散層とを具備している。
【0017】
前記拡散層は、前記第2のウェル層に接するまで延在していてもよい。
【0018】
前記拡散層と前記第2のウェル層との間の耐圧は、前記ドレイン領域と第1のウェル層との間の耐圧よりも低く設定されていることが望ましい。
【0019】
上記第2の半導体装置によれば、分離拡散層と第2のウェル層とに接して延在する第2導電型の拡散層が形成されている。さらに、この拡散層と第2のウェル層との間の耐圧は、デバイス内部のドレイン領域と第1のウェル層との間の耐圧よりも低くなるように設定している。このため、ドレイン電極を介してサージが印加されたとき、サージ電流を深さの浅いドレイン部のPNジャンクション側に逃がさずに、耐圧の低い第2導電型の拡散層を介してグランド電極(基板)側に逃がすことができる。従って、ESDによるデバイスの破壊を防ぎ、サージによる耐量を向上することができる。
【0020】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【0021】
[第1の実施形態]
第1の実施形態は、ドレイン部の基板表面から埋め込み層に達する深さまで高濃度のn型ディープ拡散層が形成されていることに特徴がある。これにより、ソース−ドレイン間の容量を大きくして、破壊耐量の向上を図っている。
【0022】
図1は、本発明の第1の実施形態に係る高耐圧横型MOSFETの断面図を示している。
【0023】
図1に示すように、p型の半導体基板11にn型の埋め込み層12が形成され、この埋め込み層12上にn型のエピタキシャル層13がエピタキシャル成長により形成されている。このエピタキシャル層13の表面にp型のウェル層14が選択的に形成され、このウェル層14の表面に低濃度のn-型のドレイン領域15が選択的に形成されている。このドレイン領域15と離間して、ウェル層14の表面に高濃度のn+型のソース領域16が選択的に形成されている。ドレイン領域15とソース領域16との間の半導体基板11上、即ちチャネル17上には、半導体基板11と絶縁してゲート電極18が形成されている。
【0024】
また、ドレイン領域15内には、このドレイン領域15の下面よりも深く、基板11表面から埋め込み層12に接する深さまで高濃度のn型のディープ拡散層19が形成されている。ここで、ディープ拡散層19は、サージ印加時に空乏化しない濃度に設定されている。このディープ拡散層19の表面にディープ拡散層19よりも高濃度のn+型のドレインコンタクト領域20が形成されている。ドレインコンタクト領域20とチャネル17との間の半導体基板11にはフィールド絶縁膜21が形成されている。また、ウェル層14の表面において、ソース領域16と隣接してソースコンタクト領域22が形成されている。
【0025】
また、ウェル層14と離間して、n型の分離拡散層23がウェル層14を囲んで形成され、この分離拡散層23は埋め込み層12の端部に達するように設けられている。分離拡散層23の表面には、この分離拡散層23よりも高濃度のn+型のドレインコンタクト領域24が形成されている。
【0026】
フィールド絶縁膜21及び各半導体領域が形成された半導体基板11上には、層間絶縁膜25が形成されている。この層間絶縁膜25は、ドレインコンタクト領域20、24の表面を露出するコンタクト孔26と、ソース領域16及びソースコンタクト領域22の表面を露出するコンタクト孔27とを有する。
【0027】
層間絶縁膜25上には、コンタクト孔26を介してドレインコンタクト領域20、24に接する第1、第2のドレイン電極28、29と、コンタクト孔27を介してソース領域16及びソースコンタクト領域22に接するソース電極30とが形成されている。第1のドレイン電極28はドレインコンタクト領域20を介してドレイン領域15に電気的に接続され、ソース電極30はソースコンタクト領域22を介してウェル層14にも電気的に接続されている。また、第2のドレイン電極29はドレインコンタクト領域24、20、分離拡散層23、埋め込み層12、及びディープ拡散層19を介して第1のドレイン電極28と電気的に接続されている。これにより、第1、第2のドレイン電極28、29は同電位にされている。
【0028】
さらに、分離拡散層23と離間してp型のウェル層31が形成され、このウェル層31と半導体基板11とを接続するp型の埋め込み層32が形成されている。また、ウェル層31上にこのウェル層31よりも高濃度のp+型のグランドコンタクト領域33が形成され、層間絶縁膜25内のコンタクト孔34を介してグランドコンタクト領域33に接するグランド電極35が形成されている。
【0029】
上記第1の実施形態によれば、埋め込み層12、分離拡散層23及びドレインコンタクト領域24からなるn型の拡散層で囲まれた横型パワーMOSFETにおいて、ドレイン部の基板11表面から埋め込み層12に達する深さまで高濃度のn型ディープ拡散層19が形成されている。
【0030】
このため、ソース−ドレイン間の容量を大きくできる。従って、ドレイン電極28を介してサージが印加されたとき、この容量にてサージ電荷を十分にチャージできるため、サージ電圧を抑制できる。また、基板11の界面の電流パスだけでなく、ドレインコンタクト領域20からディープ拡散層19への縦方向の電流パスを形成できるため、ドレインコンタクト領域20の湾曲面における電界集中を抑制できる。
【0031】
これらにより、ドレインコンタクト領域20の湾曲面における電界集中が緩和でき、ESD破壊耐量を向上できる。
【0032】
さらに、ディープ拡散層19は、サージ印加時に全面が空乏化しない濃度に設定されている。これにより、サージによる電界集中をさらに緩和し、ESD破壊耐量をさらに向上できる。
【0033】
[第2の実施形態]
第2の実施形態は、分離拡散層とpウェル層との間にn-型の拡散層が形成され、この拡散層とpウェル層との間の耐圧は、デバイス内部のドレイン領域とpウェル層との間の耐圧よりも低くなるように設定していることに特徴がある。このようにして、サージ電流をn-型の拡散層を介して基板側に逃し、破壊耐量の向上を図っている。
【0034】
図2は、本発明の第2の実施形態に係る高耐圧横型MOSFETの断面図を示している。図2において、上記第1の実施形態と共通する部分には共通する参照符号を付す。
【0035】
図2に示すように、p型の半導体基板11にn型の埋め込み層12が形成され、この埋め込み層12上にn型のエピタキシャル層13がエピタキシャル成長により形成されている。このエピタキシャル層13の表面にp型のウェル層14が選択的に形成され、このウェル層14の表面に低濃度のn-型のドレイン領域15が選択的に形成されている。このドレイン領域15と離間して、ウェル層14の表面に高濃度のn+型のソース領域16が選択的に形成されている。ドレイン領域15とソース領域16との間の半導体基板11上、即ちチャネル17上には、半導体基板11と絶縁してゲート電極18が形成されている。
【0036】
また、ドレイン領域15内には、ドレイン領域15よりも高濃度のn+型のドレインコンタクト領域20が形成されている。ドレインコンタクト領域20とチャネル17との間の半導体基板11にはフィールド絶縁膜21が形成されている。また、ウェル層14の表面において、ソース領域16と隣接してソースコンタクト領域22が形成されている。
【0037】
また、ウェル層14と離間して、n型の分離拡散層23がウェル層14を囲んで形成され、この分離拡散層23は埋め込み層12の端部に達するように設けられている。分離拡散層23の表面には、この分離拡散層23よりも高濃度のn+型のドレインコンタクト領域24が形成されている。
【0038】
フィールド絶縁膜21及び各半導体領域が形成された半導体基板11上には、層間絶縁膜25が形成されている。この層間絶縁膜25は、ドレインコンタクト領域20、24の表面を露出するコンタクト孔26と、ソース領域16及びソースコンタクト領域22の表面を露出するコンタクト孔27とを有する。
【0039】
層間絶縁膜25上には、コンタクト孔26を介してドレインコンタクト領域20、24に接する第1、第2のドレイン電極28、29と、コンタクト孔27を介してソース領域16及びソースコンタクト領域22に接するソース電極30とが形成されている。第1のドレイン電極28はドレインコンタクト領域20を介してドレイン領域15に電気的に接続され、ソース電極30はソースコンタクト領域22を介してウェル層14にも電気的に接続されている。また、第2のドレイン電極29はドレインコンタクト領域24、分離拡散層23、及び埋め込み層12を介して他の第2のドレイン電極29と電気的に接続されている。さらに、第2のドレイン電極29は図示せぬ配線により第1のドレイン電極28と電気的に接続されている。これにより、第1、第2のドレイン電極28、29は同電位にされている。
【0040】
また、分離拡散層23と離間してp型のウェル層31が形成され、このウェル層31と半導体基板11とを接続するp型の埋め込み層32が形成されている。また、ウェル層31上にこのウェル層31よりも高濃度のp+型のグランドコンタクト領域33が形成され、層間絶縁膜25内のコンタクト孔34を介してグランドコンタクト領域33に接するグランド電極35が形成されている。
【0041】
さらに、分離拡散層23とウェル層31との間のエピタキシャル層13の表面に、分離拡散層23とウェル層31とに接して延在するn-型の拡散層41が形成されている。ここで、拡散層41とウェル層31との間の耐圧は、デバイス内部のドレイン領域15とウェル層14との間の耐圧よりも低くなるように設定している。
【0042】
上記第2の実施形態によれば、半導体基板11と同電位であるp+型拡散層31、32、33と分離拡散層23との間のエピタキシャル層13の表面に、分離拡散層23とウェル層31とに接して延在するn-型の拡散層41が形成されている。さらに、この拡散層41とウェル層31との間の耐圧は、デバイス内部のドレイン領域15とウェル層14との間の耐圧よりも低くなるように設定している。
【0043】
このため、ドレイン電極28を介してサージが印加されたとき、サージ電流を深さの浅いドレイン部のPNジャンクション側に逃がさずに、耐圧の低いn-型の拡散層41を介してグランド電極35(基板11)側に逃がすことができる。従って、ESDによるデバイスの破壊を防ぎ、サージによる耐量を向上することができる。
【0044】
尚、上記第2の実施形態において、図3に示すように、n-型の拡散層41’は、分離拡散層23に接していれば、ウェル層31とは所定間隔離間して形成されていてもよい。この場合も、上記第2の実施形態における効果と同様の効果を得ることができる。
【0045】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【0046】
【発明の効果】
以上説明したように本発明によれば、破壊耐量を向上することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体装置を示す断面図。
【図2】本発明の第2の実施形態に係わる半導体装置を示す断面図。
【図3】本発明の第2の実施形態に係わる他の半導体装置を示す断面図。
【図4】従来技術による半導体装置を示す断面図。
【符号の説明】
11…p型半導体基板、
12…n型埋め込み層、
13…n型エピタキシャル層、
14、31…p型ウェル層、
15…n-型ドレイン領域、
16…n+型ソース領域、
17…チャネル、
18…ゲート電極、
19…n型ディープ拡散層、
20、24…n+型ドレインコンタクト領域、
21…フィールド絶縁膜、
22…p+型ソースコンタクト領域、
23…n型分離拡散層、
25…層間絶縁膜、
26、27、34…コンタクト孔、
28、29…ドレイン電極、
30…ソース電極、
32…p型埋め込み層、
33…グランドコンタクト領域、
35…グランド電極、
41、41’…n-型拡散層。
Claims (1)
- 横型構造の半導体装置であって、
第1導電型の半導体基板と、
前記半導体基板に形成された第2導電型の埋め込み層と、
前記埋め込み層上に形成された第2導電型のエピタキシャル層と、
前記エピタキシャル層の表面に形成された第1導電型のウェル層と、
前記ウェル層の表面に選択的に形成された第2導電型のドレイン領域と、
前記ウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第2導電型のソース領域と、
前記ドレイン領域内に前記ドレイン領域の下面よりも深く形成され、前記埋め込み層に接する第2導電型のディープ拡散層と、
前記ディープ拡散層内の前記ディープ拡散層の表面に形成された第2導電型のドレインコンタクト領域と、
前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、
前記ドレインコンタクト領域上に形成され、前記ドレイン領域に電気的に接続する第1のドレイン電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ウェル層と離間して前記ウェル層を囲んで形成され、前記埋め込み層に接する第2導電型の分離拡散層と、
前記分離拡散層上に形成され、前記第1のドレイン電極と電気的に接続する第2のドレイン電極と
を具備することを特徴とする半導体装置。
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