JP3873610B2 - 電気光学装置及びその製造方法並びにプロジェクタ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置の技術分野に属し、特に画素スイッチング用の薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）を、基板上の積層構造中に備えた形式の電気光学装置及びその製造方法の技術分野に属する。
【０００２】
【背景技術】
ＴＦＴアクティブマトリクス駆動形式の電気光学装置では、各画素に設けられた画素スイッチング用ＴＦＴのチャネル領域に入射光が照射されると光による励起で光リーク電流が発生してＴＦＴの特性が変化する。特に、プロジェクタのライトバルブ用の電気光学装置の場合には、入射光の強度が高いため、ＴＦＴのチャネル領域やその周辺領域に対する入射光の遮光を行うことは重要となる。そこで従来は、対向基板に設けられた各画素の開口領域を規定する遮光膜により、或いはＴＦＴアレイ基板上においてＴＦＴの上を通過すると共にＡｌ（アルミニウム）等の金属膜からなるデータ線により、係るチャネル領域やその周辺領域を遮光するように構成されている。更に、ＴＦＴアレイ基板上のＴＦＴの下側に対向する位置にも、例えば高融点金属からなる遮光膜を設けることがある。このようにＴＦＴの下側にも遮光膜を設ければ、ＴＦＴアレイ基板側からの裏面反射光や、複数の電気光学装置をプリズム等を介して組み合わせて一つの光学系を構成する場合に他の電気光学装置からプリズム等を突き抜けてくる投射光などの戻り光が、当該電気光学装置のＴＦＴに入射するのを未然に防ぐことができる。
【０００３】
他方、この種の電気光学装置においては、液晶等の電気光学物質に面する表面の平坦化が当該電気光学物質を良好に動作させるための重要要素となる。このため従来は、基板に溝を設けて、その中にＴＦＴやその配線を埋め込むことにより、最終的に基板上に形成される積層体表面における平坦化を図る技術も開発されている。
【０００４】
また、この種の電気光学装置の製造方法では、フォトリソグラフィ処理及びエッチング処理を用いて、基板上に所定パターンを有する各種の導電膜や半導体膜を形成することにより、画素スイッチング用ＴＦＴや、走査線、データ線等を形成する技術が一般に採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の如き基板に溝を掘って平坦化を図る技術とフォトリソグラフィ処理等を用いる製造技術との両者を採用すると、フォトリソグラフィ処理中に所定パターンのマスクを用いて所定パターンのレジストを形成する際に、溝の段差或いは斜面に起因したハレーションが生じて露光用の光がレジストの側方に回り込むことにより、レジストのパターンが細くなるというが問題点がある。しかも、このようなハレーションの度合いは、溝の段差や斜面と形成すべきレジストパターンとの位置関係に応じて３次元的に変化する。従って、このようにして得られたレジストパターンを介してのエッチング処理により形成される半導体膜パターンや導電膜パターンは、細るだけでなく、一般に不規則に３次元的な凹凸を持つこととなり、細り方のムラも大きい。このため、レジストがハレーションにより細ることを想定して太めにレジストを残すというような単純な技術では対処できない。
【０００６】
更に、上述の如き基板に溝を掘って平坦化を図る技術によれば、特にプロジェクタ用途の如き強力な入射光や戻り光が入射される用途の場合には、このような光が溝の段差や斜面で反射することで、内面反射光或いは多重反射光としてＴＦＴのチャネル領域に到達する可能性が高くなる。即ち、このように基板に溝を掘った場合には、上述した各種の遮光膜を用いてＴＦＴの上側や下側を覆っても当該溝に起因する内面反射光或いは多重反射光を防ぐには十分ではなく、光リーク電流が発生してしまう。しかも、近年の表示画像の高品位化という一般的要請に沿うべく電気光学装置の高精細化或いは画素ピッチの微細化を図るに連れて、更に明るい画像を表示すべく入射光の光強度を高めるに連れて、十分な遮光を施すのがより困難となり、結局、ＴＦＴのトランジスタ特性の変化により、フリッカ、クロストーク、表示ムラ等が生じて、表示画像の品位が低下してしまうという問題点がある。
【０００７】
本発明は上述した問題点に鑑みなされたものであり、基板に溝を掘ることにより基板上の積層体表面の平坦化が図られた構造を有すると共に、画素スイッチング用ＴＦＴを構成する半導体膜パターンにおけるパターン精度が高く且つ耐光性に優れた電気光学装置及びその製造方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に対応して配置された薄膜トランジスタと、該薄膜トランジスタに接続された配線と、を備えており、前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、前記溝内及び溝を形成する斜面において、前記ソース領域、ドレイン領域、チャネル領域を含む前記半導体膜パターンに沿ってダミーパターンが形成されている。
本発明の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に接続された薄膜トランジスタと、該薄膜トランジスタに接続された配線とを備えており、前記基板に掘られた溝内に前記薄膜トランジスタのチャネル領域を含む半導体膜パターンが配置されており、前記溝内において前記半導体膜パターンの脇にダミーパターンが形成されている。
【０００９】
本発明の電気光学装置によれば、画素電極をこれに接続された薄膜トランジスタによりスイッチング制御することにより、アクティブマトリクス駆動方式による駆動を行なえる。そして、基板に掘られた溝内に薄膜トランジスタのチャネル領域を含む半導体膜パターンが配置されているので、当該電気光学装置において基板上に構築される積層体表面における薄膜トランジスタやその配線に起因した段差を低減できる。そして、溝内において半導体膜パターンの脇にダミーパターンが形成されている。このため、当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射される露光用の光を、ダミーパターン形成用のマスク部分により除去できる。即ち、溝の段差或いは斜面に起因するハレーション効果を低減することにより、半導体膜パターン形成用のレジストのパターン精度は高まり、その後のエッチングで得られる半導体膜パターンにおけるパターン精度も高まる。従って、チャネル領域を含む半導体膜パターンの微細化を図ると共に該半導体膜パターンのバラツキを低減することにより、画素ピッチの微細化を図ることが可能となる。しかも特に、溝内において半導体膜パターンの脇にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで少なくとも部分的に吸収或いは反射により効果的に阻止できる。
【００１０】
尚、本願における「基板に掘られた溝内に半導体膜パターンが配置されている」とは、基板に掘られた溝内に半導体膜パターンが直接配置されてもよく、基板に掘られた溝内に層間絶縁膜等の他の一又は複数の膜を介して半導体膜パターンが配置されてもよい意味である。要は、半導体膜パターンの下地表面をなす基板表面或いはこの上に積層された層間絶縁膜等の表面に溝があり、この溝内に半導体膜パターンが配置されているという広い意味である。更に、本願における「溝内において半導体膜パターンの脇にダミーパターンが形成されている」とは、底部や側壁を含む溝内において、半導体膜パターンの一方又は両方の脇に、ダミーパターンの少なくとも一部が形成されているという意味である。
【００１１】
これらの結果、本発明の電気光学装置によれば、基板に溝を掘って平坦化を図る構造を採用しつつ、製造工程中のハレーションにより半導体膜パターンのパターン精度が低下する事態を効果的に阻止し、しかも製造後における耐光性を高めることが可能となる。従って、平坦化により電気光学物質を良好に動作させることができ、パターン精度に優れた半導体膜パターンを持つ薄膜トランジスタで画素ピッチの微細化を図ることができ、しかも強力な入射光や戻り光が入射するような過酷な条件下にあっても光リーク電流の低減された薄膜トランジスタにより画素電極を良好にスイッチング制御でき、最終的には本発明により、明るく高コントラストで高精細の画像を表示可能となる。
【００１２】
本発明の電気光学装置の一の態様では、前記ダミーパターンは、前記溝内における前記半導体膜パターンの両脇に配置されている。
【００１３】
この態様によれば、ダミーパターンは、溝内において、半導体膜パターンの両脇に配置されているので、当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射する露光用の光を、半導体膜パターンの両脇に配置されたダミーパターン形成用のマスク部分により除去でき、ハレーション効果をより一層低減できる。しかも特に、半導体膜パターンの両脇にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで一層効果的に阻止できる。
【００１４】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記溝の側壁上に配置されている。
【００１５】
この態様によれば、ダミーパターンは、溝の側壁上に配置されているので、当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射する露光用の光を、溝の側壁上に配置されたダミーパターン形成用のマスク部分により除去でき、ハレーション効果をより一層低減できる。しかも特に、溝の側壁上にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで一層効果的に阻止できる。
【００１６】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記溝の底部上に配置されている。
【００１７】
この態様によれば、ダミーパターンは、溝の底部上に配置されているので、
当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射する露光用の光を、溝の側壁上に配置されたダミーパターン形成用のマスク部分により除去できる。しかも特に、溝の底部上にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで効果的に阻止できる。
【００１８】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記半導体膜パターンと同一膜からなる。
【００１９】
この態様によれば、ダミーパターンは、前記半導体膜パターンと同一膜からなるので、ダミーパターンを形成するのに追加的な工程は不要である。特に、チャネル領域における光吸収特性（波長特性など）は、ダミーパターンのそれと同一となるので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光のうちチャネル領域で吸収されやすい周波数成分を、当該ダミーパターンで吸収できるため、大変有利である。
【００２０】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、シリコン膜からなる。
【００２１】
この態様によれば、ポリシリコン膜、アモルファスシリコン膜等のシリコン膜からなるダミーパターンにより、半導体膜パターンの脇において光を低減できる。
【００２２】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、少なくとも部分的に前記半導体膜パターンと比較して導電性が低い。
【００２３】
この態様によれば、ダミーパターンは、低導電性であるため、ダミーパターンと走査線等の配線或いは他の導電膜とを基板上における積層体中で層間距離を狭めて対向配置しても、両者間における寄生容量は殆ど又は全く問題とならないので、有利である。
【００２４】
この態様では、前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、前記ダミーパターンは、少なくとも前記走査線に対向する部分において前記導電性が低いように構成してもよい。
【００２５】
このように構成すれば、ダミーパターンと走査線とは、層間絶縁膜等を介して対向配置されるが、当該対向する部分においてダミーパターンは低導電性であるため、走査線とダミーパターンとの間における寄生容量は殆ど又は全く問題とならない。
【００２６】
或いは本発明の電気光学装置の他の態様では、前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、前記ダミーパターンは、前記走査線に対向する平面領域を避けて配置されている。
【００２７】
この態様によれば、ダミーパターンは、走査線に対向する平面領域を避けて配置されているので、ダミーパターンが導電性であっても、走査線とダミーパターンとの間における寄生容量は全く問題とならない。更に、当該ダミーパターンを導電膜から構成することにより、他の電極、他の素子の一部、配線等として利用できるので便利である。
【００２８】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記画素電極に対して蓄積容量を構築する一対の容量電極のうち一方の電極としても機能し、前記ダミーパターンに誘電体膜を介して対向配置された他方の電極を更に備える。
【００２９】
この態様によれば、画素電極には、蓄積容量が構築されているので、画素電極における電位保持特性は格段に高められる。しかも、このような蓄積容量の一方の電極とダミーパターンとは兼用であるので、積層構造及び製造プロセスの簡略化を図る上で大変有利である。
【００３０】
この蓄積容量を有する態様では、前記ダミーパターンは、前記半導体膜パターンのドレイン領域から延設されており、前記一方の電極は画素電位側容量電極であるように構成してもよい。
【００３１】
このように構成すれば、半導体膜パターンから延設されたダミーパターンを画素電位側容量電極としても機能させる構造が、比較的簡単に得られる。
【００３２】
この蓄積容量を有する態様では、前記他方の電極は、金属又は合金を含む遮光膜からなるように構成してもよい。
【００３３】
このように構成すれば、金属又は合金を含む遮光膜からなる他方の電極と、ダミーパターンとの両者により、遮光性能を一層高めることが可能となる。金属又は合金を含む遮光膜としては、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等が挙げられる。
【００３４】
この蓄積容量を有する態様では、前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、前記他方の電極は、前記基板上において前記一方の電極の上層側に位置し且つ前記走査線よりも下層側に位置するように構成してもよい。
【００３５】
このように構成すれば、ダミーパターンからなる一方の電極と走査線との間の積層位置に、他方の電極が存在するので、ダミーパターンと走査線との間における寄生容量を他方の電極の存在に応じて低減できる。
【００３６】
この場合更に、前記他方の電極は、固定電位側容量電極であるように構成してもよい。
【００３７】
このように構成すれば、ダミーパターンからなる一方の電極と走査線との間の積層位置に、固定電位側容量電極が存在するので、ダミーパターンを走査線から電磁シールドする構成が得られ、ダミーパターンと走査線との間における寄生容量を顕著に低減できる。
【００３８】
この蓄積容量を有する態様では、前記誘電体膜は、前記薄膜トランジスタのゲート電極と前記チャネル領域との間に介在するゲート絶縁膜と同一膜からなるように構成してもよい。
【００３９】
このように構成すれば、薄膜トランジスタのゲート絶縁膜と蓄積容量の誘電体膜とを同一膜から同時形成可能となり、積層構造及び製造プロセスを簡略化する上で有利である。
【００４０】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の電気光学装置（その各種態様を含む）を製造する電気光学装置の製造方法であって、前記基板に溝を掘る工程と、前記溝内に前記半導体膜パターンと前記ダミーパターンとを同一レジストを用いて同時にフォトリソグラフィ処理及びエッチング処理により形成する工程とを備える。
【００４１】
本発明の電気光学装置の製造方法によれば、先ず基板に溝を掘る。その後、溝内に半導体膜パターンとダミーパターンとを同一レジストを用いて同時にフォトリソグラフィ処理及びエッチング処理により形成するので、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化する上で有利である。しかも特に、溝の段差或いは斜面で反射される露光用の光を、ダミーパターン形成用のマスク部分により除去でき、ハレーション効果を低減できる。従って、半導体膜パターン形成用のレジストのパターン精度は高まり、その後のエッチング処理で得られる半導体膜パターンにおけるパターン精度も高まる。
【００４２】
本発明の他の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に対応して配置された薄膜トランジスタと、該薄膜トランジスタに接続された配線と、を備えており、前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、前記ソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンに沿った前記構内及び溝を形成する斜面において光吸収性の膜が形成されている。
本発明の他の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に接続された薄膜トランジスタと、該薄膜トランジスタに接続された配線とを備えており、前記基板に掘られた溝内に前記薄膜トランジスタのチャネル領域を含む半導体膜パターンが配置されており、前記溝内において前記半導体膜パターンの脇に光吸収性の膜が形成されている。
【００４３】
本発明の他の電気光学装置によれば、溝内において半導体膜パターンの脇に光吸収性の膜が形成されている。このため、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該光吸収性の膜で少なくとも部分的に吸収或いは反射により効果的に阻止できる。この結果、基板に溝を掘って平坦化を図る構造を採用しつつ、製造後における耐光性を高めることが可能となり、最終的には本発明により、明るく高コントラストで高精細の画像を表示可能となる。
【００４４】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００４５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を液晶装置に適用したものである。
【００４６】
（電気光学装置の画素部における構成）
先ず本発明の実施形態における電気光学装置の画素部における構成について、図１から図３を参照して説明する。図１は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図２は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図３は、図２のＡ−Ａ’断面図である。尚、図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４７】
図１において、本実施形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと当該画素電極９aをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００４８】
図２において、電気光学装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。
【００４９】
また、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する（特に、本実施形態では、走査線３ａは、当該ゲート電極となる部分において幅広に形成されている）。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００５０】
図２及び図３に示すように、本実施形態では、容量線３００は、導電性のポリシリコン膜等からなる第１膜７２と高融点金属を含む金属シリサイド膜等からなる第２膜７３とが積層された多層構造を持つ。このうち第２膜７３は、容量線３００或いは蓄積容量７０の固定電位側容量電極としての機能の他、ＴＦＴ３０の上側において入射光からＴＦＴ３０を遮光する上側遮光膜としての機能を持つ。また第１膜７２は、容量線３００或いは蓄積容量７０の固定電位側容量電極としての機能の他、上側遮光膜としての第２膜７３とＴＦＴ３０との間に配置された光吸収層としての機能を持つ。他方、容量線３００に対して、誘電体膜７５を介して対向配置される中継層７１ａは、蓄積容量７０の画素電位側容量電極としての機能の他、上側遮光膜としての第２膜７３とＴＦＴ３０との間に配置される光吸収層としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する中間導電層としての機能を持つ。
【００５１】
そして本実施形態では特に、図２及び図３に示すように、ＴＦＴアレイ基板１０には、画素電極９ａの間隙領域に概ね対応する格子状の平面領域に溝１０ｃｖ（図２中右下がりの斜線領域で示されている）が掘られており、溝１０ｃｖの側壁から底部にかけて、半導体層１ａの両脇に図２中太線で平面輪郭を示したダミーパターン２０１が形成されている。このダミーパターン２０１の構成及び作用効果については、後に図４から図８を参照して詳述する。
【００５２】
本実施形態では、蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ（及び画素電極９ａ）に接続された画素電位側容量電極としての中継層７１ａと、固定電位側容量電極としての容量線３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
【００５３】
容量線３００は平面的に見て、走査線３ａに沿ってストライプ状に伸びており、ＴＦＴ３０に重なる個所が図２中上下に突出している。そして、図２中縦方向に夫々伸びるデータ線６ａと図２中横方向に夫々伸びる容量線３００とが相交差して形成されることにより、ＴＦＴアレイ基板１０上におけるＴＦＴ３０の上側に、平面的に見て格子状の上側遮光膜が構成されており、各画素の開口領域を規定している。
【００５４】
他方、ＴＦＴアレイ基板１０上におけるＴＦＴ３０の下側には、下側遮光膜１１ａが格子状に設けられている。
【００５５】
これらの上側遮光膜の一例を構成する第２膜７３及び下側遮光膜１１ａは夫々、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。また、このような第２膜７３を含んでなる容量線３００は、多層構造を有し、その第１膜７２が導電性のポリシリコン膜であるため、係る第２膜７３については、導電性材料から形成する必要はないが、第１膜７２だけでなく第２膜７３をも導電膜から形成すれば、容量線３００をより低抵抗化できる。
【００５６】
また図３において、容量電極としての中継層７１ａと容量線３００との間に配置される誘電体膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄い程良い。
【００５７】
光吸収層として機能するのみならず容量線３００の一部を構成する第１膜７２は、例えば膜厚１５０ｎｍ程度のポリシリコン膜からなる。また、遮光層として機能するのみならず容量線３００の他の一部を構成する第２膜７３は、例えば膜厚１５０ｎｍ程度のタングステンシリサイド膜からなる。このように誘電体膜７５に接する側に配置される第１膜７２をポリシリコン膜から構成し、誘電体膜７５に接する中継層７１ａをポリシリコン膜から構成することにより、誘電体膜７５の劣化を阻止できる。更に、このような容量線３００を誘電体膜７５上に形成する際に、誘電体膜７５の形成後にフォトレジスト工程を入れることなく、連続で容量線３００を形成すれば、誘電体膜７５の品質を高められるので、当該誘電体膜７５を薄く成膜することが可能となり、最終的に蓄積容量７０を増大できる。
【００５８】
図２及び図３に示すように、データ線６ａは、コンタクトホール８１を介して中継接続用の中継層７１ｂに接続されており、更に中継層７１ｂは、コンタクトホール８２を介して、例えばポリシリコン膜からなる半導体層１ａのうち高濃度ソース領域１ｄに電気的に接続されている。尚、中継層７１ｂは、前述した諸機能を持つ中継層７１ａと同一膜から同時形成される。
【００５９】
また容量線３００は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。係る定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための走査線駆動回路（後述する）や画像信号をデータ線６ａに供給するサンプリング回路を制御するデータ線駆動回路（後述する）に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１１ａについても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線３００と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００６０】
画素電極９ａは、中継層７１ａを中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。即ち、本実施形態では、中継層７１ａは、蓄積容量７０の画素電位側容量電極としての機能及び光吸収層としての機能に加えて、画素電極９ａをＴＦＴ３０へ中継接続する機能を果たす。このように中継層７１ａ及び７１ｂを中継層として利用すれば、層間距離が例えば２０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つ以上の直列なコンタクトホールで両者間を良好に接続でき、画素開口率を高めること可能となり、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。
【００６１】
図２及び図３において、電気光学装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。
【００６２】
ＴＦＴアレイ基板１０に掘られた格子状の溝１０ｃｖ内に、走査線３ａ、データ線６ａ、ＴＦＴ３０等の配線や素子等は、埋め込まれている。これにより、ＴＦＴアレイ基板１０上の積層体表面（即ち、画素電極９ａの下地となる第３層間絶縁膜４３の表面）において、配線、素子等が存在する領域と存在しない領域との間における段差が緩和されており、最終的には段差に起因した液晶の配向不良等の画像不良を低減できる。
【００６３】
図３に示すように、ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００６４】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００６５】
対向基板２０には、格子状又はストライプ状の遮光膜を設けるようにしてもよい。このような構成を採ることで、前述の如く上側遮光膜を構成する容量線３００及びデータ線６ａと共に当該対向基板２０上の遮光膜により、対向基板２０側からの入射光がチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入するのを、より確実に阻止できる。更に、このような対向基板２０上の遮光膜は、少なくとも入射光が照射される面を高反射な膜で形成することにより、電気光学装置の温度上昇を防ぐ働きをする。尚、このように対向基板２０上の遮光膜は好ましくは、平面的に見て容量線３００とデータ線６ａとからなる遮光層の内側に位置するように形成する。これにより、対向基板２０上の遮光膜により、各画素の開口率を低めることなく、このような遮光及び温度上昇防止の効果が得られる。
【００６６】
このように構成された、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が混入されている。
【００６７】
更に、画素スイッチング用ＴＦＴ３０の下には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能の他、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。
【００６８】
図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００６９】
走査線３ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール８２及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８３が各々開孔された第１層間絶縁膜４１が形成されている。
【００７０】
第１層間絶縁膜４１上には中継層７１ａ及び７１ｂ並びに容量線３００が形成されており、これらの上には、中継層７１ａ及び７１ｂへ夫々通じるコンタクトホール８１及びコンタクトホール８５が各々開孔された第２層間絶縁膜４２が形成されている。
【００７１】
尚、本実施形態では、第１層間絶縁膜４１に対しては、１０００℃の焼成を行うことにより、半導体層１ａや走査線３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。他方、第２層間絶縁膜４２に対しては、このような焼成を行わないことにより、容量線３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００７２】
第２層間絶縁膜４２上にはデータ線６ａが形成されており、これらの上には、中継層７１ａへ通じるコンタクトホール８５が形成された第３層間絶縁膜４３が形成されている。画素電極９ａは、このように構成された第３層間絶縁膜４３の上面に設けられている。
【００７３】
（ダミーパターンの構成及び作用効果）
次に、図４から図８を参照して、上述した電気光学装置の実施形態において、ＴＦＴアレイ基板１０の溝１０ｃｖ内に設けられるダミーパターン２０１の構成及び作用効果について詳述する。ここに図４は、図２のうちダミーパターン２０１を、半導体層１ａ及び走査線３ａ（図中点線で示す）と共に抜粋して示す平面図であり、図５は、図４のＣ−Ｃ’断面図であり、図６は、比較例におけるＣ−Ｃ’断面図である。図７は、ダミーパターン２０１をパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図であり、図８は、比較例におけるパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図である。
【００７４】
図４及び図５に示すように、ＴＦＴアレイ基板１０に掘られた溝１０ｃｖ内には、下地絶縁膜１２を介してＴＦＴ３０のチャネル領域１ａ’を含む半導体層１ａが配置されており、走査線３ａ領域を除く半導体層１ａの両脇に光吸収性のダミーパターン２０１が形成されている。ダミーパターン２０１は下地絶縁膜１２の溝１０ｃｖの縁から底面にかけて形成されている。従って図５に示すように、当該電気光学装置の動作時に、溝の段差或いは斜面に光Ｌ１（即ち、入射光又は戻り光若しくはそれに起因する内面反射光や多重反射光の一部）が到達しても、ダミーパターン２０１による吸収或いは反射により、光Ｌ１は少なくとも部分的に除去される。このため、溝の段差或いは斜面を光路として半導体層１ａに到達する光Ｌ２は、ダミーパターン２０１の存在により、光Ｌ１と比べて減衰される。
【００７５】
ここで、図６に示した比較例は、図５に示した本実施形態の構成からダミーパターン２０１を取り除いたものである。図６に示すように、比較例の場合には、電気光学装置の動作時に、溝の段差或いは斜面に光Ｌ１が到達しても、ダミーパターン２０１による吸収或いは反射がない。このため、溝の段差或いは斜面を光路として、半導体層１ａに到達する光Ｌ２は、光Ｌ１と比べて殆ど減衰されない。即ち、この比較例では、溝１０ｃｖの存在に起因して、動作時に、半導体層１ａを含んでなるＴＦＴで光リーク電流が発生してしまう。
【００７６】
図５及び図６から分かるように、本実施形態によれば、ＴＦＴアレイ基板１０に溝１０ｃｖを掘って平坦化を図る構造を採用しつつ、耐光性を高めることが可能となる。従って、平坦化により液晶を良好に動作させることができ、しかも強力な入射光や戻り光が入射するような過酷な条件下にあっても光リーク電流の低減されたＴＦＴ３０により画素電極９ａを良好にスイッチング制御できる。
【００７７】
ここで本実施形態では、図２及び図３に示した如く各種遮光膜によりＴＦＴ３０に対する遮光を上下から行なっている。即ち、電気光学装置における上側（即ち、入射光の入射側）から入射する入射光に対しては、容量線３００及びデータ線６ａが、上側遮光膜として機能する。他方、当該電気光学装置における下側（即ち、入射光の出射側）から入射する戻り光に対しては、下側遮光膜１１ａが文字通り下側遮光膜として機能する。従って、図５に示した光Ｌ１は、実際上存在しないようにも考えられる。しかしながら、入射光は、基板１０に対して斜め方向から入射する斜め光を含んでいる。例えば入射角が垂直から１０度〜１５度位までずれる成分を１０％程度含んでいる。同様に戻り光も、斜め光を含んでいる。このため、斜め光が、基板１０の上面や下側遮光膜１１ａの上面等で反射されて、或いは上側遮光膜の下面等で反射されて、更にこれらが当該電気光学装置内の他の界面で反射されて、内面反射光・多重反射光が生成される。従って、図５に示した光Ｌ１は、ＴＦＴ３０の上下に各種遮光膜を備えていても、存在し得るので、本実施形態の如く、半導体層１ａの脇で遮光を行なうダミーパターン２０１の効果は大きいといえる。
【００７８】
加えて本実施形態では、図４に示したように、ダミーパターン２０１は、走査線３ａに対向する平面領域を避けて配置されている。このため、ダミーパターン２０１が導電性であっても低導電性であっても、走査線３ａとダミーパターン２０１との間における寄生容量は殆ど又は実践上全く問題とならない。
【００７９】
更に本実施形態では、図４及び図５に示すように半導体層１ａの両脇にダミーパターン２０１が形成されているので、図７に示すように、半導体層１ａ及びダミーパターン２０１を半導体層１に対するフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射される露光用の光を、ダミーパターン形成用のマスク部分により除去できる。
【００８０】
即ち、図７に示すように本実施形態の半導体層１ａ及びダミーパターン２０１を形成する際には、先ず図７の上段に示すように、下地絶縁膜１２上の全面に半導体層１を形成し、更にその上にフォトレジスト６００を形成する。そして、半導体層１ａ及びダミーパターン２０１に対応する遮光パターン６０２を持つマスク（レチクル）６０１を介して、フォトレジスト６００を、露光用の光Ｌｅにより露光する。次に図７の下段に示すように、フォトレジスト６００の非硬化部分を除去して、半導体層１ａ及びダミーパターン２０１に対応するパターンを有するフォトレジスト６００ａを形成する。その後、このフォトレジスト６００ａを焼成した後、これを介して半導体層１をエッチングすることにより、図４及び図５に示したような半導体層１ａ及びダミーパターン２０１を形成する。
【００８１】
従って、図７の上段に示す露光段階で、露光用の光Ｌｅは、溝の段差或いは斜面の上方において、ダミーパターン形成用の遮光パターン６０２部分により除去される。このため、溝の段差或いは斜面で露光用の光Ｌｅが反射されることは殆どない。従って、図７の下段に示すように、パターニング後のフォトレジスト６００ａは、溝の段差或いは斜面で露光用の光が反射することによるハレーション効果が現れておらず、パターニング精度は極めて高いと言える。この結果、フォトレジスト６００ａをエッチングして得られる半導体層１ａのパターン精度も非常に高くなる。
【００８２】
ここで、図８に示した比較例は、図７に示した本実施形態の構成からダミーパターン２０１を取り除いたものである。図８の上段に示す露光段階で、露光用の光Ｌｅのうち、溝の段差或いは斜面に向けられた露光用の光Ｌｅ１は、（ダミーパターン形成用の遮光パターン部分が無く）半導体層１ａ形成用の遮光パターン６０２’を持つマスク６０１’を透過して、係る溝の段差或いは斜面で反射され、反射光Ｌｅ２としてフォトレジスト６００のうち半導体層１ａ形成用の部分にも、その側方から至る。即ち、比較例の場合には、溝の段差或いは斜面で露光用の光Ｌｅ１が反射することによるハレーション効果が顕著に現れる。従って、図８の下段に示すように、パターニング後のフォトレジスト６００ａ’は、パターニング精度が低い。この結果、このフォトレジスト６００ａ’をエッチングして得られる半導体層のパターン精度も低くなってしまう。
【００８３】
図７及び図８から分かるように、本実施形態によれば、チャネル領域１ａ’を含む半導体層１ａの微細化を図ると共に半導体層１ａの形状のバラツキを低減することにより、画素ピッチの微細化を図ることが可能となる。
【００８４】
以上図４から図８を参照して説明したように、本実施形態によれば、ダミーパターン２０１を形成することにより、ＴＦＴアレイ基板１０に溝１０ｃｖを掘って平坦化を図る構造を採用しつつ、製造工程中のハレーションにより半導体膜パターン１ａのパターン精度が低下する事態を効果的に阻止し（図７及び図８参照）、しかも製造後における当該電気光学装置の耐光性を高めることが可能となる（図５及び図６参照）。
【００８５】
本実施形態では特に、ダミーパターン２０１は、例えばポリシリコン膜、アモルファスシリコン膜等の半導体層１ａと同一膜からなるので、ダミーパターン２０１を形成するのに追加的な工程は不要である。加えて、チャネル領域１ａ’における光吸収特性は、ダミーパターン２０１のそれと同一となるので、製造後における動作時に、チャネル領域１ａ’で吸収されやすい周波数成分の光を、ダミーパターン２０１で吸収できるため、チャネル領域１ａ’で生じる光リーク電流を低減する観点からは大変有利である。
【００８６】
以上説明した本実施形態では、ダミーパターン２０１は、半導体層１ａの両脇に配置されているが、半導体層１ａの片脇にのみ配置されるように構成しても、ある程度の類似効果が得られる。例えば、半導体層１ａの周囲における配線や素子等の配置に鑑み、半導体層１ａの両脇にダミーパターン２０１を配置することが困難である場合などには、レイアウトに無理を加えることなく、片脇にのみダミーパターン２０１を設ければよい。また、本実施形態では、ダミーパターン２０１は、溝の上部上、溝の側壁上及び底部上に跨るように配置されている。しかしながら、ダミーパターン２０１は、溝の側壁上及び底部上にのみ跨るように配置されてもよいし、溝の側壁上にのみ或いは底部上にのみ配置されてもよい。いずれの場合にも、ダミーパターン２０１が溝内における半導体層１ａの脇に配置される限り類似効果が得られる。
【００８７】
以上説明した実施形態では、図３に示したように多数の導電層を積層することにより、画素電極９ａの下地面（即ち、第３層間絶縁膜４３の表面）におけるデータ線６ａや走査線３ａに沿った領域に段差が生じるのを、ＴＦＴアレイ基板１０に溝１０ｃｖを掘ることで緩和しているが、これに加えて、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３に溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより平坦化処理を行ってもよいし、第３層間絶縁膜４３や第２層間絶縁膜４２の上面の段差をＣＭＰ（Chemical Mechanical Polishing）処理等で研磨することにより、或いは有機ＳＯＧ(Spin On Glass)を用いて平らに形成することにより、当該平坦化処理を行ってもよい。
【００８８】
更に以上説明した実施形態では、画素スイッチング用ＴＦＴ３０は、好ましくは図３に示したようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
【００８９】
（ダミーパターンの各種形態）
次に、図９から図１３を参照して、図５に示したダミーパターン２０１に代えて、ダミーパターンとして採用可能な各種形態について説明する。ここに、図９から図１３は夫々、ダミーパターンを、図４と同様に半導体層１ａ及び走査線３ａ（図中点線で示す）と共に抜粋して示す平面図である。
【００９０】
図９に示す形態では、ダミーパターン２０２は、半導体層１ａの幅が狭くなっているのに対応して幅が広く形成されている。その他の構成については図１から図４に示した実施形態の場合と同様である。このように構成すれば、ダミーパターン２０２の形成領域が広い分だけ、その遮光機能を高められる。
【００９１】
図１０に示す形態では、ダミーパターン２０３は、走査線３ａを交差して伸びている。その他の構成については図１から図４に示した実施形態の場合と同様である。このように構成すれば、ダミーパターン２０２の形成領域が広い分だけ、その遮光機能を高められる。
【００９２】
但し、図１０に示した形態では好ましくは、ダミーパターン２０３は、少なくとも走査線３ａに対向する部分において低導電性とする。このように構成すれば、ダミーパターン２０３と走査線３ａとの間における寄生容量は殆ど又は全く問題とならない。
【００９３】
図１１に示す形態では、ダミーパターン２０４は、半導体層１ａの幅が狭くなっているのに対応して幅が広く形成されている。その他の構成については図１０に示した形態の場合と同様である。このように構成すれば、ダミーパターン２０４の形成領域が広い分だけ、その遮光機能を高められる。
【００９４】
図１２に示す形態では、ダミーパターン２０５は、半導体層１ａのドレイン領域から延設されたダミーパターン２０５ａと、半導体層１ａから分断されたダミーパターン２０５ｂとを備えている。そして、ダミーパターン２０５ａは好ましくは、画素電極（液晶容量）に対して蓄積容量を構築する一対の容量電極のうち画素電位側容量電極としても機能する。このように構成すれば、ダミーパターン２０５ａを利用して蓄積容量を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。しかも、このような固定電位側容量電極とダミーパターン２０５ａとは兼用であるので、積層構造及び製造プロセスの簡略化を図れる。その他の構成については図１から図４に示した実施形態の場合と同様である。
【００９５】
尚、図１２に示したダミーパターン２０５については、後述の（製造プロセスの第１実施形態）及び（製造プロセスの第２実施形態）のところで詳細な説明を加える。
【００９６】
図１３に示す形態では、ダミーパターン２０６は、半導体層１ａのドレイン領域から延設されている。そして、ダミーパターン２０６は好ましくは、画素電極（液晶容量）に対して蓄積容量を構築する一対の容量電極のうち固定電位側容量電極としても機能する。このように構成すれば、ダミーパターン２０６を利用して蓄積容量を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。しかも、このような蓄積容量の容量電極とダミーパターン２０６とは兼用であるので、積層構造及び製造プロセスの簡略化を図れる。加えて、ダミーパターン２０６は、走査線３ａを交差して伸びており、その遮光機能を高められると同時に、蓄積容量を作り込む平面領域を大きくできる。その他の構成については図１から図４に示した実施形態の場合と同様である。
【００９７】
尚、図１３に示したダミーパターン２０６については、後述の（製造プロセスの第３実施形態）のところで詳細な説明を加える。
【００９８】
（製造プロセスの第１実施形態）
次に、本発明による電気光学装置の製造プロセスの第１実施形態について図１４から図１６を参照して説明する。ここに図１４は、製造プロセスの第１実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を平面図で順を追って示す工程図であり、図１５は、製造プロセスの第１実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１４のＤ−Ｄ’断面図で順を追って示す工程図であり、図１６は、製造プロセスの第１実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１４のＥ−Ｅ’断面図で順を追って示す工程図である。
【００９９】
本製造プロセスの第１実施形態で形成するダミーパターンは、図１２に示したものと同一である。即ちここでは、ダミーパターン２０５は、半導体層１ａのドレイン領域から延設された画素電位側容量電極としても機能するダミーパターン２０５ａと、半導体層１ａから分断されたダミーパターン２０５ｂとを含んでなる。
【０１００】
先ず図１４から図１６の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意し、フォトリソグラフィ並びにドライ及びウエットエッチングにより、例えば深度８７０ｎｍ程度であり且つ平面形状が格子状である溝１０ｃｖを掘る。ここで、好ましくはＮ₂（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【０１０１】
続いて、このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜を形成する。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１１ａを形成する。
【０１０２】
次に図１４から図１６の工程（２）では、下側遮光膜１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【０１０３】
続いて、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal）を使ったアニール処理でも良いし、エキシマレーザー等を用いたレーザーアニールでも良い。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やIII族元素のドーパントを僅かにイオン注入等によりドープしても良い。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａ及び所定パターンを有するダミーパターン２０５（即ち、ダミーパターン２０５ａ及び２０５ｂ）を形成する。
【０１０４】
本実施形態では特に、前述の如く半導体層１ａとダミーパターン２０５とのパターニングを行う際に、ハレーション効果が低減されているため（図７参照）、これら半導体層１ａとダミーパターン２０５とのパターン精度を高められる。
【０１０５】
続いて、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、上層ゲート絶縁膜を形成する、これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａ及びダミーパターン２０５は夫々、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０６】
続いて、フォトレジスト６１０で半導体層１ａを覆った状態で、ダミーパターン６０１に、ボロン等のドーパントＤＰを予め設定された所定量だけイオン注入等によりドープして、ダミーパターン６０５に対して、任意の導電性を与える。但し、本実施形態では、ダミーパターン６０５は、容量電極等として用いないため、導電性を与えないでも構わない。逆に、図１０及び図１１に示したようにダミーパターンを走査線３ａに重なる平面領域にも形成する場合には、少なくとも走査線３ａに重なる部分については、マスクを設けてドーパントＤＰをイオン注入しないことにより、低導電性にするのが好ましい（即ち、走査線３ａとダミーパターンとの間の寄生容量を低減できる）。
【０１０７】
更に、このようなドーパントＤＰのイオン注入と同時に或いは別々に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【０１０８】
次に図１４から図１６の工程（３）では、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極を含む所定パターンの走査線３ａを形成する。
【０１０９】
例えば、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０¹³／ｃｍ²のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０¹⁵／ｃｍ²のドーズ量にて）ドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【０１１０】
次に図１４から図１６の工程（４）では、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。この第１層間絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜４１の膜質を向上させておく。
【０１１１】
続いて、層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、不図示のコンタクトホール８２及び８３（図２及び図３参照）を同時開孔する。
【０１１２】
続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、不図示の画素電極中継層７１ａ及びデータ線中継層７１ｂ（図２及び図３参照）を形成する。
【０１１３】
続いて、画素電位側容量電極を兼ねる画素電極中継層７１ａ及び第１層間絶縁膜４１上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜７５を膜厚５０ｎｍ程度の比較的薄い厚さに堆積する。但し、誘電体膜７５は、絶縁膜２の場合と同様に、単層膜或いは多層膜のいずれから構成してもよく、一般にＴＦＴのゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。そして、誘電体膜７５を薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下の極薄い絶縁膜となるように誘電体膜７５を形成すると有利である。
【０１１４】
続いて、誘電体膜７５上に減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化して不図示の第１膜７２（図２及び図３参照）を形成する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。この上に更に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚の第２膜７３を形成する。そしてフォトリソグラフィ及びエッチングにより、所定パターンを持つ第１膜７２及び第２膜７３からなる容量線３００が完成する。
【０１１５】
続いて、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。第１層間絶縁膜４２の膜厚は、例えば５００〜１５００ｎｍ程度である。
【０１１６】
続いて、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、不図示のコンタクトホール８１（図２及び図３参照）を開孔する。
【０１１７】
続いて、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する。
【０１１８】
次に図１４から図１６の工程（５）では、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、例えば５００〜１５００ｎｍ程度である。
【０１１９】
続いて、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、不図示のコンタクトホール８５（図２及び図３参照）を開孔する。
【０１２０】
続いて、第３層間絶縁膜４３上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１２１】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【０１２２】
他方、図３に示した対向基板２０については、ガラス基板等が先ず用意され、額縁としての遮光膜が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。尚、これらの遮光膜は、導電性である必要はなく、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【０１２３】
その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【０１２４】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材（図２２及び図２３参照）により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１２５】
以上説明したように本発明による製造プロセスの第１実施形態によれば、上述した本発明による電気光学装置を製造できる。そして、ＴＦＴアレイ基板１０に溝１０ｃｖを掘った後、溝１０ｃｖ内に半導体層１ａとダミーパターン２０５とを同一膜から同時にフォトリソグラフィ処理及びエッチング処理により形成するので（図１４から図１６の工程（２）参照）、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化できる。しかも特に、図７及び図８を参照して説明したように、これら半導体層１ａとダミーパターン２０５とを同時にパターニングする際に、溝１０ｃｖの段差或いは斜面で反射される露光用の光を、ダミーパターン２０５形成用のマスク部分により除去でき、ハレーション効果を低減できる。従って、半導体層１ａにおけるパターン精度を高められる。
【０１２６】
（製造プロセスの第２実施形態）
次に、本発明による電気光学装置の製造プロセスの第２実施形態について図１７及び図１８（並びに図１６）を参照して説明する。ここに図１７は、製造プロセスの第２実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を平面図で順を追って示す工程図であり、図１８は、製造プロセスの第２実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１７のＤ−Ｄ’断面図で順を追って示す工程図である。そして、図１６は、前述した製造プロセスの第１実施形態のみならず本第２実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１７のＥ−Ｅ’断面図で順を追って示す工程図でもある（即ち、Ｅ−Ｅ’断面における工程図は、図１４から図１６を参照して説明した製造プロセスの第１実施形態の場合と同様である）。また、図１７及び図１８において、図１４から図１６に示した第１実施形態の場合と同様の構成要素には同様の参照符号を付し、それらの説明は適宜省略する。
【０１２７】
本製造プロセスの第２実施形態で形成するダミーパターンは、図１２に示したものと同一である。即ちここでは、ダミーパターン２０５は、半導体層１ａのドレイン領域から延設された画素電位側容量電極としても機能するダミーパターン２０５ａと、半導体層１ａから分断されたダミーパターン２０５ｂとを含んでなる。
【０１２８】
先ず図１７及び図１８（並びに図１６）の工程（１）から工程（２）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（１）から工程（２）と同様の工程が行なわれる。但し、本実施形態では、ダミーパターン２０５ａを画素電位側容量電極として機能させる。このため工程（２）で、ダミーパターン２０５ａに対し、画素電位側容量電極として相応しい導電性を有するよう十分なドープを行なうようにする。係るドープは、半導体層１ａに対するドープと同時に行なってもよいし、別々に行なってもよい。
【０１２９】
次に図１７及び図１８（並びに図１６）の工程（３’）では、走査線３ａを形成する際に、画素電位側容量電極としてのダミーパターン２０５ａに対向する平面領域に、走査線３ａと同一ポリシリコン膜から固定電位側容量電極２１５を形成する。従って、絶縁膜２を介して対向配置されたダミーパターン２０５ａ及び固定電位側容量電極２１５から、蓄積容量７０’を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。その他については、図１４から図１６に示した製造プロセスの第１実施形態の工程（３）と同様の工程が行なわれる。
【０１３０】
次に、図１７及び図１８（並びに図１６）の工程（４）から工程（５）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（４）から工程（５）と同様の工程が行なわれる。但し、本実施形態では、固定電位側容量電極２１５を定電位に落とすためのコンタクト形成を、他のコンタクト形成と同時に或いは別個に行なうようにする。
【０１３１】
以上説明したように本発明による製造プロセスの第２実施形態によれば、特にダミーパターン２０５が画素電位側容量電極としても機能しており、蓄積容量７０’を単独で又は追加的に内蔵する（図１８の工程（５）参照）電気光学装置を製造できる。そして第１実施形態の場合と同様に、ＴＦＴアレイ基板１０に溝１０ｃｖを掘った後、溝１０ｃｖ内に半導体層１ａとダミーパターン２０５とを同一膜から同時にフォトリソグラフィ処理及びエッチング処理により形成するので、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化できる。しかもハレーション効果を低減することにより、半導体層１ａにおけるパターン精度を高められる。
【０１３２】
加えて、本製造プロセスの第２実施形態によれば、蓄積容量７０’の誘電体膜とＴＦＴのゲート絶縁膜とを、同一膜たる絶縁膜２から同時に形成可能であるため、高品質の絶縁膜２を一枚形成すれば、蓄積容量７０’における容量値及び信頼性の増加とＴＦＴ３０の性能及び信頼性の増加とを同時に図れるので有利である。
【０１３３】
（製造プロセスの第３実施形態）
次に、本発明による電気光学装置の製造プロセスの第３実施形態について図１９から図２１を参照して説明する。ここに図１９は、製造プロセスの第３実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を平面図で順を追って示す工程図であり、図２０は、製造プロセスの第３実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１９のＤ−Ｄ’断面図で順を追って示す工程図であり、図２１は、製造プロセスの第３実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１９のＥ−Ｅ’断面図で順を追って示す工程図である。また、図１９から図２１において、図１４から図１６に示した第１実施形態の場合と同様の構成要素には同様の参照符号を付し、それらの説明は適宜省略する。
【０１３４】
本製造プロセスの第３実施形態で形成するダミーパターンは、図１３に示したものと同一である。即ちここでは、ダミーパターン２０６は、半導体層１ａのドレイン領域から延設されており、画素電位側容量電極としても機能する。
【０１３５】
先ず図１９から図２１の工程（１）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（１）と同様の工程が行なわれる。
【０１３６】
次に図１９から図２１の工程（２ａ）では、半導体層１ａを形成する際に、図１３に示した平面形状を有するダミーパターン２０６を、半導体層１ａと同一膜から同時に形成する。その他については、図１４から図１６に示した製造プロセスの第１実施形態の工程（２）と同様の工程が行なわれる。
【０１３７】
次に図１９から図２１の工程（２ｂ）では、絶縁膜２上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚に積んだ後、フォトリソグラフィ及びエッチングにより、画素電位側容量電極としてのダミーパターン２０６に対向する領域に固定電位側容量電極２１６を形成する。従って、絶縁膜２を介して対向配置されたダミーパターン２０６及び固定電位側容量電極２１６から、蓄積容量７０”を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。このような固定電位側容量電極２１６の形成に相前後して、絶縁膜２のうち半導体層１ａのチャネル領域に対向する部分がエッチング除去され、その上に、絶縁膜２２０が形成される。この絶縁膜は、例えば減圧ＣＶＤ法等により形成すればよく、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとする。尚、このように絶縁膜２のうち半導体層１ａのチャネル領域に対向する部分をエッチング除去すれば、ＴＦＴ３０のゲート絶縁膜を薄くできるが、膜厚に問題が無ければ、ゲート絶縁膜を絶縁膜２及び絶縁膜２２０の２層から形成してもよいし、或いは、ゲート絶縁膜を絶縁膜２２０ではなく絶縁膜２から形成してもよい。
【０１３８】
次に、図１９から図２１の工程（３）から工程（５）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（３）から工程（５）と同様の工程が行なわれる。但し、本実施形態では、固定電位側容量電極２１６を定電位に落とすためのコンタクト形成を、他のコンタクト形成と同時に或いは別個に行なうようにする。
【０１３９】
以上説明したように本発明による製造プロセスの第３実施形態によれば、特にダミーパターン２０６が画素電位側容量電極としても機能しており、蓄積容量７０”を単独で又は追加的に内蔵する（図２０及び図２１の工程（５）参照）電気光学装置を製造できる。そして第１実施形態の場合と同様に、ＴＦＴアレイ基板１０に溝１０ｃｖを掘った後、溝１０ｃｖ内に半導体層１ａとダミーパターン２０６とを同一膜から同時にフォトリソグラフィ処理及びエッチング処理により形成するので、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化できる。しかもハレーション効果を低減することにより、半導体層１ａにおけるパターン精度を高められる。
【０１４０】
本製造プロセスの第３実施形態によれば特に、固定電位側容量電極２１６は、ＴＦＴアレイ基板１０上において画素電位側容量電極たるダミーパターン２０６よりも電極の上層側に位置し且つ走査線３ａよりも下層側に位置する（図２１の工程（３）から工程（５）参照）。従って、ダミーパターン２０６と走査線３ａとの間には、固定電位の固定電位側容量電極２１６が存在するので、両者間における寄生容量を低減できる。即ち、図１３に示した如き、走査線３ａが形成された平面領域に重ねて、導電性のダミーパターン２０６を形成しても両者間の寄生容量が問題とならないため、当該寄生容量による弊害を招くことなく蓄積容量７０”を作り込む平面領域を増大可能となる。
【０１４１】
更に本製造プロセスの第３実施形態によれば、固定電位側容量電極２１６を、金属又は合金を含む遮光膜から形成するので、ダミーパターン２０６と協働して遮光性能を一層高められる。但し、固定電位側容量電極２１６を導電性のポリシリコン膜等から形成することも可能である。
【０１４２】
尚、本製造プロセスの第３実施形態では、走査線３ａの下層側に固定電位側容量電極２１６を設けるようにしたが、走査線３ａの上層側に固定電位側容量電極を設けることも可能である。例えば、図１９から図２１の工程（３）を工程（２ｂ）の前に行なうと共にその場合の工程（２ｂ）で固定電位側容量電極２１６を形成する前に、画素電位側容量電極たるダミーパターン２０６上の絶縁膜２又は２２０部分をエッチング除去すれば、残された方の絶縁膜を誘電体膜として対向配置されたダミーパターン２０６及び固定電位側容量電極２１６により、蓄積容量を構築できる。但し、この場合には、層間絶縁膜を介して走査線３ａに重ねて固定電位側容量電極或いは容量線を配置することは可能であるが、蓄積容量を作り込める領域自体は、走査線３ａを除く領域となる（即ち、若干狭くなる）。
【０１４３】
以上説明した各実施形態では、溝１０ｃｖの平面形状は格子状であるが、データ線６ａに沿ったストライプ状であってもよいし、走査線３ａに沿ったストライプ状であってもよい。いずれの場合にも、ダミーパターンを形成することにより、半導体層１ａのパターニング精度を高める効果及び半導体層１ａについての遮光性能を高める効果は得られる。
【０１４４】
（電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学装置の全体構成を図２２及び図２３を参照して説明する。尚、図２２は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図２３は、図２２のＨ−Ｈ’断面図である。
【０１４５】
図２２において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、画像表示領域１０ａの周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図２３に示すように、図２２に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１４６】
尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１４７】
以上図１から図２３を参照して説明した実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１４８】
以上説明した実施形態における電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー電気光学装置について、各実施形態における電気光学装置を適用できる。また、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１４９】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置及びその製造方法もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施形態の電気光学装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のうちダミーパターンを、半導体層及び走査線と共に抜粋して示す平面図である。
【図５】図４のＣ−Ｃ’断面図である。
【図６】比較例における図４のＣ−Ｃ’断面図である。
【図７】本実施形態におけるダミーパターンをパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図である。
【図８】比較例におけるパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図である。
【図９】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１０】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１１】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１２】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１３】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１４】本発明による製造プロセスの第１実施形態の各工程における電気光学装置の半導体層付近の様子を平面図で順を追って示す工程図である。
【図１５】本発明による製造プロセスの第１実施形態の各工程における電気光学装置の半導体層付近の様子を図１４のＤ−Ｄ’断面図で順を追って示す工程図である。
【図１６】本発明による製造プロセスの第１実施形態の各工程における電気光学装置の半導体層付近の様子を図１４のＥ−Ｅ’断面図で順を追って示す工程図である。
【図１７】本発明による製造プロセスの第２実施形態の各工程における電気光学装置の半導体層付近の様子を平面図で順を追って示す工程図である。
【図１８】本発明による製造プロセスの第２実施形態の各工程における電気光学装置の半導体層付近の様子を図１７のＤ−Ｄ’断面図で順を追って示す工程図である。
【図１９】本発明による製造プロセスの第３実施形態の各工程における電気光学装置の半導体層付近の様子を平面図で順を追って示す工程図である。
【図２０】本発明による製造プロセスの第３実施形態の各工程における電気光学装置の半導体層付近の様子を図１９のＤ−Ｄ’断面図で順を追って示す工程図である。
【図２１】本発明による製造プロセスの第３実施形態の各工程における電気光学装置の半導体層付近の様子を図１９のＥ−Ｅ’断面図で順を追って示す工程図である。
【図２２】実施形態の電気光学装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２３】図２２のＨ−Ｈ’断面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
２…絶縁膜
３ａ…走査線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
１０ｃｖ…溝
１１ａ…下側遮光膜
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
３０…ＴＦＴ
５０…液晶層
７０…蓄積容量
７１ａ…中継層
７１ｂ…中継層
７２…容量線の第１膜
７３…容量線の第２膜
７５…誘電体膜
８１、８２、８３、８５…コンタクトホール
２０１〜２０６…ダミーパターン
２１５、２１６…固定電位側容量電極
２２０…絶縁膜
３００…容量線
６００…フォトレジスト
６０１…マスク（レチクル）
６０２…遮光パターン

Claims (15)

1. 基板上に、
   画素電極と、
   該画素電極に対応して配置された薄膜トランジスタと、
   該薄膜トランジスタに接続された配線と、
   を備えており、
   前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、
   前記溝内及び溝を形成する斜面において、前記ソース領域、ドレイン領域、チャネル領域を含む前記半導体膜パターンに沿ってダミーパターンを有していることを特徴とする電気光学装置。
2. 前記ダミーパターンは、前記溝内における前記半導体膜パターンの両脇に配置されていることを特徴とする請求項１に記載の電気光学装置。
3. 前記ダミーパターンは、前記溝の側壁上に配置されていることを特徴とする請求項１又は２に記載の電気光学装置。
4. 前記ダミーパターンは、前記溝の底部上に配置されていることを特徴とする請求項１から３のいずれか一項に記載の電気光学装置。
5. 前記ダミーパターンは、前記半導体膜パターンと同一膜からなることを特徴とする請求項１から４のいずれか一項に記載の電気光学装置。
6. 前記ダミーパターンは、少なくとも部分的に前記半導体パターンと比較して導電性が低いことを特徴とする請求項１から５のいずれか一項に記載の電気光学装置。
7. 前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、
   前記ダミーパターンは、少なくとも前記走査線に対向する部分において前記導電性が低いことを特徴とする請求項６に記載の電気光学装置。
8. 前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、
   前記ダミーパターンは、前記走査線に対向する平面領域を避けて配置されていることを特徴とする請求項１から６のいずれか一項に記載の電気光学装置。
9. 前記ダミーパターンは、前記画素電極に対して蓄積容量を構築する一対の容量電極のうち一方の電極としても機能し、
   前記ダミーパターンに誘電体膜を介して対向配置された他方の電極を更に備えたことを特徴とする請求項１から８のいずれか一項に記載の電気光学装置。
10. 前記ダミーパターンは、前記半導体膜パターンのドレイン領域から延設されており、前記一方の電極は画素電位側容量電極であることを特徴とする請求項９に記載の電気光学装置。
11. 前記他方の電極は、金属又は合金を含む遮光膜からなることを特徴とする請求項９又は１０に記載の電気光学装置。
12. 前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、
    前記他方の電極は、前記基板上において前記一方の電極の上層側に位置し且つ前記走査線よりも下層側に位置することを特徴とする請求項９から１１のいずれか一項に記載の電気光学装置。
13. 請求項１から１２のいずれか一項に記載の電気光学装置を製造する電気光学装置の製造方法であって、
    前記基板に溝を掘る工程と、
    前記溝内に前記半導体膜パターンと前記ダミーパターンとを同一レジストを用いて同時にフォトリソグラフィ処理及びエッチング処理により形成する工程と
    を備えたことを特徴とする電気光学装置の製造方法。
14. 基板上に、
    画素電極と、
    該画素電極に対応して配置された薄膜トランジスタと、
    該薄膜トランジスタに接続された配線と、
    を備えており、
    前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、
    前記ソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンに沿った前記構内及び溝を形成する斜面において光吸収性の膜が形成されていることを特徴とする電気光学装置。
15. 請求項１から１２、１４のいずれか一項に記載の電気光学装置をライトバルブとして用いることを特徴とするプロジェクタ。

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