JP3869377B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、バーストデータ転送を行う半導体装置に関する。
【0002】
【従来の技術】
図10に示すような基本的な構成の従来のDRAMにおいては、図11に示すように、ワード線により選択されたメモリセルから読み出されたデータはビット線を介してセンスアップに与えられ、センスアップによってセンス増幅された1対のデータは、カラムセレクト線CSLの信号により導通制御される1対のFET101を介して出力バッファへと読み出される。
【0003】
このようなDRAMに対して、従来のシンクロナスDRAM(SDRAM)のひとつのアーキテクチャの一部構成を図12に示す。図12に示す構成はひとつのデータ入出力に対してシンクロナス動作を行うためのデータ転送の経路を示したものである。以下簡単に動作を説明する。
【0004】
一連のシリアルデータの出力に際して、先頭のデータのアドレスが与えられるとカラムセレクト線CSL1〜2の対応する隣接した2つのCSLが選択されて、4つのデータが4ペアのDB線に読み出される。2クロックサイクルの内に同時に2カラムから読み出されたデータがシリアルに出力されるのがSDRAMの2ビットプリフェッチのシステムであるから、この4ペアのDB線からシリアルアクセスのアドレッシングに合う2ペアのDB線が選択される。この選択を行うのがDBセレクトである。
【0005】
選ばれた2ペアのDB線のデータは2ペアのRWD線に転送される。2ペアのRWD線のデータは、最初の2サイクルのデータについてはレジスタR1、R2に格納され、次の2サイクルのデータはR3、R4に格納される。この際、RWD線のデータをどの順序でレジスタに格納するのかを決めるのがRWDスイッチ1、2である。このスイッチを経てデータは2サイクル毎に交互に開くレジスタトランスファゲート1、2によってレジスタR1〜R4にアクセス順に格納されて高速なデータ出力が実現される。
【0006】
図12に示すRWDスイッチ1、2及びレジスタトランスファゲート1、2は、例えばFETからなるゲートにより構成され、レジスタR1、R4に格納されたデータは、例えば図13に示すように、シフトレジスタ102の各出力に対応して導通制御されるFETゲート103を介して出力バッファへと読み出される。
【0007】
上述したデータ転送の状態を時間を追ってみたのが図14のタイミング図である。図14ではバースト長8、アドレス設定からのレイテンシー3のデータ転送を示している。
【0008】
図14には図12の各部の状態が示されているが、これを順を追って説明する。
【0009】
まず、クロックサイクル(CLK)において/CASがLになり、一連のバーストデータの先頭のアドレスが設定されアクセスが開始される。先頭のアドレスが決まると後はデータのバーストアクセスのアドレッシング順に従って2サイクル毎に内部アドレスが発生されて2本ずつのカラムセレクト線CSLが立ち上がりアクセス動作を行う。
【0010】
カラムセレクト線CSLが立ち上がるとDB線ペアはすぐにbusy状態になる。DB線ペアにデータが充分確定した頃DBセレクタが作用して4ペアのDB線の2ペアからデータをRWD線ペアに転送して、RWD線を2サイクル毎にbusy状態にする。RWD線に充分データを確定すると、RWDスイッチ及びレジスタトランスファゲートの1または2の一方が動作してレジスタにデータを格納する。
【0011】
この動作の際に、RWDスイッチはバーストデータのアドレッシングにより1または2の適当な方が選択されてオン、レジスタトランスファゲートの方は常に1と2が交互にオンしてデータをレジスタに格納していく。それぞれのレジスタトランスファゲートがオンするとすぐにレジスタの内容は書き換えられてbusy状態となりOUTPUTからデータがシリアルに出力される。
【0012】
これらのバーストデータ転送の制御の際、内部の動作は2クロックサイクルを周期として行われるために、一連のデータバーストのアクセスが終了した後の新たなバーストアクセスの開始クロックサイクルには制限がでてくる。バースト終了後任意のサイクルから新たなアクセスを開始しようとするには制限がでてくる。バースト終了後任意のサイクルから新たなアクセスを開始しようとする、クロック周期の制御を一旦リセットして新たに2クロックサイクルを開始する必要がある。
【0013】
このために、一連のバーストアクセスが終了してこのバーストのアクセスの制御が不要になった時点でデータバースト終了信号を内部で発生する。この信号が発生しているクロックサイクルから制御系をリセットする。図14ではクロックサイクル9である。リセットが終了しなければ新たなバーストサイクルは開始できないのと、リセットには十数nsの時間が必要であるため、新たな開始アドレスの設定はクロックサイクル11からとなる。このため、クロックサイクル9と10は新たなバーストアクセスの設定はできない。したがって、図14の太い点線からの新たなバーストデータの出力はできず、細い点線のみからのデータ出力となる。
【0014】
【発明が解決しようとする課題】
一方、従来のシンクロナスDRAMにおいては、セルアレイとデータ転送系統とが最適に配置されておらず、チップ面積の大型化を招いていた。
【0015】
本発明は、上記課題を解決するものであり、その目的とするところは、セルアレイとデータ転送系統との配置構成を最適化することにより、チップ面積の大型化を防止し得る半導体装置を提供することにある。
【0016】
【課題を解決するための手段】
本発明の半導体装置は、それぞれ複数のメモリセルがマトリクス状に配置され、列方向にビット線対が配置されたバンクを構成する複数のセルアレイと、前記セルアレイの相互間にそれぞれ設けられ、ビット線対に接続され、行方向に配置された複数のセンスアンプを有する複数のセンスアンプアレイと、2個の前記セルアレイの相互間に配置され、行方向に配置された複数の第1のデータ線対を有する複数の第1のデータバスと、前記セルアレイにそれぞれ設けられ1つの行のメモリセルを選択するロウデコーダと、前記各センスアンプアレイに設けられ、選択されたセンスアンプアレイのセンスアンプ回路を活性化するセンスアンプ活性化回路と、信号アクセス動作において、アドレス信号を受け、少なくとも2個の前記ロウデコーダ及び4つの前記センスアンプ活性化回路を選択する選択手段と、列方向に配置された複数の第2のデータ線対を有する第2のデータバスと、前記第1のデータバスのそれぞれに対応して設けられ、前記複数の第1のデータ線対のうちの1対を前記第2のデータ線対のうちの1対に選択的に接続する複数のデータ線選択回路とを具備し、前記複数のセルアレイは前記選択手段により1つおきに活性化され、活性化された前記セルアレイの両側に位置する2個の前記データ線選択回路は、活性化された前記セルアレイの両側に位置する前記複数の第1のデータ線対のうちの1対を前記第2のデータバスの異なる前記第2のデータ線対にそれぞれ接続する。
【0017】
【作用】
本発明において、バンクを構成する複数のセルアレイは、それぞれ複数のメモリセルがマトリクス状に配置され、列方向にビット線対が配置されている。複数のセンスアンプアレイは、セルアレイの相互間にそれぞれ設けられ、ビット線対に接続され、行方向に配置された複数のセンスアンプを有している。複数の第1のデータバスは、2個の前記セルアレイの相互間に配置され、行方向に配置された複数の第1のデータ線対を有している。ロウデコーダは、前記セルアレイにそれぞれ設けられ1つの行のメモリセルを選択する。センスアンプ活性化回路は、前記各センスアンプアレイに設けられ、選択されたセンスアンプアレイのセンスアンプ回路を活性化する。選択手段は、信号アクセス動作において、アドレス信号を受け、少なくとも2個の前記ロウデコーダ及び4つの前記センスアンプ活性化回路を選択する。第2のデータバスは、列方向に配置された複数の第2のデータ線対を有している。複数のデータ線選択回路は、前記第1のデータバスのそれぞれに対応して設けられ、前記複数の第1のデータ線対のうちの1対を前記第2のデータ線対のうちの1対に選択的に接続する。複数のセルアレイは前記選択手段により1つおきに活性化され、活性化された前記セルアレイの両側に位置する2個の前記データ線選択回路は、活性化された前記セルアレイの両側に位置する前記複数の第1のデータ線対のうちの1対を前記第2のデータバスの異なる前記第2のデータ線対にそれぞれ接続する。したがって、セルアレイとデータ転送系統との配置構成を最適化でき、チップ面積の増大を防止できる。
【0018】
【実施例】
以下、図面を用いてこの発明の実施例を説明する。
【0019】
図1は、本発明の一実施例に係わるシンクロナスDRAMの構成を示す図である。
【0020】
図1では、具体的に64M(メガ)ビット構成のシンクロナスDRAMを考えている。図1は64MシンクロナスDRAMを4096行×512列×8I/O4バンクとして構成した実施例である。
【0021】
各バンクは1Mビットのアレイペア1が8つの二つのブロックから構成される。更に詳しくは、この1Mビットのセルアレイペア1はセンスアンプを挟んだ1024列×512行セルアレイ2つによって構成されている。各バンクにおいて、各ブロックは4I/Oづつのデータバス2を持っている。このようにバンクを2つのブロックに分けて半分づつのI/Oに対応させることで4I/O分のバスで8I/Oに対応できる。
【0022】
また、セルアレイの活性化は例えばバンク1の場合は斜線の入った1Mセルアレイペア1が活性化されて、各セルアレイペア1が2I/Oづつのデータに対応する。I/Oバス2は4I/Oづつで構成されており、隣接する二つのバンク間で共用される。これは、シンクロナスDRAMの仕様上二つのバンクと同時にデータ転送を行うことはないからである。
【0023】
次に、セルアレイとI/Oバスの間のデータ転送路についてその構成を説明する。図2は図1のセルアレイペア1(斜線部)の詳細な構成を示した図である。
【0024】
図2において、セルアレイ3は1024列×512行からなり、センスアンプ(S/A)4は両側のセルアレイ3に共有されて活性化されたセルアレイ3のセンス動作を行う。選択された活性化されたセルアレイ3の両側に並ぶS/A4がこのセルアレイ3のビット線のセンス動作を行う。データバス線のDB11、12、13、14、21、22、23、24のペアはセルアレイ3の間に4ペアあり、これから2ペアがDBセレクタ5によって選択されてデータ転送が行われるのは図12の説明と同じである。
【0025】
なお、図2には示されていないが、点線で表示したビット線6とS/A4の接続は活性化されていないセルアレイのものとは切り離されるようなスイッチ回路がビット線とS/Aの間に挿入されている。
【0026】
ひとつのセルアレイ3のビット線6は二つづつ左右に振り分けられて異なるI/Oを構成している。カラムセレクト線CSL1とCSL2はクロックサイクル毎に同時に選択される隣接した2つのカラム選択線を表している。これによって、セルアレイ3の両側にある各I/Oに4ペアづつのDB線がS/A4と接続される。
【0027】
次に、I/Oバスを構成するRWD線との接続の様子を図3に示す。図3は図1の点線で囲まれた部分に対応している。
【0028】
図3ではバンク1とバンク2に共有の各I/OのRWD線が示されている。バンク1の斜線部1が選択活性化されているとしている。セルアレイ1の詳細は拡大して示してあるように、一つおきに二つのセルアレイ3が活性化されている。活性化されるDBセレクタ5も斜線で示したが、バンクを構成する図示された半分のブロックでは端から順にI/O1、2、3、4のRWD線に接続されている。また、図示されていないバンクの残りの半分のブロックではI/O5、6、7、8のRWD線に接続されている。DB線が両側のセルアレイ3で共用されているのでセルアレイ3の活性化は一つおきに行うことによって、このようなデータ転送経路の接続を行えば、各I/Oのアドレスをセルアレイに無駄なく割り付けることができる。
【0029】
したがって上記実施例のセルアレイ、データ転送線経路の構成によれば、バンクをブロックに分けてI/Oの割り付けを2分し、時分割使用不可能なデータバスは空間的になるべく局在して分離し、バンク間などで時分割使用可能なデータバスはデータ転送経路がセルアレイ、バンクなどで共有し、データ転送経路によるシステムの面積増加を最小に抑えて大容量のシンクロナスDRAMを構成できる。
【0030】
なお、上記実施例では1つのバンクを2分割したが、例えば図4に示すように、1つのバンクを4つのブロックに分割して、それぞれのブロックに2I/Oバスを対応させるようにしてもよい。
【0031】
また、図1に示す配置構成において、それぞれのI/Oバス2に対応したI/Oバッファ(図示せず)は、図5に示すように、I/Oバッド(図示せず)に隣接させてパッドの配置領域6内に設けるようにすれば、I/OバッファとI/Oパット間の配線経路が短縮されて、チップ面積の縮小化を図ることが可能となる。
【0032】
図6は、データの転送を制御する内部クロックについて従来例において説明したリセットによる制限の緩和のためのアーキテクチャを示すものであり、内部動作を制御するクロックの系統のブロック図である。
【0033】
図6において、太い線で示されているのが一つの信号経路であり、この系統の一連の動作が終わると点線のようにリセット及び切り替え信号が各ブロックに伝えられる。
【0034】
外部クロックCLKはスイッチS1を経て、図12に示すレジスタR1〜R4の出力を制御する信号を生成する内部クロック系1に伝えられる。内部クロック系1は外部信号/CAS信号を受けて制御用の内部クロックを外部クロックCLKから発生する。内部クロックはスイッチW1を通り、データのアクセスのバーストを制御するバースト制御部7を駆動する。
【0035】
一連のバーストアクセスがバースト制御部7によって終了するか、又はバーストアクセスを途中で中断させるバーストインタラプト信号が外部から入力されると、END信号がバースト制御部7からリセット及び切り替え信号を発生するブロックES8に出力される。ブロックES8はEND信号を受ける度に交互に信号R1または信号R2を出力する。図6では、信号R1が立ち上がる場合を示した。この時信号R2は立ち上がる。これによって、スイッチS1はオフ、スイッチS2はオンし、内部クロック系1はリセット状態に入り内部クロック系2は待機状態になる。
【0036】
次に、/CAS信号が入力されると、外部クロックCLKに従いいつでも内部クロック系2は動作可能となる。また、スイッチW1はオフしスイッチW2はオンとなる。これにより、次のバースト制御は内部クロック系2から行われることになる。
【0037】
このように、今まで使用していた内部クロック系のリセット終了を待たずに次の動作を他の内部クロック系を使用して行うことができるため、従来のような制限は生じない。
【0038】
図6に示すスイッチS1、S2、W1、W2、内部クロック系1、2及びバースト制御部7は、例えば図7に示すように構成されており、スイッチS1、S2、W1、W2は相補型のFETからなり、内部クロック系1、2は、レジスタR1〜R4からデータを出力制御するトランスファゲート9を順次導通制御する制御信号を生成するシフトレジスタ10と、シフトレジスタ10で生成された内部クロック系1又は内部クロック系2の制御信号をブロックES8から出力される切換え信号R1又はR2により選択してトランスファゲート9に与えるトランスファゲート11とからなり、バースト制御部7は、一連のバーストデータ転送の長さをカウントして終了を判別するカウンタ12と、カウンタ12の出力又はバーストインタラプト信号の入力によりEND信号を出力するORゲート13とから構成されている。
【0039】
また、ブロックES8は、例えば図8に示すように構成されており、図8に示すクロックトインバータ14はそこの記入されている信号が立ち上がるとインバータとして作用し、立ち下がると出力が高インピーダンスになる。/ENDはEND信号の相補的な信号であるから、END信号が供給される度に信号R1とR2が図9に示すように交互に立ち上がる。
【0040】
このように、データ転送を制御する内部クロック系を2系統設け、これを交互に使用することによってクロック系のリセットに掛かる時間によるデータ転送に関する制限を無くすことができる。また、図1に示す構成と組み合わせることで、システムに必要な面積を小さくすることによるコスト低下と、データ転送に関わる制限の緩和による使い勝手のよさとを合わせ持った大容量SDRAMを提供できる。
【0041】
【発明の効果】
以上、詳述したように本発明によれば、セルアレイとデータ転送機構との最適な配置構成が可能となり、構成の小型化を達成することができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係わる半導体装置の構成を示す図である。
【図2】図1に示すセルアレイとデータバスの関係を示す図である。
【図3】図1に示すデータ転送経路とバンクの関係を示す図である。
【図4】図1の変形例を示す構成図である。
【図5】本発明の一実施例に係わり、I/Oバッファの配置例を示す図である。
【図6】本発明に適用される制御回路の一例を示す図である。
【図7】図6に示す構成の一部の具体例を示す図である。
【図8】図6に示す構成の一部の具体例を示す図である。
【図9】図8に示す構成の動作タイミングを示す図である。
【図10】従来のDRAMの基本構成を示す図である。
【図11】図10の一部構成を示す図である。
【図12】従来のシンクロナスDRAMのバーストデータ転送に係わる一部構成を示す図である。
【図13】図12の一部構成を示す図である。
【図14】図12に示す構成の動作タイミングを示す図である。
【符号の説明】
3 セルアレイペア
2 I/Oバス
4 センスアンプ
5 DBセレクタ
6 I/Oバス、I/Oバッドの配置領域
7 バースト制御部
8 ブロックES
9、11 トランスファーゲート
10 シフトレジスタ
S1、S2、W1、W2 スイッチ
Claims (6)
- それぞれ複数のメモリセルがマトリクス状に配置され、列方向にビット線対が配置されたバンクを構成する複数のセルアレイと、
前記セルアレイの相互間にそれぞれ設けられ、ビット線対に接続され、行方向に配置された複数のセンスアンプを有する複数のセンスアンプアレイと、
2個の前記セルアレイの相互間に配置され、行方向に配置された複数の第1のデータ線対を有する複数の第1のデータバスと、
前記セルアレイにそれぞれ設けられ1つの行のメモリセルを選択するロウデコーダと、
前記各センスアンプアレイに設けられ、選択されたセンスアンプアレイのセンスアンプ回路を活性化するセンスアンプ活性化回路と、
信号アクセス動作において、アドレス信号を受け、少なくとも2個の前記ロウデコーダ及び4つの前記センスアンプ活性化回路を選択する選択手段と、
列方向に配置された複数の第2のデータ線対を有する第2のデータバスと、
前記第1のデータバスのそれぞれに対応して設けられ、前記複数の第1のデータ線対のうちの1対を前記第2のデータ線対のうちの1対に選択的に接続する複数のデータ線選択回路とを具備し、
前記複数のセルアレイは前記選択手段により1つおきに活性化され、活性化された前記セルアレイの両側に位置する2個の前記データ線選択回路は、活性化された前記セルアレイの両側に位置する前記複数の第1のデータ線対のうちの1対を前記第2のデータバスの異なる前記第2のデータ線対にそれぞれ接続することを特徴とする半導体装置。 - 複数の第1のデータ線対を有する第1のデータバスと、
複数の第2のデータ線対を有する第2のデータバスと、
複数の第3のデータ線対を有する第3のデータバスと、
複数の第4のデータ線対を有する第4のデータバスと、
複数の第5のデータ線対を有する第5のデータバスと、
前記第1、第2のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第1、第2のデータ線対に選択的に接続される複数の第1のビット線対を有する第1のセルアレイと、
前記第2、第3のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第2、第3のデータ線対に選択的に接続される複数の第2のビット線対を有する第2のセルアレイと、
前記第3、第4のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第3、第4のデータ線対に選択的に接続される複数の第3のビット線対を有する第3のセルアレイと、
前記第4、第5のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第4、第5のデータ線対に選択的に接続される複数の第4のビット線対を有する第4のセルアレイと、
第1のI/O線対、第2のI/O線対、第3のI/O線対、第4のI/O線対を有する第6のデータバスと、
前記第1のI/O線対に設けられ、前記第1のI/O線対と前記複数の第1のデータ線対のうちの1対とを選択的に接続する第1の選択回路と、
前記第2のI/O線対に設けられ、前記第2のI/O線対と前記複数の第2のデータ線対のうちの1対とを選択的に接続する第2の選択回路と、
前記第3のI/O線対に設けられ、前記第3のI/O線対と前記複数の第3のデータ線対のうちの1対とを選択的に接続する第3の選択回路と、
前記第4のI/O線対に設けられ、前記第4のI/O線対と前記複数の第4のデータ線対のうちの1対とを選択的に接続する第4の選択回路と、
前記第1のI/O線対に設けられ、前記第1のI/O線対と前記複数の第5のデータ線対のうちの1対とを選択的に接続する第5の選択回路とを具備し、
前記第1乃至第4のセルアレイは第1のバンクに属することを特徴とする半導体装置。 - 前記第1及び第3のセルアレイを同時に活性化する手段と、
前記第1及び第3のセルアレイが活性化されるとき、前記第1のビット線対を前記第1のデータ線対に接続すると同時に、前記第1のビット線対を前記第2のデータ線対に接続する第1の接続回路と、
前記第1及び第3のセルアレイが活性化されるとき、前記第2のビット線対と前記第2のデータ線対とを非接続とし、前記第2のビット線対と前記第3のデータ線対とを非接続とする第2の接続回路と、
前記第1及び第3のセルアレイが活性化されるとき、前記第3のビット線対を前記第3のデータ線対に接続し、前記第3のビット線対を前記第4のデータ線対に接続する第3の接続回路と
をさらに具備することを特徴とする請求項2記載の半導体装置。 - 複数の第6のデータ線対を有する第6のデータバスと、
複数の第7のデータ線対を有する第7のデータバスと、
複数の第8のデータ線対を有する第8のデータバスと、
複数の第9のデータ線対を有する第9のデータバスと、
複数の第10のデータ線対を有する第10のデータバスと、
前記第6、第7のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第6、第7のデータ線対に選択的に接続される複数の第5のビット線対を有する第5のセルアレイと、
前記第7、第8のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第7、第8のデータ線対に選択的に接続される複数の第6のビット線対を有する第6のセルアレイと、
前記第8、第9のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第8、第9のデータ線対に選択的に接続される複数の第7のビット線対を有する第7のセルアレイと、
前記第9、第10のデータバスの相互間に配置され、複数のメモリセルに接続され、前記第9、第10のデータ線対に選択的に接続される複数の第8のビット線対を有する第8のセルアレイと、
前記第1のI/O線対に設けられ、前記第1のI/O線対と前記複数の第6のデータ線対のうちの1対とを選択的に接続する第6の選択回路と、
前記第2のI/O線対に設けられ、前記第2のI/O線対と前記複数の第7のデータ線対のうちの1対とを選択的に接続する第7の選択回路と、
前記第3のI/O線対に設けられ、前記第3のI/O線対と前記複数の第8のデータ線対のうちの1対とを選択的に接続する第8の選択回路と、
前記第4のI/O線対に設けられ、前記第4のI/O線対と前記複数の第9のデータ線対のうちの1対とを選択的に接続する第9の選択回路と、
前記第1のI/O線対に設けられ、前記第1のI/O線対と前記複数の第10のデータ線対のうちの1対とを選択的に接続する第10の選択回路と
を有し、前記第5乃至第8のセルアレイは第2のバンクに属し、前記第1、第2のバンクは交互に活性化されることを特徴とする請求項2記載の半導体装置。 - 複数の第1のデータ線対を有する第1のデータバスと、
複数の第2のデータ線対を有する第2のデータバスと、
複数の第3のデータ線対を有する第3のデータバスと、
複数の第4のデータ線対を有する第4のデータバスと、
複数の第5のデータ線対を有する第5のデータバスと、
前記第1、第2のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第1、第2のデータ線対に選択的に接続される第1のビット線対を有する第1のセルアレイと、
前記第2、第3のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第2、第3のデータ線対に選択的に接続される第2のビット線対を有する第2のセルアレイと、
前記第3、第4のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第3、第4のデータ線対に選択的に接続される第3のビット線対を有する第3のセルアレイと、
前記第4、第5のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第4、第5のデータ線対に選択的に接続される第4のビット線対を有する第4のセルアレイとによりバンクが構成され、
第1の駆動信号に応じて第1、第3のセルアレイが活性化され、第2の駆動信号に応じて前記第2、第4のセルアレイが活性化されるように前記第1乃至第4のセルアレイを選択的に活性化する活性化回路と、
列方向に配置された第6乃至第9のデータ線対を有する第6のデータバスと、
前記第1乃至第5のデータバスのそれぞれに対応して設けられ、前記複数の第1乃至第5のデータ線対のうちの1対を前記第2のデータ線対のうちの1対に選択的に接続する第1乃至第5のデータ線選択回路とを具備し、
前記活性化回路により前記第1、第3のセルアレイが活性化された場合、前記第1乃至第4のデータ線選択回路は複数の前記第1乃至第4のデータ線対のうちの各1対を前記第6乃至第9のデータ線対にそれぞれ接続し、前記活性化回路により前記第2、第4のセルアレイが活性化された場合、前記第2乃至第5のデータ線選択回路は複数の前記第2乃至第5のデータ線対のうちの各1対を前記第7乃至第9のデータ線対、及び第6のデータ線対にそれぞれ接続することを特徴とする半導体装置。 - 複数の第1のデータ線対を有する第1のデータバスと、
複数の第2のデータ線対を有する第2のデータバスと、
前記第1、第2のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第1のデータ線対に選択的に接続される第1のビット線対を有し、且つ、複数のメモリセルに接続されるとともに前記第2のデータ線対に選択的に接続される第2のビット線対を有する第1のセルアレイと、
前記第1のセルアレイ内の前記第1、第2のビット線対を同時に選択する信号が供給されるカラムセレクト線と、
前記カラムセレクト線に接続され、前記第1のビット線対を前記第1のデータ線対に接続すると同時に、前記第2のビット線対を前記第2のデータ線対に接続する第1の接続回路と、
複数の第3のデータ線対を有する第3のデータバスと、
前記第2、第3のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第2のデータ線対に選択的に接続される第3のビット線対を有し、且つ、複数のメモリセルに接続されるとともに前記第3のデータ線対に選択的に接続される第4のビット線対を有する第2のセルアレイと、
前記第1の接続回路により第2のビット線対が前記第2のデータ線対に接続されるとき、前記第3のビット線対と前記第2のデータ線対とを非接続とし、前記第4のビット線対と前記第3のデータ線対とを非接続とする第2の接続回路と、
複数の第4のデータ線対を有する第4のデータバスと、
前記第3、第4のデータバスの相互間に配置され、複数のメモリセルに接続されるとともに前記第3のデータ線対に選択的に接続される第5のビット線対を有し、且つ、複数のメモリセルに接続されるとともに前記第4のデータ線対に選択的に接続される第6のビット線対を有する第3のセルアレイと、
前記第1の接続回路により前記第1のビット線対を前記第2のデータ線対に接続し、第2のビット線対を前記第2のデータ線対に接続するとき、前記第5のビット線対を前記第3のデータ線対に接続し、前記第6のビット線対を前記第4のデータ線対に接続する第3の接続回路とによりバンクが構成され、
第1のI/O線対、第2のI/O線対、第3のI/O線対、第4のI/O線対を有する第5のデータバスと、
前記第1のI/O線対に設けられ、前記第1のI/O線対と前記複数の第1のデータ線対のうちの1対とを選択的に接続する第1の選択回路と、
前記第2のI/O線対に設けられ、前記第2のI/O線対と前記複数の第2のデータ線対のうちの1対とを選択的に接続する第2の選択回路と、
前記第3のI/O線対に設けられ、前記第3のI/O線対と前記複数の第3のデータ線対のうちの1対とを選択的に接続する第3の選択回路と、
前記第4のI/O線対に設けられ、前記第4のI/O線対と前記複数の第4のデータ線対のうちの1対とを選択的に接続する第4の選択回路と
を具備することを特徴とする半導体装置。
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