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Description
【発明が属する技術分野】
本発明は、入力映像信号が映画フィルムから2−3プルダウン方式等の変換方式により生成されたテレシネ変換映像信号を高画質で表示可能にしたプラズマディスプレイパネル(PDP)、無機又は有機エレクトロルミネセンス(EL)パネル、液晶パネル等のマトリックス方式の表示装置に関する。
【0002】
【従来の技術】
NTSC方式等の標準テレビジョン方式の映像信号の中には、映画フィルムによる映像信号が含まれることが多々ある。映画フィルムは、毎秒24コマ(フレーム)からなり、一方、標準テレビジョン方式の映像信号は毎秒30フレームからなり、1フレームが2フィールドで構成される飛び越し走査の映像信号である。毎秒のフレーム数が異なるので、映画フィルムの各フレームを2−3プルダウン方式によりテレシネ変換して標準テレビジョン方式の映像信号を得ることが通常行われる。
【0003】
2−3プルダウン方式では、映画フィルムの第1コマから映像信号の第1フレームの第1及び第2フィールド、第2コマから映像信号の第2フレームの第1及び第2フィールド並びに第3フレームの第1フィールド、第3コマから映像信号の第3フレームの第2フィールド及び第4フレームの第1フィールドが作成される。以降のコマについて同様の変換によって連続したフィルムの各コマから、2フィールド分、3フィールド分、2フィールド分、3フィールド分、……のように映像信号を作成することが行われる。
【0004】
このようにして映画フィルムの2フレームが標準テレビジョン方式の映像信号の5フレームに対応し、映画フィルムのコマに対応して2フィールドの映像信号と3フィールドの映像信号とが交互に繰り返す映像信号に変換される。
【0005】
【発明が解決しようとする課題】
ところで、このようにテレシネ変換された飛び越し走査の映像信号による映像をPDP等の表示装置で表示させる場合には、映像信号の連続するフレーム中の例えば、上述の第3フレームは映画フィルムの第2コマ及び第3コマの画像の組み合わせたものであるので、元の映画フィルムに比べて画質が劣るという問題点があった。
【0006】
そこで、本発明の目的は、テレシネ変換画像に対する表示品質の向上を図った表示装置を提供することである。
【0007】
【課題を解決するための手段】
本発明の表示装置は、入力された飛び越し走査の映像信号が1秒当たり24コマのフィルムソースをテレシネ変換して得られたフィールド単位のテレシネ変換映像信号であるか否かを検出する検出手段と、検出手段によって入力された飛び越し走査の映像信号がテレシネ変換映像信号であると判別された場合に、同一フィルムフレームのフィールドを用いたフィールド間補間処理により入力された飛び越し走査の映像信号を線順次走査の映像信号に変換する線順次走査変換手段と、メモリと、線順次走査変換手段による変換後の線順次走査の映像信号を間引いて1画面分毎にメモリに書き込み、メモリに書き込んだ線順次走査の映像信号を24Hzのn倍(nは2以上の整数)のレートでメモリからn回繰り返して読み出すメモリ制御手段と、メモリから読み出された線順次走査の映像信号で表示パネルを駆動する表示パネル駆動手段と、を備えた表示装置であって、表示パネル駆動手段は、1フィールドの表示期間を複数のサブフィールドに分割し、サブフィールドの各々において、画素セルをメモリから読み出された線順次走査の映像信号に応じて発光セル又は非発光セルの一方の状態に設定し、発光セルのみを複数のサブフィールド各々の重み付けに対応した回数だけ発光させる発光駆動シーケンスを設定し、n回繰り返し読み出された1フィールド分の線順次走査の映像信号に対する発光駆動シーケンス各々は、複数のサブフィールド各々における発光回数の比が互いに異なるn回の発光駆動シーケンスからなり、1フィールドの表示期間の複数のサブフィールド各々には互いに異なる発光回数が割り当てられ、複数のサブフィールドをN個(2以上の整数)のサブフィールドとすると、1の発光駆動シーケンスのフィールド表示期間内においてk番目に(k:1以上N未満の整数)発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、1の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内においてk番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ1の発光駆動シーケンスのフィールド表示期間に後続する発光駆動シーケンスのフィールド表示期間内において(k+1)番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、1の発光駆動シーケンスのフィールド表示期間内において(k+1)番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、1の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内において(k+1)番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であることを特徴としている。
【0008】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図1は本発明による表示装置を示している。この表示装置においては、NTSC形式の入力映像信号がA/D変換器11及び駆動制御回路12に供給される。A/D変換器11は駆動制御回路12から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを1画素毎に例えば8ビットの画素データ(入力画素データ)に変換する。A/D変換器11の出力には2−3周期検出回路13及び順次走査変換回路14が接続されている。
【0009】
2−3周期検出回路13はA/D変換器11から供給された映像信号が1コマ当たり2フィールド分の信号部分と3フィールド分の信号部分とのいずれであるか否かを判定する。例えば、映像信号の連続するフレーム間の画素毎の差分の絶対値を1フィールド期間積算し、その積算値を所定の閾値と比較する。積算値が所定の閾値以上のとき動画フィールドと判定し、積算値が所定の閾値より小のとき静止画フィールドと判定する。動画フィールドとは連続するフレーム間でフィールド画像が異なる場合であり、静止画フィールドとは連続するフレーム間でフィールドが一致する場合である。2−3プルダウン方式でテレシネ変換された映像信号の場合には静止画フィールドが5フィールド毎に発生するので、静止画フィールドが検出された場合にはそのフィールドが3フィールド分の信号部分の最後フィールドとなる。2−3周期検出回路13による検出信号は順次走査変換回路14に供給される。
【0010】
順次走査変換回路14は2−3周期検出回路13の検出信号に応じて映像信号を線順次走査の映像信号に変換する。2フィールド分の信号部分ではその2フィールド分の映像信号を一旦各々保存して交互に出力する。3フィールド分の信号部分では最初の2フィールド分の映像信号を一旦各々保存して交互に出力する。すなわち、2−3周期検出回路13において静止画フィールドが検出された場合にはその静止画フィールドは無視される。
【0011】
順次走査変換回路14の出力には切換スイッチ15が接続されている。切換スイッチ15は順次走査変換回路14の出力信号を介してメモリ16,17のいずれか一方に供給する。切換スイッチ15はメモリ16,17の書き込み入力に接続されているが、メモリ16,17の読み出し出力には切換スイッチ18が接続されている。切換スイッチ18はメモリ16,17のいずれか一方から読み出された映像信号を中継出力する。メモリ16,17各々は所定の容量を有し、その書き込み及び読み出しはメモリ制御回路19によって制御される。
【0012】
アドレスドライバ20は、駆動制御回路12から供給されたタイミング信号に応じて、メモリ16,17から読み出された映像信号の1行分の変換画素データビット各々の論理レベルに対応した電圧を有するm個の画素データパルスを発生し、これらをPDP23の列電極D1〜Dmに夫々印加する。
PDP23は、アドレス電極としての上記列電極D1〜Dmと、これら列電極と直交して配列されている行電極X1〜Xn及び行電極Y1〜Ynを備えている。PDP23では、これら行電極X及び行電極Yの一対にて1行分に対応した行電極を形成している。すなわち、PDP23における第1行目の行電極対は行電極X1及びY1であり、第n行目の行電極対は行電極Xn及びYnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて1画素に対応した放電セルが形成される構造となっている。
【0013】
第1サスティンドライバ21及び第2サスティンドライバ22各々は、駆動制御回路12から供給されたタイミング信号に応じて駆動パルスを発生し、これらをPDP23の行電極X1〜Xn及びY1〜Ynに印加する。
駆動制御回路12は、上記入力映像信号中の水平及び垂直同期信号に同期して、A/D変換器11に対するクロック信号、スイッチ15,18各々の切換信号及びメモリ制御回路19によるメモリ16,17に対する書込及び読出のためのタイミング信号を発生する。更に、駆動制御回路12は、かかる水平及び垂直同期信号に同期して、アドレスドライバ20、第1サスティンドライバ21及び第2サスティンドライバ22各々を駆動制御すべき各種タイミング信号を発生する。
【0014】
かかる構成の表示装置においては、入力映像信号が2−3プルダウン方式でテレシネ変換された映像信号であるとすると、その映像信号は図2(a)に示すフィルムのコマA,B,C,D,……に対して図2(b)に示す如きフィールド列となる。すなわち、コマAに対しては第1フレームの第1フィールドA1及び第2フィールドA2となり、コマBに対しては第2フレームの第1フィールドB1及び第2フィールドB2並びに第3フレームの第1フィールドB1となる。コマCに対しては第3フレームの第2フィールドC1及び第4フレームの第1フィールドC2となり、コマDに対しては第4フレームの第2フィールドD1並びに第5フレームの第1フィールドD2及び第2フィールドD1となる。各コマの長さは1/24秒に対して各フィールドの長さは1/60秒である。
【0015】
順次走査変換回路14はテレシネ変換された映像信号を線順次走査の映像信号に変換するので、図2(b)の第1フレームの第1フィールドA1及び第2フィールドA2からライン毎に信号を交互に得て図2(c)に示すように1画面分の映像信号VAを生成する。同様に、第2フレームの第1フィールドB1及び第2フィールドB2からライン毎に信号を交互に得て1画面分の映像信号VBを生成する。第3フレームの第2フィールドC1及び第4フレームの第1フィールドC2からライン毎に信号を交互に得て1画面分の映像信号VCを生成する。第4フレームの第2フィールドD1並びに第5フレームの第1フィールドD2からライン毎に信号を交互に得て1画面分の映像信号VDを生成する。この映像信号VA,VB,VC,VD各々の長さは1/30秒である。
【0016】
メモリ制御回路19は順次走査変換回路14の出力映像信号をメモリ16とメモリ17とに切換スイッチ15を介して交互に書き込ませる。また、この書き込みは映像信号を間引いて24Hzで書き込まれる。図2(d)に示すようにメモリ16に映像信号VAが間引き書き込まれるとすると、次に、図2(e)に示すようにメモリ17には映像信号VBが間引き書き込まれる。そして、メモリ16に映像信号VCが間引き書き込まれ、次に、メモリ17には映像信号VDが間引き書き込まれる。
【0017】
このようにメモリ16,17に間引き書き込まれた映像信号VA,VB,VC,VDはメモリ制御回路19の制御によって読み出される。この読み出しは48Hzでメモリ16,17各々で2回繰り返し行われる。すなわち、図2(f)に示すようにメモリ16から映像信号VAが2回読み出され、次に図2(g)に示すようにメモリ17から映像信号VBが2回読み出される。同様に、メモリ16から映像信号VCが2回読み出され、次にメモリ17から映像信号VDが2回読み出される。
【0018】
メモリ16,17各々から読み出された映像信号(画素データ)は切換スイッチ18を介してアドレスドライバ20に順次供給される。その映像信号の1行分の画素データビット各々の論理レベルに対応した電圧を有するm個の画素データパルスが順次生成され、これらをPDP23の列電極D1〜Dmに各々印加される。また、第1サスティンドライバ21及び第2サスティンドライバ12各々からの駆動パルスが発生され、PDP23の行電極X1〜Xn及びY1〜Ynに印加される。よって、PDP23にはメモリ16,17各々から読み出された映像信号に応じた画像が表示される。
【0019】
上記したようにメモリ16から読み出された映像信号VAに対しては、図2(h)に示すように映像信号VAによる画像が2回連続して1/48秒ずつ表示される。メモリ16又は17から映像信号VB,VC,VDに対しても各映像信号による画像が2回連続して1/48秒ずつ表示される。すなわち、図2(a)の映画フィルムのコマと同様に1/24秒で1画面となる表示が行われる。
【0020】
なお、メモリ16,17に間引き書き込まれた映像信号VA,VB,VC,VD各々の読み出しをn×24Hzでn回繰り返しても良い。nは2以上の整数である。例えば、72Hzで3回繰り返し読み出しの場合には、図2(i)に示すようにメモリ16から映像信号VAが3回読み出され、次に図2(j)に示すようにメモリ17から映像信号VBが3回読み出される。同様に、メモリ16から映像信号VCが3回読み出され、次にメモリ17から映像信号VDが3回読み出される。メモリ16から読み出された映像信号VAに対しては、図2(k)に示すように映像信号VAによる画像が3回連続して1/72秒ずつ表示される。メモリ16又は17から映像信号VB,VC,VDに対しても各映像信号による画像が3回連続して1/72秒ずつ表示される。すなわち、図2(a)の映画フィルムのコマと同様に1/24秒で1画面となる表示が行われる。
【0021】
図3は、本発明の他の実施例としてPDPを用いた表示装置の概略構成を示す図である。
図3において、A/D変換器1は、駆動制御回路2から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを1画素毎に例えば8ビットの画素データ(入力画素データ)PDに変換し、これをデータ変換回路30に供給する。
【0022】
駆動制御回路2は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記A/D変換器1に対するクロック信号、及びメモリ4に対する書込・読出信号を発生する。更に、駆動制御回路2は、かかる水平及び垂直同期信号に同期して、アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8各々を駆動制御すべき各種タイミング信号を発生する。
【0023】
データ変換回路30は、かかる8ビットの画素データPDを、8ビットの変換画素データ(表示画素データ)HDに変換し、これをメモリ4に供給する。尚、かかるデータ変換回路30の変換動作については、後述する。
メモリ4は、駆動制御回路2から供給されてくる書込信号に従って上記変換画素データHDを順次書き込む。かかる書込動作により1画面(n行、m列)分の書き込みが終了すると、メモリ4は、この1画面分の変換画素データHD11-nmを、各ビット桁毎に分割して読み出し、これを1行分毎に順次アドレスドライバ6に供給する。
【0024】
アドレスドライバ6は、駆動制御回路2から供給されたタイミング信号に応じて、かかるメモリ4から読み出された1行分の変換画素データビット各々の論理レベルに対応した電圧を有するm個の画素データパルスを発生し、これらをPDP10の列電極D1〜Dmに夫々印加する。
PDP10は、アドレス電極としての上記列電極D1〜Dmと、これら列電極と直交して配列されている行電極X1〜Xn及び行電極Y1〜Ynを備えている。PDP23では、これら行電極X及び行電極Yの一対にて1行分に対応した行電極を形成している。すなわち、PDP10における第1行目の行電極対は行電極X1及びY1であり、第n行目の行電極対は行電極Xn及びYnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて1画素に対応した放電セルが形成される構造となっている。
【0025】
第1サスティンドライバ7及び第2サスティンドライバ8各々は、駆動制御回路2から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをPDP10の行電極X1〜Xn及びY1〜Ynに印加する。図4は、上記アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8各々がPDP10の列電極D1〜Dm、行電極X1〜Xn及びY1〜Ynに印加する各種駆動パルスの印加タイミングを示す図である。
【0026】
図4に示される例では、1フィールドの表示期間を8個のサブフィールドSF1〜SF8に分割してPDP10に対する駆動を行う。各サブフィールド内では、PDP10の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Wcと、上記発光セルのみを各サブフィールドの重み付けに対応した期間(回数)だけ発光維持させる維持発光行程Icとを実施する。又、先頭のサブフィールドSF1のみで、PDP10の全放電セルを初期化せしめる一斉リセット行程Rcを実行し、最後尾のサブフィールドSF8のみで、消去行程Eを実行する。
【0027】
先ず、上記一斉リセット行程Rcでは、第1サスティンドライバ7及び第2サスティンドライバ8が、PDP10の行電極X1〜Xn及びY1〜Yn各々に対して図3に示されるが如きリセットパルスRPx及びRPYを同時に印加する。これらリセットパルスRPx及びRPYの印加に応じて、PDP10中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは上記発光セルに設定される。
【0028】
次に、図4の画素データ書込行程Wcでは、アドレスドライバ6が、各行毎の画素データパルス群DP11 〜 n、DP21 〜 n、DP31 〜 n、・・・・、DP81 〜 nを図3に示されるように、順次列電極D1〜Dmに印加して行く。つまり、アドレスドライバ6は、サブフィールドSF1内では、上記変換画素データHD11-nm各々の第1ビット目に基づいて生成した第1行〜第n行各々に対応した画素データパルス群DP11〜nを、図4に示されるが如く1行分毎に順次列電極D1〜Dmに印加して行く。又、サブフィールドSF2内では、上記変換画素データHD11-nm各々の第2ビット目に基づいて生成した画素データパルス群DP21 〜 nを、図4に示されるが如く1行分毎に順次列電極D1〜Dmに印加して行くのである。この際、アドレスドライバ6は、変換画素データのビット論理が例えば論理レベル"1"である場合に限り高電圧の画素データパルスを発生して列電極Dに印加する。かかる各画素データパルス群DPの印加タイミングと同一タイミングにて、第2サスティンドライバ8は、図4に示されるが如き走査パルスSPを発生してこれを行電極Y1〜Ynへと順次印加して行く。ここで、上記走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Rcにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Rcにて初期化された状態、つまり発光セルの状態を維持する。
【0029】
すなわち、画素データ書込行程Wcの実行によれば、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが画素データに応じて択一的に設定され、いわゆる画素データの書き込みが為されるのである。
又、図4に示される維持発光行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8が、行電極X1〜Xn及びY1〜Ynに対して図4に示されるように交互に維持パルスIPX及びIPYを印加する。この際、上記画素データ書込行程Wcによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスIPX及びIPYが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。その発光維持期間(回数)は、各サブフィールドの重み付けに対応して設定されている。
【0030】
図5は、各サブフィールド毎の発光維持期間(回数)が記述されている発光駆動フォーマットを示す図である。
なお、図5の駆動モード(A)は、例えば偶数フィールド(又は偶数フレーム)、駆動モード(B)は、奇数フィールド(又は奇数フレーム)での発光駆動時に用いる。 すなわち、偶数フィールドの表示期間中においては、各サブフィールドSF1〜8毎の維持発光行程Icでの発光期間は、駆動モード(A)に示されるように、
SF1:3
SF2:11
SF3:20
SF4:30
SF5:40
SF6:51
SF7:63
SF8:37
に設定されており、
奇数フィールドの表示期間中においては、各サブフィールドSF1〜8毎の維持発光行程Icでの発光期間は、駆動モード(B)に示されるように、
SF1:1
SF2:6
SF3:16
SF4:24
SF5:35
SF6:46
SF7:57
SF8:70
に設定されている。
【0031】
この際、サブフィールドSF1〜SF8各々での発光期間比は、非線形(すなわち、逆ガンマ比率、Y=X2、2)であり、これにより入力画素データPDの非線形特性(ガンマ特性)を補正するようにしている。
すなわち、各維持発光行程Icでは、その直前に実行された画素データ書込行程Wcにて発光セルに設定された放電セルのみが、偶数フィールドの表示期間中は駆動モード(A)、奇数フィールドの表示期間中は駆動モード(B)に示される発光期間に亘り発光するのである。
【0032】
又、図4に示される消去行程Eでは、アドレスドライバ6が、消去パルスAPを発生してこれを列電極D1-mの各々に印加する。更に、第2サスティンドライバ8が、かかる消去パルスAPの印加タイミングと同時に消去パルスEPを発生してこれを行電極Y1〜Yn各々に印加する。これら消去パルスAP及びEPの同時印加により、PDP10における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【0033】
すなわち、かかる消去行程Eの実行により、PDP10における全ての放電セルが非発光セルとなるのである。
図6は、図3に示されるデータ変換回路30の内部構成を示す図である。
図6に示されるように、データ変換回路30は、2−3周期検出回路13、順次走査変換回路14、切換スイッチ15,18、メモリ16,17、メモリ制御回路19、第1データ変換回路32、多階調化処理回路33及び第2データ変換回路34で構成される。2−3周期検出回路13、順次走査変換回路14、切換スイッチ15,18、メモリ16,17及びメモリ制御回路19は図1に示したものと同一である。
【0034】
図6における第1データ変換回路32は、切換スイッチ18から供給された映像信号、すなわち8ビット(0〜255)の画素データPD’を、8ビット(0〜128)の変換画素データHDpに変換して多階調化処理回路33に供給する。
図7は、かかる第1データ変換回路32の内部構成を示す図である。
図7において、データ変換回路321は、画素データPD’を図8に示されるが如き変換特性に基づいて8ビット(0〜128)の変換画素データAに変換してこれをセレクタ322に供給する。データ変換回路323は、上記画素データPD’を図9に示されるが如き変換特性に基づいて8ビット(0〜128)の変換画素データBに変換してこれをセレクタ322に供給する。セレクタ322は、これら変換画素データA及びBの内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これを変換画素データHDpとして出力する。かかる変換特性選択信号は、図3に示した駆動制御回路2から供給されるもので、入力画素データDの垂直同期タイミングに応じて論理レベル"1"から"0"、又は"0"から"1"へと推移する信号である。ここで、図8の変換特性と図5の駆動モード(B)、図9の変換特性と図5の駆動モード(A)は、対となっている。つまり、セレクタ322は、図5の駆動モード(A)が設定されるフィールド(偶数フィールド)では、変換画素データBを選択し、図5の駆動モード(B)が設定されるフィールド(奇数フィールド)では、変換画素データAを選択し、これを変換画素データHDPとして出力するのである。尚、上記変換特性は、入力画素データのビット数 、後述する多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路33の前段に第1データ変換回路32を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより画素データPD’を上位ビット群(多階調化画素データに対応)と下位ビット群(切り捨てられるデータ:誤差データ)をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生(すなわち、階調歪みの発生)を防止する。
【0035】
かかる図7に示される構成により、第1データ変換回路32は、切換スイッチ18から供給された8ビット(0〜255)の画素データPD’を、1フィールド(フレーム)毎にその変換特性(図8、図9)を切り換えつつ8ビット(0〜128)の変換画素データHDpに変換して多階調化処理回路33に供給する。
図10は、かかる多階調処理回路33の内部構成を示す図である。
【0036】
図10に示されるが如く、多階調化処理回路33は、誤差拡散処理回路330及びディザ処理回路350から構成される。
先ず、誤差拡散処理回路330におけるデータ分離回路331は、上記第1データ変換回路32から供給された8ビットの変換画素データHDP中の下位2ビット分を誤差データ、上位6ビット分を表示データとして分離する。加算器332は、かかる誤差データとしての変換画素データHDP中の下位2ビット分と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算して得た加算値を遅延回路336に供給する。遅延回路336は、加算器332から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Dだけ遅らせ、これを遅延加算信号AD1として上記係数乗算器335及び遅延回路337に夫々供給する。係数乗算器335は、上記遅延加算信号AD1に所定係数値K1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器332に供給する。遅延回路337は、上記遅延加算信号AD1を更に(1水平走査期間−上記遅延時間D×4)なる時間だけ遅延させたものを遅延加算信号AD2として遅延回路338に供給する。遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間Dだけ遅延させたものを遅延加算信号AD3として係数乗算器339に供給する。又、遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間D×2なる時間分だけ遅延させたものを遅延加算信号AD4として係数乗算器340に供給する。更に、遅延回路338は、かかる遅延加算信号AD2を上記遅延時間D×3なる時間分だけ遅延させたものを遅延加算信号AD5として係数乗算器341に供給する。係数乗算器339は、上記遅延加算信号AD3に所定係数値K2(例えば、"3/16")を乗算して得られた乗算結果を加算器342に供給する。係数乗算器340は、上記遅延加算信号AD4に所定係数値K3(例えば、"5/16")を乗算して得られた乗算結果を加算器342に供給する。係数乗算器341は、上記遅延加算信号AD5に所定係数値K4(例えば、"1/16")を乗算して得られた乗算結果を加算器342に供給する。加算器342は、上記係数乗算器339、340及び341各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路334に供給する。遅延回路334は、かかる加算信号を上記遅延時間Dなる時間分だけ遅延させて上記加算器332に供給する。加算器332は、上記誤差データ(変換画素データHDP中の下位2ビット分)と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"0"、桁上げがある場合には論理レベル"1"のキャリアウト信号COを発生して加算器333に供給する。加算器333は、上記表示データ(変換画素データHDP中の上位6ビット分)に、上記キャリアウト信号COを加算したものを6ビットの誤差拡散処理画素データEDとして出力する。
【0037】
以下に、かかる構成からなる誤差拡散処理回路330の動作について説明する。
例えば、図11に示されるが如きPDP10の画素G(j,k)に対応した誤差拡散処理画素データEDを求める場合、先ず、かかる画素G(j,k)の左横の画素G(j,k-1)、左斜め上の画素G(j-1,k-1)、真上の画素G(j-1,k)、及び右斜め上の画素G(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素G(j,k-1)に対応した誤差データ:遅延加算信号AD1
画素G(j-1,k+1)に対応した誤差データ:遅延加算信号AD3
画素G(j-1,k)に対応した誤差データ:遅延加算信号AD4
画素G(j-1,k-1)に対応した誤差データ:遅延加算信号AD5
各々を、上述した如き所定の係数値K1〜K4をもって重み付け加算する。次に、この加算結果に、変換画素データHDPの下位2ビット分、すなわち画素G(j,k)に対応した誤差データを加算し、この際得られた1ビット分のキャリアウト信号COを変換画素データHDP中の上位6ビット分、すなわち画素G(j,k)に対応した表示データに加算したものを誤差拡散処理画素データEDとする。
【0038】
誤差拡散処理回路330は、かかる構成により、変換画素データHDP中の上位6ビット分を表示データ、残りの下位2ビット分を誤差データとして捉え、周辺画素{G(j,k-1)、G(j-1,k+1)、G(j-1,k)、G(j-1,k-1)}各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素{G(j,k)}における下位2ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に8ビットよりも少ないビット数、すなわち6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になるのである。
【0039】
なお、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に4つの画素各々に割り当てるべき誤差拡散の係数K1〜K4を1フィールド毎に変更するようにしても良い。
ディザ処理回路350は、かかる誤差拡散処理回路330から供給された誤差拡散処理画素データEDにディザ処理を施すことにより、6ビットの誤差拡散処理画素データEDと同等な輝度階調レベルを維持しつつもビット数を更に4ビットに減らした多階調化処理画素データDSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により1つの中間表示レベルを表現するものである。例えば、8ビットの画素データの内の上位6ビットの画素データを用いて8ビット相当の階調表示を行う場合、左右、上下に互いに隣接する4つの画素を1組とし、この1組の各画素に対応した画素データ各々に、互いに異なる係数値からなる4つのディザ係数a〜dを夫々割り当てて加算する。かかるディザ処理によれば、4画素で4つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が6ビットであっても、表現出来る輝度階調レベルは4倍、すなわち、8ビット相当の中間調表示が可能となるのである。
【0040】
しかしながら、ディザ係数a〜dなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路350においては、4つの画素各々に割り当てるべき上記ディザ係数a〜dを1フィールド毎に変更するようにしている。
【0041】
図12は、かかるディザ処理回路350の内部構成を示す図である。
図12において、ディザ係数発生回路352は、互いに隣接する4つの画素毎に4つのディザ係数a、b、c、dを発生してこれらを順次加算器351に供給する。
例えば、図13に示されるように、第j行に対応した画素G(j,k)及び画素G(j,k+1)、第(j+1)行に対応した画素G(j+1,k)及び画素G(j+1,k+1)なる4つの画素各々に対応した4つのディザ係数a、b、c、dを発生する。この際、ディザ係数発生回路352は、これら4つの画素各々に割り当てるべき上記ディザ係数a〜dを図13に示されるように1フィールド毎に変更して行く。
【0042】
すなわち、最初の第1フィールドにおいては、
画素G(j,k) :ディザ係数a
画素G(j,k+1) :ディザ係数b
画素G(j+1,k) :ディザ係数c
画素G(j+1,k+1):ディザ係数d
次の第2フィールドにおいては、
画素G(j,k) :ディザ係数b
画素G(j,k+1) :ディザ係数a
画素G(j+1,k) :ディザ係数d
画素G(j+1,k+1):ディザ係数c
次の第3フィールドにおいては、
画素G(j,k) :ディザ係数d
画素G(j,k+1) :ディザ係数c
画素G(j+1,k) :ディザ係数b
画素G(j+1,k+1):ディザ係数a
そして、第4フィールドにおいては、
画素G(j,k) :ディザ係数c
画素G(j,k+1) :ディザ係数d
画素G(j+1,k) :ディザ係数a
画素G(j+1,k+1):ディザ係数b
の如き割り当てにてディザ係数a〜dを循環して繰り返し発生し、これを加算器351に供給する。ディザ係数発生回路352は、上述した如き第1フィールド〜第4フィールドの動作を繰り返し実行する。すなわち、かかる第4フィールドでのディザ係数発生動作が終了したら、再び、上記第1フィールドの動作に戻って、前述した動作を繰り返すのである。加算器351は、上記誤差拡散処理回路330から供給されてくる上記画素G(j,k)、画素G(j,k+1)、画素G(j+1,k)、及び画素G(j+1,k+1)各々に対応した誤差拡散処理画素データED各々に、上述の如く各フィールド毎に割り当てられたディザ係数a〜dを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路353に供給する。
【0043】
例えば、図13に示される第1フィールドにおいては、
画素G(j,k)に対応した誤差拡散処理画素データED+ディザ係数a、
画素G(j,k+1)に対応した誤差拡散処理画素データED+ディザ係数b、
画素G(j+1,k)に対応した誤差拡散処理画素データED+ディザ係数c、
画素G(j+1,k+1)に対応した誤差拡散処理画素データED+ディザ係数d
の各々をディザ加算画素データとして上位ビット抽出回路353に順次供給して行くのである。上位ビット抽出回路353は、かかるディザ加算画素データの上位4ビット分までを抽出し、これを多階調化画素データDSとして出力する。
【0044】
このように、図12に示されるディザ処理回路350は、4つの画素各々に対応させて割り当てるべき上記ディザ係数a〜dを1フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した4ビット(0〜7)の多階調化画素データDSを求め、これを第2データ変換回路34に供給するのである。
【0045】
第2データ変換回路34は、かかる多階調化画素データDSを図14に示されるが如き変換テーブルに従って図5のサブフィールドSF1〜SF8各々に対応した第1〜第8ビットからなる変換画素データ(表示画素データ)HDに変換する。尚、図14において、変換画素データHDにおける第1〜第8ビットの内の論理レベル"1"のビットは、そのビットに対応したサブフィールドSFでの画素データ書込行程Wcにおいて選択消去放電を実施させることを示すものである(黒丸にて示す)。
【0046】
かかる変換画素データHDは、図3に示されるように、メモリ4を介してアドレスドライバ6に供給される。この際、変換画素データHDの形態は、図14に示されるが如き9パターンの内のいずれか1つとなる。アドレスドライバ6は、上記変換画素データHD中の第1〜第8ビット各々をサブフィールドSF1〜8各々に割り当て、そのビット論理が論理レベル"1"である場合に限り、該当するサブフィールドでの画素データ書込行程Wcにおいて高電圧の画素データパルスを発生し、これをPDP10の列電極Dに印加する。これにより、上記選択消去放電が生起されるのである。よって、各放電セルは、図14の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在する連続したサブフィールド各々での維持発光行程Icにおいて、図5に示されるが如き発光期間比にて発光を行う。
【0047】
これにより、偶数フィールド(フレーム)表示期間中は、図14の発光輝度(A)に示されるように、
{0:3:14:34:64:104:155:218:255}
なる9階調の発光駆動が為され、
奇数フィールド(フレーム)表示期間中は、図14の発光輝度(B)に示されるように、
{0:1:7:23:47:82:128:185:255}
なる9階調の発光駆動が為されるのである。
【0048】
図15(a)〜(j)はかかる図3の表示装置におけるフィルムのコマA,B,C,D,……に対する表示動作を示している。
図15(a)〜(g)は図2(a)〜(g)に示したものと同一である。すなわち、図15(a)に示したフィルムのコマA,B,C,D,……に対して2−3テレシネ変換された飛び越し走査の映像信号は図15(b)に示す如きフィールド列A1,A2,B1,……D1,D2,……となる。このフィールド列は順次走査変換回路14によって図15(c)に示す線順次走査の映像信号VA,VB,VC,VD,……が得られる。映像信号VA,VB,VC,VD,……各々は順次間引かれた後、図15(d)及び(e)に示すようにメモリ16,17に交互に書き込まれる。メモリ16,17に間引き書き込まれた映像信号VA,VB,VC,VD,……はメモリ制御回路19の制御によって読み出される。この読み出しは48Hzでメモリ16,17各々で2回繰り返し行われ、メモリ16からの読み出しでは図15(f)に示すように映像信号VA,VA,VC,VC,……が得られ、メモリ17からの読み出しでは図15(g)に示すように映像信号VB,VB,VD,VD,……が得られる。
【0049】
切換スイッチ18から出力される映像信号、すなわち画素データPD’は図15(h)に示すようにVA,VA,VB,VB,VC,VC,VD,VD,……である。第1データ変換回路32では図8の変換特性による駆動モード(A)が設定されるフィールド(偶数フィールド)VA’,VB’,VD’,VD’,……と、図9の変換特性による駆動モード(B)が設定されるフィールド(奇数フィールド)VA”,VB”,VC”,VD”,……とが交互になって図15(i)に示すように変換画素データHDPとして出力される。
【0050】
よって、PDP10における表示においては図15(j)に示すように1/48秒の駆動モード(A)による第1発光駆動シーケンスと1/48秒の駆動モード(B)による第2発光駆動シーケンスとがフィールド毎に交互に行われ、図15(a)の映画フィルムのコマと同様に1/24秒で1画面となる表示が行われる。なお、かかる実施例においては、2倍のフレームレート再生で2つの異なる発光駆動シーケンスを設定しているが、n倍(例えば、3倍)のフレームレート再生でn個(例えば、3個)の異なる発光駆動シーケンスを設定することも可能である。
【0051】
【発明の効果】
以上の如く、本発明によれば、映画フィルムのコマと同様に1/24秒で1画面となる表示が行われるので、テレシネ変換画像に対する表示品質の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明による表示装置の構成を示すブロック図である。
【図2】図1の表示装置の各部の動作を示す図である。
【図3】本発明の他の実施例として表示装置の構成を示すブロック図である。
【図4】PDP10に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図5】本発明の駆動方法に基づく発光駆動フォーマットを示す図である。
【図6】データ変換回路30の内部構成を示す図である。
【図7】第1データ変換回路32の内部構成を示す図である。
【図8】第1データ変換回路32における第1の変換特性を示す図である。
【図9】第1データ変換回路32における第2の変換特性を示す図である。
【図10】多階調処理回路33の内部構成を示す図である。
【図11】誤差拡散処理回路330の動作を説明する為の図である。
【図12】ディザ処理回路350の内部構成を示す図である。
【図13】ディザ処理回路350の動作を説明する為の図である。
【図14】図5に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第2データ変換回路34で用いられる変換テーブルの一例を示す図である。
【図15】図3の表示装置の各部の動作を示す図である。
【符号の説明】
2,12 駆動制御回路
6,20 アドレスドライバ
7,21 第1サスティンドライバ
8,22 第2サスティンドライバ
10,23 PDP
13 2−3周期検出回路
14 順次走査変換回路
30 データ変換回路
32 第1データ変換回路
33 多階調化処理回路
34 第2データ変換回路
330 誤差拡散処理回路
350 ディザ処理回路
Claims (2)
- 入力された飛び越し走査の映像信号が1秒当たり24コマのフィルムソースをテレシネ変換して得られたフィールド単位のテレシネ変換映像信号であるか否かを検出する検出手段と、
前記検出手段によって前記入力された飛び越し走査の映像信号がテレシネ変換映像信号であると判別された場合に、同一フィルムフレームのフィールドを用いたフィールド間補間処理により前記入力された飛び越し走査の映像信号を線順次走査の映像信号に変換する線順次走査変換手段と、
メモリと、
前記線順次走査変換手段による変換後の線順次走査の映像信号を間引いて1画面分毎に前記メモリに書き込み、前記メモリに書き込んだ線順次走査の映像信号を24Hzのn倍(nは2以上の整数)のレートで前記メモリからn回繰り返して読み出すメモリ制御手段と、
前記メモリから読み出された線順次走査の映像信号で表示パネルを駆動する表示パネル駆動手段と、を備えた表示装置であって、
前記表示パネル駆動手段は、1フィールドの表示期間を複数のサブフィールドに分割し、前記サブフィールドの各々において、画素セルを前記メモリから読み出された線順次走査の映像信号に応じて発光セル又は非発光セルの一方の状態に設定し、前記発光セルのみを前記複数のサブフィールド各々の重み付けに対応した回数だけ発光させる発光駆動シーケンスを設定し、
前記n回繰り返し読み出された1フィールド分の線順次走査の映像信号に対する前記発光駆動シーケンス各々は、前記複数のサブフィールド各々における前記発光回数の比が互いに異なるn回の発光駆動シーケンスからなり、
1フィールドの表示期間の前記複数のサブフィールド各々には互いに異なる発光回数が割り当てられ、前記複数のサブフィールドをN個(2以上の整数)のサブフィールドとすると、
1の発光駆動シーケンスのフィールド表示期間内においてk番目に(k:1以上N未満の整数)発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記1の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内においてk番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ前記1の発光駆動シーケンスのフィールド表示期間に後続する発光駆動シーケンスのフィールド表示期間内において(k+1)番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、前記1の発光駆動シーケンスのフィールド表示期間内において(k+1)番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記1の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内において(k+1)番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であることを特徴とする表示装置。 - 前記表示パネルは、プラズマディスプレイパネルであることを特徴とする請求項1記載の表示装置。
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