JP3866978B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に基板の表面から裏面へ貫通する電極が形成される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の究極の姿として、三次元に半導体素子が集積された三次元半導体集積回路装置がある。
【０００３】
このような三次元半導体集積回路装置を、従来の二次元半導体集積回路装置を積層して形成する研究が行われている。二次元半導体集積回路装置を積層して三次元半導体集積回路装置を形成するには、積層される二次元半導体集積回路装置相互を最短距離で接続する必要があるが、このためには、半導体基板中に貫通ビアホールを設け、このような貫通ビアホールを介して積層された二次元半導体集積回路装置相互を接続するのが有利であると考えられる。
【０００４】
半導体基板中に貫通ビアホールを形成し、３次元にスタッキングを行う際、貫通ビアホールの形成方法としては、反応性ガスを用いたリアクティブイオンエッチング（ＲＩＥ）を用いる方法やレーザビームを照射する方法が知られている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＲＩＥを用いて貫通ビアホールを形成する場合には、貫通ビアホールの形成後にＣＶＤ法等により、当該貫通ビアホール表面にＳｉＯ2 などの絶縁膜を形成する工程を別途設ける必要がある。
【０００６】
一方、レーザビームを照射して貫通ビアホールを形成する場合には、レーザビーム照射を大気中で行うことにより、貫通ビアホールの形成と同時に当該貫通ビアホール表面にＳｉＯ2 などの絶縁膜を形成することが可能であるが、貫通ビアホールの形成と同時にデブリが発生し、発生したデブリが貫通ビアホールの周辺に付着することが問題であった。特に、シリコン基板にレーザビームを照射して貫通ビアホールを形成する場合、貫通ビアホール周辺へのデブリの付着に加え、シリコン基板の熱歪による割れが問題であった。
【０００７】
デブリの付着を防止すべく、真空中でシリコン基板を裏返しにした状態でレーザビームを照射し、デブリを落下させる手法が考えられる。しかし、真空中では、貫通ビアホールの形成時に、その表面に十分な絶縁膜（ＳｉＯ2 ）が形成されないという問題がある。また、熱歪による割れを防止すべく、シリコン基板を水の中に浸した状態でレーザビームを照射する手法が採用される場合がある。しかし、シリコンのデブリは多孔質であるため、水の表面に浮かび上がって、レーザビームを散乱させてしまい、貫通ビアホールの形成が妨げられるという問題がある。
【０００８】
そこで、本発明では、貫通ビアホールを精度よく、効率的に形成するとともに、半導体基板の熱歪による割れの防止と、貫通ビアホールの表面への十分な絶縁膜の形成を可能とした半導体装置の製造方法を提供する。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明は請求項１に記載されるように、半導体基板の表面に開口部を形成する工程を含む半導体装置の製造方法であって、前記開口部を形成する工程は、前記半導体基板を傾斜させた状態で前記半導体基板の表面に水を流し、該表面全体に流水層を形成する工程と、前記流水層が形成された後、前記半導体基板の表面に、前記流水層を介して、前記流水層中を水が流れている状態でレーザビームを照射する工程とよりなることを特徴とする。
【００１０】
このように、半導体基板の表面に水を流した状態で、この半導体基板にレーザビームを照射することにより、半導体基板に貫通ビアホールを形成する際に発生するデブリを水流により除去することができ、レーザビームの散乱を防止して、貫通ビアホールを精度よく、効率的に形成することが可能となる。また、貫通ビアホールの形成と該貫通ビアホールの表面の絶縁膜の形成とが同時に行われるため、別途工程を設けることなく貫通ビアホールの表面に十分な絶縁膜を形成することができる。更に、半導体基板の表面に水を流すことにより、半導体基板の熱歪による割れを防止することができる。
また、半導体基板を傾斜させることにより、流水層を容易に形成することができ、半導体基板の表面にレーザビームを照射して貫通ビアホールを形成する際に発生するデブリを除去することが容易になる。
【００１１】
また、本発明は請求項２に記載されるように、更に前記半導体基板の表面にレジスト膜を形成する工程と、前記レジスト膜をパターニングして、前記半導体基板の表面を露出するレジスト開口部を前記レジスト膜中に形成する工程とを含み、前記レーザビームを照射する工程は、前記レジスト開口部において露出された半導体基板の表面にレーザビームを照射するように実行され、前記レジスト開口部を形成する工程は、前記レジスト開口部が上部において下部よりも大きな径を有するように実行されることを特徴とする。
【００１２】
このように、レジスト開口部を上部において下部よりも大きな径とすることにより、該レジスト開口部に水が流入しやすくなり、レジスト開口部において露出された半導体基板の表面にレーザビームを照射して貫通ビアホールを形成する際に発生するデブリを除去することが容易になる。
【００１３】
また、本発明は請求項３に記載されるように、前記レジスト開口部を形成する工程は、前記レジスト膜をパターニングする工程と、前記パターニングの後、前記レジスト膜をリフローさせる工程とを含むことを特徴とする。
【００１５】
また、本発明は請求項４に記載されるように、前記レーザビームは、ＹＡＧレーザビーム、エキシマレーザビーム、及びラマンレーザビームの群から選ばれる一のレーザビームであることを特徴とする。
また、本発明は請求項５に記載されるように、電極パターンが形成された半導体基板の表面に第１のレジストを形成する工程と、前記電極パターン上の第１のレジストに、上部の径が下部の径より大きく、且つ、下部の径が前記電極パターンの外径より小さい第１のレジスト開口部を形成する工程と、前記半導体基板を傾斜させた状態で前記半導体基板の表面に水を流し、表面全体に流水層を形成し、該流水層を介して前記流水層中を水が流れている状態で、前記第１のレジスト開口部に露出した半導体基板にレーザビームを照射して孔を形成する工程と、前記孔が形成された半導体基板の表面に第１の金属膜を形成する工程と、前記第１の金属膜の表面に第２のレジストを形成する工程と、前記第２のレジストに、径が前記孔の径より大きく、前記電極パターンの外径より小さい第２のレジスト開口部を形成する工程と、前記第２の開口部に露出した第１の金属膜の表面に第２の金属膜を形成する工程と、前記第２のレジストを除去する工程と、露出した前記第１の金属膜を除去する工程と、前記半導体基板の裏面を前記第１の金属膜が露出する直前まで研削する工程と、前記半導体基板の裏面を前記第１の金属膜が露出するまでエッチング除去する工程と、前記半導体基板の裏面に前記第１の金属膜が露出するように絶縁膜を形成する工程とを含むことを特徴とする。
また、本発明は請求項６に記載されるように、前記半導体基板の裏面に前記第１の金属膜が露出するように絶縁膜を形成する工程は、前記半導体基板の裏面に絶縁膜を形成する工程と、前記第１の金属膜上に形成された絶縁膜を除去する工程とを含むことを特徴とする。
また、本発明は請求項７に記載されるように、前記第１の金属膜は、前記孔の表面に形成される絶縁膜と密着する金属と半田に濡れる金属との組み合わせ、又は、前記孔の表面に形成される絶縁膜と密着し、且つ、半田に濡れる金属若しくは合金であることを特徴とする。
また、本発明は請求項８に記載されるように、更に、前記半導体基板の裏面に前記第１の金属膜のうち、前記孔の表面に形成される絶縁膜と密着する金属を除去する工程を含むことを特徴とする。
また、本発明は請求項９に記載されるように、更に、前記孔の表面に形成される絶縁膜の表面に他の絶縁膜又は窒化膜を形成する工程を含むことを特徴とする。
また、本発明は請求項１０に記載されるように、前記第２の金属膜は、銅、ニッケル、白金、パラジウム、金、銀又はこれらの組み合わせであることを特徴とする。
また、本発明は請求項１１に記載されるように、更に、前記半導体基板の裏面に露出した第１の金属膜に半田ボールを接続する工程を含むことを特徴とする。
また、本発明は請求項１２に記載されるように、更に、前記半導体基板の裏面に露出した第１の金属膜に半田ボールを接続した半導体素子を、１の半導体素子の第１の金属膜が他の半導体素子の第１の金属膜に、半田ボールによって接続される工程を含むことを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（第１実施例）
図１乃至図１４は、本発明の一実施例による半導体装置の製造工程を示す断面図である。
【００１７】
図１〜１４を参照するに、図１の第１工程では、シリコン基板１０の表面に電極パターン２０を形成し、更にシリコン基板１０の表面全体を覆うようにレジスト膜３０を塗布する。
【００１８】
図２に示す第２工程では、シリコン基板１０の表面全体に塗布されたレジスト膜３０のうち、電極パターン２０上のレジスト膜３０をパターニングして、開口部３０Ａを形成する。この開口部３０Ａは、上部の径が下部の径より広く、且つ、下部の径が電極パターン２０より狭い皿型の形状を有する。
【００１９】
レジスト膜３０をパターニングして皿状の開口部３０Ａを形成するには、様々な方法が考えられる。例えば、まず、電極パターン２０上のレジスト膜３０の一部を露光除去して円筒形の孔を形成し、次に、この円筒形の孔の周囲を上部の口径が下部の口径より広くなるように加熱リフロー加工することにより開口部３０Ａを形成する。あるいは、光吸収特性の異なる複数のレジスト層を堆積し、層境界でこれらのレジスト層を混合させることにより、レジスト膜３０中に光吸収率の分布を形成するようにしてもよい。
【００２０】
図３に示す第３工程では、開口部３０Ａの底面に露出した電極パターン２０をエッチング処理により除去する。この工程により、開口部３０Ａの底面にはシリコン基板１０が露出する。
【００２１】
図４に示す第４工程では、シリコン基板１０を斜めに傾け、大気中でレジスト膜３０の表面に水５０を矢印の方向に流しながら、開口部３０Ａの底面に露出したシリコン基板１０に向けてレーザビーム６０を照射する。このレーザビーム６０の照射により、シリコン基板１０には、直径１０ミクロン、深さ５０〜３００ミクロン程度の鳶口状の孔１０Ａが形成されるとともに、該孔１０Ａ及び開口部３０Ａに露出したシリコン基板１０の表面に、絶縁膜としてのＳｉＯ2 膜７０が形成される。
【００２２】
このように、本実施例では、レーザビーム６０の照射の際、シリコン基板１０の表面に水５０を流しておくことにより、レーザビーム６０の照射に伴い発生したデブリは水流とともに除去され、レーザビーム６０が散乱されることがない。このため、本実施例によれば、シリコン基板１０中に、孔１０Ａを精度よく、効率的に形成することができる。また、水５０を流すことにより、孔１０Ａ周辺のデブリが除去されるとともに、シリコン基板１０が冷却され、熱歪による割れを防止することができる。
【００２３】
レーザビーム６０としては、例えばＹＡＧレーザビーム、エキシマレーザビーム、ラマンレーザビーム等を用いることができる。なお、このようにして形成されたＳｉＯ2 膜７０の表面に、更に別のＳｉＯ2 膜あるいは窒化膜を形成するようにしても良い。
【００２４】
図５に示す第５工程では、レジスト膜３０が除去され、その後で、スパッタあるいはＣＶＤの手法により、シリコン基板１０の表面にシードレイヤとしての第１の金属膜８０を形成する。この第１の金属膜８０は、例えばＴｉとＰｄ、ＴｉとＰｔ、ＴｉとＮｉ、ＣｒとＣｕのように、絶縁膜としてのＳｉＯ2 膜７０に密着する金属と半田に濡れる金属の組み合わせとする。あるいは第１の金属膜８０は、絶縁膜としてのＳｉＯ2 膜７０に密着し、且つ、半田に濡れる一種類の金属あるいは合金とする。
【００２５】
図６に示す第６工程では、形成された第１の金属膜８０の表面に、フィルム状のレジスト（以下「フィルムレジスト」と称する）９０を貼り付け、更に露光現像を行って、電極パターン２０の外径よりも小さく、孔１０Ａの径よりも大きいレジスト開口部９０Ａを形成するように、フィルムレジスト９０をパターニングする。
【００２６】
次に、図７に示す第７工程で、フィルムレジスト９０のパターニングにより露出した第１の金属膜８０の表面に、めっき処理により第２の金属膜１００を付着させる。第２の金属膜１００の材料としては、例えば、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ａｇやこれら各金属の組み合わせが用いられる。
【００２７】
図８に示す第８工程では、残りのフィルムレジスト９０を除去するとともに、フィルムレジスト９０の除去により露出した第１の金属膜８０をエッチング処理により除去する。第１の金属膜８０は、第２の金属膜１００に比べて薄いため、このようなエッチングを行っても、第２の金属膜１００が実質的な影響を受けることはない。
【００２８】
図９に示す第９工程では、シリコン基板１０の裏面を第１の金属膜８０が露出する直前まで研削し、更に、シリコン基板１０の裏面を第１の金属膜８０の先端部が数十ミクロン程度露出するまで、フッ素系のガスによりドライエッチングを行う。
【００２９】
更に、図１０に示す第１０の工程で、スピンコートの手法により、該露出した第１の金属膜８０の先端部及びシリコン基板１０の裏面をポリイミド等の有機絶縁物の膜（以下「有機絶縁膜」と称する）１１０で被膜する。この際、有機絶縁物の粘度と被膜の際の回転数とを調整して、シリコン基板１０の裏面を被覆する有機絶縁膜１１０を厚くし、第１の金属膜８０の先端部を被覆する有機絶縁膜１１０を薄くする。
【００３０】
なお、第１の金属膜８０及び第２歩金属膜１００をＴｉとＰｄ、ＴｉとＰｔ、ＴｉとＮｉ、ＣｒとＣｕのように、絶縁膜としてのＳｉＯ2 膜７０に密着する金属と半田に濡れる金属の組み合わせとした場合には、ＳｉＯ2 膜７０に密着する金属であるＴｉ、Ｃｒ等の金属皮膜を除去した後で、有機絶縁膜１１０を被膜する。
【００３１】
次に、図１１に示す第１１の工程で、有機絶縁膜１１０が形成された面を乾燥させた後、酸素プラズマ処理により、第１の金属膜８０の先端部を被覆する有機絶縁膜１１０を除去する。このような手順により、シリコン基板１０を貫通し、内部に導電性プラグを有する貫通ビア構造１２０が形成される。
【００３２】
図１２に示す第１２の工程では、有機絶縁膜１１０の除去により露出した第１の金属膜８０の先端部に半田ボール１３０を設け、温度を加えて溶着する。
（第２実施例）
図１３は、シリコン基板１０に対し、所定間隔で第１乃至第１２の工程の処理を行うことにより、多数の貫通ビア構造１２０を形成した二次元半導体集積回路装置２００の構成を、また、図１４は、このような二次元半導体集積回路装置２００を積層して形成した三次元半導体集積回路装置３００の構成を示す。
【００３３】
図１３を参照するに、二次元半導体集積回路装置２００は、図示を省略した多数の能動素子を含んでおり、これらの能動素子は、図示を省略した配線パターンにより、貫通ビア構造１２０に接続されている。
【００３４】
そして、図１４に示すように、複数の二次元半導体集積回路装置２００を積層し、一の二次元半導体集積回路装置２００の貫通ビア構造１２０を、他の二次元半導体集積回路装置２００の貫通ビア構造１２０と、半田ボール１３０で溶着することにより接続し、三次元半導体集積回路装置３００が得られる。
【００３５】
このようにして形成された三次元半導体集積回路装置３００では、各層の位置次元半導体集積回路装置２００が最短経路で結ばれるため、寄生インダクタンス及びキャパシタンスが最小化され、高速に動作することが可能となる。また、互いに接続された貫通ビア構造１２０を介して効率的な放熱を実現することができる。
【００３６】
このように、本実施形態の半導体装置製造方法では、シリコン基板１０の表面に形成されたレジスト膜３０の一部を除去して開口部を形成し、大気中でレジスト膜３０の表面に水５０を流した状態で、この開口部に露出したシリコン基板１０にレーザビーム６０を照射してビアホールを形成しており、水流によりデブリを除去してレーザビームの散乱を防止し、ビアホールを制度よく効率的に形成することが可能になるともに、シリコン基板１０の熱歪による割れを防止することができる。
【００３７】
また、ビアホールの形成と該ビアホールの表面への絶縁膜の形成とが同時に行われるため、別途工程を設けることなくビアホールの表面に十分な絶縁膜を形成することができる。更に、開口部を上部の口径が下部の口径より広い皿型の形状とし、シリコン基板１０を傾斜させた状態で、レジスト膜３０の表面に水を流すことにより、開口部に水が流入しやすくなり、デブリを除去することが容易になる。
【００３８】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形、変更が可能である。
（付記１）
半導体基板の表面に開口部を形成する工程を含む半導体装置の製造方法であって、
半導体基板の表面に水を流し、流水層を形成する工程と、
前記半導体基板の表面に、前記流水層を介して、前記流水層中を水が流れている状態でレーザビームを照射する工程とを含むことを特徴とする半導体装置の製造方法。
（付記２）
更に前記半導体基板の表面にレジスト膜を形成する工程と、前記レジスト膜をパターニングして、前記半導体基板の表面を露出するレジスト開口部を前記レジスト膜中に形成する工程とを含み、
前記レーザビームを照射する工程は、前記レジスト開口部において露出された半導体基板の表面にレーザビームを照射するように実行され、
前記レジスト開口部を形成する工程は、前記レジスト開口部が上部において下部よりも大きな径を有するように実行されることを特徴とする請求項１記載の半導体装置の製造方法。
（付記３）
前記レジスト開口部を形成する工程は、前記レジスト膜をパターニングする工程と、前記パターニングの後、前記レジスト膜をリフローさせる工程とを含むことを特徴とする請求項２記載の半導体装置の製造方法。
（付記４）
前記流水層を形成する工程は、前記半導体基板を傾斜させた状態で水を流す工程を含むことを特徴とする請求項１〜４のうち、何れか一項記載の半導体装置の製造方法。
（付記５）
電極パターンが形成された半導体基板の表面に第１のレジストを形成する工程と、
前記電極パターン上の第１のレジストに、上部の径が下部の径より大きく、且つ、下部の径が前記電極パターンの外径より小さい第１のレジスト開口部を形成する工程と、
前記半導体基板を傾け、大気中で前記第１のレジストの表面に水を流した状態で、前記第１のレジスト開口部に露出した半導体基板にレーザビームを照射して孔を形成する工程と、
前記孔が形成された半導体基板の表面に第１の金属膜を形成する工程と、
前記第１の金属膜の表面に第２のレジストを形成する工程と、
前記第２のレジストに、径が前記孔の径より大きく、前記電極パターンの外径より小さい第２のレジスト開口部を形成する工程と、
前記第２の開口部に露出した第１の金属膜の表面に第２の金属膜を形成する工程と、
前記第２のレジストを除去する工程と、
露出した前記第１の金属膜を除去する工程と、
前記半導体基板の裏面を前記第１の金属膜が露出する直前まで研削する工程と、
前記半導体基板の裏面を前記第１の金属膜が露出するまでエッチング除去する工程と、
前記半導体基板の裏面に前記第１の金属膜が露出するように絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
（付記６）
前記半導体基板の裏面に前記第１の金属膜が露出するように絶縁膜を形成する工程は、前記半導体基板の裏面に絶縁膜を形成する工程と、前記第１の金属膜上に形成された絶縁膜を除去する工程とを含むことを特徴とする請求項５記載の半導体装置の製造方法。
（付記７）
前記第１の金属膜は、前記孔の表面に形成される絶縁膜と密着する金属と半田に濡れる金属との組み合わせ、又は、前記孔の表面に形成される絶縁膜と密着し、且つ、半田に濡れる金属若しくは合金であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
（付記８）
更に、前記半導体基板の裏面に前記第１の金属膜のうち、前記孔の表面に形成される絶縁膜と密着する金属を除去する工程を含むことを特徴とする請求項５〜７のうち、何れか一項記載の半導体装置の製造方法。
（付記９）
更に、前記孔の表面に形成される絶縁膜の表面に他の絶縁膜又は窒化膜を形成する工程を含むことを特徴とする請求項５〜８のうち、何れか一項記載の半導体装置の製造方法。
（付記１０）
前記第２の金属膜は、銅、ニッケル、白金、パラジウム、金、銀又はこれらの組合せであることを特徴とする請求項５〜９のうち、何れか一項記載の半導体装置の製造方法。
（付記１１）
更に、前記半導体基板の裏面に露出した第１の金属膜に半田ボールを接続する工程を含むことを特徴とする請求項５〜１０のうち、何れか一項記載の半導体装置の製造方法。
（付記１２）
更に、前記半導体基板の裏面に露出した第１の金属膜に半田ボールを接続した半導体素子を、１の半導体素子の第１の金属膜が他の半導体素子の第１の金属膜に、半田ボールによって接続される工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【００３９】
【発明の効果】
上述の如く、本発明によれば、半導体基板の表面に水を流した状態で、この半導体基板にレーザビームを照射することにより、半導体基板に貫通ビアホールを形成する際に発生するデブリを水流により除去することができ、レーザビームの散乱を防止して、貫通ビアホールを精度よく、効率的に形成することが可能となる。また、貫通ビアホールの形成と該貫通ビアホールの表面の絶縁膜の形成とが同時に行われるため、別途工程を設けることなく貫通ビアホールの表面に十分な絶縁膜を形成することができる。更に、半導体基板の表面に水を流すことにより、半導体基板の熱歪による割れを防止することができる。
【図面の簡単な説明】
【図１】第１工程を示す断面図である。
【図２】第２工程を示す断面図である。
【図３】第３工程を示す断面図である。
【図４】第４工程を示す断面図である。
【図５】第５工程を示す断面図である。
【図６】第６工程を示す断面図である。
【図７】第７工程を示す断面図である。
【図８】第８工程を示す断面図である。
【図９】第９工程を示す断面図である。
【図１０】第１０工程を示す断面図である。
【図１１】第１１工程を示す断面図である。
【図１２】第１２工程を示す断面図である。
【図１３】二次元半導体集積回路装置の構成を示す図である。
【図１４】三次元半導体集積回路装置の構成を示す図である。
【符号の説明】
１０ シリコン基板
１０Ａ 孔
２０ 電極パターン
３０ レジスト膜
３０Ａ 開口部
５０ 水
６０ レーザビーム
７０ ＳｉＯ2 膜
８０ 第１の金属膜
９０ フィルムレジスト
９０Ａ レジスト開口部
１００ 第２の金属膜
１１０ 有機絶縁膜
１２０ 貫通ビアホール
１３０ 半田ボール
２００ 二次元半導体集積回路装置
３００ 三次元半導体集積回路装置

Claims (12)

  1. 半導体基板の表面に開口部を形成する工程を含む半導体装置の製造方法であって、
    前記開口部を形成する工程は、
    前記半導体基板を傾斜させた状態で前記半導体基板の表面に水を流し、該表面全体に流水層を形成する工程と、
    前記流水層が形成された後、前記半導体基板の表面に、前記流水層を介して、前記流水層中を水が流れている状態でレーザビームを照射する工程とよりなることを特徴とする半導体装置の製造方法。
  2. 更に前記半導体基板の表面にレジスト膜を形成する工程と、前記レジスト膜をパターニングして、前記半導体基板の表面を露出するレジスト開口部を前記レジスト膜中に形成する工程とを含み、
    前記レーザビームを照射する工程は、前記レジスト開口部において露出された半導体基板の表面にレーザビームを照射するように実行され、
    前記レジスト開口部を形成する工程は、前記レジスト開口部が上部において下部よりも大きな径を有するように実行されることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記レジスト開口部を形成する工程は、前記レジスト膜をパターニングする工程と、前記パターニングの後、前記レジスト膜をリフローさせる工程とを含むことを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記レーザビームは、ＹＡＧレーザビーム、エキシマレーザビーム、及びラマンレーザビームの群から選ばれる一のレーザビームであることを特徴とする請求項１〜３のうち、何れか一項記載の半導体装置の製造方法。
  5. 電極パターンが形成された半導体基板の表面に第１のレジストを形成する工程と、
    前記電極パターン上の第１のレジストに、上部の径が下部の径より大きく、且つ、下部の径が前記電極パターンの外径より小さい第１のレジスト開口部を形成する工程と、
    前記半導体基板を傾斜させた状態で前記半導体基板の表面に水を流し、表面全体に流水層を形成し、該流水層を介して前記流水層中を水が流れている状態で、前記第１のレジスト開口部に露出した半導体基板にレーザビームを照射して孔を形成する工程と、
    前記孔が形成された半導体基板の表面に第１の金属膜を形成する工程と、
    前記第１の金属膜の表面に第２のレジストを形成する工程と、
    前記第２のレジストに、径が前記孔の径より大きく、前記電極パターンの外径より小さい第２のレジスト開口部を形成する工程と、
    前記第２の開口部に露出した第１の金属膜の表面に第２の金属膜を形成する工程と、
    前記第２のレジストを除去する工程と、
    露出した前記第１の金属膜を除去する工程と、
    前記半導体基板の裏面を前記第１の金属膜が露出する直前まで研削する工程と、
    前記半導体基板の裏面を前記第１の金属膜が露出するまでエッチング除去する工程と、
    前記半導体基板の裏面に前記第１の金属膜が露出するように絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  6. 前記半導体基板の裏面に前記第１の金属膜が露出するように絶縁膜を形成する工程は、前記半導体基板の裏面に絶縁膜を形成する工程と、前記第１の金属膜上に形成された絶縁膜を除去する工程とを含むことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記第１の金属膜は、前記孔の表面に形成される絶縁膜と密着する金属と半田に濡れる金属との組み合わせ、又は、前記孔の表面に形成される絶縁膜と密着し、且つ、半田に濡れる金属若しくは合金であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  8. 更に、前記半導体基板の裏面に前記第１の金属膜のうち、前記孔の表 面に形成される絶縁膜と密着する金属を除去する工程を含むことを特徴とする請求項５〜７のうち、何れか一項記載の半導体装置の製造方法。
  9. 更に、前記孔の表面に形成される絶縁膜の表面に他の絶縁膜又は窒化膜を形成する工程を含むことを特徴とする請求項５〜８のうち、何れか一項記載の半導体装置の製造方法。
  10. 前記第２の金属膜は、銅、ニッケル、白金、パラジウム、金、銀又はこれらの組み合わせであることを特徴とする請求項５〜９のうち、何れか一項記載の半導体装置の製造方法。
  11. 更に、前記半導体基板の裏面に露出した第１の金属膜に半田ボールを接続する工程を含むことを特徴とする請求項５〜１０のうち、何れか一項記載の半導体装置の製造方法。
  12. 更に、前記半導体基板の裏面に露出した第１の金属膜に半田ボールを接続した半導体素子を、１の半導体素子の第１の金属膜が他の半導体素子の第１の金属膜に、半田ボールによって接続される工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030062126A1 (en) * 2001-10-03 2003-04-03 Scaggs Michael J. Method and apparatus for assisting laser material processing
JP2004342990A (ja) * 2003-05-19 2004-12-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4554901B2 (ja) * 2003-08-12 2010-09-29 株式会社ディスコ ウエーハの加工方法
JP3990347B2 (ja) 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
EP1598140A1 (de) * 2004-05-19 2005-11-23 Synova S.A. Laserbearbeitung eines Werkstücks
JP2006080399A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置および半導体装置の製造方法
US7268315B2 (en) 2005-07-13 2007-09-11 Hewlett-Packard Development Company, L.P. Monitoring slot formation in substrates
US8457338B2 (en) 2006-05-22 2013-06-04 Audio Pixels Ltd. Apparatus and methods for generating pressure waves
KR101359059B1 (ko) * 2006-05-22 2014-02-05 오디오 픽셀즈 리미티드 다이렉트 디지털 스피커의 음량 및 음색 제어 장치 및 그 제어 방법
EP2158787B1 (en) * 2006-05-22 2012-04-11 Audio Pixels Ltd. Direct digital speaker apparatus having a desired directivity pattern
JP4534096B2 (ja) * 2007-04-12 2010-09-01 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
KR100889553B1 (ko) * 2007-07-23 2009-03-23 주식회사 동부하이텍 시스템 인 패키지 및 그 제조 방법
EP2846557B1 (en) * 2007-11-21 2019-04-10 Audio Pixels Ltd. Improved speaker apparatus
DE102009004902B3 (de) * 2009-01-16 2010-05-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur simultanen Mikrostrukturierung und Passivierung
KR101830998B1 (ko) 2010-03-11 2018-02-21 오디오 픽셀즈 리미티드 가동 소자가 정전기력에 의해서만 구동되는 정전기 평행판 액츄에이터 및 이와 연계된 유용한 방법
JP5290233B2 (ja) * 2010-04-13 2013-09-18 Ｃｋｄ株式会社 三次元計測装置及び基板検査装置
CN103493511B (zh) 2010-11-26 2016-10-26 音频像素有限公司 用于致动器阵列的个别寻址和噪声降低的装置和方法
EP2490273B1 (en) 2011-02-18 2013-05-01 Bruker HTS GmbH Method for manufacturing a HTS coated tape with laser beam cutting
JP6054049B2 (ja) * 2012-03-27 2016-12-27 東京エレクトロン株式会社 めっき処理方法、めっき処理システムおよび記憶媒体
US10007244B2 (en) 2012-05-25 2018-06-26 Audio Pixels Ltd. System, a method and a computer program product for controlling a set of actuator elements
WO2013175476A1 (en) 2012-05-25 2013-11-28 Audio Pixels Ltd. A system, a method and a computer program product for controlling a group of actuator arrays for producing a physical effect
EP3284266B1 (en) 2015-04-15 2021-02-17 Audio Pixels Ltd. Methods and systems for detecting at least the position of an object in space
CN112296377B (zh) * 2020-12-29 2021-05-07 江苏乐萌精密科技有限公司 一种在留有余量的金属掩模框表面加工合格斜孔的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54127580A (en) * 1978-03-27 1979-10-03 Nippon Electric Co Laser scribing method
JPS63293939A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体集積回路装置の製造方法
US5057184A (en) * 1990-04-06 1991-10-15 International Business Machines Corporation Laser etching of materials in liquids
JP3119090B2 (ja) * 1994-10-05 2000-12-18 株式会社日立製作所 水中レーザ加工装置及びその装置を用いた水中施工方法
JPH0919787A (ja) * 1995-07-04 1997-01-21 Hitachi Cable Ltd 非金属材料の加工方法及びその加工装置
US6231567B1 (en) * 1995-08-31 2001-05-15 Biolase Technology Inc. Material remover and method
JPH11267867A (ja) * 1998-03-23 1999-10-05 Seiko Epson Corp レーザ加工方法及び装置
JP3319507B2 (ja) * 1998-06-29 2002-09-03 住友電気工業株式会社 ダイヤモンドウェハのチップ化方法
JP2001176820A (ja) * 1999-12-15 2001-06-29 Hitachi Cable Ltd 基板の加工方法及びその加工装置

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