FR2707797A1 - Procédé de fabrication de bosses pour puces. - Google Patents

Procédé de fabrication de bosses pour puces. Download PDF

Info

Publication number
FR2707797A1
FR2707797A1 FR9408641A FR9408641A FR2707797A1 FR 2707797 A1 FR2707797 A1 FR 2707797A1 FR 9408641 A FR9408641 A FR 9408641A FR 9408641 A FR9408641 A FR 9408641A FR 2707797 A1 FR2707797 A1 FR 2707797A1
Authority
FR
France
Prior art keywords
bump
layer
metal
stop
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9408641A
Other languages
English (en)
Other versions
FR2707797B1 (fr
Inventor
Park Jong-Han
Park Chun-Geun
Ha Seon-Ho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of FR2707797A1 publication Critical patent/FR2707797A1/fr
Application granted granted Critical
Publication of FR2707797B1 publication Critical patent/FR2707797B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01094—Plutonium [Pu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

Un procédé de fabrication d'une bosse (7) en métal pour puce comprend les étapes consistant à: former une couche de métal d'arrêt (5) sur un substrat sur lequel est formée une pastille; former une couche de photorésist (6) sur la couche de métal d'arrêt (5) et ouvrir une zone de la pastille; former une bosse (7) pour puce par électrodéposition sur la zone ouverte; sélectivement éliminer la couche de photorésist (6) en utilisant la bosse (7) en tant que masque; attaquer une zone prédéterminée de la couche de métal d'arrêt (5) en utilisant comme masque la couche de photorésist restante (10); et former une bosse (7) pour puce sur la pastille en éliminant la couche de photorésist restante (10).

Description

PROCEDE DE FABRICATION DE BOSSES POUR PUCES
La présente invention concerne un procédé de fabrication d'une bosse pour puce et, plus particulièrement, un procédé simplifié pour fabriquer une bosse pour puce, qui permet de choisir librement un procédé d'attaque chimique, selon les besoins, lors de l'enlèvement d'un métal d'arrêt d'une zone prédéterminée après la
formation de la bosse.
Avec le progrès des procédés de fabrication des semi-conducteurs, les composants à semi-conducteur ont connu une densité de montage de plus en plus élevée. En même temps, la nécessité de miniaturiser les composants électroniques, tout en améliorant leur vitesse et leur performance, a demandé des puces de plus grande capacité mais des boîtiers plus petits et plus minces, ce qui constitue, bien
entendu, des exigences contradictoires.
Dans un exemple de procédé classique pour la fabrication d'un composant à semi-conducteur satisfaisant à ces exigences, une bosse est tout d'abord formée sur pastille métallique sur une puce de semi-conducteur. Puis, un conducteur d'une grille de connexion est fixé à la bosse par un procédé de thermo-compression pour ainsi obtenir un ensemble et deux ensembles de ce type sont placés du côté supérieur et du côté inférieur, avec la grille de connexion au centre, si bien que les conducteurs sont courbés et mis en forme pour se raccorder à chaque grille de connexion. La connexion
est parachevée au moyen de résine.
La présente invention concerne un procédé de fabrication d'une bosse pour puce, c'est-à-dire un procédé pour fabriquer une bosse sur une puce, pour
effectuer l'opération de montage ci-dessus mentionnée.
On peut utiliser, comme matériau pour la fabrication de la bosse, l'or, le cuivre ou un métal d'apport de brasage, l'or étant le pus souhaitable du fait de sa conductivité élevée. Récemment, des bosses en cuivre et des bosses en métal d'apport de brasage ont été utilisées afin de permettre une réduction des coûts. Dans le cas d'une bosse en métal d'apport de brasage, on utilise l'électrodéposition, ou
l'évaporation, ou une opération au trempé dans un bain de métal d'apport de brasage.
Plusieurs procédés classiques pour la fabrication d'une bosse du type champignon, avec une partie inférieure en retrait, ont été suggérés. Trois procédés de ce type sont représentés respectivement, à titre d'exemple, sur la figure 1, la figure 3 et la figure 4. Parmi ceux-ci, le procédé selon la figure 1 est celui qui est le plus
largement utilisé et il va être décrit en détail en se référant aux figures 2A à 2E.
En se référant aux figures 2A à 2E, pour fabriquer une bosse, une couche de métal 5 (par exemple un métal d'arrêt) est déposée sur la surface d'un substrat composé d'une couche de silicium 1, d'une couche d'oxyde de silicium 2, d'aluminium 3 et d'une couche de protection 4 (figure 2A). Un motif de placage 6 est formé par photolithographie en utilisant un photorésist. La bosse est formée dans le motif sur la couche de métal, en utilisant le métal d'arrêt 5 comme électrode, au moyen d'une électrodéposition (figure 2B). Après élimination de la partie non nécessaire du photorésist (figure 2C), du photorésist est de nouveau appliqué pour former un motif pour l'attaque du métal d'arrêt (figure 2D). A ce moment, le motif de résist a une forme telle qu'il recouvre la bosse et la zone immédiatement voisine. Puis, le métal d'arrêt exposé est éliminé par attaque chimique. La bosse de la puce est terminée par l'élimination du motif de résist (figure 2E). Toutefois, étant donné que l'adhérence entre le métal d'arrêt et la bosse est faible, un traitement thermique est effectué entre et 300 C. Le traitement thermique est, de préférence, exécuté après que l'opération d'électrode position a été terminée et il aidera à empêcher la séparation d'une bosse à adhérence faible et de la couche de métal pendant les traitements subséquents. Toutefois, lors de la fabrication d'une bosse pour puce selon le procédé de masquage ci- dessus décrit, le métal d'arrêt est attaqué au moyen de la bosse et on n'obtient donc pas une définition élevée. En outre, dans le mode opératoire représenté à la figure 1, du fait que la photolithographie pour l'attaque du métal d'arrêt est effectuée après la fabrication de la bosse, le résist qui entoure la bosse devient relativement épais. A cause de ce résist épais, il se produit divers inconvénients dans le dosage de sensibilisation et dans le développement avec pour résultat un risque
latent de courts-circuits entre des bosses adjacentes.
Les procédés à traitement thermique des figures 3 et 4 sont
approximativement les mêmes que le procédé ci-dessus décrit.
Le procédé représenté à la figure 3 est identique à celui de la figure 1, en
ce qui concerne l'élimination du résist non nécessaire pendant l'électrodéposition.
Après la formation de la bosse, et l'élimination du résist pendant l'électrodéposition, le métal d'arrêt est éliminé par une attaque chimique en utilisant la bosse en tant que masque, sans photolithographie. C'est-à-dire que, une fois la bosse formée selon le procédé de la figure 1, le métal d'arrêt n'est pas éliminé en utilisant un motif de résist, formé successivement pour constituer un masque, mais qu'il est éliminé en utilisant la
bosse comme masque.
Selon le procédé représenté à la figure 4, tout d'abord, un métal d'arrêt est déposé sur la surface d'une couche de protection et un motif de photorésist est formé sur lui. Puis, une partie prédéterminée de la couche supérieure du métal d'arrêt, c'est- à-dire la première couche, est éliminée par attaque chimique selon un procédé de photolithographie. Ensuite, la bosse est formée en utilisant la première couche restante du métal d'arrêt comme électrode pour l'électrodéposition. La seconde couche de métal d'arrêt est attaquée en utilisant la première couche à motif du métal d'arrêt comme masque pour l'attaque. A ce moment, si le métal d'arrêt des première et seconde couches est correctement sélectionné, on peut empêcher la corrosion par chaque solution d'attaque. Par exemple, on peut obtenir de bons résultats avec des combinaisons de couches de métal d'arrêt de Ti-Pd ou de Ti-Cu. Toutefois, pour une couche de métal d'arrêt Cr-Cu, le cuivre risque d'être attaqué par la solution destinée au chrome. Afin de résoudre ce problème, on peut utiliser une couche épaisse de cuivre ou bien une troisième couche de métal (par exemple, une couche mince d'or)
peut être formée sur la couche de cuivre.
Etant donné que seule la première couche est utilisée comme électrode pour l'électrodéposition lors de la formation d'une bosse selon le procédé représenté à la figure 4, il peut facilement se produire une variation de la hauteur de la bosse entre la partie centrale et la partie périphérique de la plaquette. Etant donné que la première couche de métal est constituée par des matériaux à résistance relativement élevée (Ti, Cr, etc.) cette variation de hauteur de la bosse devient un problème, notamment dans
le cas de grandes plaquettes.
Dans le cas de la fabrication d'une bosse pour puce sans utiliser de métal pour fil conducteur, comme dans les procédés représentés sur les figures 1 à 4, il se produit une attaque latérale de la bosse pendant l'attaque du métal d'arrêt, si l'on utilise une attaque en milieu liquide, et un endommagement de la couche inférieure si
l'on utilise une attaque à sec.
Dans le cas de l'utilisation de métal pour fil conducteur, une bosse pour puce est fabriquée selon le procédé montré sur les figures 5A à 5E. Tout d'abord, un motif de photorésist 6 est formé (figure 5A) et ensuite le métal d'arrêt 5 est attaqué en
utilisant ce motif en tant que masque tout en éliminant du photorésist (figure 5B).
Puis, du métal pour fil conducteur 8 pour l'électrodéposition est appliqué, et une bosse 7 est fabriquée au moyen d'un second motif de photorésist 6 (figure 5C). Le métal pour fil conducteur 8 est attaqué (figure 5D) pour donner une bosse (figure E).
Lorsque l'on utilise du métal pour fil conducteur, selon la description ci-
dessus, de nombreuses étapes non nécessaires de dépôt de métal pour fil conducteur pour l'électrodéposition, d'attaque, de photolithographie pour éliminer du métal
d'arrêt, etc., devraient être incluses, ce qui aboutit à un traitement complexe.
Au vu des problèmes ci-dessus mentionnés, qui sont liés à la fabrication d'une bosse pour puce, un but de la présente invention consiste à proposer un procédé pour Ia fabrication d'une bosse pour puce, ayant une qualité améliorée, sans opération séparée de photolithographie pour l'attaque d'un métal d'arrêt, lorsque du métal pour
fil conducteur n'est pas formé.
Le but de la présente invention est atteint par un procédé de fabrication d'une bosse pour puce en un métal auquel est directement fixé un conducteur, sur une pastille d'une puce de semi-conducteur, ce procédé comprenant les étapes consistant à former une couche de métal d'arrêt sur un substrat sur lequel est formée la pastille, à former une couche de photorésist sur la couche de métal d'arrêt et à ouvrir une zone de pastille, à forme une bosse sur la zone ouverte par électrodéposition, à éliminer sélectivement la couche de photorésist en utilisant la bosse comme masque, à attaquer une zone prédéterminée de la couche de métal d'arrêt en utilisant la couche de photorésist restante comme masque et à former une bosse sur la pastille en éliminant
la couche de photorésist restante.
Ce but de la présente invention ressortira mieux de la description détaillée
qui va suivre d'un mode de réalisation préféré de celle-ci en se référant aux dessins annexés, sur lesquels: la figure 1 est un diagramme séquentiel du processus de fabrication d'une bosse pour puce selon un mode de réalisation du procédé classique; les figures 2A à 2E représentent un processus de fabrication d'une bosse pour puce selon le mode de réalisation d'un procédé classique de la figure 1; la figure 3 est un diagramme séquentiel du processus de fabrication d'une bosse pour puce selon un autre mode de réalisation du procédé classique; la figure 4 est un diagramme séquentiel du processus de fabrication d'une bosse pour puce selon encore un autre mode de réalisation du procédé classique; les figures 5A à 5E représentent un processus de fabrication d'une bosse pour puce, lorsque l'on utilise un fil conducteur, selon encore un autre mode de réalisation du procédé classique; la figure 6 est un diagramme séquentiel du processus de fabrication d'une bosse pour puce selon un mode de réalisation de la présente invention et les figures 7A à 7E représentent un processus de fabrication d'une bosse
pour puce selon le mode de réalisation de la présente invention de la figure 6.
Dans le procédé de la présente invention, une couche de métal d'arrêt est attaquée en utilisant une couche de photorésist restant, en tant que masque, sous une bosse pendant la fabrication d'une bosse pour puce. Par conséquent, selon le procédé de la présente invention, le processus de fabrication est simplifié et le coût est
grandement réduit.
L'épaisseur de la puce est, de préférence, supérieure à celle d'un métal d'arrêt et ce, d'un facteur de plusieurs dizaines, afin qu'il ne se produise pas de variation d'épaisseur dans la bosse du fait d'une attaque de la bosse pendant l'attaque
du métal d'arrêt.
L'épaisseur de la couche de photorésist sous la bosse se situe, de
préférence, entre 2 et 100 gim.
L'opération destinée à laisser sélectivement la couche de photorésist peut être effectuée en utilisant la bosse en tant que masque, ou en utilisant un masque protégeant ladite bosse, et elle pourrait être effectuée par attaque à l'acide, attaque à
sec, développement par voie humide, développement à sec, etc..
En ce qui concerne le matériau pour la bosse, on peut utiliser un dépôt de
cuivre, de métal d'apport de brasage, d'or ou d'autres métaux à jonction.
Pour le métal d'arrêt, on utilise de préférence un métal sélectionné parmi
le groupe consistant en Ti, TiW, TiWN, Ni, TiN, Pd, W, Cu, Cr, Au et leurs alliages.
L'opération d'élimination du métal d'arrêt peut également être exécutée soit par
attaque à l'acide soit par attaque à sec.
Le métal d'arrêt pourrait consister en une couche multiple. Dans ce cas, la couche de métal d'arrêt est de préférence attaquée en attaquant d'abord une couche supérieure du métal d'arrêt, en éliminant ensuite une couche de photorésist sous la bosse et en attaquant après une couche inférieure du métal d'arrêt en utilisant comme
masque la couche supérieure du métal d'arrêt.
L'étape consistant à laisser du photorésist sous la bosse, comme dans la présente invention, s'applique à la bosse du type champignon, dont la partie inférieure est en retrait. En ce qui concerne les matières servant à fabriquer la couche de photorésist sous la bosse, on pourrait utiliser du photorésist soit du type positif soit du type négatif. Le type, l'épaisseur et la longueur de la couche de photorésist sous la bosse peuvent être librement réglées dans les limites permettant d'empêcher l'attaque
latérale, en ajustant la taille de la bosse en champignon.
La figure 6 est un diagramme séquentiel du processus de fabrication d'une bosse pour puce selon un mode de réalisation de la présente invention, et les figures 7A à 7E représentent un processus selon ce mode de réalisation. Un mode de réalisation de la présente invention va être décrit en détail en liaison avec les dessins annexés. Tout d'abord, une couche de silicium 1 et une couche d'oxyde de silicium 2 sont formées selon le procédé classique. Un motif en aluminium 3 est formé sur la couche d'oxyde de silicium, par photolithographie et par un procédé d'attaque chimique. Une couche de protection 4 est formée par désactivation et ensuite la zone d'aluminium est partiellement ouverte. Du métal d'arrêt 5 est déposé et mis en forme, et sur celui-ci, un motif de photorésist 6 est formé (figure 7A). Une bosse en champignon 7 est formée par un procédé d'électrodéposition et par exposition 9 en utilisant la bosse comme masque, avec développement ensuite (figure 7B), tout en laissant une couche de photorésist 10 sous la bosse (figure 7C). Après une attaque par réactif liquide ou une attaque à sec du métal d'arrêt 5, en utilisant la couche de photorésist 10 sous la bosse 7 (on peut également utiliser à ce moment une protection de la bosse par masquage) (figure 7D), la couche de photorésist 10 est éliminée par une attaque par réactif liquide ou par une attaque à sec. Un développement par voie humide ou un développement à sec (figure 7E) donnera une bosse pour puce selon un
mode de réalisation de la présente invention.
Des modes de réalisation préférés vont maintenant être décrits en détail.
Une couche de SiO2 de 4000 À d'épaisseur a été formée sur une plaquette de silicium, puis de l'aluminium a été déposé et structuré par photolithographie et par un procédé d'attaque chimique. Une couche de protection a été formée par passivation avec du Si3N4. Puis, la partie en aluminium a été ouverte et du métal d'arrêt multicouche, consistant en une couche de TiW de 2000 À d'épaisseur et en une couche de Cu de 1 gm d'épaisseur, a été formé par pulvérisation cathodique. Un motif de photorésist, ayant une épaisseur de 5 gim, a été formé en utilisant du photorésist PAR-900, fabriqué par la TOK Company. Puis une ouverture de pastille a été effectuée en utilisant le motif, pour obtenir une bosse en champignon. La longueur depuis l'emplacement de l'ouverture de pastille jusqu'à l'extrémité de la bosse en cuivre en forme de champignon allait de plusieurs micromètres à plusieurs dizaines de micromètres. Après la fabrication de la bosse, la totalité de la plaquette a été exposée, en utilisant une énergie de 300 mJ/cm2 au moyen d'un dispositif d'alignement, fabriqué par la Perkin Elmer Company, sans masque, et le développement a été exécuté. Le photorésist sous la bosse a été sélectivement laissé par cette opération. En utilisant la couche de photorésist comme masque, la couche supérieure (Cu) du métal d'arrêt a été attaquée par du FeC13 pendant trois minutes, tandis que la couche inférieure (TiW) du métal d'arrêt a été attaquée à l'H202 à 50 C pendant trois minutes et
demie, pour donner la bosse pour puce selon la présente invention.
Le mode opératoire a été exécuté de la même manière que pour l'exemple
1, sauf en ce qui concerne l'utilisation d'une combinaison Cr/Cu pour le métal d'arrêt.
La couche supérieure (la couche de cuivre) du métal d'arrêt a été attaquée et ensuite la couche de photorésist sous la bosse a été éliminée. La couche inférieure (la couche de chrome) du métal d'arrêt a été attaquée en utilisant la couche supérieure comme
masque, afin d'obtenir la bosse pour puce selon la présente invention.
Selon le procédé de la présente invention, tel qu'il a été décrit cidessus, le problème de l'attaque latérale pendant l'attaque du métal d'arrêt par réactif liquide ne se pose pas car la couche de photorésist sous la bosse fait office de masque. Par conséquent, on a pu obtenir un motif à haute définition par l'attaque par réactif liquide ou à sec. Dans le procédé classique, dans lequel on utilise du métal pour fil conducteur, le métal d'arrêt est attaqué avant électrodéposition. Toutefois, selon la présente invention, le métal d'arrêt est attaqué après l'électrodéposition. En outre, du fait que des opérations non nécessaires, telles que le dépôt de métal pour fil conducteur pour l'attaque du métal d'arrêt, photolithographie, etc., ont pu être supprimées, le mode opératoire est simplifié. On a donc pu obtenir les effets d'une
simplification du mode opératoire et une réduction des coûts.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit ni du domaine de l'invention.

Claims (6)

REVENDICATIONS
1. Procédé de fabrication d'une bosse (7) pour puce en un métal auquel est directement fixé un conducteur, sur une pastille d'une puce de semiconducteur, caractérisé en ce qu'il comprend les étapes consistant à: former une couche de métal d'arrêt (5) sur un substrat sur lequel est formée ladite pastille; former une couche de photorésist (6) sur ladite couche de métal d'arrêt (5) et ouvrir une zone de la pastille; former une bosse (7) pour puce par électrodéposition sur la zone ouverte; sélectivement éliminer ladite couche de photorésist (6) en utilisant ladite bosse (7) en tant que masque; attaquer une zone prédéterminée de ladite couche de métal d'arrêt (5) en utilisant comme masque la couche de photorésist restante (10); et à former une bosse (7) pour puce sur ladite pastille en éliminant ladite
couche de photorésist restante (10).
2. Procédé selon la revendication 1, caractérisé en ce que l'épaisseur de ladite bosse (7) est supérieure à celle dudit métal d'arrêt (5), d'un facteur de plusieurs dizaines, afin qu'il ne se produise pas d'effet sensible sur l'épaisseur de la bosse du fait
d'une attaque de la bosse pendant l'attaque du métal d'arrêt (5).
3. Procédé selon la revendication 1, caractérisé en ce que l'épaisseur dudit
photorésist (6) se situe entre 2 et 100!im.
4. Procédé selon la revendication 1, caractérisé en ce que ladite étape consistant à sélectivement éliminer ladite couche de photorésist (6) est exécutée en
utilisant un masque pour protéger ladite bosse (7).
5. Procédé selon la revendication 1, caractérisé en ce que ledit métal
d'arrêt (5) consiste en des couches multiples.
6. Procédé selon la revendication 5, caractérisé en ce que ladite couche de métal d'arrêt (5) est attaquée en attaquant d'abord une couche supérieure desdites couches multiples du métal d'arrêt, en éliminant ensuite la couche de photorésist sous ladite bosse et en attaquant une couche inférieure du métal d'arrêt, en utilisant comme
masque ladite couche supérieure du métal d'arrêt.
FR9408641A 1993-07-15 1994-07-12 Procédé de fabrication de bosses pour puces. Expired - Fee Related FR2707797B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930013346A KR950004464A (ko) 1993-07-15 1993-07-15 칩 범프의 제조방법

Publications (2)

Publication Number Publication Date
FR2707797A1 true FR2707797A1 (fr) 1995-01-20
FR2707797B1 FR2707797B1 (fr) 1996-07-05

Family

ID=19359329

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9408641A Expired - Fee Related FR2707797B1 (fr) 1993-07-15 1994-07-12 Procédé de fabrication de bosses pour puces.

Country Status (6)

Country Link
US (1) US5418186A (fr)
JP (1) JPH0778826A (fr)
KR (1) KR950004464A (fr)
CN (1) CN1102504A (fr)
DE (1) DE4424962A1 (fr)
FR (1) FR2707797B1 (fr)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5620611A (en) * 1996-06-06 1997-04-15 International Business Machines Corporation Method to improve uniformity and reduce excess undercuts during chemical etching in the manufacture of solder pads
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
FR2758015A1 (fr) * 1996-12-30 1998-07-03 Commissariat Energie Atomique Micro-champignons conducteurs et element de connexion electrique utilisant de tels micro-champignons
US6583444B2 (en) * 1997-02-18 2003-06-24 Tessera, Inc. Semiconductor packages having light-sensitive chips
JP3587019B2 (ja) * 1997-04-08 2004-11-10 ソニー株式会社 半導体装置の製造方法
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
KR100219806B1 (ko) 1997-05-27 1999-09-01 윤종용 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6452271B2 (en) * 1998-07-31 2002-09-17 Micron Technology, Inc. Interconnect component for a semiconductor die including a ruthenium layer and a method for its fabrication
US6130141A (en) * 1998-10-14 2000-10-10 Lucent Technologies Inc. Flip chip metallization
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
DE10017746B4 (de) * 2000-04-10 2005-10-13 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit mikroskopisch kleinen Kontaktflächen
US6448171B1 (en) * 2000-05-05 2002-09-10 Aptos Corporation Microelectronic fabrication having formed therein terminal electrode structure providing enhanced passivation and enhanced bondability
US6293457B1 (en) * 2000-06-08 2001-09-25 International Business Machines Corporation Integrated method for etching of BLM titanium-tungsten alloys for CMOS devices with copper metallization
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6869515B2 (en) 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
US7087510B2 (en) * 2001-05-04 2006-08-08 Tessera, Inc. Method of making bondable leads using positive photoresist and structures made therefrom
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6486054B1 (en) * 2002-01-28 2002-11-26 Taiwan Semiconductor Manufacturing Company Method to achieve robust solder bump height
KR100455387B1 (ko) * 2002-05-17 2004-11-06 삼성전자주식회사 반도체 칩의 범프의 제조방법과 이를 이용한 ｃｏｇ 패키지
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
US7541275B2 (en) * 2004-04-21 2009-06-02 Texas Instruments Incorporated Method for manufacturing an interconnect
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
KR100790993B1 (ko) * 2006-07-04 2008-01-03 삼성전자주식회사 범프 구조체를 구비한 플립 칩 패키지 및 그 제조방법
TWI345816B (en) * 2007-08-28 2011-07-21 Advanced Semiconductor Eng Method for forming bumps on under bump metallurgy
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US8946891B1 (en) 2012-09-04 2015-02-03 Amkor Technology, Inc. Mushroom shaped bump on repassivation
US9491840B2 (en) * 2013-09-13 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection apparatus and process
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
JPS58102542A (ja) * 1981-12-15 1983-06-18 Seiko Instr & Electronics Ltd バンプ電極の製造方法
JPS63305533A (ja) * 1987-06-05 1988-12-13 Nec Corp 半導体装置の製造方法
JPH02139934A (ja) * 1988-11-21 1990-05-29 Seiko Epson Corp 集積回路の製造方法
JPH02271635A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH02304929A (ja) * 1989-05-19 1990-12-18 Seiko Epson Corp 半導体装置の製造方法
JPH0350734A (ja) * 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法
US5298459A (en) * 1988-11-21 1994-03-29 Seiko Epson Corporation Method of manufacturing semiconductor device terminal having a gold bump electrode

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
JP2633586B2 (ja) * 1987-10-21 1997-07-23 株式会社東芝 バンプ構造を有する半導体装置
JP2664736B2 (ja) * 1988-08-30 1997-10-22 株式会社東芝 半導体装置用電極の形成方法
US5244833A (en) * 1989-07-26 1993-09-14 International Business Machines Corporation Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
JP2936680B2 (ja) * 1990-09-12 1999-08-23 富士通株式会社 半導体装置の製造方法
JPH04130619A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
JP2877168B2 (ja) * 1991-01-31 1999-03-31 富士電機株式会社 集積回路装置用バンプ電極の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
JPS58102542A (ja) * 1981-12-15 1983-06-18 Seiko Instr & Electronics Ltd バンプ電極の製造方法
JPS63305533A (ja) * 1987-06-05 1988-12-13 Nec Corp 半導体装置の製造方法
JPH02139934A (ja) * 1988-11-21 1990-05-29 Seiko Epson Corp 集積回路の製造方法
US5298459A (en) * 1988-11-21 1994-03-29 Seiko Epson Corporation Method of manufacturing semiconductor device terminal having a gold bump electrode
JPH02271635A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH02304929A (ja) * 1989-05-19 1990-12-18 Seiko Epson Corp 半導体装置の製造方法
JPH0350734A (ja) * 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 13, no. 142 (E - 739) 7 April 1989 (1989-04-07) *
PATENT ABSTRACTS OF JAPAN vol. 15, no. 191 (E - 1068) 16 May 1991 (1991-05-16) *
PATENT ABSTRACTS OF JAPAN vol. 7, no. 204 (E - 197) 9 September 1983 (1983-09-09) *

Also Published As

Publication number Publication date
KR950004464A (ko) 1995-02-18
CN1102504A (zh) 1995-05-10
FR2707797B1 (fr) 1996-07-05
US5418186A (en) 1995-05-23
DE4424962A1 (de) 1995-01-19
JPH0778826A (ja) 1995-03-20

Similar Documents

Publication Publication Date Title
FR2707797A1 (fr) Procédé de fabrication de bosses pour puces.
KR100658547B1 (ko) 반도체 장치 및 그 제조 방법
FR2567709A1 (fr) Ensemble a paillette comprenant un substrat de cablage multi-couche
US6501185B1 (en) Barrier cap for under bump metal
FR2672426A1 (fr) Procede de fabrication d'un dispositif a semiconducteurs comprenant un processus de depot de metal.
US10002830B2 (en) Semiconductor device with multi-layer metallization
US20020093098A1 (en) Semiconductor device and method of formation
US20060234489A1 (en) Method of forming low stress multi-layer metallurgical structures and high reliable lead free solder termination electrodes
KR100861057B1 (ko) 반도체 장치의 제조 방법
FR2645346A1 (fr) Dispositif semi-conducteur a trous de traversee d'interconnexion et son procede de fabrication
CN108461407B (zh) 用于恶劣介质应用的键合焊盘保护
JPH06204280A (ja) 絶縁層により覆われている複数の接合パッドが形成される半導体基板の表面を保護する方法
US6596635B1 (en) Method for metallization of a semiconductor substrate
US9627335B2 (en) Method for processing a semiconductor workpiece and semiconductor workpiece
JP2001217242A (ja) 半導体装置およびその製造方法
FR2842943A1 (fr) Procede de fabrication de film polymere conducteur anisotrope sur tranche de semi-conducteur
US8501613B2 (en) UBM etching methods for eliminating undercut
KR20030044887A (ko) 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법
WO2005086232A1 (fr) Dispositif microelectronique d'interconnexion a tiges conductrices localisees
JP3256623B2 (ja) 半導体装置の製造方法
US5895226A (en) Method of manufacturing semiconductor device
US20060183312A1 (en) Method of forming chip-type low-k dielectric layer
FR2502399A1 (fr) Dispositif a semi-conducteurs comportant un contact rapporte a faible resistance
KR100519893B1 (ko) 기판상의 상호접속부 제조 방법
FR2763424A1 (fr) Processus de damasquinage double

Legal Events

Date Code Title Description
ST Notification of lapse