JP3864034B2 - 波形整形デジタルフィルタ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、波形整形デジタルフィルタ回路に関し、より特定的には、デジタル通信無線システムにおける送信信号の波形整形をデジタルフィルタで行なう構成に関するものである。
【０００２】
【従来の技術】
デジタル無線通信システムにおいて、送信信号の波形整形をデジタルフィルタで行なう方式（以下、デジタル波形整形フィルタ方式と呼ぶ）がある。デジタル波形整形フィルタ方式を用いた送信部の一例（以下、従来フィルタ使用例と称す）を、図２４を用いて説明する。
【０００３】
図２４に示されるシステム構成は、ベースバンド信号発生器１０１、アップサンプラ１０２，１０４、波形整形フィルタ１０３、ローパスフィルタ（ＬＰＦ）１０５、中間周波数発生器１０６、直交変換器１０７、デジタル／アナログ変換器（Ｄ／Ａ）１０８およびバンドパスフィルタ（ＢＰＦ）１０９を備える。ベースバンド信号発生器１０１から直交変換器１０７までの処理はデジタルで、バンドパスフィルタ１０９およびこれ以降についてはアナログで信号処理されている。
【０００４】
アップサンプラ１０２，１０４、波形整形フィルタ１０３、ローパスフィルタ１０５は、Ｉチャネル（Ｉ−ｃｈ）およびＱチャネル（Ｑ−ｃｈ）のそれぞれに対応して配置される。
【０００５】
ベースバンド信号発生器１０１は、入力したデータをもとにＩチャネル（Ｉ−ｃｈ），Ｑチャネル（Ｑ−ｃｈ）のそれぞれのベースバンド信号を生成する。実際には、入力したデータ系列をもとに、ＱＰＳＫベースバンド信号（QPSK：Quadrature Phase Shift Keying）を１〜４０の多重数分だけ並列に発生させる。多重数は、図示しない上位層が決定する。これらの信号をそれぞれ異なる拡散符号を用いて拡散を行ない、すべて加算して出力する。ここで、拡散符号のチップレートは、Ｆｃｐである。図２４に示される例では、Ｆｃｐ＝３ＭＨｚである。出力されるＩチャネルおよびＱチャネルのベースバンド信号は、０、±１、±２、…、±４０の値をとるチップレートＦｃｐのスペクトル拡散信号となる。
【０００６】
アップサンプラ１０２は、チップレートＦｃｐの信号を入力し、Ｎｆｏｓ倍のアップサンプリングを行ない、サンプリングレートＦｓａの信号に変換して出力する。これらの値に関して、式（１）が成立する。
【０００７】
Ｆｓａ＝Ｆｃｐ×Ｎｆｏｓ …（１）
上記例では、Ｎｆｏｓ＝４、Ｆｓａ＝１２ＭＨｚである。以降、Ｎｆｏｓを波形整形フィルタのオーバーサンプリング数と呼ぶ。
【０００８】
アップサンプラ１０２への入力信号と出力信号との関係を、図２５を用いて説明する。図において、記号３２１はチップデータを、記号３２２は“０”値をそれぞれ表わしている。図２５に示されるように、アップサンプラにより、チップ周期Ｔｃｐ（＝１／Ｆｃｐ）ごとに変化する入力信号ＩＮｘを、サンプリング周期Ｔｓａ（＝１／Ｆｓａ）ごとに変化する出力信号ＯＵＴｘに変換する。出力信号ＯＵＴｘにおいて、チップ周期Ｔｃｐ（＝１／Ｆｃｐ）ごとに発生するチップデータ３２１のそれぞれの間には、“０”値が挿入されている。
【０００９】
波形整形フィルタ１０３は、入力したベースバンド信号の帯域制限を行なう。従来の波形整形フィルタ１０３は、図２６に示されるように、シフトレジスタ部４１０、乗算部４２０、および加算器４３０を含む。シフトレジスタ部４１０は、複数個（１１個）のレジスタＤを含む。乗算部４２０は、各レジスタに対応する乗算器を含む。
【００１０】
波形整形フィルタ１０３においては、入力信号をシフトレジスタ部４１０によってシフトさせ、乗算部４２０によってタップ係数Ｗ１〜Ｗ１１を乗算し、乗算部４２０の出力値のすべてを加算器４３０において加算して出力する。
【００１１】
波形整形フィルタ１０３の出力信号のスペクトルを、図２７に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図２７に示されるように、帯域制限された出力信号６１１がベースバンド周辺に存在することがわかる。そして、サンプリングレートＦｓａ＝１２ＭＨｚの周辺には、折返しスペクトル６１２が発生する。
【００１２】
波形整形フィルタ１０３のインパルス応答を、図２８に示す。図において、横軸は時間を、縦軸は出力値をそれぞれ表わしている。図２８に示されるように、波形整形フィルタ１０３のインパルス応答時においては、タップ係数Ｗ１〜Ｗ１１の値がサンプリング周期Ｔｓａごとに順番に出力される。フィルタのタップ数をＮｔａｐとすると、この例ではＮｔａｐ＝１１である。インパルス応答の継続時間は、式（２）で表わされる。
【００１３】
継続時間＝Ｔｓａ×Ｎｔａｐ …（２）
ここで、波形整形フィルタのインパルス応答のチップ長Ｎｃｄを、式（３）で定義する。
【００１４】
Ｔｃｐ×Ｎｃｄ＝Ｔｓａ×Ｎｔａｐ …（３）
上記の例ではＮｃｄ＝２．７５となる。また、式（４）が成立する。
【００１５】
Ｎｔａｐ＝Ｎｆｏｓ×Ｎｃｄ …（４）
図２４に示されるアップサンプラ１０４の動作は、アップサンプラ１０２の動作と基本的に同じである。アップサンプラ１０４は、サンプリングレートＦｓａの信号を入力し、Ｎｉｆｏｓ倍のアンサンプリングを行ない、サンプリングレートＦｉｆｏｓの信号に変換し出力する。このような値に関して、式（５）が成立する。
【００１６】
Ｆｉｆｏｓ＝Ｆｓａ×Ｎｉｆｏｓ …（５）
上記の例では、Ｎｉｆｏｓ＝５、Ｆｉｆｏｓ＝６０ＭＨｚである。
【００１７】
アップサンプラ１０４の出力信号のスペクトルを、図２９に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図２９に示されるように、ベースバンド付近の所望のスペクトル７１１の他にサンプリングレートＦｓａ＝１２ＭＨｚごとに折返しスペクトル７１２が発生する。
【００１８】
図２４に示されるローパスフィルタ１０５は、これらの折返しスペクトルを減衰させ、所望のベースバンドスペクトルを取出す。ローパスフィルタ１０５は、図２９における破線７１３で示す周波数特性を有する。本フィルタは、デジタルフィルタであるため動作周波数Ｆｉｆｏｓ＝６０ＭＨｚの周辺にも通過帯域が存在する。
【００１９】
ローパスフィルタ１０５の出力信号のスペクトルを、図３０に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。出力信号のスペクトル８１２は、ローパスフィルタ１０５によって減衰された折返しスペクトルとなる。減衰度は、ローパスフィルタ１０５の性能に依存する。
【００２０】
図２４に示される中間周波数発生器１０６は、周波数Ｆｉｆの中間周波数を生成する。この例では、Ｆｉｆ＝１５ＭＨｚである。
【００２１】
直交変換器１０７は、入力したＩチャネルおよびＱチャネルのベースバンド信号によって、中間周波数の直交変調を行なう。ここまでの処理をデジタルで行なう。
【００２２】
直交変換器１０７の出力信号のスペクトルを、図３１に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。直交変換器１０７では中間周波数の乗算を行なっているため、周波数±Ｆｉｆ＋ｍ×Ｆｉｆｏｓ＋ｎ×Ｆｓａ（ただし、ｍ、ｎは整数）の周辺にスペクトルが発生する。このうち、中間周波数Ｆｉｆ＝１５ＭＨｚ周辺に発生するスペクトル９１１が所望のスペクトルである。残りのスペクトル９１２は折返しスペクトルであり不要である。所望のスペクトルはバンドパスフィルタ１０９によって抽出される。
【００２３】
図２４に示されるバンドパスフィルタ１０９は、直交変換器１０７の出力を受けるデジタル／アナログ変換器１０８の出力を受けて、目的とする所望のスペクトルを抽出する。バンドパスフィルタ１０９は、図３１の斜線９１３に示される周波数特性を有する。
【００２４】
このようにして生成されたデジタルの送信信号をデジタル／アナログ変換器１０８によってアナログ信号に変換し、さらにバンドパスフィルタ１０９によって不要な周波数をカットする。
【００２５】
以上に述べたデジタル波形整形フィルタ方式は、帯域制限処理をデジタルで行なっているため、アナログフィルタでは実現が不可能な、任意なインパルス応答のフィルタを構成することができる。また、上述した従来の構成では、直交変換までの処理をデジタルで行なっているが、これによりＩチャネルとＱチャネルとの直交性が良く、高精度な変調を行なうことが可能になる。直交変調までをデジタルで行なうには、フィルタリング処理もデジタルで行なう必要がある。さらに、これらのデジタル方式は、異なった無線通信方式に対応する変復調器のハードウェア構成に関するデータを同一無線機関内に複数もってこれらを切換えることにより、複数の無線通信方式を用いて通信を行なうことが可能なソフトウェアレディオとの親和性も高い。これらのことから、今後デジタル波形整形フィルタ方式の採用が大きく進むと考えられる。
【００２６】
【発明が解決しようとする課題】
しかしながら、上述した従来の波形整形デジタルフィルタには、以下のような問題がある。図３２は、図２６におけるシフトレジスタ部４１０の出力と乗算部４２０の出力との内容を詳細に示したものである。図３２を参照して、入力されたデータはアップサンプリングされているため、実際に意味のある値は、ある瞬間には全レジスタＮｔａｐ個のうち平均でＮｃｄ個に存在し、その他のＮｔａｐ−Ｎｃｄ＝Ｎｃｄ×（Ｎｆｏｓ−１）個のレジスタの値は“０”である。
【００２７】
“０”の入ったレジスタに対応する乗算器の出力も“０”であるため、これらＮｃｄ×（Ｎｆｏｓ−１）個の乗算器は機能していない。
【００２８】
さらに、これらに対応する加算器の入力も“０”であり、機能していない。実際に機能しているレジスタ、乗算器、加算器の入力が、全てのレジスタ、乗算器および加算器の入力に占める割合はＮｃｄ／Ｎｔａｐ＝１／Ｎｆｏｓとなる。
【００２９】
つまり、波形整形フィルタのオーバーサンプリング数Ｎｆｏｓが大きくなるに従い、実際に機能している部分の割合が減少し、無駄な（動作をしない）回路が増加することになる。
【００３０】
その一方で、波形整形フィルタのオーバーサンプリング数Ｎｆｏｓを大きくすると、次に示すような利点が発生する。
【００３１】
一例として、まず上記した従来フィルタ使用例において、Ｎｆｏｓ＝４をＮｆｏｓ＝１０とした場合を考える。要求仕様であるため、Ｆｃｐ＝３ＭＨｚ、回路素子性能上の制約によりＦｉｆｏｓ＝６０ＭＨｚについては先ほどと同じとする。したがって、Ｎｆｏｓ×Ｎｉｆｏｓ＝Ｆｉｆｏｓ／Ｆｃｐ＝２０も一定である。Ｎｉｆｏｓ＝５をＮｉｆｏｓ＝２とする。また、スペクトル間隔により、Ｆｉｆ＝１５ＭＨｚのところをＦｉｆ＝２１ＭＨｚとする。
【００３２】
このときの、波形整形フィルタ１０３、アップサンプラ１０４、ローパスフィルタ１０５および直交変換器１０７の出力信号のスペクトルのそれぞれを、図３３、図３４、図３５、図３６に示す。いずれの図においても、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図３３、図３４、図３５および図３６を、図２７、図２９、図３０および図３１に示されるスペクトルと比較すると、折り返しスペクトルの発生間隔が広がっていることがわかる。したがって、オーバーサンプリング数Ｎｆｏｓを大きくすることにより、ローパスフィルタおよびバンドパスフィルタに要求される性能も、それぞれ破線７２３、破線９２３のように緩和されることがわかる。
【００３３】
さらなる例として、Ｎｆｏｓ＝２０、Ｎｉｆｏｓ＝１とした場合を考える。このときの波形整形フィルタ１０３、アップサンプラ１０４、ローパスフィルタ１０５、および直交変換器１０７の出力信号のスペクトルのそれぞれを、図３７、図３８、図３９、図４０に示す。いずれの図においても、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図３７、図３８、図３９のスペクトルは全て同じである。この例のように、直交変換器１０７のサンプリングレートＦｉｆｏｓ＝６０ＭＨｚと、波形整形フィルタ１０３のサンプリングレートＦｓａ＝６０ＭＨｚとを同じにすると、アップサンプラ１０４とローパスフィルタ１０５とは必要がなくなる。さらにバンドパスフィルタに要求される性能も、破線９３３のようにさらに緩和される。さらに、折返し周波数の発生間隔が広くなるため、中間周波数発生器１０６で発生させる中間周波数Ｆｉｆ＝１５ＭＨｚをＦｉｆ＝２０ＭＨｚ、Ｆｉｆ＝１０ＭＨｚと変化させることで、異なる周波数チャネル９３４へのアクセスも可能になる。
【００３４】
この方式では、周波数チャネルの切換はデジタル部で行なっているため、周波数を数億分の１といった高い性能で切換えることが可能となり、さらに切換える時間が数クロックと格段に短くなるため、周波数ホッピングなどの複雑な周波数切換が必要となる変調方式に対しても対応が可能となる。
【００３５】
このようなさまざまな利点が発生するため、上述した問題点にかかわらずオーバーサンプリング数Ｎｆｏｓの大きな波形整形フィルタへの要求が高まっている。
【００３６】
したがって、フィルタの性能を一定以上に保つために波形整形フィルタのインパルス応答のチップ長Ｎｃｄや処理すべき信号の量子化ビット数をある値以上に保ちつつ、オーバーサンプリング数Ｎｆｏｓを大きくする必要がある。
【００３７】
しかし、このようなフィルタを作成するためには、先ほど述べたように、ある瞬間に機能する乗算器の数Ｎｃｄはあまり変わらないにもかかわらず、機能しない乗算器の数Ｎｃｄ×（Ｎｆｏｓ−１）が大きく増加する。また、レジスタや加算器の入力にも同じことがいえる。すなわち無駄な回路規模を増加させなければならない。
【００３８】
このような問題に対応するために、特開平１１−２５１９６３号公報（直接スペクトラム拡散用デジタルフィルタ）に示されるようなＲＯＭ（リード・オンリー・メモリ）を用いた回路規模の削減方法があるが、上記した従来フィルタ使用例で示した４０×４０ＱＡＭ（QAM：Quadrature Amplitude Modulation）といった多数の信号点をとるような変調信号のフィルタリングを行なうためには、必要となるＲＯＭ容量が莫大となり実現が困難である。
【００３９】
そこで、本発明は係る問題を解決するためになされたものであり、その目的は、より少ない回路規模でオーバーサンプリング数Ｎｆｏｓの大きな波形整形デジタルフィルタ回路を提供することにある。
【００４０】
【課題を解決するための手段】
この発明のある局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、レジスタからの出力データに基づき、レジスタからの出力データとオーバーサンプリング数と同じ数の種類のタップ係数との積を出力する可変タップ係数乗算器と、可変タップ係数乗算器により乗算された結果をすべて加算する加算器とを備える。
【００４１】
好ましくは、可変タップ係数乗算器は、入力されるデータとタップ係数との積を計算するタップ係数乗算器と、タップ係数乗算器の出力データを順次出力する乗算結果順次出力器とを含む。
【００４２】
より好ましくは、乗算結果順次出力器は、タップ係数乗算器の出力データを順番に選択して出力するセレクタを含む。もしくは、乗算結果順次出力器は、タップ係数乗算器からの出力データをロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００４３】
好ましくは、可変タップ係数乗算器は、タップ係数を順次出力するタップ係数順次出力器と、タップ係数順次出力器の出力と入力したデータとの積を計算する乗算器とを含む。
【００４４】
より好ましくは、タップ係数順次出力器は、タップ係数を順番に選択して出力するセレクタを含む。もしくは、タップ係数順次出力器は、タップ係数をロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００４５】
したがって、上記構成によれば、より少ない回路規模でオーバーサンプリング数Ｎｆｏｓの大きな波形整形デジタルフィルタ回路を実現することが可能となる。従来のフィルタと比較した場合の回路規模の削減効果は、フィルタのオーバーサンプリング数Ｎｆｏｓが大きくなるに従い大きくなる。
【００４６】
また、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００４７】
さらに、データシフト用レジスタの数と加算器の入力の数とが、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【００４８】
この発明のさらなる局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、入力データに“−１”を乗算する符号反転器と、符号反転器の出力をシフトする反転データ用レジスタと、レジスタからの出力データおよび反転データ用レジスタからの出力データのうち、タップ係数の符号に対応する出力データとタップ係数の絶対値とを乗算することにより、レジスタからの出力データとオーバーサンプリング数と同じ数の種類のタップ係数との積を順次出力する複数個の可変タップ係数乗算器と、複数個の可変タップ係数乗算器から同時に受けた積を加算する加算器とを備える。
【００４９】
好ましくは、可変タップ係数乗算器は、レジスタからの出力データおよび反転データ用レジスタからの出力データのうち、タップ係数の符号に対応する出力データとタップ係数の絶対値とを乗算する複数個のタップ係数乗算器と、複数個のタップ係数乗算器からの出力データを順番に出力する乗算結果順次出力器とを含む。
【００５０】
より好ましくは、乗算結果順次出力器は、複数個のタップ係数乗算器からの出力データを順番に選択して出力するセレクタを含む。もしくは、乗算結果順次出力器は、複数個のタップ係数乗算器からの出力データをロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００５１】
好ましくは、可変タップ係数乗算器は、順番にタップ係数の絶対値を出力するタップ係数順次出力器と、タップ係数の符号が正のときにレジスタからの出力データを、タップ係数の符号が負であるときに反転データ用レジスタの出力データを選択して出力する符号選択器と、タップ係数順次出力器からの出力と符号選択器からの出力との積を出力する乗算器とを含む。
【００５２】
より好ましくは、タップ係数順次出力器は、タップ係数の絶対値を順番に選択して出力するセレクタを含む。もしくは、タップ係数順次出力器は、タップ係数の絶対値をロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００５３】
上記構成に従い入力データを反転した反転入力データを用いることにより、データシフト用レジスタの数をオーバーサンプリング数Ｎｆｏｓに対し、およそＮｆｏｓ分の２、加算器の入力の数がおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【００５４】
さらに、乗算器の数も、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【００５５】
また、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００５６】
この発明のさらなる局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、レジスタからの出力データに基づき、レジスタからの出力データとあらかじめ用意された任意の個数のタップ係数との積を出力する可変タップ係数乗算器と、可変タップ係数乗算器により乗算された結果をすべて加算する加算器とを備える。
【００５７】
好ましくは、可変タップ係数乗算器は、任意の個数のタップ係数の中から１個を選択して出力するタップ係数選択器と、タップ係数選択器からの出力と入力されるデータとの積を計算する乗算器とを含む。
【００５８】
より好ましくは、タップ係数選択器は、任意の個数のタップ係数の中から１個を選択して出力するセレクタを含む。特に、セレクタは、２T（ただし、Ｔは、任意の個数）個のタップ係数の中から１個を選択する。
【００５９】
上記構成によると、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００６０】
また、オーバーサンプリング数Ｎｆｏｓが整数でない場合であっても、特別な信号処理回路を付加することなく、小規模の回路構成でフィルタを実現することができる。
【００６１】
この発明のさらなる局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、レジスタからの出力データに基づき、レジスタからの出力データと、あらかじめ用意された任意の個数のタップ係数のうち連続する２個のタップ係数を補間した値との積を出力する可変タップ係数乗算器と、可変タップ係数乗算器により乗算された結果をすべて加算する加算器とを備える。
【００６２】
好ましくは、可変タップ係数乗算器は、任意の個数のタップ係数のうち連続する２個のタップ係数を補間した値を出力するタップ係数出力器と、タップ係数出力器からの出力と入力したデータとの積を計算する乗算器とを含む。
【００６３】
より好ましくは、タップ係数出力器は、任意の個数のタップ係数のうち連続する２個のタップ係数を選択して出力するセレクタと、セレクタから出力される連続する２個のタップ係数を補間する補間器とを含む。
【００６４】
特に、補間器は、連続する２個のタップ係数を、Ｗ（ｊ），Ｗ（ｊ＋１）、補間後の値をＶｃｏｅ、外部から入力される補間係数をｋとすると、Ｖｃｏｅ＝Ｗ（ｊ）×（１−ｋ）＋Ｗ（ｊ＋１）×ｋにより求められる値Ｖｃｏｅを出力する。セレクタは、予め用意された２T＋１（ただし、前記Ｔは、前記任意の個数）個のタップ係数の中から連続する２個のタップ係数を選択する。
【００６５】
より好ましくは、可変タップ係数出力器は、任意の個数のタップ係数のうちの前記連続する２個のタップ係数のうちの１つと、連続する２個のタップ係数の差分値とを選択して出力するセレクタと、セレクタから出力されるタップ係数と差分値とを用いて補間値を算出する補間器とを含む。
【００６６】
特に、補間器は、連続する２個のタップ係数を、Ｗ（ｊ），Ｗ（ｊ＋１）、差分値をＷｄ（ｊ）＝Ｗ（ｊ＋１）−Ｗ（ｊ）とし、補間後の値をＶｃｏｅ、外部から入力される補間係数をｋとすると、Ｖｃｏｅ＝Ｗ（ｊ）＋Ｗ（ｊ）ｄ×ｋにより求められる値Ｖｃｏｅを出力する。セレクタは、予め用意された２T（ただし、Ｔは、任意の個数）個のタップ係数と２T個の差分値との組から１組を選択する。
【００６７】
上記構成によると、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００６８】
また、オーバーサンプリング数Ｎｆｏｓが整数でない場合であっても、特別な信号処理回路を付加することなく、小規模の回路構成でフィルタを実現することができる。特に、タップ係数の補間を行なうため、同じ性能を実現するための回路構成がより小さくなる。
【００６９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。なお図中同一または相当部分には同一記号を付しその説明は省略する。
【００７０】
本発明の実施の形態による波形整形フィルタについて、図１を用いて説明する。図１は、無線通信システムの送信部に、以下に説明する本発明の実施の形態による波形整形フィルタを採用した状態を示している。
【００７１】
図１に示されるシステム構成は、ベースバンド信号発生器１０１、波形整形フィルタ２０３、中間周波数発生器１０６、直交変換器１０７、デジタル／アナログ変換器（Ｄ／Ａ）１０８およびバンドパスフィルタ（ＢＰＦ）１０９を備える。波形整形フィルタ２０３は、Ｉチャネル，Ｑチャネルのそれぞれに対応して設けられる。
【００７２】
ベースバンド信号発生器１０１から直交変換器１０７まではデジタル信号処理が施され、Ｄ／Ａ変換器１０８を介して、直交変換器１０７の出力がバンドパスフィルタ１０９に供給される。バンドパスフィルタ１０９およびそれ以降の処理は、アナログ信号処理を行なう。
【００７３】
従来の構成と比べて、アップサンプラ１０２が不要になることがわかる。また、本発明によると、オーバーサンプリング数Ｎｆｏｓの大きな波形整形フィルタを容易に実現できるため、フィルタのサンプリングレートＦｓａと直交変換器１０７のサンプリングレートＦｉｆｏｓとを容易に同じにできる。したがって、アップサンプラ１０４とローパスフィルタ１０５とが不要になる。
【００７４】
したがって、上記した従来フィルタ使用例に代わり、簡略化された図１に示されるシステム構成をとることが可能になる。以下、第１の実施の形態〜第１０の実施の形態において、具体的な回路構成について説明する。
【００７５】
［第１の実施の形態］
第１の実施の形態による波形整形フィルタ２０３Ａを、図２に示す。図２に示されるように、第１の実施の形態による波形整形フィルタ２０３Ａは、シフトレジスタ部１１１０、可変タップ係数乗算部１１２０Ａ、および加算器１１３０を含む。図においては、シフトレジスタ部１１１０は、３つのレジスタＤで、可変タップ係数乗算部１１２０Ａは、可変タップ係数乗算器１１２１Ａ、１１２２Ａ、１１２３Ａでそれぞれ構成されている。
【００７６】
シフトレジスタ部１１１０は、チップタイミングＣＴをイネーブル信号として入力データＤａｔａであるチップデータをラッチしシフトする。このようにしてシフトされたチップデータは、可変タップ係数乗算器に入力される。
【００７７】
可変タップ係数乗算部１１２０Ａは、シフトレジスタ部１１１０の出力とタップ係数とを乗算して出力する。可変タップ係数乗算器１１２１Ａ〜１１２３Ａの出力のすべては、加算器１１３０によって加算されて出力される。
【００７８】
第１の実施の形態による波形整形フィルタ２０３Ａは、タップ数Ｎｔａｐが１１、オーバーサンプリング数Ｎｆｏｓが４の従来の波形整形フィルタと同じ機能を実現する。データシフト用のレジスタおよび加算器の入力数は、従来の波形整形フィルタでは１１個であったのに対し、図２に示される波形整形フィルタ２０３Ａでは３個となり、大きく削減されていることがわかる。
【００７９】
すなわち、本発明の構成によりこれらの数は、一般的に約Ｎｆｏｓ分の１に削減され、オーバーサンプリング数Ｎｆｏｓが大きいほど削減率が大きくなる。なお、加算器の入力数がＮｆｏｓ分の１に減るということは、加算器の回路規模もおよそＮｆｏｓ分の１に減るということを意味する。
【００８０】
波形整形フィルタ２０３Ａは、図３に示される無線通信システム９０００に搭載される。図３に示される無線通信システム９０００は、図１に示されるシステム構成に加えて、クロック発生器９００１、チップタイミング発生器９００２およびカウンタ９００３を備える。図における波形整形フィルタ１０００は、第１の実施の形態〜第７の実施の形態による波形整形フィルタに相当する。
【００８１】
クロック発生器９００１は、一定周期で発振するクロックＣＬＫを発生する。チップタイミング発生器９００２は、クロックＣＬＫに基づき、一定間隔で活性化するチップタイミングＣＴを発生する。カウンタ９００３は、クロック入力端子にクロックＣＬＫを受け、同期リセット入力端子にチップタイミングＣＴを受けるカウンタである。カウンタ９００３は、クロックＣＬＫをカウントしてカウンタ値Ｃを出力し、チップタイミングＣＴに応じてカウンタ値Ｃをリセットする。
【００８２】
クロックＣＬＫは、フィルタのサンプリングレートＦｓａと同じ周波数を有し、チップタイミングＣＴは、チップ周期Ｔｃｐと同じ周期を有する。
【００８３】
第１の実施の形態による波形整形フィルタの動作について説明する。波形整形フィルタ２０３を図３に示す無線通信システム９０００に採用した場合、図４に示される動作が実現される。なお、図４において、ＩＮは、可変タップ係数乗算器１１２１Ａの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ａの出力をそれぞれに表わしている。
【００８４】
図４を参照して、可変タップ係数乗算器１１２１Ａの入力信号ＩＮは、チップタイミングＣＴに同期して、チップ周期Ｔｃｐごとに入力される。可変タップ係数乗算器１１２１Ａは、この例ではチップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングから、入力信号ＩＮとタップ係数Ｗ１との積を出力する。その後、クロックＣＬＫに同期してサンプリング周期Ｔｓａごとにタップ係数Ｗ２，Ｗ３，Ｗ４との積を順次出力する（出力信号ＯＵＴ）。
【００８５】
このような可変タップ係数乗算器１１２１Ａの内部構成の一例を、図５に示す。可変タップ係数乗算器１１２１Ａは、図５に示されるように、タップ係数を乗算する乗算器１３１１〜１３１４と、乗算器１３１１〜１３１４の結果を順次出力するための乗算結果順次出力器１３００Ａとを含む。乗算器１３１１，１３１２，１３１３，１３１４は、タップ係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を乗算する。
【００８６】
第１の実施の形態においては、乗算結果順次出力器１３００Ａは、セレクタ１３０１によって構成される。セレクタ１３０１は、カウンタ９００３が生成するカウンタ値Ｃに基づき、対応する乗算器から出力される信号を選択的に出力する。具体的には、カウンタ値Ｃが１，２，３，４であるならば、乗算器１３１１，１３１２，１３１３，１３１４の出力をそれぞれ選択的に出力する。
【００８７】
なお、上述したカウンタ９００３は、チップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングからカウントを開始し、カウンタ値Ｃを生成する。
【００８８】
他の可変タップ係数乗算器１１２２Ａおよび１１２３Ａは、可変タップ係数乗算器１１２１Ａと同様の構成および動作を行なう。ただし、タップ係数として、[Ｗ１，Ｗ２，Ｗ３，Ｗ４]の代わりに、それぞれ[Ｗ５，Ｗ６，Ｗ７，Ｗ８]、｛Ｗ９，Ｗ１０，Ｗ１１，Ｗ１２｝を用いる。
【００８９】
［第２の実施の形態］
第２の実施の形態においては、第１の実施の形態による可変タップ係数乗算器１１２１Ａ（１１２２Ａ，１１２３Ａ）に代わり、可変タップ係数乗算器１１２１Ｂを配置する。可変タップ係数乗算器１１２１Ｂを含む可変タップ係数乗算部は、可変タップ係数乗算部１１２０Ａと同等の動作を行なうが、その内部構成が異なる。
【００９０】
可変タップ係数乗算器１１２１Ｂの内部構成の一例を図６に、動作を図７に示す。可変タップ係数乗算器１１２１Ｂは、図６に示されるように、タップ係数を乗算する乗算器１３１１〜１３１４と、乗算器１３１１〜１３１４の結果を順次出力するための乗算結果順次出力器１３００Ｂとを含む。第２の実施の形態においては、乗算結果順次出力器１３００Ｂは、シフトレジスタ１４０１により構成されている。
【００９１】
第２の実施の形態による波形整形フィルタの動作について、図７を用いて説明する。なお、図７において、ＩＮは、可変タップ係数乗算器１１２１Ｂの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ｂの出力をそれぞれに表わしている。
【００９２】
シフトレジスタ１４０１は、乗算器１３１１〜１３１４の出力（タップ係数を乗算した結果）を、チップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングでセットし、その後クロックＣＬＫに同期してサンプリング周期Ｔｓａごとにタップ計算乗算結果をシフトしつつ出力する。これにより、可変タップ係数乗算器１１２１Ｂのシストレジスタ１４０１から、図７に示される出力信号ＯＵＴが出力される。
【００９３】
このように、第２の実施の形態による波形整形フィルタによると、従来の波形整形フィルタと比較して、加算器の入力数は一般的におよそオーバーサンプリング数Ｎｆｏｓ分の１に削減することが可能となる。
【００９４】
［第３の実施の形態］
第３の実施の形態においては、第１の実施の形態による可変タップ係数乗算器１１２１Ａ（１１２２Ａ，１１２３Ａ）に代わり、図８に示される可変タップ係数乗算器１１２１Ｃを用いる。可変タップ係数乗算器１１２１Ｃは、図８に示されるように、タップ係数順次出力器１６００Ａ、および乗算器１６１０を含む。
【００９５】
タップ係数順次出力器１６００Ａは、メモリＭＲとメモリＭＲから読出されるタップ係数Ｗ１〜Ｗ４を受けるセレクタ１６０１とを含む。タップ係数順次出力器１６００Ａにより出力されるタップ係数（係数信号Ｓ０）と入力信号ＩＮとが、乗算器１６１０に供給される。係数信号Ｓ０と入力信号ＩＮとの積が、出力信号ＯＵＴとして生成される。
【００９６】
第３の実施の形態による波形整形フィルタの動作を、図９を用いて説明する。なお、図９において、ＩＮは、可変タップ係数乗算器１１２１Ｃの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ｃの出力をそれぞれに表わしている。
【００９７】
タップ係数順次出力器１６００Ａは、内部にタップ係数を保持するメモリＭＲを有する。セレクタ１６０１は、カウンタ９００３により生成されるカウンタ値Ｃ（１〜４）に応じて、メモリＭＲから読出されたタップ係数Ｗｉを選択的に出力（係数信号Ｓ０）する。具体的には、カウンタ値Ｃが１，２，３，４になると、それぞれタップ係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を選択する。これにより、図９に示されるように、クロックＣＬＫに同期してサンプリング周期Ｔｓａごとに、入力信号ＩＮとタップ係数Ｗ１，Ｗ２，Ｗ３，Ｗ４との積（出力信号ＯＵＴ）が、順次、生成される。
【００９８】
このように、第３の実施の形態による波形整形フィルタによると、データシフト用のレジスタ、乗算器および加算器の入力の数が一般的におよそオーバーサンプリング数Ｎｆｏｓ分の１に削減されるため、回路規模を小さく抑えることが可能となる。
【００９９】
なお、タップ係数順次出力器１６００Ａの代わりに、図１０に示されるようにメモリ（たとえば、ＲＯＭ等）１６０２により構成されるタップ係数順次出力器１６００Ｂを用いてもよい。この場合、メモリ１６０２は、カウンタ値Ｃをアドレス端子で受け、カウンタ値Ｃの指示す記憶領域にあるタップ係数をデータ出力端子から出力する。
【０１００】
［第４の実施の形態］
第４の実施の形態においては、第１の実施の形態における可変タップ係数乗算器１１２１Ａ（１１２２Ａ，１１２３Ａ）に代わり、図１１に示される可変タップ係数乗算器１１２１Ｄを用いる。可変タップ係数乗算器１１２１Ｄは、タップ係数順次出力器１６００Ｃと乗算器１６１０とを含む。
【０１０１】
タップ係数順次出力器１６００Ｃは、メモリＭＲとメモリＭＲから読出されるタップ係数Ｗ１〜Ｗ４を受けるシフトレジスタ１８０１とを含む。可変タップ係数乗算器１１２１Ｄの動作は、第３の実施の形態におけるタイミングチャートと同じである。
【０１０２】
シフトレジスタ１８０１は、チップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングでタップ係数をセットする。そして、その後クロックＣＬＫに同期してサンプリング周期Ｔｓａごとにタップ係数をシフトしつつ順番に出力（係数信号Ｓ０）する。
【０１０３】
このように、第４の実施の形態による波形整形フィルタによれば、従来の波形整形フィルタと同じ機能を有しつつ、従来と比較して乗算器および加算器の入力数が一般的におよそオーバーサンプリング数Ｎｆｏｓ分の１に削減されるため回路規模を縮小することが可能となる。
【０１０４】
なお、波形整形フィルタ２０３Ａにおいては、上述した可変タップ係数乗算器１１２１Ａ〜１１２１Ｄを組合わせて配置するようにしてもよい。
【０１０５】
［第５の実施の形態］
第５の実施の形態による波形整形フィルタ２０３Ｂについて、図１２を用いて説明する。波形整形フィル２０３Ｂは、図１２に示されるように、シフトレジスタ部１９１０、反転データ用シフトレジスタ部１９８０、可変タップ係数乗算部１９２０、符号反転器１９７０および加算器１９３０を含む。図においては、シフトレジスタ部１９１０，１９８０のそれぞれは、３つのレジスタＤを、可変タップ係数乗算部１９２０は、可変タップ係数乗算器１９２１Ａ，１９２２Ａ，１９２３Ａをそれぞれ含む。
【０１０６】
第１の実施の形態による構成と比較すると、第５の実施の形態では、符号反転器１９７０と反転データ用シフトレジスタ部１９８０とが新たに設けられ、可変タップ係数乗算部１９２０には、シフトレジスタ部１９１０からの入力と、シフトレジスタ部１９８０からの反転入力とが新たに供給されている。
【０１０７】
図において、ＩＮは、シフトレジスタ部１９１０から可変タップ係数乗算器１９２１Ａへの入力を、ＲＩＮは、シフトレジスタ部１９８０から可変タップ係数乗算器１９２１Ａへの反転入力を表わしている。
【０１０８】
符号反転器１９７０は、入力データＤａｔａに“−１”を乗算する。可変タップ係数乗算器１９２１Ａ〜１９２３Ａは、第１の実施の形態による可変タップ係数乗算器と同等の動作を行なうが、反転入力が追加されているためより少ない回路規模で実現することができる。
【０１０９】
一例として可変タップ係数乗算器１９２１Ａの内部構成を図１３に、タイミングチャートを図１４に示す。可変タップ係数乗算器１９２１Ａは、図１３に示されるように、タップ係数Ｗ１〜Ｗ４に対応するタップ係数乗算器２１２１〜２１２４および乗算結果順次出力器２１１０を含む。乗算結果順次出力器２１１０は、セレクタ２１１１を含む。
【０１１０】
タップ係数乗算器２１２３，２１２４は、シフトレジスタ部１９１０から入力ＩＮを受け、タップ係数乗算器２１２１，２１２２，２１２４は、シフトレジスタ部１９８０から反転入力ＲＩＮを受ける。
【０１１１】
セレクタ２１１１は、カウンタ値Ｃに応じて、タップ係数乗算器２１２１〜２１２４の出力のうちの１つを選択的に出力（ＯＵＴ）する。
【０１１２】
ここで、タップ係数は、[Ｗ１，Ｗ２，Ｗ３，Ｗ４]＝[−２，−５，４，１５]とする。タップ係数乗算器２１２１は、入力ＩＮと負の値であるタップ係数Ｗ１とを乗算した出力する。しかし実際には、入力ＩＮとタップ係数Ｗ１との乗算を行なわず次の処理を実行する。
【０１１３】
すなわち、タップ係数Ｗ１は負の値であるため、タップ係数乗算器２１２１に、反転入力ＲＩＮ（入力に“−１”が乗算された値）が入力されるようにする。そして、タップ係数Ｗ１の絶対値である“２”を乗算する。これにより、“−２”の乗算を実現する。“−２”および“２”を１２ビットの２進数で表わすと、それぞれ“1111 1111 1110”“10”となり、“−２”より“２”の方がビット数が少ない。よって、入力ＩＮに負のタップ係数をそのまま乗算する回路に比べ、ビット数が少ない分だけタップ係数乗算器の回路規模が小さくなる。
【０１１４】
タップ係数乗算器２１２２についても、タップ係数Ｗ２が負の値であるため、反転入力ＲＩＮを与え、タップ係数Ｗ２の絶対値と反転入力ＲＩＮとを乗算させる。一方、タップ係数乗算器２１２３は、タップ係数Ｗ３が正の値であるため、入力ＩＮとタップ係数Ｗ３とを乗算する。
【０１１５】
タップ係数乗算器２１２４は、タップ係数Ｗ４＝１５＝１６−１である。このため、入力ＩＮに“１６”を乗算したものと、反転入力ＲＩＮとを加算することにより、“１５”の乗算を実現する。“１６”の乗算は、ビットをシフトするだけであり配線のみで実現できるため、必要となる加算器は１つとなる。したがって、タップ係数“１５”をそのまま入力に乗算するタップ係数乗算器に比べ、タップ係数乗算器２１２４の回路規模は小さくすることができる。
【０１１６】
乗算結果順次出力器２１１０は、上述した乗算結果順次出力器１３００Ａと同様の動作を行なう。
【０１１７】
このように、第５の実施の形態における波形整形デジタルフィルタ回路によれば、従来の波形整形デジタルフィルタ回路と同じ機能を有し、かつ回路規模を小さく構成することができる。
【０１１８】
［第６の実施の形態］
第６の実施の形態による波形整形フィルタは、第５の実施の形態による波形整形フィルタ２０３Ｂと同様、シフトレジスタ部１９１０、反転データ用シフトレジスタ部１９８０、加算器１９３０および符号反転器１９７０を備えるとともに、可変タップ係数乗算器１９２１Ａ（１９２１Ａ，１９２３Ａ）に代わって、図１５に示される可変タップ係数乗算器１９２１Ｂを備える。
【０１１９】
第６の実施の形態による可変タップ係数乗算器１９２１Ｂは、タップ係数順次出力器２２１０Ａ、符号選択器２２２０および乗算器２２４０を含む。
【０１２０】
タップ係数順次出力器２２１０Ａは、タップ係数の絶対値を順次出力する。乗算器２２４０では、タップ係数順次出力器２２１０Ａの出力する係数信号Ｓ１と符号選択器２２２０の出力する符号選択済信号Ｓ２との乗算を行なう。
【０１２１】
タップ係数の符号の乗算は、符号選択器２２２０において、入力ＩＮと反転入力ＲＩＮとを切換えることにより行なう。
【０１２２】
タップ係数順次出力器２２１０Ａは、タップ係数Ｗ１〜Ｗ４の絶対値Ｗ１ａ〜Ｗ４ａを記憶するメモリＭＲとメモリＭＲから読出される値Ｗ１ａ〜Ｗ４ａのいずれか１つを選択的に出力するセレクタ２２１１とを含む。
【０１２３】
セレクタ２２１１は、カウンタ９００３から出力されるカウンタ値Ｃ（Ｃ＝１〜４）に応じて、対応するタップ係数Ｗｉａを選択的に出力する。
【０１２４】
タップ係数Ｗ１ａ〜Ｗ４ａは、タップ係数Ｗ１〜Ｗ４の絶対値であり、｛Ｗ１，Ｗ２，Ｗ３，Ｗ４｝＝｛−２，−５，４，１５｝とすると、｛Ｗ１ａ，Ｗ２ａ，Ｗ３ａ，Ｗ４ａ｝＝｛２，５，４，１５｝となる。
【０１２５】
符号選択器２２２０は、セレクタ２２２１で構成される。セレクタ２２２１は、カウンタ９００３が生成するカウンタ値Ｃ（Ｃ＝１〜４）に応じて、対応する入力端Ｗｉｓの信号を選択し出力する。入力端Ｗ１ｓ〜Ｗ４ｓは、タップ係数Ｗ１〜Ｗ４に対応しており、対応するタップ係数が正の場合には、入力ＩＮを、負の場合には、反転入力ＲＩＮをそれぞれ受ける。ここでは、｛Ｗ１，Ｗ２，Ｗ３，Ｗ４｝＝｛−２，−５，４，１５｝＝｛負の値，負の値，正の値，正の値｝であるので、入力端Ｗ１ｓ，Ｗ２ｓは、反転入力ＲＩＮを受け、入力端Ｗ３ｓ，Ｗ４ｓは、入力ＩＮを受ける。
【０１２６】
第６の実施の形態による波形整形フィルタの動作を、図１６を用いて説明する。図において、ＩＮは、シフトレジスタ部１９１０から可変タップ係数乗算器１９２１Ｂへの入力を、ＲＩＮは、反転データ用シフトレジスタ部１９８０から可変タップ係数乗算器１９２１Ｂへの反転入力を、ＯＵＴは、可変タップ係数乗算器１９２１Ｂの出力をそれぞれに表わしている。
【０１２７】
図１６に示されるように、チップタイミングＣＴがＨレベルになると次のクロックＣＬＫのタイミングから、順次、入力ＩＮまたは反転入力ＲＩＮとタップ係数との積が算出され、出力（ＯＵＴ）される。
【０１２８】
このように構成することで、乗算器２２４０は、符号付整数と正の整数とを乗算するように構成すればよいため、符号付整数と符号付整数とを掛け合わせる乗算器に比べ、回路規模が削減される。
【０１２９】
なお、図１７に示されるように、タップ係数順次出力器２２１０Ａに代わり、タップ係数Ｗｉａをロードし、順次シフトしつつ出力するシフトレジスタ２２１２を含むタップ係数順次出力器２２１０Ｂを用いてもよい。
【０１３０】
［第７の実施の形態］
上述した第５の実施の形態および第６の実施の形態による可変タップ係数乗算器には、シフトレジスタ部１９１０からの入力ＩＮと反転データ用シフトレジスタ部１９８０からの反転入力ＲＩＮとが供給された。これに対し、タップ係数の符号がすべて同じであれば、入力ＩＮまたは反転入力ＲＩＮのいずれか一方のみを可変タップ係数乗算器に供給すればよい。
【０１３１】
たとえば、｛Ｗ１，Ｗ２，Ｗ３，Ｗ４｝がすべて正であれば、可変タップ係数乗算器への反転データ用シフトレジスタ部１９８０からの信号入力は不要となる。
【０１３２】
このような場合、波形整形フィルタ２０３Ｃは、図１８に示されるように、シフトレジスタ部１９１０と、反転データ用シフトレジスタ部１９８０と、可変タップ係数乗算部２４２０とを含む。可変タップ係数乗算部２４２０は、シフトレジスタ部１９１０から入力を受ける可変タップ係数乗算器２４２１と、シフトレジスタ部１９１０と反転データ用シフトレジスタ部１９８０とのデータを受ける可変タップ係数乗算器２４２２と、反転データ用シフトレジスタ部１９８０からの信号を受ける可変タップ係数乗算器２４２３とを含むように構成される。
【０１３３】
このように可変タップ係数乗算器２４２１は、反転データ用シフトレジスタ部１９８０からの入力が不要であり、可変タップ係数乗算器２４２３は、シフトレジスタ部１９１０からの入力が不要なため、対応するデータシフト用レジスタが省略され、この結果回路規模が縮小される。
【０１３４】
この場合、シフトレジスタ部１９１０および反転データ用シフトレジスタ部１９８０のそれぞれは、２つのレジスタＤで構成されることになる。また符号反転器も、図１２に示される波形整形フィルタ２０３Ｂと異なった場所に配置されることになる。
【０１３５】
［第８の実施の形態］
上述した第１の実施の形態〜第７の実施の形態では、オーバーサンプリング数Ｎｆｏｓは４（整数）であった。そこで、第８の実施の形態では、Ｆｃｐ＝３ＭＨｚ、Ｆｓａ＝６．９ＭＨｚの場合を仮定する。このとき、オーバーサンプリング数Ｎｆｏｓ＝２．３となる。
【０１３６】
第８の実施の形態による波形整形フィルタは、図１９に示される無線通信システム９５００に搭載される。無線通信システム９５００は、図１に示されるシステム構成に加えて、クロック発生器９００１およびＮＣＯ（Numerical Controlled Oscillator）回路９００５を備える。
【０１３７】
クロックＣＬＫを６．９ＭＨｚとする。当該クロックＣＬＫからＮＣＯ回路９００５を用いて３ＭＨｚのチップタイミングＣＴを発生させる。ＮＣＯ回路９００５は、増分値レジスタ９０１０と１０ビットすなわち０〜１０２３の値が表現可能なカウンタ９０１１とを含む。
【０１３８】
カウンタ９０１１は、加算器９０１２およびＤフリップフロップ９０１３を含む。加算器９０１２には、クロックＣＬＫ毎に増分値レジスタ９０１０の値が加算される。増分値レジスタ９０１０の値は、カウンタ９０１１のビット数Ｂ（＝１０）、クロック周波数Ｆｃｌｋ（＝６．９ＭＨｚ）、出力周波数をＦ０（＝３ＭＨｚ）とすると、（２B×Ｆ０）／Ｆｃｌｋ＝４４５と設定する。
【０１３９】
加算された結果が、“１０２４”以上になると、桁あふれが生じる。桁あふれが生じた場合には、下位の１０ビット以外は無視される。すなわち、“１０２３”に“５”が加算されるとカウンタ９０１１は“４”に戻る。そして、加算器９０１２は、桁あふれが生じるとチップタイミングＣＴを発生させる。
【０１４０】
Ｄフリップフロップ９０１３は、クロックＣＬＫに同期して加算器９０１２の出力を取込み、ＮＣＯカウンタ値ＮＣを出力する。
【０１４１】
なお、図における波形整形フィルタ２０００は、第８の実施の形態〜第１０の実施の形態による波形整形フィルタに相当する。
【０１４２】
第８の実施の形態による波形整形フィルタは、第３の実施の形態と同様、図２に示される構成を有する。しかしながら、第８の実施の形態による波形整形フィルタは、第３の実施の形態による可変タップ係数乗算器１１２１Ｃに代わり、図２０に示される可変タップ係数乗算器１１２１Ｅを含む。可変タップ係数乗算器１１２１Ｅは、タップ係数選択器２５００と乗算器１６１０とを含む。
【０１４３】
第３の実施の形態では、オーバーサンプリング数Ｎｆｏｓ＝４であったため、４種類のタップ係数を備えていた。これに対し第８の実施の形態では、タップ係数Ｗ０〜Ｗ６３（ここでは６４種類）を備えている。
【０１４４】
タップ係数選択器２５００は、図示しない内部メモリから受けるタップ係数Ｗ０〜Ｗ６３を選択するセレクタ２５０１を含む。セレクタ２５０１は、ＮＣＯカウンタ値ＮＣを１６で割った値の整数値ｊ（ＮＣＯカウンタ値ＮＣの１０ビット中の上位６ビットに相当する値）を受けて、対応するタップ係数Ｗｊを選択し係数信号Ｓ３として出力する。
【０１４５】
タップ係数選択器２５００により生成されたタップ係数（係数信号Ｓ３）と入力信号ＩＮとが、乗算器１６１０に供給される。係数信号Ｓ３と入力信号ＩＮとの積が、出力信号ＯＵＴとして生成される。
【０１４６】
第８の実施の形態による波形整形フィルタの動作を、図２１のタイミングチャートを用いて説明する。図において、ＩＮは、可変タップ係数乗算器１１２１Ｅへの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ｅから出力される信号を表わしている。
【０１４７】
ＮＣＯカウンタ値ＮＣは、クロックＣＬＫが入力されるごとに、増分値レジスタ９０１０の値４４５が加算される。加算の結果、“１０２４”以上になると桁あふれが発生し、下位の１０ビット以外は無視される。同時に、チップタイミングＣＴが出力される。
【０１４８】
シフトレジスタ部１１１０は、チップタイミングＣＴをイネーブル信号として入力データＤａｔａであるチップデータをラッチしシフトする。このようにしてシフトされたチップデータは、可変タップ係数乗算器に入力される。
【０１４９】
タップ係数選択器２５００は、ＮＣＯカウンタ値ＮＣの上位６ビットの値ｊが０〜６３のときに、対応するタップ係数Ｗｊ（ｊ＝０〜６３）を選択し、係数信号Ｓ３として出力する。
【０１５０】
たとえば、ＮＣＯカウンタ値ＮＣが“９２５”のときには、上記６ビットは＜９２５／１６＞＝５７となる（ただし、“＜数字＞”は切捨てを表わす）ので、タップ係数Ｗ５７を出力する。入力信号ＩＮと係数信号Ｓ３とを乗算することにより、出力信号ＯＵＴが生成される。
【０１５１】
可変タップ係数乗算器１１２２Ｃ，１１２３Ｃに代わる可変タップ係数乗算器１１２２Ｅ，１１２３Ｅは、可変タップ係数乗算器１１２１Ｅと同様の構成を有し同様の動作を行なう。ただし、タップ係数として、｛Ｗ０，Ｗ１，…，Ｗ６３｝の代わりに、それぞれ｛Ｗ６４，Ｗ６５，…Ｗ１２７｝、｛Ｗ１２８，Ｗ１２９，…，Ｗ１９１｝を用い、ＮＣＯカウンタ値ＮＣの上位６ビットの値が０〜６３のときに、それぞれ“Ｗ６４〜Ｗ１２７”、“Ｗ１２８〜Ｗ１９１”を選択するようにしておく。
【０１５２】
このように構成することにより、オーバーサンプリング数Ｎｆｏｓが整数でない場合においても、少ない回路規模でフィルタリングを行なうことができる。
【０１５３】
［第９の実施の形態］
第９の実施の形態においても、第８の実施の形態と同じく、Ｆｃｐ＝３ＭＨｚ、Ｆｓａ＝６．９ＭＨｚの場合を仮定する。よって、オーバーサンプリング数Ｎｆｏｓ＝２．３となる。また、同様にＮＣＯ回路９００５を用いて、６．９ＭＨｚのクロックＣＬＫから、３ＭＨｚのチップタイミングＣＴを発生させる。ＮＣＯ回路９００５は、１０ビット、すなわち“０”から“１０２３”の値が表現可能なカウンタ９０１１を用いる。
【０１５４】
第９の実施の形態による波形整形フィルタは、第３の実施の形態による可変タップ係数乗算器１１２１Ｃに代わり、図２２に示される可変タップ係数乗算器１１２１Ｆを含む。可変タップ係数乗算器１１２１Ｆは、タップ係数出力器２７００Ａと乗算器１６１０とを含む。
【０１５５】
タップ係数出力器２７００Ａでは、十分に多くの連続するタップ係数の組を選択することができる。すなわち、｛Ｗ（ｊ）、Ｗ（ｊ＋１）｝からなるタップ係数の組を、ｊ＝０、１、…、６３に関して選択することができる。このような選択動作は、タップ係数出力器２７００Ａの、セレクタ２７２１および２７２２により実現される。さらに、タップ係数出力器２７００Ａは、選択した２組のタップ係数の間を補間する補間器２７３０を含む。
【０１５６】
タップ係数選択処理と補間処理とは、次の手順で行なわれる。まず、ＮＣＯカウンタ値ＮＣを１６で割る。この結果の整数部分をｊ、小数部分をｋとする。ｊは、０、１、…、６３の値を取る。この値に従って、タップ係数の組｛Ｗ（ｊ）、Ｗ（ｊ＋１）｝を選択する。
【０１５７】
補間器２７３０の出力をＶｃｏｅとすると、補間器２７３０においては、式（６）で表現される演算（補間）を行なう。
【０１５８】
Ｖｃｏｅ＝Ｗ（ｊ）×（１−ｋ）＋Ｗ（ｊ＋１）×ｋ …（６）
第８の実施の形態では、ＮＣＯカウンタ値ＮＣの１０ビットのうちの上位６ビット（ｊ）を用いてタップ係数を選択したが、第９の実施の形態では、さらに下位４ビット（ｋ）を用いて補間を行なっている。精度が十分であれば、たとえば下位４ビットのうちの上位３ビットのみを用いて補間を行なってもよい。このようにして求められた補間器２７３０の出力（係数信号）Ｖｃｏｅは、乗算器１６１０により入力信号ＩＮと乗算される。乗算器１６１０から、出力信号ＯＵＴが出力される。
【０１５９】
可変タップ係数乗算器１１２２Ｃ，１１２３Ｃに代わる可変タップ係数乗算器１１２２Ｆ、１１２３Ｆは、可変タップ係数乗算器１１２１Ｆと同様の構成および動作を行なう。ただし、タップ係数として、ｊ＝０、１、…、６３からなる６４個のタップ係数の組｛Ｗ（ｊ），Ｗ（ｊ＋１）｝の代わりに、それぞれ６４個のタップ係数の組｛Ｗ（ｊ＋６４），Ｗ（ｊ＋６５）｝、｛Ｗ（ｊ＋１２８），Ｗ（ｊ＋１２９）｝を用い、ＮＯＣカウンタ値ＮＣの上位６ビットの値がｊのとき、それぞれ｛Ｗ（ｊ＋６４），Ｗ（ｊ＋６５）｝、｛Ｗ（ｊ＋１２８），Ｗ｛ｊ＋１２９）｝が選択されるようにしておく。
【０１６０】
このように構成することにより、第８の実施の形態と同様にオーバーサンプリング数Ｎｆｏｓが整数でない場合に対しても、少ない回路規模でフィルリングを行なうことができる。さらに、タップ係数の補間を行なっているため、同じ性能を実現するための回路規模が第８の実施の形態よりも小さくてすむ。
【０１６１】
［第１０の実施の形態］
第１０の実施の形態では、可変タップ係数乗算器１１２１Ｆに代わり、可変タップ係数乗算器１１２１Ｇを用いる。可変タップ係数乗算器１１２１Ｇは、図２３に示されるように、タップ係数出力器２７００Ａに代わり、タップ係数出力器２７００Ｂを含む。タップ係数出力器２７００Ｂは、セレクタ２８２０、乗算器２８３２および加算器２８３３を含む。
【０１６２】
第９の実施の形態と同様にＮＣＯカウンタ値ＮＣを１６で割った値の整数部をｊ、小数部分をｋとする。第１０の実施の形態では、セレクタ２８２０により、タップ係数の組｛Ｗ（ｊ），Ｗ（ｊ）ｄ｝を選択する。ここで、Ｗ（ｊ）ｄは、式（７）を満たす値であり、予め計算されて内部に記憶されている。
【０１６３】
Ｗ（ｊ）ｄ＝Ｗ（ｊ＋１）−Ｗ（ｊ） …（７）
タップ係数出力器２７００Ｂの出力値をＶｃｏｅとすると、乗算器２８３２と加算器２８３３とにより、式（８）表現される演算（補間）を行なう。
【０１６４】
Ｖｃｏｅ＝Ｗ（ｊ）＋Ｗ（ｊ）ｄ×ｋ …（８）
式（７）および（８）を用いると、Ｖｃｏｅ＝Ｗ（ｊ）×（１−ｋ）＋Ｗ（ｊ＋１）×ｋとなり、第９の実施の形態で説明した補間の式（６）と一致する。したがって、タップ係数出力器２７００Ｂは、タップ係数出力器２７００Ａと同じ値を出力することになる。
【０１６５】
タップ係数の数が十分に多い場合、隣り合うタップ係数の値の差Ｗ（ｊ）ｄは小さくなり、タップ係数の差Ｗ（ｊ）ｄを表現するためのビット数も小さくなる。よって、タップ係数の組｛Ｗ（ｊ），Ｗ（ｊ＋１）｝を保持し選択するよりも、第１０の実施の形態に示されるように｛Ｗ（ｊ），Ｗ（ｊ）ｄ｝を保持し選択する方が、回路規模が小さくなる。
【０１６６】
また、補間式から明らかなように、第９の実施の形態では、乗算器２個と加算器１個と減算器１個が必要であるのに対し、第１０の実施の形態では、乗算器と加算器とがそれぞれ１つずつしか必要でない。このように、第１０の実施の形態による構成を用いると、第９の実施の形態と同じ性能を実現するための回路規模を小さくすることができる。
【０１６７】
【発明の効果】
以上のように、本発明により、より少ない回路規模でオーバーサンプリング数Ｎｆｏｓの大きな波形整形デジタルフィルタ回路を実現することが可能となる。従来のフィルタと比較した場合の回路規模の削減効果は、フィルタのオーバーサンプリング数Ｎｆｏｓが大きくなるに従い大きくなる。
【０１６８】
さらに、波形整形フィルタの前段に挿入されているアップサンプラが不要となり、回路規模が削減される。また、副次的な効果として、波形整形フィルタの後段に挿入されているアップサンプラおよびローパスフィルタの削減を可能とすることができ、さらなる回路規模の削減が実現できる。
【０１６９】
本発明の波形整形デジタルフィルタにより、波形整形フィルタの前段に挿入されているアップサンプラ１０２が不要となり、回路規模が削減できる。
【０１７０】
さらに本発明の波形整形デジタルフィルタによって、データシフト用レジスタ４１０の数と加算器４３０の入力の数とが、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。また、乗算部４２０における乗算器の数が、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【０１７１】
さらに、本発明による波形整形デジタルフィルタにより、入力データを反転した反転入力データを用いることにより、データシフト用レジスタ４１０の数をオーバーサンプリング数Ｎｆｏｓに対し、およそＮｆｏｓ分の２、加算器４３０の入力の数がおよそＮｆｏｓ分の１にすることも可能であり、回路規模が削減できる。
【０１７２】
さらに、本発明による波形整形デジタルフィルタにおいて、タップ係数乗算器２１２１〜２１２４を用いることで、タップ係数乗算器１３１１〜１３１４よりもさらに回路規模が削減できる。
【０１７３】
さらに、本発明の波形整形デジタルフィルタにおいて、乗算器２２４０は、乗算器１６１０よりもさらに回路規模を削減することができる。
【０１７４】
さらに、本発明の波形整形デジタルフィルタにより、オーバーサンプリング数Ｎｆｏｓが整数でない場合においても、サンプリングレート非整数倍変換器などの特別な信号処理回路を付加することなく、小さい回路規模でフィルタを実現することができる。
【０１７５】
さらに、本発明の波形整形デジタルフィルタでは、タップ係数の補間を行なうため、同じ性能を実現するための回路規模がより小さくなる。
【図面の簡単な説明】
【図１】 本発明の実施の形態による波形整形フィルタを用いたシステム構成を示すブロック図である。
【図２】 第１の実施の形態による波形整形フィルタの構成例を示すブロック図である。
【図３】 波形整形フィルタ１０００を備える無線通信システム９０００の構成を示すブロック図である。
【図４】 第１の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図５】 可変タップ係数乗算器１１２１Ａの内部構成の一例を示すブロック図である。
【図６】 第２の実施の形態による可変タップ係数乗算器１１２１Ｂの内部構成の一例を示すブロック図である。
【図７】 第２の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図８】 第３の実施の形態による可変タップ係数乗算器１１２１Ｃの内部構成の一例を示すブロック図である。
【図９】 第３の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図１０】 第３の実施の形態によるタップ係数順次出力器１６００Ｂを示す図である。
【図１１】 第４の実施の形態による可変タップ係数乗算器１１２１Ｄの内部構成の一例を示すブロック図である。
【図１２】 第５の実施の形態による波形整形フィルタの構成を示すブロック図である。
【図１３】 第５の実施の形態による可変タップ係数乗算器１９２１Ａの内部構成の一例を示すブロック図である。
【図１４】 第５の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図１５】 第６の実施の形態による可変タップ係数乗算器１９２１Ｂの内部構成の一例を示すブロック図である。
【図１６】 第６の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図１７】 第６の実施の形態によるタップ係数順次出力器の他の構成の一例を示すブロック図である。
【図１８】 第７の実施の形態による波形整形フィルタ２０３Ｃの構成を示すブロック図である。
【図１９】 波形整形フィルタ２０００を備える無線通信システム９５００の構成を示すブロック図である。
【図２０】 第８の実施の形態による可変タップ係数乗算器１１２１Ｅの内部構成の一例を示すブロック図である。
【図２１】 第８の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図２２】 第９の実施の形態による可変タップ係数乗算器１１２１Ｆの内部構成の一例を示すブロック図である。
【図２３】 第１０の実施の形態による可変タップ係数乗算器１１２１Ｇの内部構成の一例を示すブロック図である。
【図２４】 従来の波形整形フィルタを用いたシステム構成を示すブロック図である。
【図２５】 アップサンプラ１０２への入力信号と出力信号との関係を示すタイミングチャートである。
【図２６】 従来の波形整形フィルタ１０３の構成を示すブロック図である。
【図２７】 従来の波形整形フィルタ１０３の出力信号のスペクトルの一例を示す図である。
【図２８】 従来の波形整形フィルタ１０３のインパルス応答の一例を示す図である。
【図２９】 アップサンプラ１０４の出力信号のスペクトルの一例を示す図である。
【図３０】 ローパスフィルタ１０５の出力信号のスペクトルの一例を示す図である。
【図３１】 直交変換器１０７の出力信号のスペクトルの一例を示す図である。
【図３２】 シフトレジスタ部４１０の出力と乗算部４２０の出力との内容を詳細に示した概念図である。
【図３３】 従来の波形整形フィルタ１０３の出力信号のスペクトルの他の一例を示す図である。
【図３４】 アップサンプラ１０４の出力信号のスペクトルの他の一例を示す図である。
【図３５】 ローパスフィルタ１０５の出力信号のスペクトルの他の一例を示す図である。
【図３６】 直交変換器１０７の出力信号のスペクトルの他の一例を示す図である。
【図３７】 従来の波形整形フィルタ１０３の出力信号のスペクトルの他の一例を示す図である。
【図３８】 アップサンプラ１０４の出力信号のスペクトルの他の一例を示す図である。
【図３９】 ローパスフィルタ１０５の出力信号のスペクトルの他の一例を示す図である。
【図４０】 直交変換器１０７の出力信号のスペクトルの他の一例を示す図である。
【符号の説明】
２０３，２０３Ａ〜２０３Ｃ，１０００，２０００ 波形整形フィルタ、１０１ ベースバンド信号発生器、１０６ 中間周波数発生器、１０７ 直交変換器、１０８ アナログ変換器、１０９ バンドパスフィルタ、１１１０ シフトレジスタ部、１１２０，１９２０，２４２０ 可変タップ係数乗算部、１１２１Ａ〜１１２１Ｇ，１９２１Ａ，１９２２Ａ，１９２３Ａ，１９２１Ｂ，２４２１〜２４２３ 可変タップ係数乗算器、１１３０，１９３０，２８３３，９０１２ 加算器、１３００Ａ，１３００Ｂ，２１１０ 乗算結果順次出力器、１３０１，１６０１，２１１１，２２２１，２５０１，２７２１，２８２０ セレクタ、１４０１，１８０１，１９１０，１９８０ シストレジスタ、１６００Ａ〜１６００Ｃ，２２１０Ａ，２２１０Ｂ タップ係数順次出力器、１６１０，２２４０，２８３２ 乗算器、１９７０ 符号反転器、２１２１〜２１２４ タップ係数乗算器、２２２０ 符号選択器、２５００ タップ係数選択器、２７００Ａ，２７００Ｂ タップ係数出力器、２７３０ 補間器、９００１ クロック発生器、９００２ チップタイミング発生器、９００３，９０１１ カウンタ、９００５ ＮＣＯ回路、９０１０ 増分値レジスタ、９０１３ フリップフロップ、９０００，９５００ 無線通信システム。
【発明の属する技術分野】
本発明は、波形整形デジタルフィルタ回路に関し、より特定的には、デジタル通信無線システムにおける送信信号の波形整形をデジタルフィルタで行なう構成に関するものである。
【０００２】
【従来の技術】
デジタル無線通信システムにおいて、送信信号の波形整形をデジタルフィルタで行なう方式（以下、デジタル波形整形フィルタ方式と呼ぶ）がある。デジタル波形整形フィルタ方式を用いた送信部の一例（以下、従来フィルタ使用例と称す）を、図２４を用いて説明する。
【０００３】
図２４に示されるシステム構成は、ベースバンド信号発生器１０１、アップサンプラ１０２，１０４、波形整形フィルタ１０３、ローパスフィルタ（ＬＰＦ）１０５、中間周波数発生器１０６、直交変換器１０７、デジタル／アナログ変換器（Ｄ／Ａ）１０８およびバンドパスフィルタ（ＢＰＦ）１０９を備える。ベースバンド信号発生器１０１から直交変換器１０７までの処理はデジタルで、バンドパスフィルタ１０９およびこれ以降についてはアナログで信号処理されている。
【０００４】
アップサンプラ１０２，１０４、波形整形フィルタ１０３、ローパスフィルタ１０５は、Ｉチャネル（Ｉ−ｃｈ）およびＱチャネル（Ｑ−ｃｈ）のそれぞれに対応して配置される。
【０００５】
ベースバンド信号発生器１０１は、入力したデータをもとにＩチャネル（Ｉ−ｃｈ），Ｑチャネル（Ｑ−ｃｈ）のそれぞれのベースバンド信号を生成する。実際には、入力したデータ系列をもとに、ＱＰＳＫベースバンド信号（QPSK：Quadrature Phase Shift Keying）を１〜４０の多重数分だけ並列に発生させる。多重数は、図示しない上位層が決定する。これらの信号をそれぞれ異なる拡散符号を用いて拡散を行ない、すべて加算して出力する。ここで、拡散符号のチップレートは、Ｆｃｐである。図２４に示される例では、Ｆｃｐ＝３ＭＨｚである。出力されるＩチャネルおよびＱチャネルのベースバンド信号は、０、±１、±２、…、±４０の値をとるチップレートＦｃｐのスペクトル拡散信号となる。
【０００６】
アップサンプラ１０２は、チップレートＦｃｐの信号を入力し、Ｎｆｏｓ倍のアップサンプリングを行ない、サンプリングレートＦｓａの信号に変換して出力する。これらの値に関して、式（１）が成立する。
【０００７】
Ｆｓａ＝Ｆｃｐ×Ｎｆｏｓ …（１）
上記例では、Ｎｆｏｓ＝４、Ｆｓａ＝１２ＭＨｚである。以降、Ｎｆｏｓを波形整形フィルタのオーバーサンプリング数と呼ぶ。
【０００８】
アップサンプラ１０２への入力信号と出力信号との関係を、図２５を用いて説明する。図において、記号３２１はチップデータを、記号３２２は“０”値をそれぞれ表わしている。図２５に示されるように、アップサンプラにより、チップ周期Ｔｃｐ（＝１／Ｆｃｐ）ごとに変化する入力信号ＩＮｘを、サンプリング周期Ｔｓａ（＝１／Ｆｓａ）ごとに変化する出力信号ＯＵＴｘに変換する。出力信号ＯＵＴｘにおいて、チップ周期Ｔｃｐ（＝１／Ｆｃｐ）ごとに発生するチップデータ３２１のそれぞれの間には、“０”値が挿入されている。
【０００９】
波形整形フィルタ１０３は、入力したベースバンド信号の帯域制限を行なう。従来の波形整形フィルタ１０３は、図２６に示されるように、シフトレジスタ部４１０、乗算部４２０、および加算器４３０を含む。シフトレジスタ部４１０は、複数個（１１個）のレジスタＤを含む。乗算部４２０は、各レジスタに対応する乗算器を含む。
【００１０】
波形整形フィルタ１０３においては、入力信号をシフトレジスタ部４１０によってシフトさせ、乗算部４２０によってタップ係数Ｗ１〜Ｗ１１を乗算し、乗算部４２０の出力値のすべてを加算器４３０において加算して出力する。
【００１１】
波形整形フィルタ１０３の出力信号のスペクトルを、図２７に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図２７に示されるように、帯域制限された出力信号６１１がベースバンド周辺に存在することがわかる。そして、サンプリングレートＦｓａ＝１２ＭＨｚの周辺には、折返しスペクトル６１２が発生する。
【００１２】
波形整形フィルタ１０３のインパルス応答を、図２８に示す。図において、横軸は時間を、縦軸は出力値をそれぞれ表わしている。図２８に示されるように、波形整形フィルタ１０３のインパルス応答時においては、タップ係数Ｗ１〜Ｗ１１の値がサンプリング周期Ｔｓａごとに順番に出力される。フィルタのタップ数をＮｔａｐとすると、この例ではＮｔａｐ＝１１である。インパルス応答の継続時間は、式（２）で表わされる。
【００１３】
継続時間＝Ｔｓａ×Ｎｔａｐ …（２）
ここで、波形整形フィルタのインパルス応答のチップ長Ｎｃｄを、式（３）で定義する。
【００１４】
Ｔｃｐ×Ｎｃｄ＝Ｔｓａ×Ｎｔａｐ …（３）
上記の例ではＮｃｄ＝２．７５となる。また、式（４）が成立する。
【００１５】
Ｎｔａｐ＝Ｎｆｏｓ×Ｎｃｄ …（４）
図２４に示されるアップサンプラ１０４の動作は、アップサンプラ１０２の動作と基本的に同じである。アップサンプラ１０４は、サンプリングレートＦｓａの信号を入力し、Ｎｉｆｏｓ倍のアンサンプリングを行ない、サンプリングレートＦｉｆｏｓの信号に変換し出力する。このような値に関して、式（５）が成立する。
【００１６】
Ｆｉｆｏｓ＝Ｆｓａ×Ｎｉｆｏｓ …（５）
上記の例では、Ｎｉｆｏｓ＝５、Ｆｉｆｏｓ＝６０ＭＨｚである。
【００１７】
アップサンプラ１０４の出力信号のスペクトルを、図２９に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図２９に示されるように、ベースバンド付近の所望のスペクトル７１１の他にサンプリングレートＦｓａ＝１２ＭＨｚごとに折返しスペクトル７１２が発生する。
【００１８】
図２４に示されるローパスフィルタ１０５は、これらの折返しスペクトルを減衰させ、所望のベースバンドスペクトルを取出す。ローパスフィルタ１０５は、図２９における破線７１３で示す周波数特性を有する。本フィルタは、デジタルフィルタであるため動作周波数Ｆｉｆｏｓ＝６０ＭＨｚの周辺にも通過帯域が存在する。
【００１９】
ローパスフィルタ１０５の出力信号のスペクトルを、図３０に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。出力信号のスペクトル８１２は、ローパスフィルタ１０５によって減衰された折返しスペクトルとなる。減衰度は、ローパスフィルタ１０５の性能に依存する。
【００２０】
図２４に示される中間周波数発生器１０６は、周波数Ｆｉｆの中間周波数を生成する。この例では、Ｆｉｆ＝１５ＭＨｚである。
【００２１】
直交変換器１０７は、入力したＩチャネルおよびＱチャネルのベースバンド信号によって、中間周波数の直交変調を行なう。ここまでの処理をデジタルで行なう。
【００２２】
直交変換器１０７の出力信号のスペクトルを、図３１に示す。図において、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。直交変換器１０７では中間周波数の乗算を行なっているため、周波数±Ｆｉｆ＋ｍ×Ｆｉｆｏｓ＋ｎ×Ｆｓａ（ただし、ｍ、ｎは整数）の周辺にスペクトルが発生する。このうち、中間周波数Ｆｉｆ＝１５ＭＨｚ周辺に発生するスペクトル９１１が所望のスペクトルである。残りのスペクトル９１２は折返しスペクトルであり不要である。所望のスペクトルはバンドパスフィルタ１０９によって抽出される。
【００２３】
図２４に示されるバンドパスフィルタ１０９は、直交変換器１０７の出力を受けるデジタル／アナログ変換器１０８の出力を受けて、目的とする所望のスペクトルを抽出する。バンドパスフィルタ１０９は、図３１の斜線９１３に示される周波数特性を有する。
【００２４】
このようにして生成されたデジタルの送信信号をデジタル／アナログ変換器１０８によってアナログ信号に変換し、さらにバンドパスフィルタ１０９によって不要な周波数をカットする。
【００２５】
以上に述べたデジタル波形整形フィルタ方式は、帯域制限処理をデジタルで行なっているため、アナログフィルタでは実現が不可能な、任意なインパルス応答のフィルタを構成することができる。また、上述した従来の構成では、直交変換までの処理をデジタルで行なっているが、これによりＩチャネルとＱチャネルとの直交性が良く、高精度な変調を行なうことが可能になる。直交変調までをデジタルで行なうには、フィルタリング処理もデジタルで行なう必要がある。さらに、これらのデジタル方式は、異なった無線通信方式に対応する変復調器のハードウェア構成に関するデータを同一無線機関内に複数もってこれらを切換えることにより、複数の無線通信方式を用いて通信を行なうことが可能なソフトウェアレディオとの親和性も高い。これらのことから、今後デジタル波形整形フィルタ方式の採用が大きく進むと考えられる。
【００２６】
【発明が解決しようとする課題】
しかしながら、上述した従来の波形整形デジタルフィルタには、以下のような問題がある。図３２は、図２６におけるシフトレジスタ部４１０の出力と乗算部４２０の出力との内容を詳細に示したものである。図３２を参照して、入力されたデータはアップサンプリングされているため、実際に意味のある値は、ある瞬間には全レジスタＮｔａｐ個のうち平均でＮｃｄ個に存在し、その他のＮｔａｐ−Ｎｃｄ＝Ｎｃｄ×（Ｎｆｏｓ−１）個のレジスタの値は“０”である。
【００２７】
“０”の入ったレジスタに対応する乗算器の出力も“０”であるため、これらＮｃｄ×（Ｎｆｏｓ−１）個の乗算器は機能していない。
【００２８】
さらに、これらに対応する加算器の入力も“０”であり、機能していない。実際に機能しているレジスタ、乗算器、加算器の入力が、全てのレジスタ、乗算器および加算器の入力に占める割合はＮｃｄ／Ｎｔａｐ＝１／Ｎｆｏｓとなる。
【００２９】
つまり、波形整形フィルタのオーバーサンプリング数Ｎｆｏｓが大きくなるに従い、実際に機能している部分の割合が減少し、無駄な（動作をしない）回路が増加することになる。
【００３０】
その一方で、波形整形フィルタのオーバーサンプリング数Ｎｆｏｓを大きくすると、次に示すような利点が発生する。
【００３１】
一例として、まず上記した従来フィルタ使用例において、Ｎｆｏｓ＝４をＮｆｏｓ＝１０とした場合を考える。要求仕様であるため、Ｆｃｐ＝３ＭＨｚ、回路素子性能上の制約によりＦｉｆｏｓ＝６０ＭＨｚについては先ほどと同じとする。したがって、Ｎｆｏｓ×Ｎｉｆｏｓ＝Ｆｉｆｏｓ／Ｆｃｐ＝２０も一定である。Ｎｉｆｏｓ＝５をＮｉｆｏｓ＝２とする。また、スペクトル間隔により、Ｆｉｆ＝１５ＭＨｚのところをＦｉｆ＝２１ＭＨｚとする。
【００３２】
このときの、波形整形フィルタ１０３、アップサンプラ１０４、ローパスフィルタ１０５および直交変換器１０７の出力信号のスペクトルのそれぞれを、図３３、図３４、図３５、図３６に示す。いずれの図においても、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図３３、図３４、図３５および図３６を、図２７、図２９、図３０および図３１に示されるスペクトルと比較すると、折り返しスペクトルの発生間隔が広がっていることがわかる。したがって、オーバーサンプリング数Ｎｆｏｓを大きくすることにより、ローパスフィルタおよびバンドパスフィルタに要求される性能も、それぞれ破線７２３、破線９２３のように緩和されることがわかる。
【００３３】
さらなる例として、Ｎｆｏｓ＝２０、Ｎｉｆｏｓ＝１とした場合を考える。このときの波形整形フィルタ１０３、アップサンプラ１０４、ローパスフィルタ１０５、および直交変換器１０７の出力信号のスペクトルのそれぞれを、図３７、図３８、図３９、図４０に示す。いずれの図においても、横軸は周波数を、縦軸は電力密度をそれぞれ表わしている。図３７、図３８、図３９のスペクトルは全て同じである。この例のように、直交変換器１０７のサンプリングレートＦｉｆｏｓ＝６０ＭＨｚと、波形整形フィルタ１０３のサンプリングレートＦｓａ＝６０ＭＨｚとを同じにすると、アップサンプラ１０４とローパスフィルタ１０５とは必要がなくなる。さらにバンドパスフィルタに要求される性能も、破線９３３のようにさらに緩和される。さらに、折返し周波数の発生間隔が広くなるため、中間周波数発生器１０６で発生させる中間周波数Ｆｉｆ＝１５ＭＨｚをＦｉｆ＝２０ＭＨｚ、Ｆｉｆ＝１０ＭＨｚと変化させることで、異なる周波数チャネル９３４へのアクセスも可能になる。
【００３４】
この方式では、周波数チャネルの切換はデジタル部で行なっているため、周波数を数億分の１といった高い性能で切換えることが可能となり、さらに切換える時間が数クロックと格段に短くなるため、周波数ホッピングなどの複雑な周波数切換が必要となる変調方式に対しても対応が可能となる。
【００３５】
このようなさまざまな利点が発生するため、上述した問題点にかかわらずオーバーサンプリング数Ｎｆｏｓの大きな波形整形フィルタへの要求が高まっている。
【００３６】
したがって、フィルタの性能を一定以上に保つために波形整形フィルタのインパルス応答のチップ長Ｎｃｄや処理すべき信号の量子化ビット数をある値以上に保ちつつ、オーバーサンプリング数Ｎｆｏｓを大きくする必要がある。
【００３７】
しかし、このようなフィルタを作成するためには、先ほど述べたように、ある瞬間に機能する乗算器の数Ｎｃｄはあまり変わらないにもかかわらず、機能しない乗算器の数Ｎｃｄ×（Ｎｆｏｓ−１）が大きく増加する。また、レジスタや加算器の入力にも同じことがいえる。すなわち無駄な回路規模を増加させなければならない。
【００３８】
このような問題に対応するために、特開平１１−２５１９６３号公報（直接スペクトラム拡散用デジタルフィルタ）に示されるようなＲＯＭ（リード・オンリー・メモリ）を用いた回路規模の削減方法があるが、上記した従来フィルタ使用例で示した４０×４０ＱＡＭ（QAM：Quadrature Amplitude Modulation）といった多数の信号点をとるような変調信号のフィルタリングを行なうためには、必要となるＲＯＭ容量が莫大となり実現が困難である。
【００３９】
そこで、本発明は係る問題を解決するためになされたものであり、その目的は、より少ない回路規模でオーバーサンプリング数Ｎｆｏｓの大きな波形整形デジタルフィルタ回路を提供することにある。
【００４０】
【課題を解決するための手段】
この発明のある局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、レジスタからの出力データに基づき、レジスタからの出力データとオーバーサンプリング数と同じ数の種類のタップ係数との積を出力する可変タップ係数乗算器と、可変タップ係数乗算器により乗算された結果をすべて加算する加算器とを備える。
【００４１】
好ましくは、可変タップ係数乗算器は、入力されるデータとタップ係数との積を計算するタップ係数乗算器と、タップ係数乗算器の出力データを順次出力する乗算結果順次出力器とを含む。
【００４２】
より好ましくは、乗算結果順次出力器は、タップ係数乗算器の出力データを順番に選択して出力するセレクタを含む。もしくは、乗算結果順次出力器は、タップ係数乗算器からの出力データをロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００４３】
好ましくは、可変タップ係数乗算器は、タップ係数を順次出力するタップ係数順次出力器と、タップ係数順次出力器の出力と入力したデータとの積を計算する乗算器とを含む。
【００４４】
より好ましくは、タップ係数順次出力器は、タップ係数を順番に選択して出力するセレクタを含む。もしくは、タップ係数順次出力器は、タップ係数をロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００４５】
したがって、上記構成によれば、より少ない回路規模でオーバーサンプリング数Ｎｆｏｓの大きな波形整形デジタルフィルタ回路を実現することが可能となる。従来のフィルタと比較した場合の回路規模の削減効果は、フィルタのオーバーサンプリング数Ｎｆｏｓが大きくなるに従い大きくなる。
【００４６】
また、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００４７】
さらに、データシフト用レジスタの数と加算器の入力の数とが、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【００４８】
この発明のさらなる局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、入力データに“−１”を乗算する符号反転器と、符号反転器の出力をシフトする反転データ用レジスタと、レジスタからの出力データおよび反転データ用レジスタからの出力データのうち、タップ係数の符号に対応する出力データとタップ係数の絶対値とを乗算することにより、レジスタからの出力データとオーバーサンプリング数と同じ数の種類のタップ係数との積を順次出力する複数個の可変タップ係数乗算器と、複数個の可変タップ係数乗算器から同時に受けた積を加算する加算器とを備える。
【００４９】
好ましくは、可変タップ係数乗算器は、レジスタからの出力データおよび反転データ用レジスタからの出力データのうち、タップ係数の符号に対応する出力データとタップ係数の絶対値とを乗算する複数個のタップ係数乗算器と、複数個のタップ係数乗算器からの出力データを順番に出力する乗算結果順次出力器とを含む。
【００５０】
より好ましくは、乗算結果順次出力器は、複数個のタップ係数乗算器からの出力データを順番に選択して出力するセレクタを含む。もしくは、乗算結果順次出力器は、複数個のタップ係数乗算器からの出力データをロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００５１】
好ましくは、可変タップ係数乗算器は、順番にタップ係数の絶対値を出力するタップ係数順次出力器と、タップ係数の符号が正のときにレジスタからの出力データを、タップ係数の符号が負であるときに反転データ用レジスタの出力データを選択して出力する符号選択器と、タップ係数順次出力器からの出力と符号選択器からの出力との積を出力する乗算器とを含む。
【００５２】
より好ましくは、タップ係数順次出力器は、タップ係数の絶対値を順番に選択して出力するセレクタを含む。もしくは、タップ係数順次出力器は、タップ係数の絶対値をロードし、順番にシフトしつつ出力するシフトレジスタを含む。
【００５３】
上記構成に従い入力データを反転した反転入力データを用いることにより、データシフト用レジスタの数をオーバーサンプリング数Ｎｆｏｓに対し、およそＮｆｏｓ分の２、加算器の入力の数がおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【００５４】
さらに、乗算器の数も、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【００５５】
また、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００５６】
この発明のさらなる局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、レジスタからの出力データに基づき、レジスタからの出力データとあらかじめ用意された任意の個数のタップ係数との積を出力する可変タップ係数乗算器と、可変タップ係数乗算器により乗算された結果をすべて加算する加算器とを備える。
【００５７】
好ましくは、可変タップ係数乗算器は、任意の個数のタップ係数の中から１個を選択して出力するタップ係数選択器と、タップ係数選択器からの出力と入力されるデータとの積を計算する乗算器とを含む。
【００５８】
より好ましくは、タップ係数選択器は、任意の個数のタップ係数の中から１個を選択して出力するセレクタを含む。特に、セレクタは、２T（ただし、Ｔは、任意の個数）個のタップ係数の中から１個を選択する。
【００５９】
上記構成によると、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００６０】
また、オーバーサンプリング数Ｎｆｏｓが整数でない場合であっても、特別な信号処理回路を付加することなく、小規模の回路構成でフィルタを実現することができる。
【００６１】
この発明のさらなる局面による波形整形デジタルフィルタ回路は、信号の波形を整形する波形整形デジタルフィルタ回路であって、入力データをシフトするレジスタと、レジスタからの出力データに基づき、レジスタからの出力データと、あらかじめ用意された任意の個数のタップ係数のうち連続する２個のタップ係数を補間した値との積を出力する可変タップ係数乗算器と、可変タップ係数乗算器により乗算された結果をすべて加算する加算器とを備える。
【００６２】
好ましくは、可変タップ係数乗算器は、任意の個数のタップ係数のうち連続する２個のタップ係数を補間した値を出力するタップ係数出力器と、タップ係数出力器からの出力と入力したデータとの積を計算する乗算器とを含む。
【００６３】
より好ましくは、タップ係数出力器は、任意の個数のタップ係数のうち連続する２個のタップ係数を選択して出力するセレクタと、セレクタから出力される連続する２個のタップ係数を補間する補間器とを含む。
【００６４】
特に、補間器は、連続する２個のタップ係数を、Ｗ（ｊ），Ｗ（ｊ＋１）、補間後の値をＶｃｏｅ、外部から入力される補間係数をｋとすると、Ｖｃｏｅ＝Ｗ（ｊ）×（１−ｋ）＋Ｗ（ｊ＋１）×ｋにより求められる値Ｖｃｏｅを出力する。セレクタは、予め用意された２T＋１（ただし、前記Ｔは、前記任意の個数）個のタップ係数の中から連続する２個のタップ係数を選択する。
【００６５】
より好ましくは、可変タップ係数出力器は、任意の個数のタップ係数のうちの前記連続する２個のタップ係数のうちの１つと、連続する２個のタップ係数の差分値とを選択して出力するセレクタと、セレクタから出力されるタップ係数と差分値とを用いて補間値を算出する補間器とを含む。
【００６６】
特に、補間器は、連続する２個のタップ係数を、Ｗ（ｊ），Ｗ（ｊ＋１）、差分値をＷｄ（ｊ）＝Ｗ（ｊ＋１）−Ｗ（ｊ）とし、補間後の値をＶｃｏｅ、外部から入力される補間係数をｋとすると、Ｖｃｏｅ＝Ｗ（ｊ）＋Ｗ（ｊ）ｄ×ｋにより求められる値Ｖｃｏｅを出力する。セレクタは、予め用意された２T（ただし、Ｔは、任意の個数）個のタップ係数と２T個の差分値との組から１組を選択する。
【００６７】
上記構成によると、従来において波形整形フィルタの前段に挿入されるアップサンプラ１０２が不要となり、回路規模が削減できる。
【００６８】
また、オーバーサンプリング数Ｎｆｏｓが整数でない場合であっても、特別な信号処理回路を付加することなく、小規模の回路構成でフィルタを実現することができる。特に、タップ係数の補間を行なうため、同じ性能を実現するための回路構成がより小さくなる。
【００６９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。なお図中同一または相当部分には同一記号を付しその説明は省略する。
【００７０】
本発明の実施の形態による波形整形フィルタについて、図１を用いて説明する。図１は、無線通信システムの送信部に、以下に説明する本発明の実施の形態による波形整形フィルタを採用した状態を示している。
【００７１】
図１に示されるシステム構成は、ベースバンド信号発生器１０１、波形整形フィルタ２０３、中間周波数発生器１０６、直交変換器１０７、デジタル／アナログ変換器（Ｄ／Ａ）１０８およびバンドパスフィルタ（ＢＰＦ）１０９を備える。波形整形フィルタ２０３は、Ｉチャネル，Ｑチャネルのそれぞれに対応して設けられる。
【００７２】
ベースバンド信号発生器１０１から直交変換器１０７まではデジタル信号処理が施され、Ｄ／Ａ変換器１０８を介して、直交変換器１０７の出力がバンドパスフィルタ１０９に供給される。バンドパスフィルタ１０９およびそれ以降の処理は、アナログ信号処理を行なう。
【００７３】
従来の構成と比べて、アップサンプラ１０２が不要になることがわかる。また、本発明によると、オーバーサンプリング数Ｎｆｏｓの大きな波形整形フィルタを容易に実現できるため、フィルタのサンプリングレートＦｓａと直交変換器１０７のサンプリングレートＦｉｆｏｓとを容易に同じにできる。したがって、アップサンプラ１０４とローパスフィルタ１０５とが不要になる。
【００７４】
したがって、上記した従来フィルタ使用例に代わり、簡略化された図１に示されるシステム構成をとることが可能になる。以下、第１の実施の形態〜第１０の実施の形態において、具体的な回路構成について説明する。
【００７５】
［第１の実施の形態］
第１の実施の形態による波形整形フィルタ２０３Ａを、図２に示す。図２に示されるように、第１の実施の形態による波形整形フィルタ２０３Ａは、シフトレジスタ部１１１０、可変タップ係数乗算部１１２０Ａ、および加算器１１３０を含む。図においては、シフトレジスタ部１１１０は、３つのレジスタＤで、可変タップ係数乗算部１１２０Ａは、可変タップ係数乗算器１１２１Ａ、１１２２Ａ、１１２３Ａでそれぞれ構成されている。
【００７６】
シフトレジスタ部１１１０は、チップタイミングＣＴをイネーブル信号として入力データＤａｔａであるチップデータをラッチしシフトする。このようにしてシフトされたチップデータは、可変タップ係数乗算器に入力される。
【００７７】
可変タップ係数乗算部１１２０Ａは、シフトレジスタ部１１１０の出力とタップ係数とを乗算して出力する。可変タップ係数乗算器１１２１Ａ〜１１２３Ａの出力のすべては、加算器１１３０によって加算されて出力される。
【００７８】
第１の実施の形態による波形整形フィルタ２０３Ａは、タップ数Ｎｔａｐが１１、オーバーサンプリング数Ｎｆｏｓが４の従来の波形整形フィルタと同じ機能を実現する。データシフト用のレジスタおよび加算器の入力数は、従来の波形整形フィルタでは１１個であったのに対し、図２に示される波形整形フィルタ２０３Ａでは３個となり、大きく削減されていることがわかる。
【００７９】
すなわち、本発明の構成によりこれらの数は、一般的に約Ｎｆｏｓ分の１に削減され、オーバーサンプリング数Ｎｆｏｓが大きいほど削減率が大きくなる。なお、加算器の入力数がＮｆｏｓ分の１に減るということは、加算器の回路規模もおよそＮｆｏｓ分の１に減るということを意味する。
【００８０】
波形整形フィルタ２０３Ａは、図３に示される無線通信システム９０００に搭載される。図３に示される無線通信システム９０００は、図１に示されるシステム構成に加えて、クロック発生器９００１、チップタイミング発生器９００２およびカウンタ９００３を備える。図における波形整形フィルタ１０００は、第１の実施の形態〜第７の実施の形態による波形整形フィルタに相当する。
【００８１】
クロック発生器９００１は、一定周期で発振するクロックＣＬＫを発生する。チップタイミング発生器９００２は、クロックＣＬＫに基づき、一定間隔で活性化するチップタイミングＣＴを発生する。カウンタ９００３は、クロック入力端子にクロックＣＬＫを受け、同期リセット入力端子にチップタイミングＣＴを受けるカウンタである。カウンタ９００３は、クロックＣＬＫをカウントしてカウンタ値Ｃを出力し、チップタイミングＣＴに応じてカウンタ値Ｃをリセットする。
【００８２】
クロックＣＬＫは、フィルタのサンプリングレートＦｓａと同じ周波数を有し、チップタイミングＣＴは、チップ周期Ｔｃｐと同じ周期を有する。
【００８３】
第１の実施の形態による波形整形フィルタの動作について説明する。波形整形フィルタ２０３を図３に示す無線通信システム９０００に採用した場合、図４に示される動作が実現される。なお、図４において、ＩＮは、可変タップ係数乗算器１１２１Ａの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ａの出力をそれぞれに表わしている。
【００８４】
図４を参照して、可変タップ係数乗算器１１２１Ａの入力信号ＩＮは、チップタイミングＣＴに同期して、チップ周期Ｔｃｐごとに入力される。可変タップ係数乗算器１１２１Ａは、この例ではチップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングから、入力信号ＩＮとタップ係数Ｗ１との積を出力する。その後、クロックＣＬＫに同期してサンプリング周期Ｔｓａごとにタップ係数Ｗ２，Ｗ３，Ｗ４との積を順次出力する（出力信号ＯＵＴ）。
【００８５】
このような可変タップ係数乗算器１１２１Ａの内部構成の一例を、図５に示す。可変タップ係数乗算器１１２１Ａは、図５に示されるように、タップ係数を乗算する乗算器１３１１〜１３１４と、乗算器１３１１〜１３１４の結果を順次出力するための乗算結果順次出力器１３００Ａとを含む。乗算器１３１１，１３１２，１３１３，１３１４は、タップ係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を乗算する。
【００８６】
第１の実施の形態においては、乗算結果順次出力器１３００Ａは、セレクタ１３０１によって構成される。セレクタ１３０１は、カウンタ９００３が生成するカウンタ値Ｃに基づき、対応する乗算器から出力される信号を選択的に出力する。具体的には、カウンタ値Ｃが１，２，３，４であるならば、乗算器１３１１，１３１２，１３１３，１３１４の出力をそれぞれ選択的に出力する。
【００８７】
なお、上述したカウンタ９００３は、チップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングからカウントを開始し、カウンタ値Ｃを生成する。
【００８８】
他の可変タップ係数乗算器１１２２Ａおよび１１２３Ａは、可変タップ係数乗算器１１２１Ａと同様の構成および動作を行なう。ただし、タップ係数として、[Ｗ１，Ｗ２，Ｗ３，Ｗ４]の代わりに、それぞれ[Ｗ５，Ｗ６，Ｗ７，Ｗ８]、｛Ｗ９，Ｗ１０，Ｗ１１，Ｗ１２｝を用いる。
【００８９】
［第２の実施の形態］
第２の実施の形態においては、第１の実施の形態による可変タップ係数乗算器１１２１Ａ（１１２２Ａ，１１２３Ａ）に代わり、可変タップ係数乗算器１１２１Ｂを配置する。可変タップ係数乗算器１１２１Ｂを含む可変タップ係数乗算部は、可変タップ係数乗算部１１２０Ａと同等の動作を行なうが、その内部構成が異なる。
【００９０】
可変タップ係数乗算器１１２１Ｂの内部構成の一例を図６に、動作を図７に示す。可変タップ係数乗算器１１２１Ｂは、図６に示されるように、タップ係数を乗算する乗算器１３１１〜１３１４と、乗算器１３１１〜１３１４の結果を順次出力するための乗算結果順次出力器１３００Ｂとを含む。第２の実施の形態においては、乗算結果順次出力器１３００Ｂは、シフトレジスタ１４０１により構成されている。
【００９１】
第２の実施の形態による波形整形フィルタの動作について、図７を用いて説明する。なお、図７において、ＩＮは、可変タップ係数乗算器１１２１Ｂの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ｂの出力をそれぞれに表わしている。
【００９２】
シフトレジスタ１４０１は、乗算器１３１１〜１３１４の出力（タップ係数を乗算した結果）を、チップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングでセットし、その後クロックＣＬＫに同期してサンプリング周期Ｔｓａごとにタップ計算乗算結果をシフトしつつ出力する。これにより、可変タップ係数乗算器１１２１Ｂのシストレジスタ１４０１から、図７に示される出力信号ＯＵＴが出力される。
【００９３】
このように、第２の実施の形態による波形整形フィルタによると、従来の波形整形フィルタと比較して、加算器の入力数は一般的におよそオーバーサンプリング数Ｎｆｏｓ分の１に削減することが可能となる。
【００９４】
［第３の実施の形態］
第３の実施の形態においては、第１の実施の形態による可変タップ係数乗算器１１２１Ａ（１１２２Ａ，１１２３Ａ）に代わり、図８に示される可変タップ係数乗算器１１２１Ｃを用いる。可変タップ係数乗算器１１２１Ｃは、図８に示されるように、タップ係数順次出力器１６００Ａ、および乗算器１６１０を含む。
【００９５】
タップ係数順次出力器１６００Ａは、メモリＭＲとメモリＭＲから読出されるタップ係数Ｗ１〜Ｗ４を受けるセレクタ１６０１とを含む。タップ係数順次出力器１６００Ａにより出力されるタップ係数（係数信号Ｓ０）と入力信号ＩＮとが、乗算器１６１０に供給される。係数信号Ｓ０と入力信号ＩＮとの積が、出力信号ＯＵＴとして生成される。
【００９６】
第３の実施の形態による波形整形フィルタの動作を、図９を用いて説明する。なお、図９において、ＩＮは、可変タップ係数乗算器１１２１Ｃの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ｃの出力をそれぞれに表わしている。
【００９７】
タップ係数順次出力器１６００Ａは、内部にタップ係数を保持するメモリＭＲを有する。セレクタ１６０１は、カウンタ９００３により生成されるカウンタ値Ｃ（１〜４）に応じて、メモリＭＲから読出されたタップ係数Ｗｉを選択的に出力（係数信号Ｓ０）する。具体的には、カウンタ値Ｃが１，２，３，４になると、それぞれタップ係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を選択する。これにより、図９に示されるように、クロックＣＬＫに同期してサンプリング周期Ｔｓａごとに、入力信号ＩＮとタップ係数Ｗ１，Ｗ２，Ｗ３，Ｗ４との積（出力信号ＯＵＴ）が、順次、生成される。
【００９８】
このように、第３の実施の形態による波形整形フィルタによると、データシフト用のレジスタ、乗算器および加算器の入力の数が一般的におよそオーバーサンプリング数Ｎｆｏｓ分の１に削減されるため、回路規模を小さく抑えることが可能となる。
【００９９】
なお、タップ係数順次出力器１６００Ａの代わりに、図１０に示されるようにメモリ（たとえば、ＲＯＭ等）１６０２により構成されるタップ係数順次出力器１６００Ｂを用いてもよい。この場合、メモリ１６０２は、カウンタ値Ｃをアドレス端子で受け、カウンタ値Ｃの指示す記憶領域にあるタップ係数をデータ出力端子から出力する。
【０１００】
［第４の実施の形態］
第４の実施の形態においては、第１の実施の形態における可変タップ係数乗算器１１２１Ａ（１１２２Ａ，１１２３Ａ）に代わり、図１１に示される可変タップ係数乗算器１１２１Ｄを用いる。可変タップ係数乗算器１１２１Ｄは、タップ係数順次出力器１６００Ｃと乗算器１６１０とを含む。
【０１０１】
タップ係数順次出力器１６００Ｃは、メモリＭＲとメモリＭＲから読出されるタップ係数Ｗ１〜Ｗ４を受けるシフトレジスタ１８０１とを含む。可変タップ係数乗算器１１２１Ｄの動作は、第３の実施の形態におけるタイミングチャートと同じである。
【０１０２】
シフトレジスタ１８０１は、チップタイミングＣＴがＨレベルになった次のクロックＣＬＫのタイミングでタップ係数をセットする。そして、その後クロックＣＬＫに同期してサンプリング周期Ｔｓａごとにタップ係数をシフトしつつ順番に出力（係数信号Ｓ０）する。
【０１０３】
このように、第４の実施の形態による波形整形フィルタによれば、従来の波形整形フィルタと同じ機能を有しつつ、従来と比較して乗算器および加算器の入力数が一般的におよそオーバーサンプリング数Ｎｆｏｓ分の１に削減されるため回路規模を縮小することが可能となる。
【０１０４】
なお、波形整形フィルタ２０３Ａにおいては、上述した可変タップ係数乗算器１１２１Ａ〜１１２１Ｄを組合わせて配置するようにしてもよい。
【０１０５】
［第５の実施の形態］
第５の実施の形態による波形整形フィルタ２０３Ｂについて、図１２を用いて説明する。波形整形フィル２０３Ｂは、図１２に示されるように、シフトレジスタ部１９１０、反転データ用シフトレジスタ部１９８０、可変タップ係数乗算部１９２０、符号反転器１９７０および加算器１９３０を含む。図においては、シフトレジスタ部１９１０，１９８０のそれぞれは、３つのレジスタＤを、可変タップ係数乗算部１９２０は、可変タップ係数乗算器１９２１Ａ，１９２２Ａ，１９２３Ａをそれぞれ含む。
【０１０６】
第１の実施の形態による構成と比較すると、第５の実施の形態では、符号反転器１９７０と反転データ用シフトレジスタ部１９８０とが新たに設けられ、可変タップ係数乗算部１９２０には、シフトレジスタ部１９１０からの入力と、シフトレジスタ部１９８０からの反転入力とが新たに供給されている。
【０１０７】
図において、ＩＮは、シフトレジスタ部１９１０から可変タップ係数乗算器１９２１Ａへの入力を、ＲＩＮは、シフトレジスタ部１９８０から可変タップ係数乗算器１９２１Ａへの反転入力を表わしている。
【０１０８】
符号反転器１９７０は、入力データＤａｔａに“−１”を乗算する。可変タップ係数乗算器１９２１Ａ〜１９２３Ａは、第１の実施の形態による可変タップ係数乗算器と同等の動作を行なうが、反転入力が追加されているためより少ない回路規模で実現することができる。
【０１０９】
一例として可変タップ係数乗算器１９２１Ａの内部構成を図１３に、タイミングチャートを図１４に示す。可変タップ係数乗算器１９２１Ａは、図１３に示されるように、タップ係数Ｗ１〜Ｗ４に対応するタップ係数乗算器２１２１〜２１２４および乗算結果順次出力器２１１０を含む。乗算結果順次出力器２１１０は、セレクタ２１１１を含む。
【０１１０】
タップ係数乗算器２１２３，２１２４は、シフトレジスタ部１９１０から入力ＩＮを受け、タップ係数乗算器２１２１，２１２２，２１２４は、シフトレジスタ部１９８０から反転入力ＲＩＮを受ける。
【０１１１】
セレクタ２１１１は、カウンタ値Ｃに応じて、タップ係数乗算器２１２１〜２１２４の出力のうちの１つを選択的に出力（ＯＵＴ）する。
【０１１２】
ここで、タップ係数は、[Ｗ１，Ｗ２，Ｗ３，Ｗ４]＝[−２，−５，４，１５]とする。タップ係数乗算器２１２１は、入力ＩＮと負の値であるタップ係数Ｗ１とを乗算した出力する。しかし実際には、入力ＩＮとタップ係数Ｗ１との乗算を行なわず次の処理を実行する。
【０１１３】
すなわち、タップ係数Ｗ１は負の値であるため、タップ係数乗算器２１２１に、反転入力ＲＩＮ（入力に“−１”が乗算された値）が入力されるようにする。そして、タップ係数Ｗ１の絶対値である“２”を乗算する。これにより、“−２”の乗算を実現する。“−２”および“２”を１２ビットの２進数で表わすと、それぞれ“1111 1111 1110”“10”となり、“−２”より“２”の方がビット数が少ない。よって、入力ＩＮに負のタップ係数をそのまま乗算する回路に比べ、ビット数が少ない分だけタップ係数乗算器の回路規模が小さくなる。
【０１１４】
タップ係数乗算器２１２２についても、タップ係数Ｗ２が負の値であるため、反転入力ＲＩＮを与え、タップ係数Ｗ２の絶対値と反転入力ＲＩＮとを乗算させる。一方、タップ係数乗算器２１２３は、タップ係数Ｗ３が正の値であるため、入力ＩＮとタップ係数Ｗ３とを乗算する。
【０１１５】
タップ係数乗算器２１２４は、タップ係数Ｗ４＝１５＝１６−１である。このため、入力ＩＮに“１６”を乗算したものと、反転入力ＲＩＮとを加算することにより、“１５”の乗算を実現する。“１６”の乗算は、ビットをシフトするだけであり配線のみで実現できるため、必要となる加算器は１つとなる。したがって、タップ係数“１５”をそのまま入力に乗算するタップ係数乗算器に比べ、タップ係数乗算器２１２４の回路規模は小さくすることができる。
【０１１６】
乗算結果順次出力器２１１０は、上述した乗算結果順次出力器１３００Ａと同様の動作を行なう。
【０１１７】
このように、第５の実施の形態における波形整形デジタルフィルタ回路によれば、従来の波形整形デジタルフィルタ回路と同じ機能を有し、かつ回路規模を小さく構成することができる。
【０１１８】
［第６の実施の形態］
第６の実施の形態による波形整形フィルタは、第５の実施の形態による波形整形フィルタ２０３Ｂと同様、シフトレジスタ部１９１０、反転データ用シフトレジスタ部１９８０、加算器１９３０および符号反転器１９７０を備えるとともに、可変タップ係数乗算器１９２１Ａ（１９２１Ａ，１９２３Ａ）に代わって、図１５に示される可変タップ係数乗算器１９２１Ｂを備える。
【０１１９】
第６の実施の形態による可変タップ係数乗算器１９２１Ｂは、タップ係数順次出力器２２１０Ａ、符号選択器２２２０および乗算器２２４０を含む。
【０１２０】
タップ係数順次出力器２２１０Ａは、タップ係数の絶対値を順次出力する。乗算器２２４０では、タップ係数順次出力器２２１０Ａの出力する係数信号Ｓ１と符号選択器２２２０の出力する符号選択済信号Ｓ２との乗算を行なう。
【０１２１】
タップ係数の符号の乗算は、符号選択器２２２０において、入力ＩＮと反転入力ＲＩＮとを切換えることにより行なう。
【０１２２】
タップ係数順次出力器２２１０Ａは、タップ係数Ｗ１〜Ｗ４の絶対値Ｗ１ａ〜Ｗ４ａを記憶するメモリＭＲとメモリＭＲから読出される値Ｗ１ａ〜Ｗ４ａのいずれか１つを選択的に出力するセレクタ２２１１とを含む。
【０１２３】
セレクタ２２１１は、カウンタ９００３から出力されるカウンタ値Ｃ（Ｃ＝１〜４）に応じて、対応するタップ係数Ｗｉａを選択的に出力する。
【０１２４】
タップ係数Ｗ１ａ〜Ｗ４ａは、タップ係数Ｗ１〜Ｗ４の絶対値であり、｛Ｗ１，Ｗ２，Ｗ３，Ｗ４｝＝｛−２，−５，４，１５｝とすると、｛Ｗ１ａ，Ｗ２ａ，Ｗ３ａ，Ｗ４ａ｝＝｛２，５，４，１５｝となる。
【０１２５】
符号選択器２２２０は、セレクタ２２２１で構成される。セレクタ２２２１は、カウンタ９００３が生成するカウンタ値Ｃ（Ｃ＝１〜４）に応じて、対応する入力端Ｗｉｓの信号を選択し出力する。入力端Ｗ１ｓ〜Ｗ４ｓは、タップ係数Ｗ１〜Ｗ４に対応しており、対応するタップ係数が正の場合には、入力ＩＮを、負の場合には、反転入力ＲＩＮをそれぞれ受ける。ここでは、｛Ｗ１，Ｗ２，Ｗ３，Ｗ４｝＝｛−２，−５，４，１５｝＝｛負の値，負の値，正の値，正の値｝であるので、入力端Ｗ１ｓ，Ｗ２ｓは、反転入力ＲＩＮを受け、入力端Ｗ３ｓ，Ｗ４ｓは、入力ＩＮを受ける。
【０１２６】
第６の実施の形態による波形整形フィルタの動作を、図１６を用いて説明する。図において、ＩＮは、シフトレジスタ部１９１０から可変タップ係数乗算器１９２１Ｂへの入力を、ＲＩＮは、反転データ用シフトレジスタ部１９８０から可変タップ係数乗算器１９２１Ｂへの反転入力を、ＯＵＴは、可変タップ係数乗算器１９２１Ｂの出力をそれぞれに表わしている。
【０１２７】
図１６に示されるように、チップタイミングＣＴがＨレベルになると次のクロックＣＬＫのタイミングから、順次、入力ＩＮまたは反転入力ＲＩＮとタップ係数との積が算出され、出力（ＯＵＴ）される。
【０１２８】
このように構成することで、乗算器２２４０は、符号付整数と正の整数とを乗算するように構成すればよいため、符号付整数と符号付整数とを掛け合わせる乗算器に比べ、回路規模が削減される。
【０１２９】
なお、図１７に示されるように、タップ係数順次出力器２２１０Ａに代わり、タップ係数Ｗｉａをロードし、順次シフトしつつ出力するシフトレジスタ２２１２を含むタップ係数順次出力器２２１０Ｂを用いてもよい。
【０１３０】
［第７の実施の形態］
上述した第５の実施の形態および第６の実施の形態による可変タップ係数乗算器には、シフトレジスタ部１９１０からの入力ＩＮと反転データ用シフトレジスタ部１９８０からの反転入力ＲＩＮとが供給された。これに対し、タップ係数の符号がすべて同じであれば、入力ＩＮまたは反転入力ＲＩＮのいずれか一方のみを可変タップ係数乗算器に供給すればよい。
【０１３１】
たとえば、｛Ｗ１，Ｗ２，Ｗ３，Ｗ４｝がすべて正であれば、可変タップ係数乗算器への反転データ用シフトレジスタ部１９８０からの信号入力は不要となる。
【０１３２】
このような場合、波形整形フィルタ２０３Ｃは、図１８に示されるように、シフトレジスタ部１９１０と、反転データ用シフトレジスタ部１９８０と、可変タップ係数乗算部２４２０とを含む。可変タップ係数乗算部２４２０は、シフトレジスタ部１９１０から入力を受ける可変タップ係数乗算器２４２１と、シフトレジスタ部１９１０と反転データ用シフトレジスタ部１９８０とのデータを受ける可変タップ係数乗算器２４２２と、反転データ用シフトレジスタ部１９８０からの信号を受ける可変タップ係数乗算器２４２３とを含むように構成される。
【０１３３】
このように可変タップ係数乗算器２４２１は、反転データ用シフトレジスタ部１９８０からの入力が不要であり、可変タップ係数乗算器２４２３は、シフトレジスタ部１９１０からの入力が不要なため、対応するデータシフト用レジスタが省略され、この結果回路規模が縮小される。
【０１３４】
この場合、シフトレジスタ部１９１０および反転データ用シフトレジスタ部１９８０のそれぞれは、２つのレジスタＤで構成されることになる。また符号反転器も、図１２に示される波形整形フィルタ２０３Ｂと異なった場所に配置されることになる。
【０１３５】
［第８の実施の形態］
上述した第１の実施の形態〜第７の実施の形態では、オーバーサンプリング数Ｎｆｏｓは４（整数）であった。そこで、第８の実施の形態では、Ｆｃｐ＝３ＭＨｚ、Ｆｓａ＝６．９ＭＨｚの場合を仮定する。このとき、オーバーサンプリング数Ｎｆｏｓ＝２．３となる。
【０１３６】
第８の実施の形態による波形整形フィルタは、図１９に示される無線通信システム９５００に搭載される。無線通信システム９５００は、図１に示されるシステム構成に加えて、クロック発生器９００１およびＮＣＯ（Numerical Controlled Oscillator）回路９００５を備える。
【０１３７】
クロックＣＬＫを６．９ＭＨｚとする。当該クロックＣＬＫからＮＣＯ回路９００５を用いて３ＭＨｚのチップタイミングＣＴを発生させる。ＮＣＯ回路９００５は、増分値レジスタ９０１０と１０ビットすなわち０〜１０２３の値が表現可能なカウンタ９０１１とを含む。
【０１３８】
カウンタ９０１１は、加算器９０１２およびＤフリップフロップ９０１３を含む。加算器９０１２には、クロックＣＬＫ毎に増分値レジスタ９０１０の値が加算される。増分値レジスタ９０１０の値は、カウンタ９０１１のビット数Ｂ（＝１０）、クロック周波数Ｆｃｌｋ（＝６．９ＭＨｚ）、出力周波数をＦ０（＝３ＭＨｚ）とすると、（２B×Ｆ０）／Ｆｃｌｋ＝４４５と設定する。
【０１３９】
加算された結果が、“１０２４”以上になると、桁あふれが生じる。桁あふれが生じた場合には、下位の１０ビット以外は無視される。すなわち、“１０２３”に“５”が加算されるとカウンタ９０１１は“４”に戻る。そして、加算器９０１２は、桁あふれが生じるとチップタイミングＣＴを発生させる。
【０１４０】
Ｄフリップフロップ９０１３は、クロックＣＬＫに同期して加算器９０１２の出力を取込み、ＮＣＯカウンタ値ＮＣを出力する。
【０１４１】
なお、図における波形整形フィルタ２０００は、第８の実施の形態〜第１０の実施の形態による波形整形フィルタに相当する。
【０１４２】
第８の実施の形態による波形整形フィルタは、第３の実施の形態と同様、図２に示される構成を有する。しかしながら、第８の実施の形態による波形整形フィルタは、第３の実施の形態による可変タップ係数乗算器１１２１Ｃに代わり、図２０に示される可変タップ係数乗算器１１２１Ｅを含む。可変タップ係数乗算器１１２１Ｅは、タップ係数選択器２５００と乗算器１６１０とを含む。
【０１４３】
第３の実施の形態では、オーバーサンプリング数Ｎｆｏｓ＝４であったため、４種類のタップ係数を備えていた。これに対し第８の実施の形態では、タップ係数Ｗ０〜Ｗ６３（ここでは６４種類）を備えている。
【０１４４】
タップ係数選択器２５００は、図示しない内部メモリから受けるタップ係数Ｗ０〜Ｗ６３を選択するセレクタ２５０１を含む。セレクタ２５０１は、ＮＣＯカウンタ値ＮＣを１６で割った値の整数値ｊ（ＮＣＯカウンタ値ＮＣの１０ビット中の上位６ビットに相当する値）を受けて、対応するタップ係数Ｗｊを選択し係数信号Ｓ３として出力する。
【０１４５】
タップ係数選択器２５００により生成されたタップ係数（係数信号Ｓ３）と入力信号ＩＮとが、乗算器１６１０に供給される。係数信号Ｓ３と入力信号ＩＮとの積が、出力信号ＯＵＴとして生成される。
【０１４６】
第８の実施の形態による波形整形フィルタの動作を、図２１のタイミングチャートを用いて説明する。図において、ＩＮは、可変タップ係数乗算器１１２１Ｅへの入力を、ＯＵＴは、可変タップ係数乗算器１１２１Ｅから出力される信号を表わしている。
【０１４７】
ＮＣＯカウンタ値ＮＣは、クロックＣＬＫが入力されるごとに、増分値レジスタ９０１０の値４４５が加算される。加算の結果、“１０２４”以上になると桁あふれが発生し、下位の１０ビット以外は無視される。同時に、チップタイミングＣＴが出力される。
【０１４８】
シフトレジスタ部１１１０は、チップタイミングＣＴをイネーブル信号として入力データＤａｔａであるチップデータをラッチしシフトする。このようにしてシフトされたチップデータは、可変タップ係数乗算器に入力される。
【０１４９】
タップ係数選択器２５００は、ＮＣＯカウンタ値ＮＣの上位６ビットの値ｊが０〜６３のときに、対応するタップ係数Ｗｊ（ｊ＝０〜６３）を選択し、係数信号Ｓ３として出力する。
【０１５０】
たとえば、ＮＣＯカウンタ値ＮＣが“９２５”のときには、上記６ビットは＜９２５／１６＞＝５７となる（ただし、“＜数字＞”は切捨てを表わす）ので、タップ係数Ｗ５７を出力する。入力信号ＩＮと係数信号Ｓ３とを乗算することにより、出力信号ＯＵＴが生成される。
【０１５１】
可変タップ係数乗算器１１２２Ｃ，１１２３Ｃに代わる可変タップ係数乗算器１１２２Ｅ，１１２３Ｅは、可変タップ係数乗算器１１２１Ｅと同様の構成を有し同様の動作を行なう。ただし、タップ係数として、｛Ｗ０，Ｗ１，…，Ｗ６３｝の代わりに、それぞれ｛Ｗ６４，Ｗ６５，…Ｗ１２７｝、｛Ｗ１２８，Ｗ１２９，…，Ｗ１９１｝を用い、ＮＣＯカウンタ値ＮＣの上位６ビットの値が０〜６３のときに、それぞれ“Ｗ６４〜Ｗ１２７”、“Ｗ１２８〜Ｗ１９１”を選択するようにしておく。
【０１５２】
このように構成することにより、オーバーサンプリング数Ｎｆｏｓが整数でない場合においても、少ない回路規模でフィルタリングを行なうことができる。
【０１５３】
［第９の実施の形態］
第９の実施の形態においても、第８の実施の形態と同じく、Ｆｃｐ＝３ＭＨｚ、Ｆｓａ＝６．９ＭＨｚの場合を仮定する。よって、オーバーサンプリング数Ｎｆｏｓ＝２．３となる。また、同様にＮＣＯ回路９００５を用いて、６．９ＭＨｚのクロックＣＬＫから、３ＭＨｚのチップタイミングＣＴを発生させる。ＮＣＯ回路９００５は、１０ビット、すなわち“０”から“１０２３”の値が表現可能なカウンタ９０１１を用いる。
【０１５４】
第９の実施の形態による波形整形フィルタは、第３の実施の形態による可変タップ係数乗算器１１２１Ｃに代わり、図２２に示される可変タップ係数乗算器１１２１Ｆを含む。可変タップ係数乗算器１１２１Ｆは、タップ係数出力器２７００Ａと乗算器１６１０とを含む。
【０１５５】
タップ係数出力器２７００Ａでは、十分に多くの連続するタップ係数の組を選択することができる。すなわち、｛Ｗ（ｊ）、Ｗ（ｊ＋１）｝からなるタップ係数の組を、ｊ＝０、１、…、６３に関して選択することができる。このような選択動作は、タップ係数出力器２７００Ａの、セレクタ２７２１および２７２２により実現される。さらに、タップ係数出力器２７００Ａは、選択した２組のタップ係数の間を補間する補間器２７３０を含む。
【０１５６】
タップ係数選択処理と補間処理とは、次の手順で行なわれる。まず、ＮＣＯカウンタ値ＮＣを１６で割る。この結果の整数部分をｊ、小数部分をｋとする。ｊは、０、１、…、６３の値を取る。この値に従って、タップ係数の組｛Ｗ（ｊ）、Ｗ（ｊ＋１）｝を選択する。
【０１５７】
補間器２７３０の出力をＶｃｏｅとすると、補間器２７３０においては、式（６）で表現される演算（補間）を行なう。
【０１５８】
Ｖｃｏｅ＝Ｗ（ｊ）×（１−ｋ）＋Ｗ（ｊ＋１）×ｋ …（６）
第８の実施の形態では、ＮＣＯカウンタ値ＮＣの１０ビットのうちの上位６ビット（ｊ）を用いてタップ係数を選択したが、第９の実施の形態では、さらに下位４ビット（ｋ）を用いて補間を行なっている。精度が十分であれば、たとえば下位４ビットのうちの上位３ビットのみを用いて補間を行なってもよい。このようにして求められた補間器２７３０の出力（係数信号）Ｖｃｏｅは、乗算器１６１０により入力信号ＩＮと乗算される。乗算器１６１０から、出力信号ＯＵＴが出力される。
【０１５９】
可変タップ係数乗算器１１２２Ｃ，１１２３Ｃに代わる可変タップ係数乗算器１１２２Ｆ、１１２３Ｆは、可変タップ係数乗算器１１２１Ｆと同様の構成および動作を行なう。ただし、タップ係数として、ｊ＝０、１、…、６３からなる６４個のタップ係数の組｛Ｗ（ｊ），Ｗ（ｊ＋１）｝の代わりに、それぞれ６４個のタップ係数の組｛Ｗ（ｊ＋６４），Ｗ（ｊ＋６５）｝、｛Ｗ（ｊ＋１２８），Ｗ（ｊ＋１２９）｝を用い、ＮＯＣカウンタ値ＮＣの上位６ビットの値がｊのとき、それぞれ｛Ｗ（ｊ＋６４），Ｗ（ｊ＋６５）｝、｛Ｗ（ｊ＋１２８），Ｗ｛ｊ＋１２９）｝が選択されるようにしておく。
【０１６０】
このように構成することにより、第８の実施の形態と同様にオーバーサンプリング数Ｎｆｏｓが整数でない場合に対しても、少ない回路規模でフィルリングを行なうことができる。さらに、タップ係数の補間を行なっているため、同じ性能を実現するための回路規模が第８の実施の形態よりも小さくてすむ。
【０１６１】
［第１０の実施の形態］
第１０の実施の形態では、可変タップ係数乗算器１１２１Ｆに代わり、可変タップ係数乗算器１１２１Ｇを用いる。可変タップ係数乗算器１１２１Ｇは、図２３に示されるように、タップ係数出力器２７００Ａに代わり、タップ係数出力器２７００Ｂを含む。タップ係数出力器２７００Ｂは、セレクタ２８２０、乗算器２８３２および加算器２８３３を含む。
【０１６２】
第９の実施の形態と同様にＮＣＯカウンタ値ＮＣを１６で割った値の整数部をｊ、小数部分をｋとする。第１０の実施の形態では、セレクタ２８２０により、タップ係数の組｛Ｗ（ｊ），Ｗ（ｊ）ｄ｝を選択する。ここで、Ｗ（ｊ）ｄは、式（７）を満たす値であり、予め計算されて内部に記憶されている。
【０１６３】
Ｗ（ｊ）ｄ＝Ｗ（ｊ＋１）−Ｗ（ｊ） …（７）
タップ係数出力器２７００Ｂの出力値をＶｃｏｅとすると、乗算器２８３２と加算器２８３３とにより、式（８）表現される演算（補間）を行なう。
【０１６４】
Ｖｃｏｅ＝Ｗ（ｊ）＋Ｗ（ｊ）ｄ×ｋ …（８）
式（７）および（８）を用いると、Ｖｃｏｅ＝Ｗ（ｊ）×（１−ｋ）＋Ｗ（ｊ＋１）×ｋとなり、第９の実施の形態で説明した補間の式（６）と一致する。したがって、タップ係数出力器２７００Ｂは、タップ係数出力器２７００Ａと同じ値を出力することになる。
【０１６５】
タップ係数の数が十分に多い場合、隣り合うタップ係数の値の差Ｗ（ｊ）ｄは小さくなり、タップ係数の差Ｗ（ｊ）ｄを表現するためのビット数も小さくなる。よって、タップ係数の組｛Ｗ（ｊ），Ｗ（ｊ＋１）｝を保持し選択するよりも、第１０の実施の形態に示されるように｛Ｗ（ｊ），Ｗ（ｊ）ｄ｝を保持し選択する方が、回路規模が小さくなる。
【０１６６】
また、補間式から明らかなように、第９の実施の形態では、乗算器２個と加算器１個と減算器１個が必要であるのに対し、第１０の実施の形態では、乗算器と加算器とがそれぞれ１つずつしか必要でない。このように、第１０の実施の形態による構成を用いると、第９の実施の形態と同じ性能を実現するための回路規模を小さくすることができる。
【０１６７】
【発明の効果】
以上のように、本発明により、より少ない回路規模でオーバーサンプリング数Ｎｆｏｓの大きな波形整形デジタルフィルタ回路を実現することが可能となる。従来のフィルタと比較した場合の回路規模の削減効果は、フィルタのオーバーサンプリング数Ｎｆｏｓが大きくなるに従い大きくなる。
【０１６８】
さらに、波形整形フィルタの前段に挿入されているアップサンプラが不要となり、回路規模が削減される。また、副次的な効果として、波形整形フィルタの後段に挿入されているアップサンプラおよびローパスフィルタの削減を可能とすることができ、さらなる回路規模の削減が実現できる。
【０１６９】
本発明の波形整形デジタルフィルタにより、波形整形フィルタの前段に挿入されているアップサンプラ１０２が不要となり、回路規模が削減できる。
【０１７０】
さらに本発明の波形整形デジタルフィルタによって、データシフト用レジスタ４１０の数と加算器４３０の入力の数とが、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。また、乗算部４２０における乗算器の数が、オーバーサンプリング数Ｎｆｏｓに対しおよそＮｆｏｓ分の１になり、回路規模が削減できる。
【０１７１】
さらに、本発明による波形整形デジタルフィルタにより、入力データを反転した反転入力データを用いることにより、データシフト用レジスタ４１０の数をオーバーサンプリング数Ｎｆｏｓに対し、およそＮｆｏｓ分の２、加算器４３０の入力の数がおよそＮｆｏｓ分の１にすることも可能であり、回路規模が削減できる。
【０１７２】
さらに、本発明による波形整形デジタルフィルタにおいて、タップ係数乗算器２１２１〜２１２４を用いることで、タップ係数乗算器１３１１〜１３１４よりもさらに回路規模が削減できる。
【０１７３】
さらに、本発明の波形整形デジタルフィルタにおいて、乗算器２２４０は、乗算器１６１０よりもさらに回路規模を削減することができる。
【０１７４】
さらに、本発明の波形整形デジタルフィルタにより、オーバーサンプリング数Ｎｆｏｓが整数でない場合においても、サンプリングレート非整数倍変換器などの特別な信号処理回路を付加することなく、小さい回路規模でフィルタを実現することができる。
【０１７５】
さらに、本発明の波形整形デジタルフィルタでは、タップ係数の補間を行なうため、同じ性能を実現するための回路規模がより小さくなる。
【図面の簡単な説明】
【図１】 本発明の実施の形態による波形整形フィルタを用いたシステム構成を示すブロック図である。
【図２】 第１の実施の形態による波形整形フィルタの構成例を示すブロック図である。
【図３】 波形整形フィルタ１０００を備える無線通信システム９０００の構成を示すブロック図である。
【図４】 第１の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図５】 可変タップ係数乗算器１１２１Ａの内部構成の一例を示すブロック図である。
【図６】 第２の実施の形態による可変タップ係数乗算器１１２１Ｂの内部構成の一例を示すブロック図である。
【図７】 第２の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図８】 第３の実施の形態による可変タップ係数乗算器１１２１Ｃの内部構成の一例を示すブロック図である。
【図９】 第３の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図１０】 第３の実施の形態によるタップ係数順次出力器１６００Ｂを示す図である。
【図１１】 第４の実施の形態による可変タップ係数乗算器１１２１Ｄの内部構成の一例を示すブロック図である。
【図１２】 第５の実施の形態による波形整形フィルタの構成を示すブロック図である。
【図１３】 第５の実施の形態による可変タップ係数乗算器１９２１Ａの内部構成の一例を示すブロック図である。
【図１４】 第５の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図１５】 第６の実施の形態による可変タップ係数乗算器１９２１Ｂの内部構成の一例を示すブロック図である。
【図１６】 第６の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図１７】 第６の実施の形態によるタップ係数順次出力器の他の構成の一例を示すブロック図である。
【図１８】 第７の実施の形態による波形整形フィルタ２０３Ｃの構成を示すブロック図である。
【図１９】 波形整形フィルタ２０００を備える無線通信システム９５００の構成を示すブロック図である。
【図２０】 第８の実施の形態による可変タップ係数乗算器１１２１Ｅの内部構成の一例を示すブロック図である。
【図２１】 第８の実施の形態による波形整形フィルタの動作を説明するためのタイミングチャートである。
【図２２】 第９の実施の形態による可変タップ係数乗算器１１２１Ｆの内部構成の一例を示すブロック図である。
【図２３】 第１０の実施の形態による可変タップ係数乗算器１１２１Ｇの内部構成の一例を示すブロック図である。
【図２４】 従来の波形整形フィルタを用いたシステム構成を示すブロック図である。
【図２５】 アップサンプラ１０２への入力信号と出力信号との関係を示すタイミングチャートである。
【図２６】 従来の波形整形フィルタ１０３の構成を示すブロック図である。
【図２７】 従来の波形整形フィルタ１０３の出力信号のスペクトルの一例を示す図である。
【図２８】 従来の波形整形フィルタ１０３のインパルス応答の一例を示す図である。
【図２９】 アップサンプラ１０４の出力信号のスペクトルの一例を示す図である。
【図３０】 ローパスフィルタ１０５の出力信号のスペクトルの一例を示す図である。
【図３１】 直交変換器１０７の出力信号のスペクトルの一例を示す図である。
【図３２】 シフトレジスタ部４１０の出力と乗算部４２０の出力との内容を詳細に示した概念図である。
【図３３】 従来の波形整形フィルタ１０３の出力信号のスペクトルの他の一例を示す図である。
【図３４】 アップサンプラ１０４の出力信号のスペクトルの他の一例を示す図である。
【図３５】 ローパスフィルタ１０５の出力信号のスペクトルの他の一例を示す図である。
【図３６】 直交変換器１０７の出力信号のスペクトルの他の一例を示す図である。
【図３７】 従来の波形整形フィルタ１０３の出力信号のスペクトルの他の一例を示す図である。
【図３８】 アップサンプラ１０４の出力信号のスペクトルの他の一例を示す図である。
【図３９】 ローパスフィルタ１０５の出力信号のスペクトルの他の一例を示す図である。
【図４０】 直交変換器１０７の出力信号のスペクトルの他の一例を示す図である。
【符号の説明】
２０３，２０３Ａ〜２０３Ｃ，１０００，２０００ 波形整形フィルタ、１０１ ベースバンド信号発生器、１０６ 中間周波数発生器、１０７ 直交変換器、１０８ アナログ変換器、１０９ バンドパスフィルタ、１１１０ シフトレジスタ部、１１２０，１９２０，２４２０ 可変タップ係数乗算部、１１２１Ａ〜１１２１Ｇ，１９２１Ａ，１９２２Ａ，１９２３Ａ，１９２１Ｂ，２４２１〜２４２３ 可変タップ係数乗算器、１１３０，１９３０，２８３３，９０１２ 加算器、１３００Ａ，１３００Ｂ，２１１０ 乗算結果順次出力器、１３０１，１６０１，２１１１，２２２１，２５０１，２７２１，２８２０ セレクタ、１４０１，１８０１，１９１０，１９８０ シストレジスタ、１６００Ａ〜１６００Ｃ，２２１０Ａ，２２１０Ｂ タップ係数順次出力器、１６１０，２２４０，２８３２ 乗算器、１９７０ 符号反転器、２１２１〜２１２４ タップ係数乗算器、２２２０ 符号選択器、２５００ タップ係数選択器、２７００Ａ，２７００Ｂ タップ係数出力器、２７３０ 補間器、９００１ クロック発生器、９００２ チップタイミング発生器、９００３，９０１１ カウンタ、９００５ ＮＣＯ回路、９０１０ 増分値レジスタ、９０１３ フリップフロップ、９０００，９５００ 無線通信システム。
Claims (7)
- 信号の波形を整形する波形整形デジタルフィルタ回路であって、
入力データをシフトするレジスタと、
前記入力データに“−１”を乗算する符号反転器と、
前記符号反転器の出力をシフトする反転データ用レジスタと、
前記レジスタからの出力データおよび前記反転データ用レジスタからの出力データのうち、タップ係数の符号に対応する前記出力データと前記タップ係数の絶対値とを乗算することにより、前記レジスタからの出力データとオーバーサンプリング数と同じ数の種類のタップ係数との積を順次出力する複数個の可変タップ係数乗算器と、
前記複数個の可変タップ係数乗算器から同時に受けた積を加算する加算器とを備える、波形整形デジタルフィルタ回路。 - 前記可変タップ係数乗算器は、
前記レジスタからの出力データおよび前記反転データ用レジスタからの出力データのうち、タップ係数の符号に対応する前記出力データと前記タップ係数の絶対値とを乗算する複数個のタップ係数乗算器と、
前記複数個のタップ係数乗算器からの出力データを順番に出力する乗算結果順次出力器とを含む、請求項１に記載の波形整形デジタルフィルタ回路。 - 前記乗算結果順次出力器は、
前記複数個のタップ係数乗算器からの出力データを順番に選択して出力するセレクタを含む、請求項２に記載の波形整形デジタルフィルタ回路。 - 前記乗算結果順次出力器は、
前記複数個のタップ係数乗算器からの出力データをロードし、順番にシフトしつつ出力するシフトレジスタを含む、請求項２に記載の波形整形デジタルフィルタ回路。 - 前記可変タップ係数乗算器は、
順番に前記タップ係数の絶対値を出力するタップ係数順次出力器と、
前記タップ係数の符号が正のときに前記レジスタからの出力データを、前記タップ係数の符号が負であるときに前記反転データ用レジスタの出力データを選択して出力する符号選択器と、
前記タップ係数順次出力器からの出力と前記符号選択器からの出力との積を出力する乗算器とを含む、請求項１に記載の波形整形デジタルフィルタ回路。 - 前記タップ係数順次出力器は、
前記タップ係数の絶対値を順番に選択して出力するセレクタを含む、請求項５に記載の波形整形デジタルフィルタ回路。 - 前記タップ係数順次出力器は、
前記タップ係数の絶対値をロードし、順番にシフトしつつ出力するシフトレジスタを含む、請求項５に記載の波形整形デジタルフィルタ回路。
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