JP3862298B2 - 光電変換装置 - Google Patents
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Description
【産業上の利用分野】
本発明は画素上にカラーフィルタを形成してカラー撮像を行う光電変換装置に関するものである。特に高画素数のエリアセンサに関する。
【0002】
【従来の技術】
近年、光電変換素子を縦横に複数個配置したエリアセンサの高画素化が進み、高精細度(HD)テレビ対応センサとして130万画素、200万画素といったカラー撮像のセンサを有する光電変換装置が開発されている。又、日米のTV放送規格のNTSC対応として、従来は38〜42万画素程度のセンサが用いられてきたが、最近は垂直解像度向上のため60〜90万画素のセンサも開発され始め、将来、マルチメディアの時代になると130〜200万画素のセンサが標準的に使われることが予想され、高密度画素型センサをNTSC動作で動かす必要性も出てくる。
【0003】
かかる状況のもと、原理的な面から、図19に従来のイメージセンサーの回路構成図を示して説明する。同図において、1は水平シフトレジスタ、2〜5はベースに電荷を蓄積し、エミッタから信号を読み出すバイポーラ型のセンサ(以下センサーバイポーラという。)、10〜13はセンサーバイポーラ2〜5のベースに蓄積した信号を読み出すためのベース電位制御容量Cex、18〜21はセンサーバイポーラ2〜5のベースをリセット電圧VM にリセットするためのベースリセット用のpMOSトランジスタ、26はセンサーバイポーラ2,4の信号を出力する垂直信号線、28はセンサーバイポーラ3,5の信号を出力する垂直信号線、30,32は垂直信号線26,28をリセット電圧Vvcにリセットするための垂直リセット用のMOSトランジスタ、38,40は信号を一時蓄えておく蓄積容量Cr 、34,36は垂直信号線26,28に出力された信号を蓄積容量Cr 38,40へ転送するための転送用のnMOSトランジスタ、46は水平信号線、42,44は蓄積容量Cr 38,40に蓄えられた信号を水平信号線46へ出力するための水平転送用のnMOSトランジスタ、47は水平信号線46をリセット電圧VHCにリセットするため水平リセット用のnMOSトランジスタ、48はバッファ・アンプ、49はセンサの出力端子である。
【0004】
次に、上記センサの動作を図20のタイミングチャートに示して説明する。時刻t31において、3値パルスφR1をハイレベルとしてpMOSトランジスタ18、19をオンし、センサーバイポーラ2、3のベース電位を電圧VMにセットすると共に、転送パルスφTをハイレベルとしてnMOSトランジスタ34、36をオンしてベース電位制御容量Cex10、11の容量結合によりベース2〜5の電荷を蓄積容量Cr 38,40に転送する。
水平出力線46をリセット電圧Vvcにリセットされる。
【0005】
次に、時刻t32において、水平シフトレジスタ1から水平パルスφH1がハイレベルとなって、nMOSトランジスタ42がオンして蓄積容量Cr 38の電荷を水平信号線46に出力してバッファ・アンプ48から出力する。その後、時刻t33にリセットパルスφHCがハイレベルとなってnMOSトランジスタ47がオンして、水平信号線46の残留信号をアースに落としてリセットする。さらに、時刻t34において、水平シフトレジスタ1から水平パルスφH2がハイレベルとなって、nMOSトランジスタ44がオンして蓄積容量Cr 40の電荷を水平信号線46に出力してバッファ・アンプ48から出力する。時刻t35にリセットパルスφHCがハイレベルとなってnMOSトランジスタ47がオンして、水平信号線46の残留信号をアースに落としてリセットする。その後、水平ラインの画素信号を時系列的に順次バッファ・アンプ48からセンサの出力端子49に出力される。
【0006】
次に、時刻t36において、リセットパルスφVCと転送パルスφT、3値パルスφR1をハイレベルとして、nMOSトランジスタ30、32、34、36及びセンサーバイポーラ2、3のベース電位を電圧VMにセットして、光電変換容量10、11の電荷や垂直信号線26,28上の残留電荷を基準電位VVCに落としてリセットする。その後、3値パルスφR1はミドル電位に設定されて、センサーバイポーラ2、3のベースに光電変換の電荷が蓄積される。
【0007】
その後、次の水平ラインの画素信号が順次読み出される。時刻t37において、3値パルスφR2をハイレベルとしてpMOSトランジスタ20、21をオンし、センサーバイポーラ4、5のベース電位を電圧VMにセットすると共に、転送パルスφTをハイレベルとしてnMOSトランジスタ34、36をオンして光電変換容量Cex10、11の電荷を蓄積容量Cr 38,40に転送する。こうして、エリアセンサによる光電変換装置によって、順次画像が読み出されて行く。
【0008】
かかる原理的な光電変換装置をNTSC方式の撮像装置に用いる場合、インターレース走査なので、画素数の問題も残るが、画素の読み出しのためにまず奇数フィールド分を読み出し、次に偶数フィールド分を読み出して、1フレームとするタイミング操作が必要である。
【0009】
上記したように、近年のエリアセンサの高画素化が進み、HDテレビ対応センサとして130万画素、200万画素といったセンサが開発され、NTSC対応としても60〜90万画素のセンサも開発され始めている。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来例の130〜200万画素のエリアセンサでNTSC動作を行う場合、画素数が多いため次の様な欠点があった。
【0011】
(1)高速クロックが必要となる。
【0012】
(2)信号処理速度も高速となる。
【0013】
以上の欠点を補なうため、画素を間引いて読み出す方法や出力信号をデータ圧縮して映像信号処理を行う方法が提案されているが、解像力を低下させたり、システムコストを増大させるといった欠点があり、有効な解決手段はなかった。
【0014】
【課題を解決するための手段及び作用】
本発明は、上記欠点を解決すべく成されたもので、同色画素信号を出力線上で加算するためのスイッチ回路を設けることにより、外部でデータ圧縮を行わなくても、センサ内部でデータ圧縮を行うことができ、モアレや擬似色の少ない良好な画像や、ノイズの低減した高S/Nの画像を得ることができる。
【0015】
【実施例】
(1)実施例1
本発明による第1の実施例について、図を参照しつつ詳細に説明する。図1に本実施例の概略的回路構成図を示す。同図において、1は水平走査回路、6は垂直走査回路、22〜25は出力増幅回路、7〜9は画素構成要素で、7はバイポーラフォトトランジスタ、8はベース電位制御用容量Cox、9は画素分離用リセットp−MOSトランジスタ、15は画素を示している。16,17は読み出し回路であり、読み出し回路16内に水平走査回路1、電荷蓄積容量CT1〜CT8、信号転送MOSトランジスタSWa1〜SWa1 ,SWc1〜SWc8 ,信号加算用MOSトランジスタSWd1〜SWd4 を具備する。なお、読み出し回路17は読み出し回路16と同一構成で垂直出力線VL2、VL4…が異なるだけで読み出しタイミングは同じである。
【0016】
図2に本発明のオンチップカラーフィルタの配列を示す。解像度、感度の点でシアンCy,マゼンタMg,グリーンG,イエローYeを用いた補色モザイク型のフィルタが好ましい。
【0017】
上記回路構成、フィルタ配列における回路動作を、図3のタイミングチャートを用いて以下に説明する。
【0018】
まず、時刻t1において、第1水平ラインHL1から出力される3値パルスφR1がミドルレベルからハイレベルになると、画素15のセンサーバイポーラ7のベース電位が、ベース電位制御用容量8を通して持ち上がるため、エミッタから信号が出力される。同時に転送パルスφT1をハイレベルとすると、垂直出力線VL1,VL3,VL5…に読み出された信号は読み出し回路16の中の電荷蓄積容量CT1,CT3,CT5…にそれぞれ転送される。同様に垂直出力線VL2,VL4,VL6…に読み出された信号は、読み出し回路17の中の電荷蓄積容量CT1,CT3,CT5…へ転送される。一方、転送パルスφT1がローレベルになればリセットパルスφVCが瞬時ハイレベルになって水平ラインの残留蓄積電荷をリセットする。
【0019】
次に、時刻t2 において、垂直走査回路6の水平ラインHL2から出力される3値パルスφR2がミドルレベルからハイレベルになると、画素15の信号が読み出される。同時にパルスφT2をハイレベルとすると、先に述べた動作と同様に、垂直出力線VL1,VL3,VL5…に読み出された信号は読み出し回路16の中の電荷蓄積容量CT2,CT4,CT6…にそれぞれ転送される。同様に垂直出力線VL2,VL4,VL6…に読み出された信号は、読み出し回路17の中の電荷蓄積容量CT2,CT4,CT6…へ転送される。以上の動作で画素からの信号は電荷蓄積容量CT へ転送される。ここで、各電荷蓄積容量CT と色信号の関係は図4のように、(a)では読み出し回路16の電荷蓄積容量CT1,CT3,CT5…にはシアンCyが、電荷蓄積容量CT2,CT4,CT6…にはグリーンGが、(b)では読み出し回路17の電荷蓄積容量CT1',CT3',CT5'…にはイエローYeが、電荷蓄積容量CT2',CT4',CT6'…にはマゼンタMgが、蓄積されている。
【0020】
次に時刻t3 において、3値パルスφR1,φR2をロウレベルとすると、ベースリセット用のpMOSトランジスタ9が導通状態となるので、センサトランジスタ7のベース電位はリセット電圧VM にリセットされる。
【0021】
次に時刻t4 において、加算パルスφBLKをハイレベルとすると信号加算用MOSトランジスタSWd1〜SWd4がオンして、電荷蓄積容量CT1とCT3,電荷蓄積容量CT2とCT4,…といった同色画素の信号電荷が加算される。信号電荷加算後、水平走査回路をスタートパルスφHSによりスタートさせ、水平走査パルスφH1によりSWC1とSWC2、SWC3とSWC4、SWC5とSWC6…と順次導通させ、そのそれぞれの水平走査パルスφH1のローレベルの直後、水平走査リセットパルスφH2により水平出力線をリセットする。こうして、2画素分毎の加算信号を出力増幅回路22〜25を通して出力させる。
【0022】
次に時刻t5 において3値パルスφR1,φR2,及びリセットパルスφVCをハイレベルとし、センサトランジスタ7のベース電位を上昇させエミッタを接地し、ベース電荷をリセットする。
【0023】
その後、時刻t6 において、3値パルスφR1,φR2をミドルレベルに戻し、センサトランジスタ7のベース電位を逆バイアス状態にしリセットを終了させる。その後、垂直走査回路6の水平ラインHL3、HL4からの3値パルスφR3,φR4がそれぞれミドルレベルからハイレベルのパルスがセンサトランジスタ7に印加され、上記の動作が繰り返される。
【0024】
以上の動作で、第1水平ラインHL1、第2水平ラインHL2の走査が終了し、次の水平ラインの走査を同様に行っていく。
【0025】
走査方式のノンインターレースによるフィールド蓄積モードの場合、第1と第2、第3と第4ラインの走査を順次行ない、インターレースによるフレーム蓄積モードの場合、第1と第2のライン走査が終了したならば、次に第3と第4のライン走査を飛ばし、第5と第6ラインの走査を行って、奇数フィールドと偶数フィールドとをそれぞれ走査し終わって、1フレームの画像が完成する。
【0026】
以上、説明した回路構成、タイミングにより、エリアセンサに接続された読み出し回路16、17によって、特に第1と第2の水平ラインの走査を終了直後、信号加算用MOSトランジスタSWd1〜SWd4をハイレベルとして、同色画素の加算出力を行うことが可能となる。本実施例で述べた水平2画素加算の場合、信号処理の情報量が半分になり、処理速度、システムコストが大幅に低減できる。水平2画素加算に限定されず、3画素以上の加算も当然可能である。
【0027】
上記の信号加算を行った場合、信号対雑音比S/Nも√k(k:加算画素数)に比例して良くなるため、暗状態において解像度を落として、S/Nを良くするといった方法にも応用できる。
【0028】
又、読み出しゲインGRは、
GR=k×CT/(k×CT+CH) ……(1)
(ただし、CTは電荷蓄積容量、CHは水平ラインの寄生容量である。)となって、加算画素数kが1の場合に比較して、寄生容量の影響も小さくなり、読み出しゲインGRが大きくなるとともに、外来ノイズの影響も少なくなり、出力増幅回路のゲインも小さく設計できるといった特徴もある。
【0029】
このように本発明の光電変換装置を用いれば、モザイク型のオンチップカラーフィルタを用いた場合にでも、同色同士の信号が加算された出力を得ることができ、後の信号処理が簡単にでき、130〜200万画素といった高画素数センサでも、NTSC動作ができるようになる。また、信号を加算して読み出すのでランダムノイズ、固定パターンノイズに対するS/Nも向上する。又、本発明の他の特徴として加算パルスφBLKのオン、オフのみで加算、非加算か可能となるため、撮影状況に応じた設定も素速く対処できるといったこともある。
【0030】
本実施例において、各色Cy,Mg,Ye,Gの補色フィルタで説明したが、図5に示したR,G,Bの純色フィルタを用いた場合や、図6に示した各色画素の面積比を変えたフィルタのセンサにも加算パルスφBLKに接続されたnMOSトランジスタを例えばグリーンG用に4個、レッドR用に2個というように加算するスイッチを設けることにより、上記と同様な回路構成で実現できる。
(2)実施例2
本発明による第2の実施例について、図を参照しつつ詳細に説明する。図7に本実施例の概略的回路構成図を示す。同図において、図1と同一符号のものは同一機能を有するものとして詳細な説明は省略する。図7において、SWe1〜SWe4…は水平転送パルス切り替えスイッチである。本実施例において水平走査回路1と水平転送MOSトランジスタSWC1〜SWC8…の間に水平転送パルス切り替えスイッチSWe1〜SWe4…を設けたことが特徴である。
【0031】
そこで、垂直走査回路6の水平ラインHL1から3値パルスφR1、転送パルスφT1がハイレベルとなって蓄積容量CT1、CT3、CT5…に電荷が転送され、水平走査回路1からφH1がハイレベルになり、同時にスイッチパルスφA1とスイッチパルスφA2をハイレベルとすることにより、水平出力OUT1、OUT2にそれぞれ蓄積容量CT1+CT3、CT2+CT4の加算した結果が出力される。その直後リセットパルスφHCにより、水平出力信号線のそれぞれがリセットされ、次の蓄積容量CT5+CT7、CT6+CT8が加算されて水平出力OUT1、OUT2から出力される。一方、読み出し回路17においても同様な走査、各制御パルスが供給されて、水平出力OUT3、OUT4にアンプ24、25を介して各画素電荷の加算された信号が出力される。こうして、各画素の電荷が加算されて出力される。
【0032】
静止画撮影等において全画素を独立に出力する場合には、スイッチパルスφA1とパルスφA2の切り替えを行えば良い。従って、本実施例においても、実施例1と同等の効果を得ることができる。
(3)実施例3
本発明による第3の実施例について、図を参照しつつ詳細に説明する。図8に本実施例の概略的回路構成図を示す。同図において、図1、図7と同一符号のものは同一機能を有するものとして詳細な説明は省略する。同図においてSWf1〜SWf3… ,SWg1〜SWg3… ,SWh1〜SWh3… ,SWi1〜SWi3… はそれぞれ独立した電荷蓄積容量CTA1〜CTA6…、CTB1〜CTB6… へのMOSスイッチであり、それぞれ転送パルスφT1,φT2,φT3,φT4で制御する。
【0033】
実施例1,実施例2においては、2画素の信号電荷の加算出力を得ていたが、本実施例では水平、垂直2画素ずつの計4画素の加算出力を得ることができる。図9に本実施例のオンチップカラーフィルタの配列を示す。4画素加算のため、Cy,Mg,G,Yeの4画素単位の繰り返しパターンである。
【0034】
上記回路構成、フィルタ配列における回路動作を図10のタイミングチャートを用いて以下に説明する。
【0035】
まず、最初の水平期間において、垂直走査回路6により第1,2,3,4水平ラインHL1〜HL4を選択し、それぞれ3値パルスφR1〜φR4を出力する。時刻t11において、第1水平ラインHL1から3値パルスφR1をハイレベルにし、転送パルスφT1をハイレベルにすると、垂直出力線VL1,VL3,VL5…に読み出された信号はスイッチSWf1〜SWf3… に接続された蓄積容量CTA2、CTA4、CTA6… へ転送される。同様に垂直出力線VL2,VL4,VL6…に読み出された信号は、他方の読み出し回路17中の蓄積容量CT へ転送される。
【0036】
同様に、次の時刻t12において、第2水平ラインHL2から3値パルスφR2、転送パルスφT2をハイレベルにし、スイッチSWg1〜SWg3…をオンして蓄積容量CTA1、CTA3、CTA5…に画素電荷を転送して第2水平ラインの読み出しを行なう。時刻t13において、第3水平ラインHL3から3値パルスφR3,転送パルスφT3をハイレベルにし、スイッチSWh1〜SWh3…をオンして蓄積容量CTB2、CTB4、CTB6…に画素電荷を転送して第3水平ラインHL3の読み出しを行なう。時刻t14において、第4水平ラインHL4から3値パルスφR4,転送パルスφT4をハイレベルにし、スイッチSWi1〜SWi3…をオンして蓄積容量CTB1、CTB3、CTB5…に画素電荷を転送して第4水平ラインHL4の読み出しを行う。ここで各蓄積容量CT と色信号の関係は図11の様に、蓄積容量CTA2、CTA4、CTA6…にはシアンCy、蓄積容量CTA1、CTA3、CTA5…にはグリーンG、蓄積容量CTB2、CTB4、CTB6…にはシアンCy、蓄積容量CTB1、CTB3、CTB5…グリーンG、さらに、蓄積容量CTA2'、CTA4'、CTA6'…にはイエローYe、蓄積容量CTA1'、CTA3'、CTA5'…にはマゼンタMg、蓄積容量CTB2'、CTB4'、CTB6'…にはイエローYe、蓄積容量CTB1'、CTB3'、CTB5'…にはマゼンタMg、が蓄積される。
【0037】
次の時刻t15において、加算パルスφBLK,転送パルスφT1,φT2,φT3,φT4をハイレベルとし、各4画素同色信号電荷の加算を行い、水平走査回路1を走査させ、蓄積容量の加算結果CTA2+CTA4+CTB2+CTB4、CTA1+CTA3+CTB1+CTB3…の加算信号を読み出す。
【0038】
信号の読み出しを終えた後、3値パルスφR1〜φR4を同時にハイレベルにして、画素のリセットを行ない、垂直走査回路を走査させ、次の第5〜第8ラインの読み出し動作を同様に行っていく。
【0039】
以上説明した回路構成及びタイミングにより、水平垂直4画素加算出力を行うことができる。
【0040】
本実施例の4画素加算の場合、実施例1〜2の2画素加算の場合よりも、信号処理の情報量が半減するため、より高画素タイプのエリアセンサに特に有効となる。垂直走査回路の走査の方法により、インターレース、ノンインターレース、フレーム蓄積、フィールド蓄積のいずれの場合にも本実施例が適用できる。
【0041】
本実施例により、より一層の情報量低減による高速画像読み出しを可能とし、さらにS/Nの向上を行なうことができる。
(4)実施例4
本発明による第4の実施例について、図を参照しつつ詳細に説明する。図12に本実施例の概略的回路構成図を示す。又、本実施例に好適な画素の各色フィルターの配列を図13に示す。図12において、図1、図7、図8と同一符号のものは同一機能を有するものとして詳細な説明は省略する。本実施例では第4,8,12,…4n(n=1,2…)水平ラインHL4、HL8…のエミッタ出力線を、実施例1〜3の場合と比較して、1つずらした垂直出力線VLにずらして接続したことを特徴とする。こうして、偶数行の画素フィルターが4行目毎に1つずれたカラーエリアセンサーに最適な構成としている。
【0042】
実施例1〜2においてフィールド蓄積動作の場合、フィールド毎にCyとYe、GとMgが交互に出力されてしまうので、信号処理が複雑化してしまう。それを防ぐため、第4nラインのエミッタ出力を変えることにより、各OUT1〜OUT4に常に同色信号の出力を可能とした。
【0043】
本実施例において、解像力を落とすことなく、信号処理を簡単化できるといった特徴がある。
(5)実施例5
本発明による第5の実施例について、図を参照しつつ詳細に説明する。図14に本実施例の概略的回路構成図を示す。同図において、図1、図7、図8等と同一符号のものは同一機能を有するものとして詳細な説明は省略する。
【0044】
本実施例では、図3の8画素周期のフィルタ配列で4画素加算を行う場合である。実施例3の回路に図3の様な8画素周期のフィルタ配列を行うとMgとGの信号電荷が混ざってしまうため、本実施例の回路構成を用いる。実施例4のように第4n(n=1,2,3…)水平ラインHL4、HL8…のエミッタ出力を、垂直ラインVL1をVL2、VL2をVL3、…にと、ずらせて接続したことにより、8画素周期のフィルタ配列でも、例えば実施例4で説明した図13の様なフィルタ配列の場合に、同色の加算が可能となった。
【0045】
本実施例の回路構成により、実施例3よりも、各OUT1〜OUT4以後の画像処理回路が簡単になり、高解像度の映像を得ることができる。
(6)実施例6
本発明による第6の実施例について、図を参照しつつ詳細に説明する。図15に本実施例の概略的回路構成図を示す。同図において、図1、図7、図8等と同一符号のものは同一機能を有するものとして詳細な説明は省略する。
【0046】
本実施例では水平方向画素を3画素加算して読み出す場合である。nMOSトランジスタSWd1とSWd3、SWd2とSWd4、…が直列に接続されており、加算パルスφBLKによって、蓄積容量CT1+CT3+CT5、CT2+CT4+CT6、CT7+CT9+CT11、…の加算出力が読み出される。本実施例において、出力情報量単位はは従来の1/3倍単位になるので、より多画素数のセンサに対して、1画素毎の出力は得られないが、3画素の加算値が順次出力されるので、出力レベルが高くなってセンサ感度の改善が図られ、S/Nが向上し、有効となる。
(7)実施例7
図16に本発明の第7実施例を示す。本実施例では、図17に示す様な純色RGBのストライプ状のカラーフィルタ配列を用いた場合の加算方法である。信号読み出し時に、蓄積容量CT1+CT4、CT2+CT5、CT3+CT6、CT7+…というようにRGBの同色画素の信号を加え、水平走査回路1からの読み出し用スイッチSWC1、SWC2、…が順次導通することにより、順次加算された色信号がアンプ3を介して出力される。こうして情報量単位を減らすことができ、高速読み出し、高出力を可能とする。
(8)実施例8
図18に本発明の第8実施例を示す。本実施例ではCCDセンサにおいて同色画素加算を行う場合である。同図において、51は上述のバイポーラフォトトランジスタを含む光電変換画素の画素領域で、画素が2次元に並んでいる。52は水平CCDであり、奇数番の垂直ラインVL1,VL3…の出力に接続され、CCD(Charge Coupled Device)は光電変換の機能を用いず、文字どおり純然たる電荷転送デバイスとして用いている。同様に、53の水平CCDは偶数番の垂直ラインVL2,VL4…の出力に接続されている。54,55はFDA等の出力アンプであり、56は同色画素加算スイッチである。
【0047】
画素信号加算を行わない場合は加算パルスφBLKをOFFにさせ、水平HCCD1、HCCD3…により奇数番の垂直ライン信号を順次電荷転送して出力アンプ54から、また,水平HCCD2、HCCD4…により偶数番の垂直ライン信号を順次電荷転送して出力アンプ55から出力を得る。画素信号加算時には加算パルスφBLKをONさせ、信号電荷の加算を行い、HCCD1の電荷とHCCD2の電荷、HCCD3の電荷とHCCD4の電荷、…が加算され、出力アンプ55から出力を得る。
【0048】
出力線上で信号加算を行う方法により、BASIS(Base Stored Type Image Senser)以外のCCDセンサにおいても同色信号の加算が可能となる。
【0049】
【発明の効果】
以上説明したように、同色画素信号を出力線上で加算するための回路を設けることにより、外部で特別なデータ圧縮ICを用いなくとも、センサ内部でデータ圧縮が行うことができ、かつ、S/Nの良い映像信号を得られるため、システムコストを大幅に削減できる効果がある。
【図面の簡単な説明】
【図1】本発明による一実施例の回路図である。
【図2】本発明による一実施例のカラーフィルタ配列である。
【図3】本発明による一実施例の動作説明用タイミングチャートである。
【図4】本発明による一実施例の蓄積容量CT の色信号である。
【図5】本発明による一実施例に利用されるカラーフィルタ配列である。
【図6】本発明による一実施例に利用されるカラーフィルタ配列である。
【図7】本発明による一実施例の回路図である。
【図8】本発明による一実施例の回路図である。
【図9】本発明による一実施例のカラーフィルタ配列である。
【図10】本発明による一実施例の動作説明用タイミングチャートである。
【図11】本発明による一実施例の蓄積容量CT の色信号である。
【図12】本発明による一実施例の回路図である。
【図13】本発明による一実施例に利用されるカラーフィルタ配列である。
【図14】本発明による一実施例の回路図である。
【図15】本発明による一実施例の回路図である。
【図16】本発明による一実施例の回路図である。
【図17】本発明による一実施例に利用されるカラーフィルタ配列である。
【図18】本発明による一実施例の回路図である。
【図19】従来の光電変換装置の回路図である。
【図20】従来の光電変換装置の動作を説明するためのタイミングチャートである。
【符号の説明】
1 水平走査回路
2〜5 バイポーラセンサ
6 垂直走査回路
10〜13 ベース制御用容量
16,17 読み出し回路
15 光電変換画素
18〜21 p−MOSトランジスタ
22〜25 出力アンプ
26,28 垂直ライン
30,32 リセットスイッチ
34,36 転送スイッチMOSトランジスタ
38,40 蓄積容量
42,44 水平出力スイッチMOSトランジスタ
46 出力線
48 アンプ
Claims (2)
- 二次元状に光電変換画素が構成され、各画素に対応した複数の色を有するカラーフィルタが配列されている光電変換装置において、
前記光電変換画素は、光電変換により得られた電荷を増幅して出力する増幅素子を有し、
前記光電変換画素からの信号を転送するための信号線と、前記光電変換画素の信号に基づく信号電荷を蓄積する蓄積容量と、前記信号線からの信号を前記蓄積容量に転送する第1のスイッチ手段と、前記蓄積容量に蓄積された同色の複数の前記光電変換画素の前記信号電荷を加算するための第2のスイッチ手段を有し、
前記第2のスイッチ手段のオン/オフにより、加算を行なう複数の前記蓄積容量の一端子どうしの導通を制御し、前記複数の同色の光電変換画素からの信号を加算する場合と加算しない場合の両方の動作を選択することを特徴とする光電変換装置。 - 請求項1記載の光電変換装置において、
前記第2のスイッチ手段はMOSトランジスタであり、該MOSトランジスタのソース及びドレインそれぞれに同色の複数の前記光電変換画素の前記信号電荷が蓄積された前記蓄積容量が接続され、加算パルスが前記MOSトランジスタのゲートに印加されることにより、前記ソース及びドレインに接続された蓄積容量の一端子どうしを導通させて加算を行なうことを特徴とする光電変換装置。
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