JP3862155B2 - データ線駆動装置および画像表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力データを連続的にサンプリングして出力するデータ信号線駆動回路、およびそのデータ信号線駆動回路を備えた画像表示装置に関する。
【0002】
【従来の技術】
以下に、従来の画像表示装置の一例として、アクティブマトリクス駆動方式の液晶表示装置について説明する。図7は、アクティブマトリクス駆動方式の液晶表示装置の構成を示すブロック図である。
【0003】
この液晶表示装置は、画素アレイARAYと、走査信号線駆動回路GDと、データ信号線駆動回路SDとを有している。画素アレイARAYには、複数の走査信号線GL(・・GLj、GLj+1、GLj+2・・・)と、複数のデータ信号線SL(・・SLi、SLi+1、SLi+2、SLi+3、・・・)とが互いに交叉して設けられており、隣接する2本の走査信号線GLと隣接する2本のデータ信号線SLとで囲まれた各部分に、その近傍を通る1本の走査信号線GLと1本のデータ信号線SLとに駆動素子を介してそれぞれ接続された画素部PIXがマトリクス状に複数個設けられている。
【0004】
データ信号線駆動回路SDには、クロック信号CLKSおよびスタート信号SPS等のタイミング信号と映像信号DATとが入力される。データ信号線駆動回路SDは、クロック信号CLKSに同期して複数のサンプリング信号を生成して、入力された映像信号DATを各サンプリング信号に応答して順次サンプリングし、サンプリングされた各映像信号を必要に応じて増幅して、各データ信号線SLに出力する。
【0005】
走査信号線駆動回路GDには、クロック信号CLKG、スタート信号SPG、パルス信号GPS等のタイミング信号が入力される。走査信号線駆動回路GDは、クロック信号CLKGに同期して各走査信号線GLを選択する選択信号を生成して、走査信号線GLを順次選択し、選択された走査信号線GLに沿った各画素部PIXに設けられたそれぞれの駆動素子であるスイッチング素子をオン/オフ制御することにより、各データ信号線SLに出力された各映像信号(データ)を各画素部PIXに書き込むと共に、各画素部PIXに書き込まれたデータを保持させる。
【0006】
図8は、図7に示す画素部PIXの構成を示す回路図である。
【0007】
画素部PIXは、スイッチング素子である電界効果トランジスタSWと、液晶容量CLおよび必要に応じて付加される補助容量CSからなる画素容量とによって構成されている。画素容量の一方の画素電極は、トランジスタSWのドレインおよびソースを介してデータ信号線SLと接続され、トランジスタSWのゲートは走査信号線GLと接続され、画素容量の他方の対向電極は、全ての画素に共通に設けられた電極線と共通接続されている。各液晶容量CLに印加される電圧によって、液晶の透過率が変更または反射率が変調されて、表示に供される。
【0008】
次に、画像表示装置において、映像信号をサンプリングしてデータ信号線に出力するための駆動方法について説明する。
【0009】
データ信号線を駆動する駆動方式としては、点順次駆動方式と線順次駆動方式との二つの方式が挙げられる。以下では、点順次駆動方式について説明するが、同様のことが線順次駆動方式についても当てはまる。
【0010】
図9および図10はそれぞれ、従来のデータ信号線駆動回路の構成例を示す回路図である。
【0011】
図9に示すデータ信号線駆動回路は、クロック信号CLKSおよびスタート信号SPSが入力されるシフトレジスタSRを有している。このシフトレジスタSRは、シフトレジスタ部SR1、SR2、SR3、SR4、・・・からなり、クロック信号CLKSに同期して、スタート信号SPSが順次シフトされ、各シフトレジスタ部SR1、SR2、SR3、SR4、・・・の各出力端から信号出力される。各シフトレジスタ部SR1、SR2、SR3、SR4、・・・の各出力端から順次遅延出力されるパルス信号は、それぞれインバータINVに入力されて各サンプリングパルスN1、N2、N3、N4、・・・としてそれぞれ出力され、二つに分岐される。分岐された各サンプリングパルスN1、N2、N3、N4、・・・の一方は、二つのインバータINVを直列に接続した直列回路に入力され、その出力が、P型トランジスタおよびN型トランジスタが並列に接続された複数のアナログスイッチG1、G2、G3、G4、・・・における各P型トランジスタのゲートに順次加えられる。また、その他方は、他のインバータINVに入力され、その出力が複数のアナログスイッチG1、G2、G3、G4、・・・における各N型トランジスタのゲートに順次加えられる。各アナログスイッチG1、G2、G3、G4、・・・はそれぞれ、各サンプリングパルスN1、N2、N3、N4、・・・に応答して順次ON状態になり、映像信号DATが表示データD1、D2、D3、D4、・・・として順次サンプリングされ、サンプリングされた各表示データが各データ信号線SL1、SL2、SL3、SL4、・・・にそれぞれ出力される。
【0012】
図10に示すデータ信号線駆動回路は、図9と同様のシフトレジスタSRの各出力端から順次遅延出力されるパルス信号が、隣り合うシフトレジスタ部からのサンプリングパルスが一対となってNAND回路の両入力端に入力され、その各出力端から各サンプリングパルスN1、N2、N3、N4、・・・としてそれぞれ出力される。各サンプリングパルスN1、N2、N3、N4、・・・は、図9と同様に、二つに分岐されている。分岐された各サンプリングパルスN1、N2、N3、N4、・・・の一方は、二つのインバータINVの直列回路に入力されて、その出力が複数のアナログスイッチG1、G2、G3、G4、・・・における各P型トランジスタのゲートに順次加えられる。また、他方は、他のインバータINVに入力され、その出力が複数のアナログスイッチG1、G2、G3、G4、・・・における各N型トランジスタのゲートに順次加えられる。各アナログスイッチG1、G2、G3、G4、・・・はそれぞれ、各サンプリングパルスN1、N2、N3、N4、・・・に応答して順次ON状態になり、映像信号DATが表示データD1、D2、D3、D4、・・・として順次サンプリングされ、サンプリングされた各表示データが各データ信号線SL1、SL2、SL3、SL4、・・・に順次出力される。
【0013】
図11および図12はそれぞれ、シフトレジスタSRを構成する各単位回路(シフトレジスタ部SR1、SR2、SR3、SR4、・・・)の構成を示す回路図である。シフトレジスタSRは、複数の単位回路が直列に接続されて構成されている。図11および図12の単位回路において、図9に示すスタート信号SPSが各単位回路を順次通過して隣りの単位回路に入力されると共に、各単位回路の出力端が分岐してサンプリングパルス生成用のシフトレジスタSRの各出力端となっている。
【0014】
図11に示す単位回路は、クロック信号CLKSで制御されるインバータINV1、INV3と、クロック信号CLKSによって制御されないインバータINV2とからなり、インバータINV1とインバータINV2とが直列に接続され、インバータINV2の入力端および出力端と、インバータINV3の出力端および入力端とがそれぞれ接続されている。この単位回路によれば、パルス信号が一方向にのみシフトされるシフトレジスタ部が構成されている。
【0015】
図12に示す単位回路は、クロック信号CLKSで制御される二つのインバータINV11,INV14と、走査方向切り替え信号LRで制御される二つのインバータINV12,INV13とからなり、インバータINV11の入力端および出力端と、インバータINV12の出力端および入力端とがそれぞれ接続された回路と、インバータINV13の入力端および出力端と、インバータINV14の出力端および入力端とがそれぞれ接続された回路とが直列に接続されている。この単位回路によれば、パルスが双方向にシフトされるシフトレジスタ部が構成されている。
【0016】
何れのシフトレジスタSRの単位回路も、ハーフラッチ回路にて構成されており、クロック信号CLKの立ち上がりまたは立ち下がりで、パルス信号がラッチされるため、クロック信号CLKの略1周期分のパルス幅でパルス信号が順次遅延出力される。
【0017】
図13は、図9に示すデータ信号線駆動回路SDの動作を説明するための信号波形図である。
【0018】
図9に示す従来のデータ信号線駆動回路SDでは、外部から入力されるクロック信号CLKSに同期して図13に示すようなサンプリングパルスN1、N2、N3、N4、・・・が順次遅延して生成され、各サンプリングパルスNに応答して表示データD1、D2、D3、D4、・・・が順次遅延してサンプリングされて各データ信号線SLにそれぞれ出力される。図13には真の表示データD1、D2、D3、D4、・・・の出力期間(サンプリング期間の後半部分)が示されている。このデータ信号線駆動回路SDでは、シフトレジスタSRからの各出力信号がそのままサンプリングパルスN1、N2、N3、N4、・・・として用いられる。このため、連続する各サンプリングパルスは、図13に示すように半分ずつ重なり合ったものとなっている。
【0019】
図14は、図10に示すデータ信号線駆動回路の動作を説明するための信号波形図である。
【0020】
図10に示す従来のデータ信号線駆動回路SDでは、外部から入力されるクロック信号CLKSに同期して図14に示すようなサンプリングパルスN1、N2、N3、N4、・・・が生成され、各サンプリングパルスに応答して表示データD1、D2、D3、D4、・・・がサンプリングされて各データ信号線にそれぞれ出力される。このデータ信号線駆動回路SDでは、シフトレジスタSRにおいて隣り合う各出力パルス信号の重なり部分が各サンプリングパルスN1、N2、N3、N4、・・・として用いられている。このため、連続する各サンプリングパルスは、図14に示すようにお互いに重なり合わない。
【0021】
【発明が解決しようとする課題】
図10に示す従来のデータ信号線駆動回路では、図14に示すように、各サンプリングパルスN1、N2、N3、N4、・・・によって対応する表示データD1、D2、D3、D4、・・・が順次遅延してそれぞれサンプリングされる各サンプリング時間が短く、データ信号線SLに表示データが出力される時間が短くなる。よって、データ信号線SL自体が抵抗および容量を有するため、データ信号線SLの充電が不十分になって、所望の信号電圧レベルまでデータ信号線SLに書込むことができないことがある。特に、比較的面積が大きい画像表示装置では、データ信号線SLが長く、その抵抗および容量も大きいため、このような問題が生じ易く、その結果、画素容量の充電が不十分になってコントラストが低下することが多い。
【0022】
これに対して、図9に示す従来のデータ信号線駆動回路SDでは、図13に示すように、図14に比べてサンプリングパルスのパルス幅が2倍になっており、サンプリング期間の前半では、対応するデータ信号線に出力するべきデータ(映像信号)の一つ前に映像信号線に供給されるデータがサンプリングされる。従って、サンプリング期間の前半で、ほぼ同一の電位になっていることが多い、隣合う画素に対応する映像信号(一つ前のデータ)電位にてデータ信号線を予備充電し、その後、サンプリング期間の後半で真の映像信号電位にて充電することによって、データ信号線および画素容量の充電不足を回避することができる。
【0023】
しかしながら、図9に示す構成では、外部から入力されるクロック信号CLKSに同期してサンプリングパルスを2倍のパルス幅で生成するだけであり、最初のデータD1をサンプリングするサンプリング期間には、前半のサンプリング期間に隣合う画素に対応するデータが供給されていない。このため、常に、1水平走査期間毎の最初の表示データDlに対応するデータ信号線SLおよび画素電極は、充電不足のままになる。
【0024】
また、VGA(640×480)の映像信号などのように規格が決まっている場合には、最初のデータD1の前にブランキング期間としてある一定のデータ(通常、黒レベルまたは白レベル)が供給されることがある。この場合、例えば、全画面である中間調のベタ表示を行う際には、2番目のデータD2に対する画素はデータD1で予備充電された後、データD2が充電される。以下、3番目、4番目、・・・と同様に充電される。しかしながら、1番目のデータD1に対する画素は、黒または白のデータで予備充電された後にデータD1が充電されるため、他の画素とは充電される際の条件が異なり、これが縦すじなどとして表われて、表示品位が低下する。
【0025】
本発明は、上記従来の事情に鑑みて為されたもので、比較的大きな画像表示装置においても、データ信号線および画素電極を表示データの所望の信号電圧レベルに十分に充電することができて表示品位を向上させることができるデータ信号線駆動装置および画像表示装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
本発明のデータ信号線駆動装置は、時系列に順次遅延した複数のサンプリング信号に応じて入力映像信号を順次サンプリングした各表示データを複数のデータ信号線にそれぞれ出力すると共に、複数のデータ信号線にそれぞれ出力される一連の表示データは一つ前の表示データの少なくとも一部を時間的に前方に含むように出力するデータ信号線駆動装置であって、1水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部でデータ信号線をプリチャージし、その時間的後方部で表示データをデータ信号線に書込むようにデータ出力期間を設定するデータ出力期間設定手段が設けられ、該データ出力期間設定手段は、該1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間連続的に出力されるように設定されているものであり、そのことにより上記目的が達成される。
【0027】
また、好ましくは、本発明のデータ信号線駆動装置におけるデータ出力期間設定手段は、入力映像信号の供給源であるデータ供給回路と、この入力映像信号をサンプリングするサンプリング回路とを有し、このサンプリング回路でサンプリングされた表示データをデータ出力期間、各データ信号線にそれぞれ出力する。
【0028】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるデータ供給回路は、タイミング信号を生成するタイミングコントロール回路と、外部から供給される複数の表示データが蓄積され、該タイミングコントロール回路から供給されるタイミング信号に応答して映像信号の各表示データを順次供給可能とするメモリ手段とを有し、該タイミング信号は、該メモリ手段に蓄積された各表示データのうち、1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている。
【0029】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるタイミング信号は、メモリ手段に蓄積された複数の表示データのうち、1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも2倍の出力期間に設定されている。
【0030】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるメモリ手段は、外部から供給される表示データの1水平走査期間分を蓄積可能なラインメモリである。
【0031】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるメモリ手段は、外部から供給される表示データの1水平走査期間分を記憶する第1ラインメモリと、この第1ラインメモリから表示データが転送されて記憶され、タイミングコントロール回路から供給されるタイミング信号に応答して、各表示データを順次供給可能とする第2ラインメモリとを有する。
【0032】
さらに、好ましくは、本発明のデータ信号線駆動装置における第2ラインメモリは、パラレルに入力される複数の表示データをシリアルに出力する。また、好ましくは、第2ラインメモリは、複数に分割されて複数設けられている。即ち、第2ラインメモリは、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする。
【0033】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるサンプリング回路は、複数のデータ信号線に対応する表示データの前方部で一つ前の表示データをサンプリングし、その後方部で各データ信号線毎に対応する表示データをサンプリングするように、サンプリング期間を広げたサンプリング信号を生成すると共に、1水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されている。
【0034】
本発明の画像表示装置は、複数の走査信号線と複数のデータ信号線とが互いに交叉して配置され、各交叉部近傍位置毎に画素部がそれぞれマトリクス状に配置され、画素部は駆動素子を介して交叉部近傍のデータ信号線に接続され、駆動素子の制御端子は交叉部近傍の走査信号線に接続された画素アレイと、各データ信号線にそれぞれ表示データを供給する請求項1〜9の何れかに記載のデータ信号線駆動装置と、各走査信号線に走査信号を順次供給する走査信号線駆動装置とを備えたものであり、そのことにより上記目的が達成される。
【0035】
以下に、本発明の作用について説明する。
【0036】
データ信号線駆動装置は、複数のサンプリング信号を生成し、各サンプリング信号に応答して入力映像信号を連続的にサンプリングして、複数のデータ信号線にそれぞれ出力する。
【0037】
このとき、各サンプリング信号によって入力映像信号がサンプリングされる時間が短いと、データ信号線に表示データが出力される時間も短くなる。データ信号線自体に抵抗および容量があるため、データ信号線への充電が不十分になって、所望の信号電圧レベルにデータ信号線を充電できないことがある。特に、比較的面積が大きな画像表示装置では、データ信号線が長く、その抵抗および容量が大きくなるため、このような問題が生じ易い。
【0038】
データ信号線駆動装置は、一連の表示データのうち一つ前の表示データが供給されるタイミングと一部重なるように、サンプリング信号のパルス幅を広くすることによって、データ信号線駆動装置に対して一つ前に供給される表示データにてデータ信号線を予備充電(プリチャージ)し、その後、真の表示データの信号電圧レベルにてデータ信号線を正確に充電することができる。
【0039】
この場合、データ信号線駆動装置において、1水平走査期間毎に最初に供給される例えば表示データD1をサンプリングするサンプリング期間には、データ信号線駆動装置に対して一つ前に供給される表示データが存在しないため、その表示データD1にて充電するデータ信号線は、一つ前の表示データにて予備充電を行うことができない。
【0040】
そこで、本発明にあっては、1水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部でデータ信号線をプリチャージし、その時間的後方部で表示データをデータ信号線に書込むようにデータ出力期間を設定するようにしている。具体的には、メモリ手段から1水平走査期間毎に最初に供給される表示データD1が、それ以降に供給されるデータよりも長時間出力されるように、メモリ手段から表示データを読み出しタイミング信号を設定する。これによって、1水平走査期間毎に最初に供給される表示データD1をサンプリングするサンプリング期間に、その表示データD1でデータ信号線を予備充電することができる。このため、データ信号線が充電不足になることが防止されて、所望の信号電圧レベルの表示データをデータ信号線に書込むことができる。
【0041】
【発明の実施の形態】
以下に、本発明の画像表示装置の実施形態を液晶表示装置に適用させた場合について、図面に基づいて説明する。
【0042】
図1は、本発明の液晶表示装置の一実施形態の要部構成を示すブロック図である。
【0043】
図1において、液晶表示装置10は、画素アレイARAYと、走査信号線駆動回路GDと、データ信号線駆動回路SDと、データ供給回路とを有している。データ供給回路は、二つの1水平走査期間分記憶用の表示データ用ラインメモリ1HMEMO1,1HMEMO2と、タイミングコントロール回路CTRLと、デジタル・アナログ変換器D/Aとを有している。また、本発明の特徴のため詳細に後述するが、データ供給回路とデータ信号線駆動回路SDのサンプリング回路とによりデータ出力期間設定手段が構成されており、データ出力期間設定手段は、1水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線SLへの各出力期間の時間的前方部でデータ信号線SLをプリチャージし、その時間的後方部で表示データをデータ信号線SLに書込むようにデータ出力期間を設定する。
【0044】
画素アレイARAYには、複数の走査信号線GL(・・GLj、GLj+1、GLj+2・・・)と、複数のデータ信号線SL(・・SLi、SLi+1、SLi+2、SLi+3、・・・)とが互いに交叉して設けられており、隣接する2本の走査信号線GLと隣接する2本のデータ信号線SLとで囲まれた各部分に、その近傍を通る1本の走査信号線GLと1本のデータ信号線SLとにそれぞれ駆動素子を介して接続された画素部PIXがマトリクス状に複数設けられている。
【0045】
画素部PIXは、図8に示すように、駆動素子(スイッチング素子)である電界効果トランジスタSWと、液晶容量CLおよび必要に応じて付加される補助容量CSからなる画素容量部とによって構成されており、画素容量部の一方の画素電極は、トランジスタSWのドレインおよびソースを介してデータ信号線SLと接続され、トランジスタSWのゲート(制御端子)は走査信号線GLと接続され、画素容量部の他方の対向電極は、全ての画素部PIXに共通に設けられた電極線と接続されている。各液晶容量CLに印加される信号電圧によって、液晶の透過率が変更または反射率が変調され、表示に供される。画素アレイARAYを構成する走査信号線GL、データ信号線SLおよびトランジスタSWと、走査信号線駆動回路GDおよびデータ信号線駆動回路SDとは、同じ基板SUB上に設けられている。
【0046】
タイミングコントロール回路CTRLには、外部からクロック信号CLKおよびイネーブル信号ENABが入力される。タイミングコントロール回路CTRLは、クロック信号CLKS,CLKGを生成して、それぞれデータ信号線駆動回路SDおよび走査信号線駆動回路GDに供給すると共に、転送信号TRFおよびメモリリードクロック信号MCLKを生成して、転送信号TRFを表示データ用ラインメモリ1HMEMO1,1HMEMO2に供給すると共に、メモリリードクロック信号MCLKを表示データ用ラインメモリ1HMEMO2に供給する。また、タイミングコントロール回路CTRLは、ライトイネーブル信号WEおよびリードイネーブル信号REを生成して、ライトイネーブル信号WEを表示データ用ラインメモリ1HMEMO1に供給すると共に、リードイネーブル信号REを表示データ用ラインメモリ1HMEMO2に供給する。
【0047】
表示データ用ラインメモリ1HEMO1は、一般的な1水平走査期間分の表示データ用ラインメモリであり、タイミングコントロール回路CTRLから供給されるライトイネーブル信号WEに応答して、外部信号源から連続的に供給される1水平走査分の映像信号(表示データ)DATが書き込まれて蓄積される。表示データ用ラインメモリ1HEMO1は、タイミングコントロール回路CTRLから供給される転送信号TRFによって、ブランキング期間に全表示データを表示データ用ラインメモリ1HMEMO2へ転送する。
【0048】
表示データ用ラインメモリlHMEMO2は、パラレルに入力されたデータをシリアルに出力することができるパラレル−シリアル変換器であり、タイミングコントロール回路CTRLから供給されるメモリリードクロック信号MCLKおよびリードイネーブル信号REに応答して、転送されて蓄積された映像信号DATを、表示データ用ラインメモリ1HMEMO2から出力する。この間、表示データ用ラインメモリ1HMEMO1は、外部信号源から連続的に供給される、次の1水平走査分の映像信号の表示データDATが書き込まれて蓄積される。
【0049】
デジタル・アナログ変換器A/Dは、表示データ用ラインメモリ1HMEMO2から出力される映像信号の表示データDATをデジタルデータからアナログデータに変換して、データ信号線駆動回路SDに供給する。
【0050】
データ信号線駆動回路SDは、タイミングコントロール回路CTRLからクロック信号CLKSおよびスタート信号SPSが入力されると共に、表示データ用ラインメモリ1HEMO2からデジタル・アナログ変換器D/Aを介して映像信号DATが入力される。データ信号線駆動回路SDは、クロック信号CLKSに同期して複数のサンプリング信号を生成して、入力された映像信号DATを各サンプリング信号に応答して順次サンプリングし、サンプリングされた各映像信号の表示データを必要に応じて増幅して、各データ信号線SLにそれぞれ出力する。
【0051】
走査信号線駆動回路GDは、タイミングコントロール回路CTRLからクロック信号CLKG、スタート信号SPGなどが入力される。走査信号線駆動回路GDは、クロック信号CLKGに同期して各走査信号線GLを選択する選択信号を生成して、走査信号線GLを順次選択し、選択された走査信号線GLに沿って接続された各画素部PIXに設けられた各スイッチング素子(図示せず)をオン/オフ制御することにより、各データ信号線SLに出力された各表示データを各画素部PIXに書き込むと共に、各画素部PIXに書き込まれた表示データを保持させる。
【0052】
図2は、図1に示すデータ信号線駆動回路SDのサンプリング回路の構成を示す回路図であり、図3は、そのサンプリング回路の動作を説明するための信号波形図である。ここでは、データ信号線駆動回路SDにおいて、データ供給期間の2倍のパルス幅を有するサンプリング信号を生成する例について説明する。
【0053】
このデータ信号線駆動回路SDのサンプリング回路はサンプリング信号生成回路とサンプリング駆動回路とで構成されている。
【0054】
サンプリング信号生成回路は、クロック信号CLKSおよびスタート信号SPSが入力されるシフトレジスタSRとその後段のバッファ回路BUFとを有している。このシフトレジスタSRは、複数のシフトレジスタ部SR1、SR2、SR3、SR4、・・・からなり、クロック信号CLKSに同期して、スタート信号SPSが順次シフトされて、各シフトレジスタ部SR1、SR2、SR3、SR4、・・・から、図3に示すようなパルス信号Sl、S2、S3、S4、・・・が順次出力される。
【0055】
シフトレジスタSRは、図11および図12に示す各単位回路が複数個、直列に接続されて構成される。図11に示す単位回路を複数直列に接続してなるシフトレジスタSRは、パルスが一方向にのみシフトされ、図12に示す単位回路を複数直接に接続してなるシフトレジスタSRは、パルスが双方向にシフトされる。
【0056】
各シフトレジスタ部SR1、SR2、SR3、SR4、・・・の各出力端から順次出力されるパルス信号Sl、S2、S3、S4、・・・は、それぞれバッファ回路BUFに入力される。信号生成
図4(a)は、バッファ回路BUFの構成を示す回路図であり、図4(b)は、バッファ回路BUFの動作を説明するための信号波形図である。
【0057】
バッファ回路BUFは、図4(a)に示すようにインバータINVが複数個直列に配列され、各バッファ回路BUFの入力端に、パルス信号Sl、S2、S3、S4、・・・がそれぞれ入力されて、その出力端からサンプリングパルスN1、N2、N3、N4、・・・がそれぞれ出力される。図4(a)では、各バッファ回路BUFは、4つのインバータINVを直列に接続した回路と一つのNAND回路NDとからなっている。
【0058】
バッファ回路BUFに入力されたパルス信号A(パルス信号Sl、S2、S3、S4、・・・)は二つに分岐され、一方のパルス信号Aは4つのインバータINVを直列に接続した回路に入力されて、図4(b)に示すようにパルス信号Aがシフトされたパルス信号Bとして出力されて、それがNAND回路の一方の入力端に入力される。また、他方のパルス信号AはそのままNAND回路の他方の入力端に入力される。これによって、NAND回路の出力端からは、図4(b)に示すようにパルス信号Aを反転させたパルス信号C(サンプリングパルスN1、N2、N3、N4、・・・)がパルス信号Aよりも狭いパルス幅で出力される。これによって、各バッファ回路BUFの出力端からは、図3に示すようなサンプリングパルスN1、N2、N3、N4、・・・がそれぞれ出力される。
【0059】
バッファBUFから出力されたサンプリングパルスN1、N2、N3、N4、・・・は、それぞれサンプリング駆動回路ASWに入力される。
【0060】
サンプリング駆動回路ASWは、P型トランジスタおよびN型トランジスタが並列に接続された各アナログスイッチG1、G2、G3、G4、・・・と、各アナログスイッチG1、G2、G3、G4、・・・におけるN型トランジスタのゲートに出力が接続されたインバータ回路と、各アナログスイッチG1、G2、G3、G4、・・・におけるP型トランジスタのゲートに出力端が接続され、二つのインバータINVが直列接続されたインバータ回路とによって構成されている。
【0061】
サンプリング駆動回路ASWに入力されたサンプリングパルスN1、N2、N3、N4、・・・は二つに分岐され、一方のサンプリングパルスN1、N2、N3、N4、・・・は二つのインバータINVが直列接続されたインバータ回路に入力されて、その出力が複数のアナログスイッチG1、G2、G3、G4、・・・における各P型トランジスタのゲートに順次加えられる。また、他方のサンプリングパルスN1、N2、N3、N4、・・・は他のインバータ回路に入力されて、その出力が複数のアナログスイッチG1、G2、G3、G4、・・・における各N型トランジスタのゲートに順次加えられる。各アナログスイッチG1、G2、G3、G4、・・・は、各サンプリングパルスN1、N2、N3、N4、・・・に応答して順次ON状態になり、映像信号線に供給されている映像信号DATが表示データD1、D2、D3、D4、・・・として順次サンプリングされ、図3に示すような各表示データが各データ信号線SL1、SL2、SL3、SL4、・・・に順次出力される。
【0062】
このように構成されたデータ信号線駆動回路SDにおいては、図3に示すように、シフトレジスタSRから出力される各パルス信号Sl、S2、S3、S4、・・・よりもパルス幅が狭い各サンプリングパルスN1、N2、N3、N4、・・・が生成されるため、一つおきのサンプリングパルス、例えば各サンプリングパルスN2とN4との間に重なりが生じない。このため、例えばサンプリングパルスN2に応答して、映像信号をデータ信号線SL2に出力してから、サンプリングパルスN4に応答して、映像信号をデータ信号線SL4に出力したときに、データ信号線SL2に出力すべき表示データがデータ信号線SL4に引き込まれることを防ぐことができる。その結果、このような表示データの引き込みによる表示データ電位の変動が発生せず、データ信号線に所望の信号電圧レベルの表示データを出力することができる。
【0063】
さらに、サンプリングパルス幅が表示データ供給期間のほぼ2倍になっていることにより、サンプリング期間の前半で、ほぼ同一の表示データ電位をとることが多い、隣接する画素部に供給される映像信号電位にてデータ信号線を予備充電し、その後、サンプリング期間の後半で、真の表示データ電位に充電されるので、充電不足を回避することができる。
【0064】
次に、表示データ用ラインメモリ1HMEMO2からデータ信号線駆動回路SDに対するデータ供給を制御する方法について説明する。ここでは、図3に示すように、表示データ用ラインメモリ1HMEMO2に蓄積された1水平走査線分の表示データのうち、最初にデータ信号線駆動回路SDに供給される表示データD1を、それ以降に供給される表示データD2、D3、D4、・・・に比べてほぼ2倍の時間出力する場合の制御例について説明する。
【0065】
図5は、本実施形態における表示データ用ラインメモリ1HMEMO2の動作を説明するための信号波形図である。
【0066】
表示データ用ラインメモリ1HMEMO2は、パラレル−シリアル変換器であり、タイミングコントロール回路CTRLから供給されるメモリリードクロック信号MCLKおよびリードイネーブル信号REによって制御される。
【0067】
表示データ用ラインメモリ1HMEMO2は、リードイネーブル信号REがハイレベル状態のときに、メモリリードクロック信号MCLKの立ち上がりタイミングで、蓄積されているデータを順に出力する。ここで、最初の表示データD1の出力時間を他の表示データD2、D3、D4、・・・、D−ENDの2倍とするために、リードイネーブル信号REがハイレベル状態のときにクロック信号MCLKの立ち上がりタイミングで表示データD1が出力された後、次のリードクロック信号MCLKの立ち上がりタイミングのときにリードイネーブル信号REをローレベル状態にすることによって、そのまま表示データD1が引き続いて出力される。さらに、次のリードクロック信号MCLKの立ち上がりタイミングのときにリードイネーブル信号REをハイレベル状態にすることによって、それ以降の表示データD2が出力される。これにより、1水平期間毎に最初の表示データD1の出力時間を他のデータD2、D3、D4、・・・、D−ENDの2倍とすることができる。
【0068】
データ信号線駆動回路SDでは、表示データD1の供給期間に、サンプリングパルスN1によって、サンプリング期間の前半でデータD1にてデータ信号線SLを予備充電し、その後、サンプリング期間の後半で表示データD1にて充電することができるので、表示データD1が供給されるデータ信号線SL1およびその画素画素についても、表示データD1の信号電圧レベルにて十分に受電することができて、充電不足を回避することができる。
【0069】
なお、データ信号線駆動回路SDへのデータ供給を制御するために1水平走査期間分の表示データ用メモリを専用に用意することは、製造コストの観点から望ましいことではない。
【0070】
比較的面積の大きな画像表示装置においては、データ信号線の充電時間を確保するために、画面を縦方向に2〜4分割して、分割された画面をパラレルに駆動することがしばしば行われる。この場合、ラインメモリ2は、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする。例えば、図6に示すように、画面DISPLAY AREAを縦方向に4分割してパラレルに駆動するためには、図6に示すように、1水平走査期間分の表示データ用メモリMEMORY1と、各分割画面のそれぞれに対応する4つの1水平走査期間分の表示データ用メモリMEMO2−1、MEMO2−2、MEMO2−3およびMEMO2−4とが設けられる。
【0071】
この場合、外部信号源SIGNALSOURCEから供給される1水平走査期間分の表示データが、一旦メモリMEMORY1にて蓄積され、その後、各分割画面のそれぞれに対応するメモリMEMO2−1、MEMO2−2、MEMO2−3およびMEMO2−4にそれぞれ転送される。メモリMEMO2−1、MEMO2−2、MEMO2−3およびMEMO2−4では、4分割された画面をパラレルに駆動するために、各メモリから同時に表示データが出力される。このように各分割画面をパラレルに駆動することによって、データ周波数が1/4に下がるため、データ信号線の充電時間を、画面を分割しない場合の4倍に増やすことが可能となる。また、このように画面を分割して各画面をパラレルに駆動する場合には、各分割画面のそれぞれに対応するメモリMEMO2−1、MEMO2−2、MEMO2−3およびMEMO2−4に対して、図1に示すメモリ1HMEMO2と同様に、タイミングコントロール回路CTRLによって最初の表示データD1を他の表示データD2、D3、D4、・・・に比べて2倍の時間出力させるように制御することによって、容易にデータ信号線駆動回路SDに対するデータ供給を制御することができる。なお、1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている場合に、1水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されていてもよい。
【0072】
【発明の効果】
以上により、本発明によれば、1水平走査期間毎の最初の表示データも含めて全表示データに対して、一つ前の表示データが供給されるタイミングと一部重なるように、データをサンプリングするサンプリング信号のパルス幅を広くすることによって、一つ前に供給されるデータにてデータ信号線を予備充電し、その後、真のデータにて充電することができる。したがって、比較的面積の大きな画像表示装置においても、データ信号線に所望の信号電圧レベルの映像信号の表示データで充電することができる。
【0073】
また、メモリ手段から1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるようにタイミング信号を設定することによって、1水平走査期間毎に最初に供給される表示データをサンプリングするサンプリング期間に、その表示データによってデータ信号線を予備充電することができる。したがって、全1水平走査期間においてデータ信号線が充電不足になることを防いで、データ信号線に所望の信号電圧レベルを書込むことができる。
【0074】
さらに、本発明の画像表示装置によれば、本発明のデータ信号線駆動装置によって各画素部に所望の信号電圧レベルを書き込むことができ、表示品位が極めて高い画像を表示することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態である液晶表示装置の要部構成を示すブロック図である。
【図2】図1のデータ信号線駆動回路のサンプリング回路の構成例を示す回路図である。
【図3】図2のサンプリング回路の動作を説明するための信号波形図である。
【図4】(a)は図2のバッファ回路BUFの構成を示す回路図であり、(b)はその動作を説明するための信号波形図である。
【図5】図1のデータ供給回路における表示データ用ラインメモリ1HMEMO2の動作を説明するための信号波形図である。
【図6】本発明の他の実施形態である画像表示装置の表示制御構成を示すブロック図である。
【図7】従来の画像表示装置の構成例を示すブロック図である。
【図8】一般的な画像表示装置における画素部の構成を示す回路図である。
【図9】従来のデータ信号線駆動回路の構成例を示す回路図である。
【図10】従来のデータ信号線駆動回路の他の構成例を示す回路図である。
【図11】一般的なデータ信号線駆動回路におけるシフトレジスタの単位構成例を示す回路図である。
【図12】一般的なデータ信号線駆動回路におけるシフトレジスタの他の単位構成例を示す回路図である。
【図13】図9のデータ信号線駆動回路の動作を説明するための信号波形図である。
【図14】図10のデータ信号線駆動回路の動作を説明するための信号波形図である。
【符号の説明】
10 液晶表示装置
SR シフトレジスタ
DAT 映像信号
CLK,CLKS,CLKG,/CLKS クロック信号
SPS、SPG スタート信号
SL データ信号線
GL 走査信号線
SD データ信号線駆動回路
GD 走査信号線駆動回路
PIX 画素部
ARY 画素アレイ
CTRL タイミングコントロール回路
1HMEMO1、1HMEMO2 表示データ用ラインメモリ
D/A デジタルアナログ変換器
LR、/LR 走査方向切り替え信号
ENAB イネーブル信号
RE リードイネーブル信号
MCLK メモリリードクロック信号
TRF 転送信号
WE ライトイネーブル信号
N サンプリングパルス
G アナログスイッチ
BUF バッファ回路
ASW サンプリング駆動回路
INV インバータ
NAND NAND回路
Claims (10)
- 時系列に順次遅延した複数のサンプリング信号に応じて入力映像信号を順次サンプリングした各表示データを複数のデータ信号線にそれぞれ出力すると共に、該複数のデータ信号線にそれぞれ出力される一連の表示データは一つ前の表示データの少なくとも一部を時間的に前方に含むように出力するデータ信号線駆動装置であって、
1水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部で該データ信号線をプリチャージし、その時間的後方部で表示データを該データ信号線に書込むようにデータ出力期間を設定するデータ出力期間設定手段が設けられ、
該データ出力期間設定手段は、該1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間連続的に出力されるように設定されているデータ信号線駆動装置。 - 前記データ出力期間設定手段は、前記入力映像信号の供給源であるデータ供給回路と、該入力映像信号をサンプリングするサンプリング回路とを有し、該サンプリング回路でサンプリングされた表示データを前記データ出力期間、各データ信号線にそれぞれ出力する請求項1記載のデータ信号線駆動装置。
- 前記データ供給回路は、タイミング信号を生成するタイミングコントロール回路と、外部から供給される複数の表示データが蓄積され、該タイミングコントロール回路から供給されるタイミング信号に応答して映像信号の各表示データを順次供給可能とするメモリ手段とを有し、該タイミング信号は、該メモリ手段に蓄積された各表示データのうち、1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている請求項2記載のデータ信号線駆動装置。
- 前記タイミング信号は、前記メモリ手段に蓄積された複数の表示データのうち、1水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも2倍の出力期間に設定されている請求項3に記載のデータ供給回路。
- 前記メモリ手段は、外部から供給される表示データの1水平走査期間分を蓄積可能なラインメモリである請求項4記載のデータ信号線駆動装置。
- 前記メモリ手段は、外部から供給される表示データの1水平走査期間分を記憶する第1ラインメモリと、該第1ラインメモリから表示データが転送されて記憶され、前記タイミングコントロール回路から供給されるタイミング信号に応答して、各表示データを順次供給可能とする第2ラインメモリとを有する請求項5記載のデータ信号線駆動装置。
- 前記第2ラインメモリは、パラレルに入力される複数の表示データをシリアルに出力する請求項6記載のデータ信号線駆動装置。
- 前記第2ラインメモリは、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする請求項7記載のデータ信号線駆動装置。
- 前記サンプリング回路は、前記複数のデータ信号線に対応する表示データの前方部で一つ前の表示データをサンプリングし、その後方部で各データ信号線毎に対応する表示データをサンプリングするように、サンプリング期間を広げたサンプリング信号を生成すると共に、1水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されている請求項2記載のデータ信号線駆動装置。
- 複数の走査信号線と複数のデータ信号線とが互いに交叉して配置され、各交叉部近傍位置毎に画素部がそれぞれマトリクス状に配置され、画素部は駆動素子を介して該交叉部近傍のデータ信号線に接続され、該駆動素子の制御端子は該交叉部近傍の走査信号線に接続された画素アレイと、 各データ信号線にそれぞれ表示データを供給する請求項1〜9の何れかに記載のデータ信号線駆動装置と、
各走査信号線に走査信号を順次供給する走査信号線駆動装置とを備えた画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002020704A JP3862155B2 (ja) | 2002-01-29 | 2002-01-29 | データ線駆動装置および画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002020704A JP3862155B2 (ja) | 2002-01-29 | 2002-01-29 | データ線駆動装置および画像表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003223149A JP2003223149A (ja) | 2003-08-08 |
JP3862155B2 true JP3862155B2 (ja) | 2006-12-27 |
Family
ID=27744132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002020704A Expired - Fee Related JP3862155B2 (ja) | 2002-01-29 | 2002-01-29 | データ線駆動装置および画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3862155B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007046166A1 (ja) * | 2005-10-17 | 2007-04-26 | Sharp Kabushiki Kaisha | 表示装置およびその駆動方法 |
JP2008015179A (ja) * | 2006-07-05 | 2008-01-24 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
WO2008044666A1 (en) | 2006-10-13 | 2008-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Source line driver circuit and driving method |
JP5260935B2 (ja) * | 2006-10-13 | 2013-08-14 | 株式会社半導体エネルギー研究所 | ソース線駆動回路 |
JP2013167772A (ja) * | 2012-02-16 | 2013-08-29 | Panasonic Liquid Crystal Display Co Ltd | 液晶表示装置 |
-
2002
- 2002-01-29 JP JP2002020704A patent/JP3862155B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003223149A (ja) | 2003-08-08 |
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