JP3847214B2 - 上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 - Google Patents
上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 Download PDFInfo
- Publication number
- JP3847214B2 JP3847214B2 JP2002164829A JP2002164829A JP3847214B2 JP 3847214 B2 JP3847214 B2 JP 3847214B2 JP 2002164829 A JP2002164829 A JP 2002164829A JP 2002164829 A JP2002164829 A JP 2002164829A JP 3847214 B2 JP3847214 B2 JP 3847214B2
- Authority
- JP
- Japan
- Prior art keywords
- differential
- voltage
- voltage divider
- inverting output
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/165—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages in which two or more residues with respect to different reference levels in a stage are used as input signals for the next stage, i.e. multi-residue type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
本発明は、上位ビットの変換誤差補正用レンジを有する補間回路とそれを利用したA/D変換回路に関し、特に、少ない回路規模で実現でき、また多段構成が可能で、また補間回路出力のコモンレベルを同等にできる補間回路及びそれを利用したA/D変換回路に関する。
【0002】
【従来の技術】
近年のデジタル信号処理技術の普及に伴い、アナログ信号をデジタル信号に変換するA/D変換回路には、低電力化と高精度化が求められている。これらの要求を満たすA/D変換回路として、補間回路を利用した直並列型のA/D変換回路が提案されている。
【0003】
図1は、従来の補間型A/D変換回路を示す図である。このA/D変換回路は、基準電源VRBとVRTとの間に電圧分割素子を直列に接続して細分化された基準電圧V0〜V8を生成する基準電圧生成回路1と、各基準電圧V0〜V8とアナログ入力電圧VINとの差動電圧をそれぞれ増幅する差動増幅器列2と、スイッチ群3と、各差動増幅器の差動出力を比較して正、負を出力する上位比較器列4と、その上位比較器列4の出力をエンコードして3ビットのデジタル出力を生成する上位エンコーダ7とを有する。
【0004】
今仮に、入力電圧VINが基準電圧V3とV4との間に位置する場合は、VIN−V3>0、VIN−V4<0であるので、それに対応する比較器がそれぞれ正、負を出力し、上位3ビットのデジタル値が検出される。即ち、上位比較器列4により入力電圧VINが基準電圧群V0〜V8のどこに位置するかが検出され、エンコーダ7により3ビットデジタル値に変換される。この上位デジタル値に応じてスイッチ群3のスイッチが制御され、基準電圧V3とV4に接続される差動増幅器の出力が、それぞれ次段の1対の差動増幅器5、6にそれぞれスイッチ群3を介して供給される。
【0005】
差動増幅器5,6の差動出力は、更に、その反転出力AN,BN間の電圧分割素子列8と非反転出力AP,BP間の電圧分割素子列9とで形成される補間回路により、差動増幅器5,6の差動出力間の離散的な複数の差動電圧が生成され、それらは下位の比較器列10,11,12にそれぞれ供給される。つまり、補間された差動電圧が下位比較器列に入力される。そして、比較器列10,11,12の出力から下位エンコーダ13は、下位の2ビットデジタル値を出力する。加算回路14は、上位3ビットデジタル値と下位2ビットデジタル値とを加算して出力する。
【0006】
図2は、図1のA/D変換器の動作原理を説明する図である。入力電圧VINが示された横軸は、入力電圧VINと基準電圧群V0〜V8との関係を示す。上位3ビットにおける入力電圧VINの位置は、増幅率を1とした場合の差動増幅器列2の各出力(VIN−V1)〜(VIN−V7)の符号が正か負かにより検出される。上記の例では、アナログ入力電圧VINが基準電圧V3,V4の間にあるので、VIN−V3>0(上向き矢印)、VIN−V4<0(下向き矢印)により入力電圧VINの位置を検出することができる。そして、増幅率をmとした場合の下位の差動増幅器5,6には、それぞれVIN−V3とVIN−V4とが供給され、それらがm倍に増幅される。
【0007】
そして、それらの増幅された差動電圧(VIN−V3)×mと(VIN−V4)×mとの間の離散的な差動電圧V26−V16、V25−V15、V24−V14を電圧分割素子列8,9によって生成し、それらを下位比較器列10に供給する。ここでも、比較器列10の正と負の出力の境界点が入力電圧VINのレベルであるので、比較器列10の出力から下位2ビットを検出することができる。
【0008】
上記の説明から明らかなとおり、電圧分割素子列8,9の回路網により、1対の差動増幅器5,6の差動出力間を分圧した補間電圧が生成できるので、これらの回路網を補間回路とみなすことができる。そして、それらの補間電圧を比較器列10,11,12で比較し、その結果を用いて下位2ビットのデジタル値が検出できるので、補間回路に比較器列を加えた回路をA/D変換回路とみなすことができる。
【0009】
【発明が解決しようとする課題】
入力電圧VINが基準電圧V3,V4の間にあるにもかかわらず、図1の下位比較器列10,11,12の全ての出力が正、または負の場合は、上位の3ビット検出において何らかの変換誤差が発生したことを意味する。そこで、補間型A/D変換回路では、上位のA/D変換に誤差が発生した場合に下位のA/D変換回路でその誤差を補正することができるようにするために、補間回路に基準電圧V3,V4の間の補間レンジに加えて基準電圧V2とV3の間とV4とV5の間の補外レンジを補正用の変換レンジとして設けることが行われる。
【0010】
そのような提案は、例えば、特開平4−259372号公報(1992年9月29日発行)及び特開平4−303537号公報(1992年11月13日発行)に記載されている。前者が提案するA/D変換回路では、1対の差動増幅器に加えて4つの差動増幅器を追加し、その出力群と回路網からなる補間回路及び補外回路を接続して、補間回路によって生成される補間差動電圧と補外回路によって生成される補外差動電圧を下位の比較器に入力する。それにより、上位の3LSBの補正が可能になる。つまり、図2における下位2ビットにて、差動電圧(VIN−V3)×mと(VIN−V4)×mとの間の補間差動電圧に加えて、差動電圧(VIN−V3)×mと(VIN−V4)×mの外側の補外差動電圧を生成することによって、上位ビットの補正を可能にしている。しかし、このA/D変換回路では差動増幅器を追加する必要があり、回路規模が大きくなるという課題を有する。
【0011】
一方、後者が提案するA/D変換回路では、差動増幅器の追加は必要ないが、1対の差動増幅器のうち一方の差動増幅器の非反転出力APと反転出力ANとの間や、他方の差動増幅器の非反転出力BPと反転出力BNとの間に回路網を設けて、補間差動電圧と補外差動電圧とを生成している。従って、それら差動電圧のコモンレベルのバラツキが大きく、これらの補間差動電圧や補外差動電圧を入力とする比較器は、保証すべき入力コモンレベルの範囲を広く設計することが必要になるという課題を有する。
【0012】
また、上記の従来例では、下位2ビットの検出後に更に下位のビットの検出を行う多段構成の補間回路やA/D変換回路については、提案されていない。
【0013】
そこで、本発明の別の目的は、回路規模を小さくした補間回路及びそれを利用したA/D変換回路を提供することにある。
【0014】
更に、本発明の目的は、多段構成が可能な補間回路及びそれを利用したA/D変換回路を提供することにある。
【0015】
更に、本発明の別の目的は、補間回路出力のコモンレベルの変動を小さくできる補間回路及びそれを利用したA/D変換回路を提供することにある。
【0016】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第1の側面は、第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、第1及び第2の差動入力電圧をそれぞれ入力し、反転出力端子と非反転出力端子との間に差動出力電圧をそれぞれ生成する第1及び第2の差動増幅器を有する。そして、補間回路は、第1及び第2の差動増幅器の非反転出力端子間に設けられた第1の電圧分割素子列と、第1及び第2の差動増幅器の反転出力端子間に設けられた第2の電圧分割素子列とを有し、その第1の電圧分割素子列内のノードと第2の電圧分割素子列内のノードとから補間差動電圧群をそれぞれ生成する。
【0017】
更に、補間回路は、第1の差動増幅器の反転出力端子と第2の差動増幅器の非反転出力端子との間に設けられた第3の電圧分割素子列を有し、その第3の電圧分割素子列内のノードから少なくとも1対の補外差動電圧をそれぞれ生成する。第3の電圧分割素子列を設けることで、補外差動電圧を生成することができ、少ない回路規模で補正用レンジを有する補間回路を実現できる。また、この補間回路の差動出力電圧を入力する比較器列を設けることにより、A/D変換回路にすることができる。
【0018】
上記の目的を達成するために、本発明の第2の側面は、上記の第1、第2の電圧分割素子列に加えて、第1の差動増幅器の非反転出力端子と第2の差動増幅器の反転出力端子との間と、第1の差動増幅器の反転出力端子と第2の差動増幅器の非反転出力端子との間とにそれぞれ電圧分割素子列を有し、それら1対の電圧分割素子列のノード間で少なくとも1対の補外差動電圧を生成する。
【0019】
更に、上記の目的を達成するために、本発明の第3の側面は、上記の第1、第2の電圧分割素子列に加えて、第1及び第2の電圧分割素子列内のノード間に設けられる1対の電圧分割素子列を設け、それらの電圧分割素子列内のノードと上記第1または第2の電圧分割素子列内のノードとで、少なくとも1対の補外差動電圧を生成する。
【0020】
更に、上記の目的を達成するために、本発明の第4の側面は、上記の第1、第2の電圧分割素子列に加えて、第1及び第2の電圧分割素子列内のノード間に設けられる1対の電圧分割素子列と、第1の差動増幅器の反転出力端子と第2の差動増幅器の非反転出力端子との間に設けられた第3の電圧分割素子列(NT3)とを有し、その第3の電圧分割素子列内のノードと第1、第2の差動増幅器の出力から少なくとも1対の補外差動電圧を生成する。
【0021】
更に、上記の目的を達成するために、本発明の第5の側面は、上記の第1、第2の電圧分割素子列に加えて、第1及び第2の電圧分割素子列内のノード間に設けられる1対の電圧分割素子列を有する。そして、更に、第1の差動増幅器の非反転出力端子と第2の差動増幅器の反転出力端子との間と、第1の差動増幅器の反転出力端子と第2の差動増幅器の非反転出力端子との間とにそれぞれ電圧分割素子列を有し、それら電圧分割素子列のノード間で少なくとも1対の補外差動電圧を生成する。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0023】
[第1の実施の形態]
図3は、第1の実施の形態における補間回路の原理図であり、図4は、その補間回路の回路図である。図3、4には、図1のA/D変換回路で示した下位ビット検出のための1対の差動増幅器5,6に対応する1対の差動増幅器A,Bと、電圧分割素子列群とが示されている。補間回路は、差動増幅器A,Bと、差動増幅器Aの反転出力ANと差動増幅器Bの非反転出力BPとの間の電圧分割素子列NT3と、両差動増幅器A、Bの非反転出力APとBP間の電圧分割素子列NT1と、両差動増幅器A、Bの反転出力ANとBN間の電圧分割素子列NT2とで構成される。
【0024】
図4の回路図において、電圧分割素子列NT3は、同じ抵抗値Rを有する3個の抵抗素子で構成され、電圧分割素子列NT1,NT2は、同じ抵抗値Rを有する4個の抵抗素子で構成されている。電圧分割素子列NT1,NT2は、図1の補間回路の電圧分割素子列8,9と同じであり、それらの素子列の各ノードに生成される補間電圧群n1〜n6,AP,AN,BP,BNの組合せから補間差動電圧群Vd1〜Vd5が生成される。
【0025】
なお、ここで電圧分割素子は、抵抗、トランジスタ、ダイオードなど電圧を分割可能な全ての素子、回路を含む。以下、他の実施の形態例も同じである。
【0026】
図3,4の例では、増幅率1の1対の差動増幅器A,Bには、入力電圧Vinと基準電圧Vref、2Vrefとが入力され、第1の差動増幅器Aの差動出力Va(=VAP−VAN)は、Va=Vin−2Vref、第2の差動増幅器Bの差動出力Vb(=VBP−VBN)は、Vb=Vin−Vrefとなっている。そして、電圧分割素子列NT2とNT3の各ノード間の補間差動電圧群Vd1〜Vd5は、以下の通りである。
【0027】
Vd5=Va=Vb+4Vc=Vin−2Vref:VAP−VAN
Vd4=Vb+3Vc=Vin−Vref−3Vref/4:Vn3−Vn6
Vd3=Vb+2Vc=Vin−Vref−2Vref/4:Vn2−Vn5
Vd2=Vb+Vc=Vin−Vref− Vref/4:Vn1−Vn4
Vd1=Vb =Vin−Vref :VBP−VBN
但し、Vc=(Va−Vb)/4=−Vrefである。
【0028】
更に、第1の実施の形態では、電圧分割素子列NT3が出力ANとBPとの間に直列接続された3つの抵抗素子を有し、その接続ノードn10,n12が差動増幅器の出力BNとAPとでそれぞれ補外差動電圧
Vd0=2(Vb−Vc)/3:Vn10−VBN
Vd6=2(Vb+5Vc)/3:VAP−Vn12
を生成する。この補外差動電圧Vd0,Vd6は、電圧分割素子列NT1,2,3の回路網に対して、節点方程式を立てて、その連立方程式を解くことで求めることができる。
【0029】
図5は、第1の実施の形態の補間回路の入出力特性図である。図5の横軸は入力電圧Vinを、縦軸は補間回路の出力をそれぞれ示す。補間回路の各ノードAP,AN,BP,BN,n1〜n6、n10,n12の電圧変化がそれぞれ直線lAP、lAN、lBP、lBN、ln1〜ln6、ln10、ln12で示されている。この特性図は、図4に示した回路網の特性図であり、例えば、補間差動電圧Vd1=Vbは、ノードBPの電圧VBPとノードBNの電圧VBNの電圧差であり、入力電圧Vin=Vrefの時にその補間差動電圧Vd1=Vb=0になり、そのゼロクロス点の上下で補間差動電圧Vd1=Vbの符号が反転する。同様に、補間差動電圧Vd5=Vaは、電圧VAPとVANの電圧差であり、入力電圧Vin=2Vrefの時にその補間差動電圧Vd5=Va=0になり、そのゼロクロス点の上下で補間差動電圧Vd5=Vaの符号が反転する。同様にして、ノードn1の電圧Vn1とノードn4の電圧Vn4間の補間差動電圧Vd2=Vb+Vcは、Vin=5Vref/4でゼロになり、ノードn2の電圧Vn2とノードn5の電圧Vn5間の補間差動電圧Vd3=Vb+2Vcは、Vin=6Vref/4でゼロになり、ノードn3の電圧Vn3とノードn6の電圧Vn6間の補間差動電圧Vd4=Vb+3Vcは、Vin=7Vref/4でゼロになる。つまり、図5中のVinの横軸に沿った5つの丸印の点が、補間差動電圧のゼロクロス点になる。
【0030】
更に、第1の実施の形態では、電圧分割素子列NT3を追加して、補外差動電圧Vd0=2(Vb−Vc)/3とVd6=2(Vb+5Vc)/3とを生成する。補外差動電圧Vd0=2(Vb−Vc)/3は、Vin=3Vref/4でゼロになり、その上下で符号が反転し、もう1つの補外差動電圧Vd6=2(Vb+5Vc)/3は、Vin=9Vref/4でゼロになり、その上下で符号が反転する。これら補外差動電圧を生成する素子列NT3のノードn10とn12の電圧変化は、図5に直線ln10とln12で示されている。素子列NT3は、VAN、VBP間の電圧を3等分するため、直線ln10とln12とは、直線lANとlBP間の交差角を3等分した直線になり、上述した補外差動電圧のゼロクロス点は、図5中の左右の両端の丸印で示される。
【0031】
図5中のゼロクロスする入力電圧Vinは、全てVc=Vref/4の間隔になっており、入力電圧Vinに対する補間及び補外のゼロクロス点の位置は等間隔になる。そして、Vin=VrefとVin=2Vrefとの間に3つの補間点が追加され、更に、Vin=Vrefより低い補外点とVin=2Vrefより高い補外点とが追加され、補正領域を形成している。
【0032】
以上の通り、図4の補間回路では、従来の電圧分割素子列NT1,NT2に、素子列NT3をノードAN,BN間に設けるだけで、両側の補外差動電圧を生成することができ、その補外差動電圧を利用して上位ビットの補正を行うことが可能になる。尚、図4,5から明らかな通り、補外差動電圧を生成する素子列NT3は、ノードAP,BN間に設けても良い。その場合は、ノードn10,n12の直線ln10、ln12は、横軸Vinに対称の下側に位置することになり、補外差動電圧のゼロクロス点も横軸Vinに対称の下側に位置する。
【0033】
図6は、図4の補間回路を利用したA/D変換回路図である。このA/D変換回路は、図4の補間回路に、7対の差動出力電圧がそれぞれ供給される比較器列20が追加されている。補正用レンジを有するこの比較器列20を用いることにより、上位ビットの変換誤差を補正することができる。尚、図6中の比較器列20の出力側には、それぞれの比較器の差動入力電圧が示されている。
【0034】
図5の補間回路の入出力特性図に示されるとおり、補間差動電圧については、そのコモン電圧Vcomのレベル(ゼロクロス点の縦軸方向のレベル)が同じになっている。従って、補間差動電圧を入力する比較器は、保証すべき入力コモンレベルの範囲を狭くすることができる。但し、補外差動電圧(Vn10−VBN、VAP−Vn12)のコモン電圧Vcomは、補間差動電圧のそれよりVdcだけずれている。従って、補外差動電圧が入力される比較器は、保証すべき入力コモンレベルの範囲をその差分Vdc分だけ拡げる必要がある。
【0035】
[第2の実施の形態]
図7は、第2の実施の形態における補間回路の原理図であり、図8は、その補間回路の回路図である。図7、8においても、図1のA/D変換回路で示した下位ビット検出のための1対の差動増幅器5,6に対応する1対の差動増幅器A,Bと、電圧分割素子列群が示されている。補間回路は、差動増幅器A,Bと、第1の実施の形態の電圧分割素子列NT1,2に加えて、差動増幅器Aの非反転出力APと差動増幅器Bの反転出力BNとの間の電圧分割素子列NT5と、差動増幅器Aの反転出力ANと差動増幅器Bの非反転出力BPとの間の電圧分割素子列NT6とを有する。
【0036】
図8に示されるように、第2の実施の形態では、補間差動電圧を生成する電圧分割素子列NT1,2は、第1の実施の形態と同じ等しい抵抗値Rを有する一方で、補外差動電圧を生成するための電圧分割素子列NT5、NT6内の電圧分割素子の抵抗値は、共に、R、4R、Rに設定されている。そして、ノードn20とn22の電位差で一方の補外差動電圧Vd0を生成し、ノードn21とn23の電位差で他方の補外差動電圧Vd6を生成する。このような抵抗値に設定することで、2つの補外差動電圧Vd0,Vd6は、第1の実施の形態と同様にそれぞれ2(Vb−Vc)/3と2(Vb+5Vc)/3になり、それに伴い、これら補外差動電圧のゼロクロス点も、Vin=3Vref/4と、Vin=9Vref/4に等しくなる。この補外差動電圧も、回路網の節点方程式をたてて解くことにより求めることができる。
【0037】
図9は、図8の補間回路の入出力特性図である。各素子列NT5,NT6の抵抗値をR、4R、Rとしたことで、ノードn20とn22の直線ln20、ln22は横軸Vin上で交差し、同様に、ノードn21とn23の直線ln21、ln23も横軸Vin上で交差する。その結果、補外差動電圧のゼロクロス点(Vin=3Vref/4、9Vref/4)は、補間差動電圧のゼロクロス点と同じレベル(縦軸のレベル)に並ぶ。従って、これらの差動電圧のコモンレベルはすべて一致する。
【0038】
図10は、図8の補間回路を利用したA/D変換回路図である。図6と同様に、補間差動電圧と補外差動電圧とがそれぞれ供給される比較器列20が補間回路に追加されている。従って、補正レンジを有する比較器列20を用いることにより、下位ビットの変換だけでなく、上位ビットの変換誤差を補正することができる。更に、各比較器列の差動入力電圧のコモンレベルは、図9に示されるとおり全て等しく、比較器が保証すべき入力コモンレベルの範囲を狭くできるので、比較器の設計をより容易にすることができる。
【0039】
以上、第2の実施の形態では、図1の補間回路の電圧分割素子列に加えて、差動増幅器Aの非反転出力APと差動増幅器Bの反転出力BNとの間と、反転出力ANと非反転出力BPとの間とにそれぞれ電圧分割素子列NT5,6を設けるのみで、補外差動出力電圧を生成することができる。従って、少ない回路規模で補間回路に補正用の予備のレンジを設けることができる。しかも、第2の実施の形態では、補間差動電圧と補外差動電圧のコモンレベルを同じにすることができ、それらが入力される比較器の回路設計をより容易にさせることができる。
【0040】
[第3の実施の形態]
図11は、第3の実施の形態例における補間回路の原理図であり、図12は、その補間回路図である。第3実施の形態の補間回路は、差動増幅器A,Bに加えて、差動増幅器Aの非反転出力APと差動増幅器Bの非反転出力BPとの間の電圧分割素子列NT7と、差動増幅器Aの反転出力ANと差動増幅器Bの非反転出力BNとの間の電圧分割素子列NT8と、両素子列NT7,NT8の中間ノード間を接続する電圧分割素子列NT9,10とを有する。
【0041】
そして、N等分に補間する場合であれば、補間差動電圧を生成する電圧分割素子列NT7,NT8に抵抗値R,NR,Rの電圧分割素子を、電圧分割素子列NT9,NT10に抵抗値NRの電圧分割素子を、それぞ直列に接続する。N=4としたときの図12の補間回路において、素子列NT7内のノードn30〜n34と素子列NT8内のノードn35〜n39それぞれの電位差から、補間差動電圧Vd1〜Vd5を生成する。更に、電圧分割素子列NT9,10の抵抗値も4Rとして、それらの中間ノードn40、n41とノードn38,n36それぞれの電位差から、補外差動電圧Vd0,Vd6を生成する。
【0042】
上記の補間差動電圧Vd1〜Vd5は、図12に示されるとおり
2(Vb+4Vc)/3=2(Vin−2Vref)/3:Vn34−Vn39
2(Vb+3Vc)/3=2(Vin−Vref−3Vref/4)/3:Vn33−Vn38
2(Vb+2Vc)/3=2(Vin−Vref−2Vref/4)/3:Vn32−Vn37
2(Vb+ Vc)/3=2(Vin−Vref− Vref/4)/3:Vn31−Vn36
2Vb/3 =2(Vin−Vref)/3:Vn30−Vn35
となる。抵抗列の抵抗値をR,4R(又はNR),Rとすることで、補間差動電圧Vd1〜Vd5は、第1、第2の実施の形態における補間差動電圧の2/3(又はN/(N+2))倍になっている。
【0043】
また、補外差動電圧Vd0,Vd6は、図12に示されるとおり
Vd6=(Vb+5Vc)/3=(Vin−5Vref/4)/3:Vn40−Vn38
Vd0=(Vb−Vc)/3=(Vin−3Vref/4)/3:Vn41−Vn36
となる。
【0044】
図13は、第3の実施の形態例における補間回路の入出力特性図であり、各ノードn30〜n39とn40,n41の電圧変化が対応する直線で示されている。ノードn40は、ノードn34とn35とを結ぶ電圧分割素子列NT9の中点であるので、ノードn40の入出力特性ln40は、ノードn34,n35の直線ln34とln35の交差角の中央に延びる直線になる。一方、ノードn41は、同様の理由から、ノードn30、n39の直線ln30とln39との交差角の中央に延びる直線になる。従って、両端の補外差動電圧Vd0,Vd6のゼロクロス点は、図13に示される両側の丸印になる。一方、補間差動電圧の5つのゼロクロス点は、前述の実施の形態と同様に横軸Vin上に等間隔に並ぶ。
【0045】
図12,13から明らかな通り、補外差動出力電圧Vd0は、ノードnn40とノードn31の電圧Vn40とVn31から、また、補外差動出力電圧Vd6は、電圧Vn41とVn33からそれぞれ生成させることもできる。
【0046】
このように、第3の実施の形態例における補間回路は、電圧分割素子列NT7〜10を設けるだけで実現される。
【0047】
図14は、図12の補間回路を利用したA/D変換回路の図である。図12の補間回路に、その各差動出力電圧を入力する比較器列20が追加されている。図13の特性図から明らかなとおり、補間差動電圧のコモンレベルは等しいが、補外差動電圧のコモンレベルは、第1の実施例と同様に電位差Vdcを有する。従って、その分、比較器が保証すべき補外差動電圧のコモンレベルの範囲を広くする必要がある。
【0048】
[第4の実施の形態]
図15は、第4の実施の形態例における補間回路の原理図であり、図16は、その補間回路図である。第4実施の形態の補間回路は、差動増幅器A,Bに加えて、差動増幅器Aの非反転出力APと差動増幅器Bの非反転出力BPとの間の電圧分割素子列NT7と、差動増幅器Aの反転出力ANと差動増幅器Bの反転出力BNとの間の電圧分割素子列NT8と、両素子列NT7,8の中間ノード間を接続する電圧分割素子列NT9,10とを有する。ここまでは、第3の実施の形態例と同じである。
【0049】
更に、第4の実施の形態の補間回路では、差動増幅器Aの反転出力ANと差動増幅器Bの非反転出力BPとの間の電圧分割素子列NT3を有する。この電圧分割素子列NT3は、図4に示した素子列NT3と同様の原理、目的で構成されているため、素子列NT3の代わりに、差動増幅器Aの非反転出力APと差動増幅器Bの反転出力BNとの間にも設けることができる。
【0050】
そして、N等分に補間する場合であれば、補間差動電圧を生成する電圧分割素子列NT7,NT8に、抵抗値R,NR,Rの電圧分割素子を、更に、電圧分割素子列NT9,10に、抵抗値NRの電圧分割素子をそれぞれ直列に接続する。N=4としたときの図16の補間回路において、素子列NT7内のノードn30〜n34と素子列NT5内のノードn35〜n39それぞれの電位差から、補間差動電圧Vd1〜Vd5を生成する。この補間差動電圧を生成する構成は、第3の実施の形態例と等しいため、それらの補間差動電圧は、図16に示すとおり、第3の実施の形態例と等しくなる。
【0051】
更に、第1の実施の形態と同様に、第4の実施の形態の補間回路でも、電圧分割素子列NT3が同じ抵抗値Rを有する3つの抵抗素子で構成され、その素子列NT3内のノードn50と反転出力BNとの電位差で、一方の補外差動電圧Vd0=2(Vb−Vc)/3が生成され、ノードn51と非反転出力APとの電位差で、他方の補外差動電圧Vd6=2(Vb+5Vc)/3が生成される。
【0052】
図17は、第4の実施の形態における補間回路の入出力特性図である。ノードn30〜n39の直線ln30〜ln39は、図13と同じである。従って、補間差動電圧の5つのゼロクロス点の位置も図13と同じである。電圧分割素子列NT3は、図6の電圧分割素子列NT3と同じであり、その素子列のノードn50とn51と、出力ANと出力BPとの電位差で生成される補外差動電圧Vd0,Vd6も図6と同じである。従って、図5と同様に、直線ln50とln51は、直線lBPとlANの交差角を3等分する直線になる。
【0053】
第4の実施の形態における補間回路では、素子列NT7,8により、補間差動電圧Vd1〜Vd5が、第1の実施の形態(図6)や第2の実施の形態(図10)の電圧の2/3倍になっている。更に、補外差動電圧Vd0,Vd6は、第1の実施の形態(図6)や第2の実施の形態(図10)と等しくになっている。その結果、差動電圧Vd0〜Vd6は、2Vref/3刻みで順に増加するようになる。差動出力電圧が等間隔に構成できるこのような補間回路を、A/D変換回路だけでなく、多段に接続したA/D変換回路に利用することによって、より下位ビットまで検出可能なA/D変換回路に応用させることができる。第1〜第3の実施の形態では、補外差動電圧と補間差動電圧との電位差の間隔が異なるので、そのような多段構成には適していなかった。
【0054】
図2を参照することで、多段構成を理解することができる。図2には、上位3ビットのA/D変換回路と下位2ビットのA/D変換回路の原理を示す。図2中の電圧V0〜V8は全て等間隔であり、上位3ビットのVIN−V1〜VIN−V7の電位差も全て等間隔である。図2には、補間差動電圧群しか示していないが、補外差動電圧群の電位差も補間差動電圧群の電位差と等間隔になるように構成できれば、この補間回路と比較器からなるA/D変換回路を多段構成にすることが可能になる。
【0055】
図18は、図16の補間回路を利用したA/D変換回路図である。図16の回路に、補間差動電圧群と補外差動電圧群とをそれぞれ入力する比較器列20が追加されている。図17の特性図から明らかなとおり、補間差動電圧のコモンレベルは等しいが、補外差動電圧のコモンレベルは第1の実施の形態と同様に電位差Vdcを有する。しかし、このA/D変換回路は、差動出力電圧群の隣接する電位差が、全て2Vref/3に統一されているので、図18のA/D変換回路を多段構成にして、より下位ビットまで検出可能なA/D変換回路に応用させることができる。
【0056】
図19は、図18のA/D変換回路を2段構成にしたA/D変換回路図である。初段のA/D変換回路100は、図18と同じである。従って、補間差動電圧Vd1〜Vd5と補外差動電圧Vd0,Vd6とが、比較器列20−1に入力されている。次段のA/D変換回路102も、図18と同じ構成であり、差動電圧群が比較器列20−2に供給される。そして、次段のA/D変換回路102の差動増幅器A,Bには、初段のA/D変換回路の比較器列20−1の出力または比較器列20−1の出力に接続される図示しないエンコーダの出力に応じて選択される隣接する補間差動電圧または補外差動電圧(Vd0〜Vd6のうちの隣接する2つの差動電圧)が、スイッチ列22を介して供給される。図中のスイッチ列22内の接続例は一例である。次段のA/D変換回路の後段に更にA/D変換回路を接続することも可能である。
【0057】
図20は、図19の多段A/D変換回路の動作原理を説明するための図である。図20には、図2と同様に、上位3ビットの変換例も示される。図20の下位2ビットの変換例(100)が図19の初段A/D変換回路100の動作に対応し、図20の更に下位2ビットの変換例(102)が図19の次段A/D変換回路102の動作に対応している。
【0058】
図20において、上位3ビットの変換により入力電圧Vinが基準電圧V3,V4の間にあることが検出されると、VIN−V3及びVIN−V4の2つの差動出力電圧が下位2ビットのA/D変換回路に入力され、下位2ビットのデジタル値が検出される。その時、図19の初段A/D変換回路100では、補間差動電圧Vd1〜Vd5に加えて、補外差動電圧Vd0とVd6とが生成されているので、入力電圧Vinに対応するゼロクロス点が補間差動電圧Vd1〜Vd5のいずれの位置にあるかの検出に加えて、補外差動電圧Vd0、Vd6側に位置するかの検出も可能になる。
【0059】
図20の例では、下位2ビット(100)において、補間差動電圧Vd2とVd3の間にゼロクロス点があることが判明すると、その差動電圧Vd2とVd3とが、次段の差動増幅器A’,B’に入力され、m’倍に増幅された後、次段のA/D変換回路102にて、新たな補間差動電圧V’d1〜V’d5と補外差動電圧V’d0、V’d6とが生成される。それらを次段の比較器20−2で比較することによって、更に下位2ビットのデジタル値が検出される。
【0060】
[第5の実施の形態]
図21は、第5の実施の形態例における補間回路の原理図であり、図22は、その補間回路図である。第5実施の形態の補間回路は、差動増幅器A,Bに加え、第3及び第4の実施の形態(図11,12,15,16)における電圧分割素子列NT7〜10を有する。更に、第5の実施の形態の補間回路では、第2の実施の形態(図7,8)の電圧分割素子列NT5、NT6とを有する。つまり、電圧分割素子列NT7〜10の各ノード(図12,16のn30〜n39と同じ)の電位差から補間差動電圧Vd1〜Vd5を生成し、電圧分割素子列NT5、NT6の各ノードn20〜n23の電位差から補外差動電圧Vd0、Vd6を生成する。
【0061】
図22において、差動電圧Vd0〜Vd6は、2Vref/3刻みで順に増加している。従って、第4の実施の形態例と同様に、この補間回路を利用すればA/D変換器を多段構成にすることができる。
【0062】
図23は、第5の実施の形態の補間回路の入出力特性図である。各ノードn30〜n39、n20〜n23の入力電圧に対する変化が直線で示され、各対のノード間のゼロクロス点が丸印で示されている。この特性図から明らかな通り、ゼロクロス点の位置が横軸Vinに沿って等間隔に一列に並んでいる。これはつまり、補外差動電圧を含めた角差動電圧のコモンレベルが全て一致していることを意味する。また、ゼロクロス点の間隔が2Vref/3に統一されているので、この補間回路を利用すれば多段のA/D変換回路を構成することができることを意味する。
【0063】
図24は、図22の補間回路を利用したA/D変換回路の図である。図22の回路に、補間回路の各差動出力電圧が入力される比較器列20が設けられている。
【0064】
図23で説明したとおり、図24のA/D変換回路では、比較器列20の各差動入力電圧のコモンレベルVcomが一致するので、比較器が保証すべき入力コモンレベルの範囲を狭くでき、比較器の回路設計を容易にすることができる。また、各差動電圧群の電位差が等間隔であるので、多段構成のA/D変換回路にすることも可能である。
【0065】
図25は、図24のA/D変換回路を2段構成にしたA/D変換回路である。初段のA/D変換回路100と次段のA/D変換回路102とは、図24の回路と同じであり、両回路の間に、スイッチ列22が設けられている。このスイッチ列は、図19のスイッチ列22と同様に、初段の比較器列20−1の出力に応じて決定される隣接する差動電圧を、次段の1対の差動増幅器A,Bの入力に接続する。図25の多段A/D変換回路の動作は、図20に示したものと同じである。
【0066】
以上のとおり、本実施の形態例の補間回路は、従来例に比較して少ない回路規模で実現できる。更に、A/D変換回路では、補間回路の差動出力群のコモンレベルのばらつきが少ないので、比較器が保証すべき入力コモンレベルの範囲を狭くすることができ、回路設計の点で有利である。また、補間回路の差動出力群の電位差を等間隔にすることができ、多段構成のA/D変換回路を実現することができる。
【0067】
以上、実施の形態例をまとめると以下の付記の通りである。
【0068】
(付記1)第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第1の電圧分割素子列(NT1)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第2の電圧分割素子列(NT2)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第3の電圧分割素子列(NT3)とを有し、
前記第1の電圧分割素子列内のノードと前記第2の電圧分割素子列内のノードとから前記補間差動電圧を、前記第3の電圧分割素子列内のノードから前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。
【0069】
(付記2)付記1において、
前記第1及び第2の電圧分割素子列は、直列に接続されたN個の電圧分割素子を有し、当該電圧分割素子のそれぞれ対応する接続ノードがN−1個の補間出力端子対にそれぞれ接続され、前記補間差動電圧が前記補間出力端子対から出力され、
前記第3の電圧分割素子列は、直列に接続された複数の電圧分割素子を有し、当該電圧分割素子間の第1及び第2の接続ノードと前記第1及び第2の差動増幅器の非反転出力端子及び反転出力とがそれぞれ第1及び第2の補外出力端子対に接続され、前記補外差動電圧が前記補外出力端子対から出力されることを特徴とする補間回路。
【0070】
(付記3)付記1または2のいずれかに記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。
【0071】
(付記4)第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第1の電圧分割素子列(NT1)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第2の電圧分割素子列(NT2)と、
前記第1の差動増幅器の非反転出力端子と前記第2の差動増幅器の反転出力端子との間に設けられた第5の電圧分割素子列(NT5)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第6の電圧分割素子列(NT6)とを有し、
前記第1の電圧分割素子列内のノードと前記第2の電圧分割素子列内のノードとから前記補間差動電圧を、前記第5及び6の電圧分割素子列内のノード間から前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。
【0072】
(付記5)付記4において、
前記第1及び第2の電圧分割素子列は、直列に接続されたN個の電圧分割素子を有し、当該電圧分割素子のそれぞれ対応する接続ノードがN−1個の補間出力端子対にそれぞれ接続され、前記補間差動電圧が前記補間出力端子対から出力され、
前記第5及び6の電圧分割素子列は、直列に接続された複数の電圧分割素子を有し、当該電圧分割素子間のそれぞれ対応する接続ノードが第1及び第2の補外出力端子対にそれぞれ接続され、前記補外差動電圧が前記補外出力端子対から出力されることを特徴とする補間回路。
【0073】
(付記6)付記4または5のいずれかに記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。
【0074】
(付記7)第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第7の電圧分割素子列(NT7)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第8の電圧分割素子列(NT8)と、
前記第7の電圧分割素子列内の第1のノードと前記第8の電圧分割素子列内の第2のノード間に設けられた第9の電圧分割素子列(NT9)と、
前記第7の電圧分割素子列内の第2のノードと前記第8の電圧分割素子列内の第1のノード間に設けられた第10の電圧分割素子列(NT10)とを有し、
前記第7の電圧分割素子列内のノードと前記第8の電圧分割素子列内のノードとから前記補間差動電圧を、前記第7または第8の電圧分割素子列内のノードと第9または第10の電圧分割素子列内のノードとから前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。
【0075】
(付記8)付記7において、
前記第7及び第8の電圧分割素子列は、直列に接続されたN+2個の電圧分割素子を有し、当該N+2個の電圧分割素子のそれぞれ対応する接続ノードがN+1個の補間出力端子対にそれぞれ接続され、前記補間差動電圧が前記補間出力端子対から出力され、
前記第9及び10の電圧分割素子列は、直列に接続された複数の電圧分割素子を有し、当該第9または第10の電圧分割素子内の電圧分割素子間の接続ノードと、前記第7または第8の電圧分割素子列内の電圧分割素子間の接続ノードとが第1及び第2の補外出力端子対にそれぞれ接続され、前記補外差動電圧が前記補外出力端子対から出力されることを特徴とする補間回路。
【0076】
(付記9)付記7または8のいずれかに記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。
【0077】
(付記10)第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第7の電圧分割素子列(NT7)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第8の電圧分割素子列(NT8)と、
前記第7の電圧分割素子列内の第1のノードと前記第8の電圧分割素子列内の第2のノード間に設けられた第9の電圧分割素子列(NT9)と、
前記第7の電圧分割素子列内の第2のノードと前記第8の電圧分割素子列内の第1のノード間に設けられた第10の電圧分割素子列(NT10)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第3の電圧分割素子列(NT3)とを有し、
前記第7の電圧分割素子列内のノードと前記第8の電圧分割素子列内のノードとから前記補間差動電圧を、前記第3の電圧分割素子列内のノードから前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。
【0078】
(付記11)付記10において、
前記第7及び第8の電圧分割素子列は、直列に接続されたN+2個の電圧分割素子を有し、当該N+2個の電圧分割素子のそれぞれ対応する接続ノードがN+1個の補間出力端子対にそれぞれ接続され、前記補間差動電圧が前記補間出力端子対から出力され、
前記第3の電圧分割素子列は、直列に接続された複数の電圧分割素子を有し、当該電圧分割素子間の第1及び第2の接続ノードと前記第1及び第2の差動増幅器の非反転出力端子及び反転出力とがそれぞれ第1及び第2の補外出力端子対に接続され、前記補外差動電圧が前記補外出力端子対から出力されることを特徴とする補間回路。
【0079】
(付記12)付記10または11のいずれかに記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。
【0080】
(付記13)付記12に記載されたA/D変換回路を複数段接続したことを特徴とする多段A/D変換回路。
【0081】
(付記14)第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第7の電圧分割素子列(NT7)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第8の電圧分割素子列(NT8)と、
前記第7の電圧分割素子列内の第1のノードと前記第8の電圧分割素子列内の第2のノード間に設けられた第9の電圧分割素子列(NT9)と、
前記第7の電圧分割素子列内の第2のノードと前記第8の電圧分割素子列内の第1のノード間に設けられた第10の電圧分割素子列(NT10)と、
前記第1の差動増幅器の非反転出力端子と前記第2の差動増幅器の反転出力端子との間に設けられた第5の電圧分割素子列(NT5)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第6の電圧分割素子列(NT6)とを有し、
前記第7の電圧分割素子列内のノードと前記第8の電圧分割素子列内のノードとから前記補間差動電圧を、前記第5及び6の電圧分割素子列内のノード間から前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。
【0082】
(付記15)付記14において、
前記第7及び第8の電圧分割素子列は、直列に接続されたN+2個の電圧分割素子を有し、当該N+2個の電圧分割素子のそれぞれ対応する接続ノードがN+1個の補間出力端子対にそれぞれ接続され、前記補間差動電圧が前記補間出力端子対から出力され、
前記第5及び6の電圧分割素子列は、直列に接続された複数の電圧分割素子を有し、当該電圧分割素子間のそれぞれ対応する接続ノードが第1及び第2の補外出力端子対にそれぞれ接続され、前記補外差動電圧が前記補外出力端子対から出力されることを特徴とする補間回路。
【0083】
(付記16)付記14または15のいずれかに記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。
【0084】
(付記17)付記16に記載されたA/D変換回路を複数段接続したことを特徴とする多段A/D変換回路。
【0085】
(付記18)付記13または17において、
更に、前記複数段接続されたA/D変換回路間に、前段のA/D変換回路の出力に応じて、隣接する差動電圧を後段のA/D変換回路の第1及び第2の差動電圧回路の入力に供給するスイッチ群を有することを特徴とする多段A/D変換回路。
【0086】
【発明の効果】
以上、本発明によれば、少ない回路規模で上位ビットの変換誤差補正用のレンジを有する補間回路及びそれを利用したA/D変換回路を提供することができる。
【図面の簡単な説明】
【図1】従来の補間型A/D変換回路を示す図である。
【図2】図1のA/D変換器の動作原理を説明する図である。
【図3】第1の実施の形態における補間回路の原理図である。
【図4】第1の実施の形態における補間回路の回路図である。
【図5】第1の実施の形態における補間回路の入出力特性図である。
【図6】図4の補間回路を利用したA/D変換回路図である。
【図7】第2の実施の形態における補間回路の原理図である。
【図8】第2の実施の形態における補間回路の回路図である。
【図9】第2の実施の形態における補間回路の入出力特性図である。
【図10】図8の補間回路を利用したA/D変換回路図である。
【図11】第3の実施の形態例における補間回路の原理図である。
【図12】第3の実施の形態例における補間回路の回路図である。
【図13】第3の実施の形態例における補間回路の入出力特性図である。
【図14】図12の補間回路を利用したA/D変換回路図である。
【図15】第4の実施の形態例における補間回路の原理図である。
【図16】第4の実施の形態例における補間回路の回路図である。
【図17】第4の実施の形態例における補間回路の入出力特性図である。
【図18】図16の補間回路を利用したA/D変換回路図である。
【図19】図18のA/D変換回路を2段構成にした図である。
【図20】図19のA/D変換回路の動作を説明する図である。
【図21】第5の実施の形態例における補間回路の原理図である。
【図22】第5の実施の形態例における補間回路の回路図である。
【図23】第5の実施の形態例における補間回路の入出力特性図である。
【図24】図21の補間回路を利用したA/D変換回路図である。
【図25】図23のA/D変換回路を2段構成にした図である。
【符号の説明】
A,B 第1、第2の差動増幅器
NT1〜10 第1〜第10の電圧分割素子列
20 比較器列
Vd0,Vd6 補外差動電圧
Vd1〜Vd5 補間差動電圧
Claims (8)
- 第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第1の電圧分割素子列(NT1)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第2の電圧分割素子列(NT2)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第3の電圧分割素子列(NT3)とを有し、
前記第1の電圧分割素子列内のノードと前記第2の電圧分割素子列内のノードとから前記補間差動電圧を、前記第3の電圧分割素子列内のノードから前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。 - 請求項1に記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。 - 第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第7の電圧分割素子列(NT7)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第8の電圧分割素子列(NT8)と、
前記第7の電圧分割素子列内の第1のノードと前記第8の電圧分割素子列内の第2のノード間に設けられた第9の電圧分割素子列(NT9)と、
前記第7の電圧分割素子列内の第2のノードと前記第8の電圧分割素子列内の第1のノード間に設けられた第10の電圧分割素子列(NT10)とを有し、
前記第7の電圧分割素子列内のノードと前記第8の電圧分割素子列内のノードとから前記補間差動電圧を、前記第7または第8の電圧分割素子列内のノードと第9または第10の電圧分割素子列内のノードとから前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。 - 請求項3に記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。 - 第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第7の電圧分割素子列(NT7)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第8の電圧分割素子列(NT8)と、
前記第7の電圧分割素子列内の第1のノードと前記第8の電圧分割素子列内の第2のノード間に設けられた第9の電圧分割素子列(NT9)と、
前記第7の電圧分割素子列内の第2のノードと前記第8の電圧分割素子列内の第1のノード間に設けられた第10の電圧分割素子列(NT10)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第3の電圧分割素子列(NT3)とを有し、
前記第7の電圧分割素子列内のノードと前記第8の電圧分割素子列内のノードとから前記補間差動電圧を、前記第3の電圧分割素子列内のノードから前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。 - 請求項5に記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。 - 第1及び第2の差動入力電圧に対する補間差動電圧と補外差動電圧とを生成する補間回路において、
前記第1の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第1の差動増幅器と、
前記第2の差動入力電圧を入力し、反転出力端子と非反転出力端子との間に差動出力電圧を生成する第2の差動増幅器と、
前記第1及び第2の差動増幅器の非反転出力端子間に設けられた第7の電圧分割素子列(NT7)と、
前記第1及び第2の差動増幅器の反転出力端子間に設けられた第8の電圧分割素子列(NT8)と、
前記第7の電圧分割素子列内の第1のノードと前記第8の電圧分割素子列内の第2のノード間に設けられた第9の電圧分割素子列(NT9)と、
前記第7の電圧分割素子列内の第2のノードと前記第8の電圧分割素子列内の第1のノード間に設けられた第10の電圧分割素子列(NT10)と、
前記第1の差動増幅器の非反転出力端子と前記第2の差動増幅器の反転出力端子との間に設けられた第5の電圧分割素子列(NT5)と、
前記第1の差動増幅器の反転出力端子と前記第2の差動増幅器の非反転出力端子との間に設けられた第6の電圧分割素子列(NT6)とを有し、
前記第7の電圧分割素子列内のノードと前記第8の電圧分割素子列内のノードとから前記補間差動電圧を、前記第5及び6の電圧分割素子列内のノード間から前記補外差動電圧をそれぞれ生成することを特徴とする補間回路。 - 請求項7に記載された補間回路と、
前記補間差動電圧と補外差動電圧とがそれぞれ入力され、当該差動電圧の正または負を検出する比較器列とを有するA/D変換回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002164829A JP3847214B2 (ja) | 2002-06-05 | 2002-06-05 | 上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 |
DE60309101T DE60309101T2 (de) | 2002-06-05 | 2003-06-03 | Interpolationsschaltung mit einem Korrektionsbereich für Wandlungsfehler bei den Bits höherer Ordnung und A/D-Wandlerschaltung mit einer solchen Schaltung |
EP03253461A EP1370001B1 (en) | 2002-06-05 | 2003-06-03 | Interpolation circuit having a conversion error correction range for higher-order bits and A/D conversion circuit utilizing the same |
US10/454,694 US6720901B2 (en) | 2002-06-05 | 2003-06-05 | Interpolation circuit having a conversion error connection range for higher-order bits and A/D conversion circuit utilizing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002164829A JP3847214B2 (ja) | 2002-06-05 | 2002-06-05 | 上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004015347A JP2004015347A (ja) | 2004-01-15 |
JP3847214B2 true JP3847214B2 (ja) | 2006-11-22 |
Family
ID=29545784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002164829A Expired - Fee Related JP3847214B2 (ja) | 2002-06-05 | 2002-06-05 | 上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6720901B2 (ja) |
EP (1) | EP1370001B1 (ja) |
JP (1) | JP3847214B2 (ja) |
DE (1) | DE60309101T2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10004996C2 (de) * | 2000-02-04 | 2002-09-26 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Selbstkalibrierung von Faltungs-Analog/Digitalwandlern |
US7190298B2 (en) * | 2002-05-24 | 2007-03-13 | Broadcom Corporation | Resistor ladder interpolation for subranging ADC |
US7271755B2 (en) * | 2002-05-24 | 2007-09-18 | Broadcom Corporation | Resistor ladder interpolation for PGA and DAC |
US6697005B2 (en) * | 2002-05-24 | 2004-02-24 | Broadcom Corporation | Analog to digital converter with interpolation of reference ladder |
US7379010B2 (en) * | 2005-11-02 | 2008-05-27 | Sigma Designs, Inc. | Extension of accuracy of a flash ADC by 1-bit through interpolation of comparator outputs |
KR100799683B1 (ko) * | 2005-11-21 | 2008-02-01 | 삼성전자주식회사 | 종속형 폴딩 인터폴레이팅 방식의 아날로그 디지털 변환기 |
JP4844274B2 (ja) * | 2006-07-31 | 2011-12-28 | ソニー株式会社 | A/d変換回路 |
WO2013014724A1 (ja) * | 2011-07-22 | 2013-01-31 | 富士通株式会社 | 電荷転送回路 |
EP3257634B1 (en) * | 2016-06-17 | 2019-02-27 | Sandvik Mining and Construction Oy | Arrangement in an impact unit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03126320A (ja) * | 1989-10-11 | 1991-05-29 | Matsushita Electric Ind Co Ltd | 直並列型アナログ/ディジタル変換器 |
JPH06112824A (ja) * | 1992-09-29 | 1994-04-22 | Matsushita Electric Ind Co Ltd | 補間型a/d変換器 |
JPH06152413A (ja) * | 1992-11-13 | 1994-05-31 | Matsushita Electric Ind Co Ltd | 補間回路 |
US5748132A (en) * | 1995-07-17 | 1998-05-05 | Matsushita Electric Industrial Co., Ltd. | Interpolation type A/D converter |
US5841389A (en) * | 1996-04-16 | 1998-11-24 | Matsushita Electric Industrial Co., Ltd. | Two-step parallel A/D converter |
US5917378A (en) * | 1997-06-27 | 1999-06-29 | Industrial Technology Research Institute | Rail-to-rail type of operational amplifier with a low offset voltage achieved by mixed compensation |
JP3559534B2 (ja) * | 2001-05-09 | 2004-09-02 | 沖電気工業株式会社 | アナログ・ディジタル変換回路 |
-
2002
- 2002-06-05 JP JP2002164829A patent/JP3847214B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-03 DE DE60309101T patent/DE60309101T2/de not_active Expired - Lifetime
- 2003-06-03 EP EP03253461A patent/EP1370001B1/en not_active Expired - Fee Related
- 2003-06-05 US US10/454,694 patent/US6720901B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004015347A (ja) | 2004-01-15 |
DE60309101D1 (de) | 2006-11-30 |
DE60309101T2 (de) | 2007-04-05 |
EP1370001B1 (en) | 2006-10-18 |
EP1370001A2 (en) | 2003-12-10 |
EP1370001A3 (en) | 2004-03-10 |
US20030227405A1 (en) | 2003-12-11 |
US6720901B2 (en) | 2004-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4702066B2 (ja) | アナログ/デジタル変換回路 | |
US5184130A (en) | Multi-stage A/D converter | |
US5210537A (en) | Multi-stage A/D converter | |
JP3847214B2 (ja) | 上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 | |
US7259706B2 (en) | Balanced dual resistor string digital to analog converter system and method | |
US6229472B1 (en) | A/D converter | |
JPH08512181A (ja) | 2段フラッシュ型アナログ/デジタル信号変換器 | |
JPH01136421A (ja) | 誤り補正を改良したサブレンジングa/dコンバータ | |
JPH1041824A (ja) | D/a変換器及びa/d変換器 | |
US6288662B1 (en) | A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values | |
US6987477B1 (en) | Pipelined analog-to-digital converter (ADC) with 3-bit ADC and endpoint correction | |
JPH02268521A (ja) | A/d変換方法及びa/d変換装置 | |
JP2001168713A (ja) | Adコンバータ回路 | |
JP2002198817A (ja) | ラダー抵抗 | |
JPH07106967A (ja) | アナログ・デジタル変換器 | |
US5805096A (en) | A/D converter with interpolation | |
US7277041B2 (en) | Cross-coupled folding circuit and analog-to-digital converter provided with such a folding circuit | |
JP2844806B2 (ja) | 並列比較型a―d変換器 | |
JP3219213B2 (ja) | アナログデイジタル変換回路 | |
JP3159289B2 (ja) | 並列型a/d変換器 | |
JP3219212B2 (ja) | アナログデイジタル変換回路 | |
EP0840957B1 (en) | A/d converter with interpolation | |
JPH06204874A (ja) | アナログデイジタル変換回路 | |
JPH01190029A (ja) | Ad変換回路 | |
JPH0447715A (ja) | A/d変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060807 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060822 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090901 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |