CN112701099A - 一种封装结构及封装方法 - Google Patents
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Abstract
本发明实施例涉及电子领域，公开了一种封装结构及封装方法。本发明包括基板、设置在所述基板上的焊球；所述基板包括排布有所述焊球的第一区域以及第二区域；所述焊球以第一间距排布于所述第一区域，以第二间距排布于所述第二区域，其中，所述第一间距大于所述第二间距。本发明实施例提供的封装结构，使得芯片保持信号完整性的同时具有较高的集成度，并可以改善PCB板级的散热能力。
Description
技术领域
本发明实施例涉及电子领域，特别涉及一种封装结构及封装方法。
背景技术
芯片封装技术中，BGA(Ball Grid Array，球栅阵列或焊球阵列)封装技术发展迅速并成为主流的封装工艺之一。它是一种高密度表面装配封装技术，在封装底部，信号管脚的引脚都成球状并排列成类似于格子的图案，此封装中有个重要的参数---焊球间距。焊球间距大小设计需要考量封装尺寸管脚数量、管脚类型等多种因素。
发明人发现现有技术中至少存在如下问题：如何设计焊球间距的大小，使焊球间距满足不同情况的需求，是BGA(Ball Grid Array，球栅阵列或焊球阵列)封装技术中的重要难题。
发明内容
本发明实施方式的目的在于提供一种封装结构，使得芯片保持信号完整性的同时具有较高的集成度，并可以改善PCB板级的散热能力。为解决上述技术问题，本发明的实施方式提供了一种封装结构，包括基板、设置在基板上的焊球；基板包括排布有焊球的第一区域以及第二区域；焊球以第一间距排布于第一区域，以第二间距排布于第二区域，其中，第一间距大于第二间距。
本发明的实施方式还提供了一种封装方法，包括提供一个基板以及设置在板上的焊球；在基板设置排布有焊球的第一区域以及第二区域；将焊球以第一间距排布于第一区域，以第二间距排布于第二区域，其中，第一间距大于所述第二间距。
本发明实施方式相对于现有技术而言，通过在封装过程中混合使用大小不一样的焊球间距，将不同的信号管脚对应的焊球分配在不同的排布区域，使用较大的第一间距封装需要保持信号完整性的信号管脚，较大的第一间距可以优化损耗、串扰和阻抗三个参数，实现保持信号完整性的目的；使用较小的第二间距封装对于信号完整性要求低的信号管脚，使芯片整体的集成度更佳，同时改善了芯片上的散热问题，使板级有良好的散热能力。
另外，第一区域环绕设置在第二区域的周围，或，第二区域环绕设置在第一区域的周围。使第一区域可以与第二区域灵活自由地分布于基板上，适用性更广，提高了第一焊球和第二焊球排布的设计自由度。
另外，第一区域包括K个子区域，K个子区域不相邻地嵌入分布于第二区域中，其中K为大于0的整数。使第一区域可以与第二区域混合分布于基板上，第一焊球和第二焊球的分布更为自由，适用性更广，提高了第一焊球和第二焊球排布的设计自由度。
另外，第一区域与第二区域的交界处的间隔距离为第一间距，或，第一区域与第二区域的交界处的间隔距离为第二间距。对于第一区域和第二区域的交界处之间的相隔距离，通过使用较大的第一间距排布，较大的第一间距可以优化损耗、串扰和阻抗三个参数，提高了交界处焊球的信号完整性；或者通过使用较小的第二间距排布，使芯片的集成度更高。
另外，焊球呈行列矩阵排布，第一间距为焊球在第一区域内排布的行间距和/或列间距，第二间距为焊球在第二区域内排布的行间距和/或列间距。以矩阵形式排布焊球的过程中，第一间距既可以是第一区域内每行焊球之间的行间距，也可以是每列焊球之间的列间距，或者同时以第一间距为行列间距排布，第二间距既可以是第二区域内每行焊球之间的行间距，也可以是每列焊球之间的列间距，或者同时以第二间距为行列间距排布，使焊球的排布方式更灵活多变，适用于多种情况。
另外，第一间距包括M种第一子间距，其中，M为大于0的整数；第一区域中，每两个相邻的焊球以M种第一子间距中的一者在基板上排布。使第一间距不只是固定的一个数值，而包括适应多种情况的多个子间距，可以在基板上同时以多种不同的子间距进行排布，使焊球适用于多种引脚的电连接，满足引脚的多样化参数设计要求。
另外，第二间距包括N种第二子间距，其中，N为大于0的整数；第二区域中，每两个相邻的焊球以N种第二子间距中的一者在基板上排布。使第二间距不只是固定的一个数值，而包括适应多种情况的多个子间距，可以在基板上同时以多种不同的子间距进行排布，使焊球适用于多种引脚的电连接，满足引脚的多样化参数设计要求。
另外，第一区域以所述第一间距排布的焊球连接的管脚为高速Serdes管脚。在第一区域以较大的第一间距排布焊球后，焊球与高速Serdes管脚相连，保证了高速Serdes管脚的信号完整性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本发明第一实施方式的封装结构示意图；
图2是根据本发明第二实施方式的封装结构示意图；
图3是根据本发明第三实施方式的封装结构示意图；
图4是根据本发明第四实施方式的封装结构示意图；
图5是根据本发明第五实施方式的封装结构示意图；
图6是根据本发明第六实施方式的封装结构示意图；
图7是根据本发明第七实施方式的封装结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
本发明的第一实施方式涉及一种封装结构，包括基板1，焊球2，具体如图1所示。基板包括排布有焊球2的第一区域3，以及排布有焊球2的第二区域4，焊球2以第一间距D1排布于第一区域3，以第二间距D2排布于第二区域4，其中，第一间距D1大于第二间距D2。
本发明实施例，根据芯片功能模块的作用，将信号管脚分为高速信号管脚和其他信号管脚，高速信号管脚包括处理芯片和交换芯片中的管脚，高速信号管脚对于管脚间距要求较高，管脚间距过低会导致阻抗、损耗、串扰三项SI参数恶化，从而影响高速信号管脚的信号完整性；其他信号管脚包括低速芯片和控制芯片中的管脚，其他信号管脚对于管脚间距要求不高，可以使用较小的管脚间距以提升芯片整体的集成度。根据统计出来的高速信号和其他信号的管脚数量，计算高速信号管脚和其他信号管脚各自所需要的行数或列数。根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域，高速信号管脚位置为第一区域3，其他信号管脚位置为第二区域4。将焊球2以第一间距D1焊接排布于基板1上分配给高速信号管脚的第一区域3，以第二间距D2焊接排布于基板1上分配给其他信号管脚的第二区域4，其中，第一间距D1大于第二间距D2。
本实施例中，通过将焊球2以相对于第二间距D2较大的第一间距D1排布于基板1上，较大的第一间距D1可以优化损耗、串扰和阻抗三个参数，保持了高速信号的信号完整性，焊球2以相对于第一间距D1较小的第二间距D2排布于基板1上，使芯片整体具有高集成度，减小了芯片的封装尺寸，保证了信号完整性的同时，既缩小封装尺寸又使布局间距变大，改善了芯片PCB板级的散热。
本发明第二实施方式涉及一种封装结构，第二实施方式与第一实施方式大致相同，主要区别之处在于：在本发明第二实施方式中，第一区域3环绕设置在第二区域4的周围。
如图2所示，本实施方式中的封装结构包括基板1，焊球2。焊球2以第一间距D1排布于第一区域3，以第二间距D2排布于第二区域4，其中，第一间距D1大于第二间距D2。第一区域3与第二区域4交界处以第一间距D1相隔排布，第一区域3在基板1上处于外圈区域，第二区域4在基板1上处于内圈区域。此外，本领域技术人员可以理解，本实施方式中是以第一间距为1.0mmmm、第二间距为0.6mm以及封装基板为16行*16列的IC封装为例，本实施方式并不对第一间距D1和第二间距D2的具体数值以及封装基板的行数列数做限定。
根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域，即高速信号管脚在基板1上处于外圈的第一区域3，其他信号管脚在基板1上处于内圈的第二区域4。将焊球2以第一间距D1焊接排布于基板1的第一区域3，以第二间距D2焊接排布于基板1的第二区域4，其中，第一间距1.0mm大于第二间距0.6mm。
在封装基板行列数为16行*16列的IC封装中，从最外行(最外列)算起，一直到到第三行(第三列)为第一区域3，分配给高速信号管脚对应的焊球2，其余内圈为第二区域4外圈第一区域3的3行*3列采用第一间距D1为1.0mm的焊球间距，里面第二区域4全部采用第二间距D2为0.6mm的焊球间距，第三列与第四列之间为第一区域3与第二区域4的交界处，交界处也采用第一间距D1为1.0mm的焊球间距进行排布，以保证交界处高速信号管脚的信号完整性。
本实施例中，通过将焊球2以相对于第二间距D2较大的第一间距D1排布于基板1外圈的第一区域3，以相对于第一间距D1较小的第二间距D2排布于基板1内圈的第二区域4，其中第一区域3与第二区域4的交界处也采用第一间距D1排布，保持了高速信号的信号完整性，使芯片整体具有高集成度，减小了芯片的封装尺寸，同时具有良好的散热能力。
本发明第三实施方式涉及一种封装结构，第三实施方式与第二实施方式大致相同，主要区别之处在于：第二区域4环绕设置在第一区域3的周围。
如图3所示，本实施方式中的封装结构包括基板1，焊球2。焊球2以第一间距D1排布于第一区域3，以第二间距D2排布于第二区域4，其中，第一间距D1大于第二间距D2。第一区域3与第二区域4交界处以第一间距D1相隔排布。第一区域3在基板1上处于内圈区域，第二区域4在基板1上处于外圈区域。此外，本领域技术人员可以理解，本实施方式中是以第一间距D1为1.0mm、第二间距D2为0.6mm以及封装基板为16行*16列的IC封装为例，本实施方式并不对第一间距D1和第二间距D2的具体数值以及封装基板的行数列数做限定。
根据统计出来的高速信号和其他信号的管脚数量，计算高速信号管脚和其他信号管脚各自所需要的行数或列数。根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域，即高速信号管脚在基板1上处于内圈的第一区域3，其他信号管脚在基板1上处于外圈的第二区域4。将焊球2以第一间距D1焊接排布于基板1的第一区域3，以第二间距D2焊接排布于基板1的第二区域4，其中，第一间距1.0mm大于第二间距0.6mm。
在封装基板行列数为16行*16列的IC封装中，整体按照第二间距0.6mm的焊球间距进行设计，内圈第一区域5行*5列分配高速信号管脚对应的第一区域3，其余外圈第二区域4的行与列分配给其他信号管脚对应的焊球2；内圈第一区域3的5行*5列采用第一间距D1为1.0mm的焊球间距，外圈第二区域4全部采用第二间距D2为0.6mm的焊球间距，即第一区域3中每两个焊球2相隔的距离都为1.0mm，第二区域4中每两个焊球2相隔的距离都为0.6mm，第一区域3与第二区域4的交界处也采用第一间距D1为1.0mm的焊球间距进行排布，以保证交界处高速信号管脚的信号完整性。
本实施例中，通过将焊球2以相对于第二间距D2较大的第一间距D1排布于基板1的内圈第一区域3，其中第一区域3与第二区域4的交界处也采用第一间距D1排布，保持了高速信号的信号完整性，焊球2以相对于第一间距D1较小的第二间距D2排布于基板1的外圈第二区域4，使芯片整体具有高集成度，减小了芯片的封装尺寸，同时以较大的第一间距D1排布焊球2，使芯片具有良好的散热能力。
本发明第四实施方式涉及一种封装结构，第四实施方式与第二实施方式大致相同，主要区别之处在于：在本发明第四实施方式中，第一区域3包括K个子区域，K个子区域不相邻地嵌入分布于第二区域4中，其中K为大于0的整数。
如图4所示，本实施方式中的封装结构包括基板1，焊球2。焊球2以第一间距D1排布于第一区域3，以第二间距D2排布于第二区域4，其中，第一间距D1大于第二间距D2。此外，本领域技术人员可以理解，本实施方式中是以第一间距D1为1.0mm、第二间距D2为0.6mm以及封装基板为16行*16列的IC封装为例，以第一区域3包括2个子区域为例，本实施方式并不对第一间距D1和第二间距D2的具体数值以及封装基板的行数列数做限定，也不对第一区域3子区域的个数做限定。
根据统计出来的高速信号和其他信号的管脚数量，计算高速信号管脚和其他信号管脚各自所需要的行数或列数。根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域，其中，分配高速信号管脚的第一区域3处于基板1的左上部分和右下部分。
在封装基板行列数为16行*16列的IC封装中，整体按照第二间距D2为0.6mm的焊球间距进行设计，基板1右下部分的5行*5列和左上部分的3行*3列分配高速信号管脚对应的第一区域3，其余部分的行与列分配给其他信号管脚对应的第二区域4；第一区域3中每两个焊球2相隔的距离都为第一间距1.0mm，第二区域中每两个焊球2相隔的距离都为第二间距0.6mm，第一区域3与第二区域4的交界处也采用第一间距D1为1.0mm的焊球间距进行排布，以保证交界处高速信号管脚的信号完整性。
本实施例中，通过将第一区域3与第二区域4在基板上混合排布，其中第一区域3与第二区域4的交界处也采用第一间距D1排布，保持了高速信号的信号完整性，同时使芯片整体具有高集成度，减小了芯片的封装尺寸，同时以较大的第一间距D1在第一区域排布焊球2，使芯片具有良好的散热能力。
本发明第五实施方式涉及一种封装结构，第五实施方式与第四实施方式大致相同，主要区别之处在于：在本发明第五实施方式中，在第一区域3中排布焊球2时，以第一间距D1为焊球列间距排布。
如图5所示，本实施方式中的封装结构包括基板1，焊球2。焊球2以第一间距D1排布于第一区域3，以第二间距D2排布于第二区域4，其中，第一间距D1大于第二间距D2。第一区域3与第二区域4交界处以第一间距D1相隔排布。在第一区域3排布焊球2时，以第一间距D1为焊球列间距排布，焊球2之间的行间距仍为第二间距D2；第二区域4中焊球2之间的焊球列间距和行间距都为第二间距D2。此外，本领域技术人员可以理解，本实施方式中是以第一间距D1为1.0mm、第二间距D2为0.6mm以及封装基板为16行*16列的IC封装为例，本实施方式并不对第一间距D1和第二间距D2的具体数值以及封装基板的行数列数做限定。
根据统计出来的高速信号和其他信号的管脚数量，计算高速信号管脚和其他信号管脚各自所需要的行数或列数。根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域。本实施例中分配高数信号管脚处于基板1的左右两侧的中间部分，高速信号管脚位置对应为第一区域3，其他信号管脚位置对应为第二区域4。将焊球2以第一间距D1焊接排布于第一区域3，以第二间距D2焊接排布于第二区域4，其中，第一间距1.0mm大于第二间距0.6mm。
在封装基板行列数为16行*16列的IC封装中，从左往右的第1列至第3列、第14列至16列的第4行到第8行采用第一间距1.0mm作为列焊球间距进行设计，分配给高速信号，整个基板1上的行焊球间距保持不变，都是第二间距0.6mm。
本实施例中，通过将焊球2在基板1上混合排布时，第一区域3中的焊球2之间的列焊球间距为较大的第一间距D1，而行焊球间距为第二间距D2，在保持了高速信号的信号完整性的同时进一步提高了芯片整体的集成度，减小了芯片的封装尺寸，同时以较大的第一间距D1作为列焊球间距排布焊球2，使芯片具有良好的散热能力。
本发明第六实施方式涉及一种封装结构，第六实施方式与第二实施方式大致相同，主要区别之处在于：在本发明第六实施方式中，第二间距D2包括2种第二子间距D21、D22，焊球2同时以2种不同的第二子间距D21、D22在基板1上的第二区域4排布。
如图6所示，本实施方式中的封装结构包括基板1，焊球2。焊球2在基板1上处于不同的排布区域，焊球2以第一间距D1排布于第一区域3，分别以2种第二子间距D21、D22排布于第二区域4，其中，第一间距D1大于2种第二子间距D21、D22。
根据统计出来的高速信号和其他信号的管脚数量，计算高速信号管脚和其他信号管脚各自所需要的行数或列数。根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域，本实施例中分配高速信号管脚在基板1上处于右半区域，即第一区域3，其他信号管脚在基板1上处于左半区域，即第二区域4。将焊球2以第一间距D1焊接排布于基板1的第一区域3，以2种第二子间距D21、D22分别焊接排布于基板1的第二区域4，其中，第一间距D1大于2种第二子间距D21、D22。
在封装基板行列数为16行*16列的IC封装中，基板1的右半部分8列分配给高速信号管脚对应的第一区域3，左半部分8列分配给其他信号管脚对应的第二区域4；右半部分8列采用第一间距D1为1.0mm的焊球间距，左半部分8列中，从上往下数的第1行至第10行采用第二子间距中较大的子间距D21排布，基板1的其余部分采用第二子间距中第二种较小的子间距D22排布。
本实施例中，通过将焊球2以相对于第二间距D2较大的第一间距D1排布于基板1的第一区域3，以相对于第一间距较小的2种第二子间距D21、D22排布于基板1的第二区域4，使芯片整体具有高集成度，减小了芯片的封装尺寸，同时以较大的第一间距排布焊球2，使芯片具有良好的散热能力。
本发明第七实施方式涉及一种封装结构，第七实施方式与第二实施方式大致相同，主要区别之处在于：在本发明第七实施方式中，第一间距D1包括2种第一子间距D11、D12，焊球2同时以2种不同的第一子间距D11、D12在基板1上排布。
如图7所示，本实施方式中的封装结构包括基板1，焊球2。焊球2以第一子间距D11、D12排布于第一区域3，以第二间距D2排布于第二区域4，其中，2种第一子间距大于第二间距。第一区域3在基板1上处于右半区域，第二区域4在基板1上处于左半区域。
根据统计出来的高速信号和其他信号的管脚数量，计算高速信号管脚和其他信号管脚各自所需要的行数或列数。根据高速信号管脚和其他信号管脚所需要的行数或列数，分配高速信号管脚和其他信号管脚在基板上各自的排布区域，本实施例中分配高速信号管脚在基板1上处于右半区域，即第一区域3，其他信号管脚在基板1上处于左半区域，即第二区域4。将焊球2以2种第一子间距D11、D12焊接排布于基板1的右半区域，以第二间距D2焊接排布于基板1的左半区域，其中，2种第一子间距D11、D12大于第二间距D2。
在封装基板行列数为16行*16列的IC封装中，基板1的右半部分8列分配给高速信号管脚对应的第一区域3，左半部分8列分配给其他信号管脚对应的第二区域4；右半部分8列中，从上往下数的第1行至第3行采用第一子间距中较大的子间距D11排布，第4行至第9行采用第一子间距中第二种较小的子间距D12排布，左半部分8列采用第二间距D2排布焊球2。
本实施例中，通过将焊球2以相对于第二间距D2较大的2种第一子间距D11、D12排布于基板1的第一区域3，保持了高速信号的信号完整性，焊球2以相对于第一间距D1较小的第二间距D2排布于基板1的第二区域4，使芯片整体具有高集成度，减小了芯片的封装尺寸，同时以较大的第一间距排布焊球2，使芯片具有良好的散热能力。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (10)
1.一种封装结构，其特征在于，包括基板、设置在所述基板上的焊球；
所述基板包括排布有所述焊球的第一区域以及第二区域；
所述焊球以第一间距排布于所述第一区域，以第二间距排布于所述第二区域，其中，所述第一间距大于所述第二间距。
2.根据权利要求1所述的封装结构，其特征在于，所述第一区域环绕设置在所述第二区域的周围，或，所述第二区域环绕设置在所述第一区域的周围。
3.根据权利要求1所述的封装结构，其特征在于，所述第一区域包括K个子区域，K个所述子区域不相邻地嵌入分布于所述第二区域中，其中K为大于0的整数。
4.根据权利要求1至3任一项所述的封装结构，其特征在于，所述第一区域与所述第二区域的交界处的间隔距离为所述第一间距，或，所述第一区域与所述第二区域的交界处的间隔距离为所述第二间距。
5.根据权利要求4所述的封装结构，其特征在于，所述焊球呈行列矩阵排布，所述第一间距为所述焊球在所述第一区域内排布的行间距和/或列间距，所述第二间距为所述焊球在所述第二区域内排布的行间距和/或列间距。
6.根据权利要求5所述的封装结构，其特征在于，所述第一间距包括M种第一子间距，其中，M为大于0的整数；
所述第一区域中，每两个相邻的所述焊球以所述M种第一子间距中的一种在所述基板上排布。
7.根据权利要求5所述的封装结构，其特征在于，所述第二间距包括N种第二子间距，其中，N为大于0的整数；
所述第二区域中，每两个相邻的所述焊球以所述N种第二子间距中的一种在所述基板上排布。
8.根据权利要求1所述的封装结构，其特征在于，以所述第一间距排布于所述第一区域的所述焊球为高速Serdes管脚。
9.一种封装方法，其特征在于，包括：提供一个基板；
在所述基板的第一区域内设置以第一间距排布的焊球；
在所述基板的第二区域内设置以第二间距排布的焊球；
其中，所述第一间距大于所述第二间距。
10.根据权利要求9所述的封装方法，其特征在于，所述第一区域环绕设置在所述第二区域的周围，或，所述第二区域环绕设置在所述第一区域的周围。
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