JP3841082B2 - アクティブマトリクス型液晶表示装置及びその駆動方法 - Google Patents
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Description
さらに、前記信号線駆動回路は、前記ホールド容量により保持された信号を複数の信号線の各々に出力する複数のバッファをさらに有し、
前記第1制御信号は、前記複数のホールド容量をリセットするとともに、複数のバッファの出力端をリセットすることを特徴とする。
さらに、前記第1及び第2制御回路は、前記シフトレジスタと同一の回路構成を有してなることを特徴とする。
さらに、前記第1及び第2制御回路は、前記シフトレジスタに供給されるクロック信号を計数するカウント回路を有し、前記カウント回路により制御されたタイミングに応じて、前記シフトレジスタにおいて転送された信号を入力して転送してなることを特徴とする。
また、本発明は、上記課題を解決するために、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置の駆動方法において、シフトレジスタによりラッチ信号を順次生成し、前記ラッチ信号に応じて複数のサンプルスイッチにより信号を順次サンプルし、前記シフトレジスタにおいて転送された信号を入力して転送し、複数のホールド容量をリセットする第1制御信号を生成し、前記第1制御信号を生成した後、前記シフトレジスタにおいて転送された信号を入力して転送し、前記複数のサンプルスイッチがサンプルした信号を複数のホールド容量により保持させる第2制御信号を生成することを特徴とする。
さらに、前記信号線駆動回路は、前記ホールド容量により保持された信号を複数の信号線の各々に出力する複数のバッファをさらに有し、前記第1制御信号は、前記複数のホールド容量をリセットするとともに、複数のバッファの出力端をリセットすることを特徴とする。
さらに、前記複数のホールド容量が前記複数のサンプルスイッチがサンプルした信号を保持するのに要する時間thと、前記複数のホールド容量をリセットするのに要する時間trとは、th>trの関係にあることを特徴とする。
該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段を制御する第1の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の制御手段と該リセット手段を制御する第2の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
該第1の制御手段から該ホールド手段までの信号遅延及び該第2の制御手段から該リセット手段までの信号遅延とが従来のものに比べ少なくなる。
該信号線駆動回路の最小配置が可能になる。
信号線に該映像信号以外の高周波成分を与えることが無い。
該ホールド手段が該映像信号をホールド動作を行うのに要する時間を外部で任意に変えることができる。
水平帰線期間を有効に利用し、該バッファ手段が信号線に該映像信号を増幅出力または緩衝出力する時間を最長にすることができる。
該リセット動作と該ホールド動作とが時間的に重なることは無くなる。
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該リセット手段のリセット動作を終了するタイミングから該ホールド手段のホールド動作を開始するタイミングまでの時間長を制御する遅延手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、該遅延手段を制御する第3の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段及び第3の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
該制御クロックを生成する回路の規模を縮小できる。
図1は、第1の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
これは、該第2のリセット・スイッチ群によって該アナログ・バッファの出力がリセットされる際に、信号線に該リセット信号線の電圧を印加させないために設けている。従来の信号線駆動回路であれば信号線もリセットされるため、本来は不要な高周波が信号線に重畳されることになる。本発明では該出力スイッチ群及び該出力スイッチ制御回路の機能により映像信号のみを該信号線に印加できるので、信号線近辺に封入されている液晶の異常配向によるドメイン発生を抑えることができ、該ドメインからの光漏れの無い、高コントラスト比のアクティブマトリクス型液晶表示装置を実現できる。また、該バッファ手段によって該信号線に寄生する容量が無駄に充放電されるのを、該信号線出力手段で防ぐことができるため、信号線駆動回路の消費電力を少なくすることができる。
よって、クロックド・インバータ903の出力端子である点P98はハイ・レベルとなる。NORゲート909の入力端子に接続されている点P98がハイ・レベルであるので、該NORゲートはロー・レベルを出力する。これにより、配線904に接続された出力スイッチ群はオフとなる。
これには実装工程数の減少や、実装工程での歩留まり向上等の効果がある。
本発明により、該制御手段で生成される制御信号は殆ど遅延することなく該サンプル手段及び該ホールド手段及び該リセット手段に伝達されるので、誤信号の取り込みが未然に防止される。また従来は、該制御信号が遅延することによって該リセット手段の制御信号と該ホールド手段の制御信号が時間的に重なることがあり、折角該ホールド手段に転送した該映像信号にリセット信号が漏洩することがあった。本発明では該制御信号の遅延が殆ど無いので、リセット信号の漏洩を未然に防ぐことができる。
図11は、第2の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。図11は、図1の部分106に相当する回路を示している。そこで第2の実施例では、図1の部分106のみを図11の回路に置き換えたものとして、併せて図1を説明に用いる。尚、該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
図14の遅延回路112は主にクロックド・インバータから構成されており、該シフトレジスタ及びリセット・スイッチ制御回路及びホールド・スイッチ制御回路及び出力スイッチ制御回路と概ね等価な構成になっている。該シフトレジスタの出力ビット単位の構成から見ると、図9の回路に僅か1ビット分を増やすだけで該遅延回路が実現されるのが分かる。このため、前記第1の実施例と同様に信号線駆動回路の狭小化を実現できる。また、遅延回路を付加することによって生ずる設計段階での負荷の増大は皆無で、設計ミス等の要因を予め取り除くことができる。動作の面から見れば、図15と図10とを比較すれば良く分かる様に、リセット・スイッチ群がオン状態になっている期間513(図10の期間122に相当)と、ホールド・スイッチ群がオン状態になっている期間515(図10の期間123に相当)との間に、該遅延回路による遅延期間514が設けられている。遅延期間514が該リセット・スイッチ群がオン状態からオフ状態に移行する時間に比べて十分に長いとき、該リセット・スイッチ群と該ホールド・スイッチ群とが同時にオンすることは無い。これにより、サンプル容量からホールド容量への映像信号の転送が正確に行われるので、高精度の信号線駆動回路を実現できる。
図16は、第3の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。図16は、図1の部分106に相当する回路を示している。そこで第3の実施例では、図1の部分106のみを図16の回路に置き換えたものとして、併せて図1を説明に用いる。尚、該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
図19、図20及び図21は、第4の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。尚、該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の制御手段と該リセット手段を制御する第2の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
該第1の制御手段及び第2の制御手段で生成される制御信号は殆ど遅延することなく該ホールド手段及び該サンプル手段に伝達されるので、誤信号の取り込みが未然に防止される。また該制御信号は、該第1の制御手段及び第2の制御手段によって生成されており、同一基板の外から供給する必要が無いので、実装端子数を減らすことができる。これには実装工程数の減少や、実装工程での歩留まり向上等の効果がある。また従来は、該制御信号が遅延することによって該リセット手段の制御信号と該ホールド手段の制御信号が時間的に重なることがあり、折角該ホールド手段に転送した該映像信号にリセット信号が漏洩することがあったが、本発明では該制御信号の遅延が殆ど無いので、リセット信号の漏洩を未然に防ぐことができる。
該第1の制御手段は該サンプル・ラッチ生成手段の出力ビット数を多くするだけで構成できるため、回路レイアウト面積を最小にすることができ、ひいてはアクティブマトリクス型液晶表示装置の狭小化を実現できる。また、該制御手段が該サンプル・ラッチ生成手段とは全く異なる構成で設計される場合に比べ、設計負荷や設計ミスの要因を少なくできるという利点もある。
信号線に該映像信号以外の高周波成分を与えることが無いので、該信号線近辺に封入される液晶の配向状態をむやみに変えることが無い。よって、異常配向による液晶のドメインの発生を抑え、該ドメインによる光漏れを防くことができるので、高画質のアクティブマトリクス型液晶表示装置を実現できる。また、該バッファ手段によって該信号線に寄生する容量が無駄に充放電されるのを、該信号線出力手段で防ぐことができるため、アクティブマトリクス型液晶表示装置の消費電力を少なくすることができる。
該クロック信号の周波数を可変にするだけでホールドするタイミングを可変にできる。本発明の信号線駆動回路を用いた場合、異なる仕様のアクティブマトリクス型液晶表示装置で外部回路を共通化できるため、外部回路の製造コストを低減できる。また、同じ仕様のアクティブマトリクス型液晶表示装置においても特性のばらつきによるタイミングのずれを補償することができ、従来は不良品となっていたものを救済できる。
水平帰線期間を有効に利用し、該バッファ手段が信号線に該映像信号を増幅出力または緩衝出力する時間を最長にすることができる。このため、該信号線への該映像信号の書き込みが十分に行われ、高コントラストのアクティブマトリクス型液晶表示装置を実現できる。
該リセット手段がリセット動作を行う期間と該ホールド手段がホールド動作を行う期間とが重なることは無くなり、該サンプル手段から該ホールド手段への該映像信号の転送は高精度に行え、階調分解表示能力の優れたアクティブマトリクス型液晶表示装置を実現できる。
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該リセット手段のリセット動作を終了するタイミングから該ホールド手段のホールド動作を開始するタイミングまでの時間長を制御する遅延手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、該遅延手段を制御する第3の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段及び第3の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
該制御クロックを生成する回路の規模を縮小でき、高精度なクロックが得られる。また、回路規模の縮小によりアクティブマトリクス型液晶表示装置を省消費電力できる。
XIN ・・・ 選択信号
VIDEO ・・・ 映像信号
SR ・・・ シフトレジスタ
LS ・・・ レベルシフタ
SW1,1,SW2,1・・・SWm,1 ・・・ サンプル・スイッチ群
SW1,2,SW2,2・・・SWm,2 ・・・ ホールド・スイッチ群
SW1,3,SW2,3・・・SWm,3 ・・・ 出力スイッチ群
SW1,4,SW2,4・・・SWm,4 ・・・ 第1のリセット・スイッチ群
SW1,5,SW2,5・・・SWm,5 ・・・ 第2のリセット・スイッチ群
Bit1,Bit2・・・Bitm ・・・ ビット出力
RS ・・・ リセット信号線
B1,B2・・・Bm ・・・ アナログ・バッファ
C1,1,C2,1・・・Cm,1 ・・・ サンプル容量
C1,2,C2,2・・・Cm,2 ・・・ ホールド容量
101 ・・・ 出力スイッチ制御回路
102 ・・・ リセット・スイッチ制御回路
103 ・・・ ホールド・スイッチ制御回路
104,105 ・・・ 出力スイッチ制御回路の一部分
106,107 ・・・ 信号線駆動回路の一部分
201 ・・・ TFT−LCDパネル
202 ・・・ n行×m列の画素マトリクス
203 ・・・ 薄膜トランジスタ
204 ・・・ 液晶
205 ・・・ 保持容量
206 ・・・ 信号線駆動回路
207 ・・・ 走査線駆動回路
S1,S2・・・Sm ・・・ 信号線
G1,G2・・・Gn ・・・ 走査線
SRX ・・・ X側シフトレジスタ
LSX ・・・ X側レベルシフタ
SRY ・・・ Y側シフトレジスタ
LSY ・・・ Y側レベルシフタ
SH ・・・ サンプル・ホールド回路
COM ・・・ 対向電圧
XCLK ・・・ X側クロック
XIN ・・・ X側選択信号
VIDEO ・・・ 映像信号
RST ・・・ リセット信号
ENBL ・・・ 出力イネーブル信号
YIN ・・・ Y側選択信号
YCLK ・・・ Y側クロック
301 ・・・ 対向電圧COM生成回路
302 ・・・ 映像信号VIDEO変調回路
303 ・・・ X側クロックXCLK生成回路
304 ・・・ X側選択信号XIN生成回路
305 ・・・ 出力イネーブル信号ENBL生成回路
307 ・・・ Y側選択信号YIN生成回路
308 ・・・ Y側クロックYCLK生成回路
309 ・・・ TFT−LCDユニット
310 ・・・ 映像原信号
311 ・・・ リセット信号RST生成回路
ECLK ・・・ 外部クロック
HSYNC ・・・ 水平同期信号
VSTNC ・・・ 垂直同期信号
ASW1,1,ASW2,1・・・ASWm,1 ・・・ アナログ・スイッチ群
ASW1,2,ASW2,2・・・ASWm,2 ・・・ アナログ・スイッチ群
RSW1,RSW2・・・RSWm ・・・ リセット・スイッチ群
CSPL ・・・ サンプル容量
CHLD ・・・ ホールド容量
501 ・・・ D−フリップフロップ
502 ・・・ クロックド・インバータ
503 ・・・ インバータ
504 ・・・ ANDゲート
CLKa,CLKb,CLKb* ・・・ クロック
DIN ・・・ 選択信号
601 ・・・ 端子
602,603,604 ・・・ 配線
605,607 ・・・ D−フリップフロップ
606 ・・・ リセッタブル・D−フリップフロップ
608 ・・・ NORゲート
P61〜P66 ・・・ 点P61〜P66
701,702 ・・・ ビット出力からの配線
703 ・・・ ホールド・スイッチ制御回路からの配線
704 ・・・ リセット・スイッチ制御回路からの配線
705 ・・・ 出力スイッチ制御回路からの配線
706,707 ・・・ 信号線への配線
801 ・・・ 水平走査期間
802 ・・・ 水平帰線期間
803,804,805,806 ・・・ 期間
901 ・・・ 端子
902 ・・・ 第1のリセット・スイッチ群及び第2のリセット・スイッチ群への配線
903 ・・・ ホールド・スイッチ群への配線
904 ・・・ 出力スイッチ群への配線
905,906 ・・・ N型薄膜トランジスタ
907,908 ・・・ クロックド・インバータ
909 ・・・ NORゲート
P91〜P99 ・・・ 点P91〜P99
CLK,CLK* ・・・ 制御クロック
121,122,123,124 ・・・ 期間
111 ・・・ 端子
112 ・・・ 遅延回路
211 ・・・ 端子
212,213,214 ・・・ 配線
215,217 ・・・ D−フリップフロップ
216 ・・・ リセッタブル・D−フリップフロップ
218 ・・・ NORゲート
P21〜P26 ・・・ 点P21〜P26
320 ・・・ 水平走査期間
321 ・・・ 水平帰線期間
322,323,324,325 ・・・ 期間
401 ・・・ 端子
402,403,404 ・・・ 配線
405,406 ・・・ クロックド・インバータ
407、408 ・・・ N型薄膜トランジスタ
409 ・・・ インバータ
P41〜P49 ・・・ 点P41〜P49
510 ・・・ 水平走査期間
511 ・・・ 水平帰線期間
512,513,515,516 ・・・ 期間
514 ・・・ 遅延期間
610,611,612 ・・・ カウント回路
711 ・・・ 端子
712,713,714 ・・・ 配線
715,717 ・・・ D−フリップフロップ
716 ・・・ リセッタブル・D−フリップフロップ
718 ・・・ NORゲート
P71〜P77 ・・・ 点P71〜P77
810 ・・・ 水平走査期間
811 ・・・ 水平帰線期間
812,813,815,816 ・・・ 期間
814 ・・・ 遅延期間
920 ・・・ 部分
921 ・・・ リセット・スイッチ制御回路
922 ・・・ ホールド・スイッチ制御回路
925,926 ・・・ カウント回路
927 ・・・ 遅延回路
Claims (7)
- 画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、
前記信号線駆動回路は、シフトレジスタと、前記シフトレジスタが順次生成するラッチ信号に応じて信号をサンプルする複数のサンプルスイッチと、前記複数のサンプルスイッチがサンプルした信号を保持する複数のホールド容量と、前記複数のホールド容量をリセットする第1制御信号を生成する第1制御回路と、前記複数のサンプルスイッチから前記複数のホールド容量への信号の転送を制御する第2制御信号を生成する第2制御回路と、を備え、
前記第1制御回路は、前記シフトレジスタにおいて転送された信号を入力して転送し前記第1制御信号を生成し、
前記第2制御回路は、前記第1制御回路において転送された信号を入力して転送し前記第2制御信号を生成してなる
ことを特徴とするアクティブマトリクス型液晶表示装置。 - 前記信号線駆動回路は、前記ホールド容量により保持された信号を複数の信号線の各々に出力する複数のバッファをさらに有し、
前記第1制御信号は、前記複数のホールド容量をリセットするとともに、複数のバッファの出力端をリセットする
ことを特徴とする請求項1に記載のアクティブマトリクス型液晶表示装置。 - 前記第1及び第2制御回路は、前記シフトレジスタと同一の回路構成を有してなることを特徴とする請求項1又は2に記載のアクティブマトリクス型液晶表示装置。
- 前記第1及び第2制御回路は、前記シフトレジスタに供給されるクロック信号を計数するカウント回路を有し、
前記カウント回路により制御されたタイミングに応じて、前記シフトレジスタにおいて転送された信号を入力して転送してなる
ことを特徴とする請求項1乃至3のいずれかに記載のアクティブマトリクス型液晶表示装置。 - 画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置の駆動方法において、
シフトレジスタによりラッチ信号を順次生成し、前記ラッチ信号に応じて複数のサンプルスイッチにより信号を順次サンプルし、
前記シフトレジスタにおいて転送された信号を入力して転送し、複数のホールド容量をリセットする第1制御信号を生成し、
前記第1制御信号を生成した後、前記シフトレジスタにおいて転送された信号を入力して転送し、前記複数のサンプルスイッチがサンプルした信号を複数のホールド容量により保持させる第2制御信号を生成する
ことを特徴とするアクティブマトリクス型液晶表示装置の駆動方法。 - 前記信号線駆動回路は、前記ホールド容量により保持された信号を複数の信号線の各々に出力する複数のバッファをさらに有し、
前記第1制御信号は、前記複数のホールド容量をリセットするとともに、複数のバッファの出力端をリセットする
ことを特徴とする請求項5に記載のアクティブマトリクス型液晶表示装置の駆動方法。 - 前記複数のホールド容量が前記複数のサンプルスイッチがサンプルした信号を保持するのに要する時間thと、前記複数のホールド容量をリセットするのに要する時間trとは、th>trの関係にある
ことを特徴とする請求項5に記載のアクティブマトリクス型液晶表示装置の駆動方法。
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