JP3830803B2 - 電子回路ユニットの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板にチップ部品が実装された電子回路ユニットの製造方法に係り、特に、大判基板に多数のチップ部品をマウントした後、この大判基板を細分割して多数個取りするようにした電子回路ユニットの製造方法に関する。
【０００２】
【従来の技術】
図３は例えば高周波デバイスとして使用される電子回路ユニットの断面図であり、この電子回路ユニットは、ガラスエポキシ樹脂等の絶縁材料からなる基板１と、この基板１上に設けられた配線パターン２の半田ランド２ａに半田付けされたチップ部品３とで構成されている。基板１は大判基板１Ａを細分割することにより形成され、図４に示すように、この大判基板１Ａは方形状に形成されている。大判基板１Ａの周縁部を除く内側の領域は部品実装エリアＳとなっており、この部品実装エリアＳには基板１の配線パターン２や半田ランド２ａに対応する多数組の導電パターンが形成されており、各組の導電パターンはマトリクス状に配列されている。
【０００３】
図５は従来より知られている電子回路ユニットの製造工程を説明するものであり、まず、同図（ａ）に示すように、大判基板１Ａの部品実装エリアＳ内に形成された各半田ランド２ａにクリーム半田を塗布した後、この大判基板１Ａをマウンタ装置のベース盤４上に搬送し、大判基板１Ａの周縁部をサイドクランプ５で側方から挟持してベース盤４上に位置決めする。次に、同図（ｂ）に示すように、多数のチップ部品３をバキューム吸着によって対応する半田ランド２ａ上にマウントする。しかる後、大判基板１をリフロー炉に搬送し、このリフロー炉でクリーム半田を溶融することにより、各チップ部品３の電極３ａを対応する半田ランド２ａに半田付けする。その後、大判基板１を縦横の分割線Ｐ１，Ｐ２に沿ってマトリクス状に細分割することにより、同３に示すように、基板１上にチップ部品３を実装した電子回路ユニットが多数個取りされる。
【０００４】
【発明が解決しようとする課題】
ところで、前述した製造工程の中で用いられる大判基板１Ａは必ずしも平坦であると限らず、特に、大判基板１Ａの面積が大きくなるほど反りが発生しやすくなる傾向にある。この場合において、大判基板１Ａの反りが下側に凸となるように発生していれば、大判基板１Ａの周縁部をサイドクランプ５で下方へ押圧することにより、大判基板１Ａの反りをほぼ矯正することができる。しかしながら、大判基板１Ａの反りが上側に凸となるように発生していると、大判基板１Ａの反りをサイドクランプ５で矯正することができず、図６に示すように、大判基板１Ａの下面中央がベース盤４から大きく浮いた状態となる。その結果、チップ部品３を大判基板１Ａにマウントする時に、大判基板１Ａが過度の押し込み力によって下側へ変形し、チップ部品３が半田ランド２ａに対して位置ズレする虞がある。なお、このようにチップ部品３が位置ズレした状態でマウントされると、その後のリフロー半田時に半田ボールが発生したり、チップ部品３が一方の半田ランド２ａ側に引っ張られて起立することがあり、それによって電子回路ユニットの歩留まりが低下するという問題があった。
【０００５】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、大判基板の反りを矯正して歩留まりが高い電子回路ユニットの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明による電子回路ユニットの製造方法では、ベース盤上に載置した大判基板を側方からクランプして位置決めすると共に、前記大判基板の部品実装エリア内の任意箇所を上方から前記ベース盤に向けて押圧し、この状態で前記押圧部位を除く部品実装エリア上に多数のチップ部品をマウントした後、前記大判基板を細分割してチップ部品が搭載された基板を多数個取りする電子回路ユニットの製造方法であって、前記大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧するようにした。
【０００７】
このように構成すると、チップ部品のマウント時に大判基板の反りを矯正できるため、過度の押し込み力によってチップ部品が半田ランド２ａに対して位置ズレすることを防止でき、歩留まりが向上する。さらに、大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧するため、押圧ピンからの押圧力によって大判基板が損傷することを確実に防止できて更に歩留まりを高めることができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態例について図面を参照して説明すると、図１は大判基板の平面図、図２は電子回路ユニットの製造工程を示す説明図であり、図３〜図５に対応する部分には同一符号を付してある。
【００１０】
図１に示すように、ガラスエポキシ樹脂等の絶縁材料からなる大判基板１Ａは方形状に形成されており、その周縁部を除く内側の領域が部品実装エリアＳとなっている。この部品実装エリアＳには配線パターン２や半田ランド２ａを有する多数組の導電パターンが形成されており、各組の導電パターンはマトリクス状に配列されている。ただし、同図のハッチングで示す部分はダミースペース６となっており、このダミースペース６は部品実装エリアＳの中心付近を含む複数箇所に設定されている。ダミースペース６に配線パターン２と半田ランド２ａが形成されていても良いが、後述するように、これらダミースペース６にはチップ部品３が実装されないため、本実施形態例では、大判基板１Ａの全面に設けられた銅箔パターンをエッチングして導電パターンを形成する際、ダミースペース６の全面に銅箔パターンを残して露出させるようにしている。
【００１１】
図１に示す大判基板１Ａから個々の電子回路ユニットを多数個取りする製造工程について説明すると、まず、大判基板１Ａの部品実装エリアＳ内に形成された各半田ランド２ａにクリーム半田を塗布した後、図２（ａ）に示すように、この大判基板１Ａをマウンタ装置のベース盤４上に搬送し、大判基板１Ａの周縁部をサイドクランプ５で側方から挟持してベース盤４上に位置決めする。本実施形態例において、ベース盤４は上端面が同一高さの多数本のバックアップピン４ａによって構成され、大判基板１Ａの下面が各バックアップピン４ａによって散点支持されるようになっているが、前述した従来例と同様のベース盤４を用いても良い。この時、大判基板１Ａの反りが下側に凸となるように発生していれば、大判基板１Ａの周縁部をサイドクランプ５で下方へ押圧することにより、大判基板１Ａの反りを矯正することができるが、大判基板１Ａの反りが上側に凸となるように発生していると、図２（ａ）に示すように、大判基板１Ａの下面中央がベース盤４から大きく浮いた状態となる。
【００１２】
次に、図２（ｂ）に示すように、大判基板１Ａの各ダミースペース６を押圧ピン７によって下方へ押圧し、大判基板１Ａの下面を各バックアップピン４ａの上端面に押し付けると、上側に凸となった大判基板１Ａの反りが矯正される。その際、各ダミースペース６の全面に銅箔パターンが形成されているため、押圧ピン７からの押圧力によって大判基板１Ａが損傷することを確実に防止できる。次いで、同図（ｃ）に示すように、多数のチップ部品３をバキューム吸着によって対応する半田ランド２ａ上にマウントする。この場合、押圧ピン７によって押し付けられているダミースペース６上にはチップ部品３はマウントされない。
【００１３】
しかる後、大判基板１をリフロー炉に搬送し、このリフロー炉でクリーム半田を溶融することにより、各チップ部品３の電極３ａを半田ランド２ａに半田付けする。その後、前述した従来例と同様に、大判基板１を縦横の分割線Ｐ１，Ｐ２に沿ってマトリクス状に細分割することにより、個々の基板１上にチップ部品３を実装した電子回路ユニットが多数個取りされる（図３参照）。この場合、大判基板１のダミースペース６は製品として使用されずに破棄されるが、部品実装エリアＳの全面積に占めるダミースペース６の比率は極めて少ないため、破棄される部分は極僅かなものとなる。
【００１４】
上記した実施形態例によれば、ベース盤４上に載置した大判基板１Ａをサイドクランプ５で側方から挟持して位置決めすると共に、この大判基板１Ａの部品実装エリアＳ内の複数箇所に設定されたダミースペース６を押圧ピン７で上方から押圧するようにしたため、大判基板１Ａの反りを矯正した状態で各チップ部品３を所定位置にマウントすることができる。したがって、マウント時に過度の押し込み力によってチップ部品３が半田ランド２ａに対して位置ズレすることを防止し、リフロー後の半田ボールの発生やチップ部品３の起立等の不良を解消できるため、その分、電子回路ユニットの歩留まりを高めることができる。
【００１５】
また、ダミースペース６に配線パターン２と半田ランド２ａを形成せず、ダミースペース６の全面に銅箔パターンを露出させたため、押圧ピン７からの押圧力をダミースペース６を介して大判基板１Ａに加えることにより、大判基板１Ａの損傷を確実に防止することができるのみならず、大判基板１Ａを個々の基板１に細分割した際、製品となる基板と破棄される基板を簡単に仕分けすることができる。
【００１６】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００１７】
ベース盤上に載置した大判基板を側方からクランプして位置決めすると共に、この大判基板の部品実装エリア内の任意箇所を上方からベース盤に向けて押圧するようにしたので、大判基板の反りを矯正した状態で各チップ部品を部品実装エリアの所定位置にマウントすることができ、それ故、過度の押し込み力によってチップ部品が半田ランドに対して位置ズレすることがなくなり、リフロー後の半田ボールの発生やチップ部品の起立等の不良を解消し、歩留まりを高めることができ、かつ大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧するため、押圧ピンからの押圧力によって大判基板が損傷することを確実に防止できて更に歩留まりを高めることができる。
【図面の簡単な説明】
【図１】実施形態例に用いられる大判基板の平面図である。
【図２】実施形態例に係る電子回路ユニットの製造工程を示す説明図である。
【図３】電子回路ユニットの断面図である。
【図４】大判基板の平面図である。
【図５】従来例に係る電子回路ユニットの製造工程を示す説明図である。
【図６】従来例の問題点を示す説明図である。
【符号の説明】
１Ａ 大判基板
２ 配線パターン
２ａ 半田ランド
３ チップ部品
４ ベース盤
４ａ バックアップピン
５ サイドクランプ
６ ダミースペース
７ 押圧ピン
Ｓ 部品実装エリア
Ｐ１，Ｐ２ 分割線
【発明の属する技術分野】
本発明は、基板にチップ部品が実装された電子回路ユニットの製造方法に係り、特に、大判基板に多数のチップ部品をマウントした後、この大判基板を細分割して多数個取りするようにした電子回路ユニットの製造方法に関する。
【０００２】
【従来の技術】
図３は例えば高周波デバイスとして使用される電子回路ユニットの断面図であり、この電子回路ユニットは、ガラスエポキシ樹脂等の絶縁材料からなる基板１と、この基板１上に設けられた配線パターン２の半田ランド２ａに半田付けされたチップ部品３とで構成されている。基板１は大判基板１Ａを細分割することにより形成され、図４に示すように、この大判基板１Ａは方形状に形成されている。大判基板１Ａの周縁部を除く内側の領域は部品実装エリアＳとなっており、この部品実装エリアＳには基板１の配線パターン２や半田ランド２ａに対応する多数組の導電パターンが形成されており、各組の導電パターンはマトリクス状に配列されている。
【０００３】
図５は従来より知られている電子回路ユニットの製造工程を説明するものであり、まず、同図（ａ）に示すように、大判基板１Ａの部品実装エリアＳ内に形成された各半田ランド２ａにクリーム半田を塗布した後、この大判基板１Ａをマウンタ装置のベース盤４上に搬送し、大判基板１Ａの周縁部をサイドクランプ５で側方から挟持してベース盤４上に位置決めする。次に、同図（ｂ）に示すように、多数のチップ部品３をバキューム吸着によって対応する半田ランド２ａ上にマウントする。しかる後、大判基板１をリフロー炉に搬送し、このリフロー炉でクリーム半田を溶融することにより、各チップ部品３の電極３ａを対応する半田ランド２ａに半田付けする。その後、大判基板１を縦横の分割線Ｐ１，Ｐ２に沿ってマトリクス状に細分割することにより、同３に示すように、基板１上にチップ部品３を実装した電子回路ユニットが多数個取りされる。
【０００４】
【発明が解決しようとする課題】
ところで、前述した製造工程の中で用いられる大判基板１Ａは必ずしも平坦であると限らず、特に、大判基板１Ａの面積が大きくなるほど反りが発生しやすくなる傾向にある。この場合において、大判基板１Ａの反りが下側に凸となるように発生していれば、大判基板１Ａの周縁部をサイドクランプ５で下方へ押圧することにより、大判基板１Ａの反りをほぼ矯正することができる。しかしながら、大判基板１Ａの反りが上側に凸となるように発生していると、大判基板１Ａの反りをサイドクランプ５で矯正することができず、図６に示すように、大判基板１Ａの下面中央がベース盤４から大きく浮いた状態となる。その結果、チップ部品３を大判基板１Ａにマウントする時に、大判基板１Ａが過度の押し込み力によって下側へ変形し、チップ部品３が半田ランド２ａに対して位置ズレする虞がある。なお、このようにチップ部品３が位置ズレした状態でマウントされると、その後のリフロー半田時に半田ボールが発生したり、チップ部品３が一方の半田ランド２ａ側に引っ張られて起立することがあり、それによって電子回路ユニットの歩留まりが低下するという問題があった。
【０００５】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、大判基板の反りを矯正して歩留まりが高い電子回路ユニットの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明による電子回路ユニットの製造方法では、ベース盤上に載置した大判基板を側方からクランプして位置決めすると共に、前記大判基板の部品実装エリア内の任意箇所を上方から前記ベース盤に向けて押圧し、この状態で前記押圧部位を除く部品実装エリア上に多数のチップ部品をマウントした後、前記大判基板を細分割してチップ部品が搭載された基板を多数個取りする電子回路ユニットの製造方法であって、前記大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧するようにした。
【０００７】
このように構成すると、チップ部品のマウント時に大判基板の反りを矯正できるため、過度の押し込み力によってチップ部品が半田ランド２ａに対して位置ズレすることを防止でき、歩留まりが向上する。さらに、大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧するため、押圧ピンからの押圧力によって大判基板が損傷することを確実に防止できて更に歩留まりを高めることができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態例について図面を参照して説明すると、図１は大判基板の平面図、図２は電子回路ユニットの製造工程を示す説明図であり、図３〜図５に対応する部分には同一符号を付してある。
【００１０】
図１に示すように、ガラスエポキシ樹脂等の絶縁材料からなる大判基板１Ａは方形状に形成されており、その周縁部を除く内側の領域が部品実装エリアＳとなっている。この部品実装エリアＳには配線パターン２や半田ランド２ａを有する多数組の導電パターンが形成されており、各組の導電パターンはマトリクス状に配列されている。ただし、同図のハッチングで示す部分はダミースペース６となっており、このダミースペース６は部品実装エリアＳの中心付近を含む複数箇所に設定されている。ダミースペース６に配線パターン２と半田ランド２ａが形成されていても良いが、後述するように、これらダミースペース６にはチップ部品３が実装されないため、本実施形態例では、大判基板１Ａの全面に設けられた銅箔パターンをエッチングして導電パターンを形成する際、ダミースペース６の全面に銅箔パターンを残して露出させるようにしている。
【００１１】
図１に示す大判基板１Ａから個々の電子回路ユニットを多数個取りする製造工程について説明すると、まず、大判基板１Ａの部品実装エリアＳ内に形成された各半田ランド２ａにクリーム半田を塗布した後、図２（ａ）に示すように、この大判基板１Ａをマウンタ装置のベース盤４上に搬送し、大判基板１Ａの周縁部をサイドクランプ５で側方から挟持してベース盤４上に位置決めする。本実施形態例において、ベース盤４は上端面が同一高さの多数本のバックアップピン４ａによって構成され、大判基板１Ａの下面が各バックアップピン４ａによって散点支持されるようになっているが、前述した従来例と同様のベース盤４を用いても良い。この時、大判基板１Ａの反りが下側に凸となるように発生していれば、大判基板１Ａの周縁部をサイドクランプ５で下方へ押圧することにより、大判基板１Ａの反りを矯正することができるが、大判基板１Ａの反りが上側に凸となるように発生していると、図２（ａ）に示すように、大判基板１Ａの下面中央がベース盤４から大きく浮いた状態となる。
【００１２】
次に、図２（ｂ）に示すように、大判基板１Ａの各ダミースペース６を押圧ピン７によって下方へ押圧し、大判基板１Ａの下面を各バックアップピン４ａの上端面に押し付けると、上側に凸となった大判基板１Ａの反りが矯正される。その際、各ダミースペース６の全面に銅箔パターンが形成されているため、押圧ピン７からの押圧力によって大判基板１Ａが損傷することを確実に防止できる。次いで、同図（ｃ）に示すように、多数のチップ部品３をバキューム吸着によって対応する半田ランド２ａ上にマウントする。この場合、押圧ピン７によって押し付けられているダミースペース６上にはチップ部品３はマウントされない。
【００１３】
しかる後、大判基板１をリフロー炉に搬送し、このリフロー炉でクリーム半田を溶融することにより、各チップ部品３の電極３ａを半田ランド２ａに半田付けする。その後、前述した従来例と同様に、大判基板１を縦横の分割線Ｐ１，Ｐ２に沿ってマトリクス状に細分割することにより、個々の基板１上にチップ部品３を実装した電子回路ユニットが多数個取りされる（図３参照）。この場合、大判基板１のダミースペース６は製品として使用されずに破棄されるが、部品実装エリアＳの全面積に占めるダミースペース６の比率は極めて少ないため、破棄される部分は極僅かなものとなる。
【００１４】
上記した実施形態例によれば、ベース盤４上に載置した大判基板１Ａをサイドクランプ５で側方から挟持して位置決めすると共に、この大判基板１Ａの部品実装エリアＳ内の複数箇所に設定されたダミースペース６を押圧ピン７で上方から押圧するようにしたため、大判基板１Ａの反りを矯正した状態で各チップ部品３を所定位置にマウントすることができる。したがって、マウント時に過度の押し込み力によってチップ部品３が半田ランド２ａに対して位置ズレすることを防止し、リフロー後の半田ボールの発生やチップ部品３の起立等の不良を解消できるため、その分、電子回路ユニットの歩留まりを高めることができる。
【００１５】
また、ダミースペース６に配線パターン２と半田ランド２ａを形成せず、ダミースペース６の全面に銅箔パターンを露出させたため、押圧ピン７からの押圧力をダミースペース６を介して大判基板１Ａに加えることにより、大判基板１Ａの損傷を確実に防止することができるのみならず、大判基板１Ａを個々の基板１に細分割した際、製品となる基板と破棄される基板を簡単に仕分けすることができる。
【００１６】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００１７】
ベース盤上に載置した大判基板を側方からクランプして位置決めすると共に、この大判基板の部品実装エリア内の任意箇所を上方からベース盤に向けて押圧するようにしたので、大判基板の反りを矯正した状態で各チップ部品を部品実装エリアの所定位置にマウントすることができ、それ故、過度の押し込み力によってチップ部品が半田ランドに対して位置ズレすることがなくなり、リフロー後の半田ボールの発生やチップ部品の起立等の不良を解消し、歩留まりを高めることができ、かつ大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧するため、押圧ピンからの押圧力によって大判基板が損傷することを確実に防止できて更に歩留まりを高めることができる。
【図面の簡単な説明】
【図１】実施形態例に用いられる大判基板の平面図である。
【図２】実施形態例に係る電子回路ユニットの製造工程を示す説明図である。
【図３】電子回路ユニットの断面図である。
【図４】大判基板の平面図である。
【図５】従来例に係る電子回路ユニットの製造工程を示す説明図である。
【図６】従来例の問題点を示す説明図である。
【符号の説明】
１Ａ 大判基板
２ 配線パターン
２ａ 半田ランド
３ チップ部品
４ ベース盤
４ａ バックアップピン
５ サイドクランプ
６ ダミースペース
７ 押圧ピン
Ｓ 部品実装エリア
Ｐ１，Ｐ２ 分割線
Claims (1)
- ベース盤上に載置した大判基板を側方からクランプして位置決めすると共に、前記大判基板の部品実装エリア内の任意箇所を上方から前記ベース盤に向けて押圧し、この状態で前記押圧部位を除く部品実装エリア上に多数のチップ部品をマウントした後、前記大判基板を細分割してチップ部品が搭載された基板を多数個取りする電子回路ユニットの製造方法であって、
前記大判基板の部品実装エリア内の複数箇所をチップ部品が実装されないダミースペースとなすとともに、該ダミースペースの全面に銅箔パターンを形成し、これらダミースペースを押圧ピンによって上方から押圧することを特徴とする電子回路ユニットの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| JP2003142898A JP2003142898A (ja) | 2003-05-16 |
| JP3830803B2 true JP3830803B2 (ja) | 2006-10-11 |
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| JP (1) | JP3830803B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110996644A (zh) * | 2019-11-14 | 2020-04-10 | 深圳市旗众智能科技有限公司 | 贴片机多吸杆高度调节方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1720388B1 (en) | 2004-02-24 | 2012-05-02 | Daisho Denshi Co. Ltd. | Mounter device, part cartridge for the device, and method of holding and carrying substrate |
| JP4191068B2 (ja) | 2004-03-05 | 2008-12-03 | パナソニック株式会社 | 基板保持装置、接合材料の印刷装置及び印刷方法 |
| JP4560427B2 (ja) * | 2005-03-07 | 2010-10-13 | パナソニック株式会社 | 電子部品接合装置及び接合方法 |
| JP5001633B2 (ja) * | 2006-11-28 | 2012-08-15 | 富士機械製造株式会社 | プリント基板保持方法および装置 |
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|---|---|---|---|---|
| CN110996644A (zh) * | 2019-11-14 | 2020-04-10 | 深圳市旗众智能科技有限公司 | 贴片机多吸杆高度调节方法 |
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|---|---|
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060530 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |