JP3828511B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にソース、ドレイン拡散層のコンタクト領域表面の一部にニッケルシリサイド膜を形成したMIS(Metal Insulator Semiconductor)型FET(Field Effect Transistor)素子の製造方法、および前記FET素子を含むLSI素子の製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置の微細化が進んでいる。これに伴って、トランジスタのゲート寸法や素子分離絶縁膜幅、配線幅といった半導体基板面に水平な方向の寸法はもとより、ゲート電極の高さやソース・ドレイン・コンタクト領域の接合深さのような半導体基板面に垂直な方向の寸法も、縮小することが要求されるようになった。その一方で、ゲート電極や、ソース・ドレイン拡散層領域へ低抵抗なシリサイド膜を形成して、これらの領域における寄生抵抗を低減することも求められている。このため、ゲート電極上やソース・ドレイン・拡散層表面に低抵抗なシリサイド膜を形成する、いわゆるサリサイド(SALICIDE:Self−Aligned silicide)プロセスの適用も必要とされている。
【0003】
これまで、ゲート電極上やソース・ドレイン・拡散層表面に形成するシリサイド膜としては、チタンシリサイド(TiSi2)膜やコバルトシリサイド(CoSi2)膜が用いられてきた。しかしながら、微細化が進むにしたがって上述した要求を全て満たすことが困難となってきたため、これらの材料に代えてニッケルシリサイド(NiSi)膜を用いる必要が生じてきた。
【0004】
NiSiを用いたサリサイドプロセスは、TiSi2やCoSi2を用いたサリサイドプロセスに比べて次の点で有利である。具体的には、(1)細線パターン上に形成した際のシート抵抗上昇が生じ難い、(2)拡散層へのシリサイド膜のくい込み量を小さくすることが可能である、(3)低温での形成が可能であるために、トランジスタの不純物拡散層(ソース・ドレイン拡散層やゲートポリシリコン電極)での不純物の不活性化が起き難い(高い活性化率を維持できる)といった特性を有している。
【0005】
ニッケルサリサイドプロセスを適用した従来のMOS型FET素子の製造は、図1に示すような工程にしたがって行なわれる。
【0006】
まず、図1(a)に示すように、半導体基板101にシリコン酸化膜による素子分離絶縁膜102を形成する。次に、ゲート絶縁膜103を介して半導体基板101上にポリシリコンからなるゲート電極104を形成した後、不純物を注入することにより半導体基板101の表面に第1拡散領域105を形成する。
【0007】
ゲート電極104の周囲には、図1(b)に示すように側壁絶縁膜106を形成する。さらに、不純物を注入することによって、半導体基板101には第2拡散領域107が形成され、ゲート電極104にも不純物が導入される。
【0008】
その後、図1(c)に示すように、半導体基板101上の全面にニッケル膜108を堆積する。
【0009】
次いで、450℃〜550℃で5分以内の短時間熱処理を行なう。これによって、ゲート電極104表面および第2拡散領域107表面に接したニッケル膜108は、図1(d)に示すようにニッケルシリサイド(NiSi)膜109に変化する。素子分離絶縁膜102上や側壁絶縁膜106上に堆積されたニッケル膜108は、シリコンとの反応に関与することができず、そのまま残留する。
【0010】
未反応のニッケル膜108は、硫酸と過酸化水素水との混合薬液(硫酸過水)、またはアルカリ水溶液と過酸化水素水との混合薬液(アルカリ過水)で処理することによって、図1(e)に示すように選択的に除去される。
【0011】
さらに、半導体基板101上の全面に層間絶縁膜110を形成し、フォトリソグラフィー工程およびRIE(Reactive Ion Etching)等の異方性エッチングにより、コンタクトホールを形成する。最後に、図1(f)に示すように、このコンタクトホールを介してトランジスタのソース、ドレイン、ゲート電極と配線層111とを接続してMOS型FET素子が完成する。
【0012】
上述したようなニッケルサリサイドプロセスによって、MOS型FET素子のソース・ドレイン拡散層表面やゲートポリシリコン電極表面にニッケルシリサイド(NiSi)膜を形成することができる。しかしながら、絶縁膜上に堆積されたNi膜は、400℃以上の熱処理によって容易に凝集する。このため、図1(d)中に矢印で示したように、Ni膜の一部がソース・ドレイン拡散層やゲート電極の端部へ流れ込み、必要以上の厚さのニッケルシリサイド(NiSi)膜が形成される。その結果、ソース・ドレイン拡散層における接合リーク電流の増大や、ゲート絶縁膜の特性劣化を引き起こすといった問題が生じてしまう。
【0013】
シリコン酸化膜上に堆積したニッケル薄膜(膜厚〜12nm)の凝集挙動を調べたところ、400℃以上の短時間熱処理(RTA処理)によってNi膜の凝集が生じていることが、シート抵抗およびSEM観察により確認された。
【0014】
このような問題を回避するために、最近のニッケルサリサイドプロセスにおいては、2段階の熱処理よりシリサイド膜を形成する方法が提案されている(例えば、非特許文献1参照)。図2を参照して、これについて説明する。
【0015】
まず、図1で説明したような手法にしたがって、図2(a)に示すように素子分離絶縁膜102を有する半導体基板101上にゲート絶縁膜103を介してポリシリコンゲート電極104を形成した後、不純物を導入して第1拡散領域105を形成する。次に、図2(b)に示すように側壁絶縁膜106を形成し、不純物を導入して第2拡散領域107を形成する。さらに、図2(c)に示すように全面にニッケル膜108を堆積する。
【0016】
ニッケル膜108が全面に形成された半導体基板101に対しては、250℃〜400℃で5分以内の熱処理を施す。これによって、ゲート電極104および第2拡散領域107に接したニッケル膜108は、図2(d)に示すように、ダイニッケルシリサイド(Ni2Si)またはダイニッケルシリサイド(Ni2Si)とニッケルモノシリサイド(NiSi)との混合物からなるニッケルリッチなニッケルシリサイド膜112に変化する。熱処理温度が400℃以下であるため、素子分離絶縁膜102や側壁絶縁膜106といった絶縁膜上に堆積されたニッケル膜108は、凝集することなく未反応ニッケルとして残留する。
【0017】
未反応のニッケル膜108は、硫酸過水またはアルカリ過水で処理して、図2(e)に示すように選択的に除去する。
【0018】
さらに、450℃〜550℃で5分以内の熱処理を行なうことによって、ニッケルリッチなニッケルシリサイド膜112は、図2(f)に示すようにニッケルモノシリサイド(NiSi)膜109に変化する。
【0019】
その後、半導体基板101上の全面に層間絶縁膜110を形成し、フォトリソグラフィー工程およびRIE(Reactive Ion Etching)等の異方性エッチングにより、コンタクトホールを形成する。最後に、図2(g)に示すように、このコンタクトホールを介してトランジスタのソース、ドレイン、ゲート電極と配線層111とを接続することによって、MOS型FET素子が完成する。
【0020】
二段階熱処理を行なうことによって、低抵抗かつ接合リークやゲート絶縁膜不良の発生しにくいニッケルシリサイド膜を形成することが可能である。しかしながら、ソース・ドレイン拡散層やゲートポリシリコン電極に高濃度の砒素不純物が含有される場合には、MOSFET素子の製造に不具合が生じて、信頼性の高い半導体装置を製造することができないという問題があった。
【0021】
【非特許文献1】
(A. Lauwers, et. Al., “Silicide for 100-nm node and beyond: Co-silicide, Co(Ni)-silicide, and Ni-silicide, Microelectronic Engineering 64, pp131-141, (2002).)
【0022】
【発明が解決しようとする課題】
本発明は、高濃度で砒素不純物を含有するソース・ドレイン拡散層における接合リーク電流の増大なしに、低抵抗なニッケルシリサイド膜を安定性よく形成可能な半導体装置を製造する方法を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明の一態様にかかる半導体装置の製造方法は、
素子分離絶縁膜が離間して形成されたシリコン基板の素子領域に、ゲート絶縁膜を介して形成されたゲート電極をマスクとして用いて、砒素不純物を1×1020cm-3以上の濃度で導入して拡散層領域を形成する工程、
前記シリコン基板の全面に金属ニッケルを堆積する工程、
前記金属ニッケルが堆積された前記シリコン基板を400℃未満の第1の温度で熱処理して、前記素子分離絶縁膜上に金属ニッケルを残しつつ、前記拡散層領域上にニッケルダイシリサイド(Ni2Si)を含むニッケルシリサイド膜を形成する工程、
前記素子分離絶縁膜上の未反応の金属ニッケルを除去する工程、
未反応の金属ニッケルが除去された前記シリコン基板を、450℃以上の第2の温度で熱処理して、表面に砒素化合物層を有するニッケルモノシリサイド(NiSi)膜を形成する工程、
前記砒素化合物層をアルカリ薬液によりエッチング除去する工程、
前記砒素化合物層がエッチング除去された前記シリコン基板の全面に層間絶縁膜を堆積する工程、および
前記層間絶縁膜を貫通して配線層を形成する工程
を具備すること特徴とする。
【0024】
【発明の実施の形態】
本発明者らは、1×1020cm-3以上の高濃度で砒素不純物を含有する拡散層領域のシリコンと金属ニッケルとが反応してニッケルシリサイド膜が形成される場合には、得られるニッケルシリサイド膜の表面に大量の砒素原子が析出して砒素化合物層が形成されることを見出した。
【0025】
砒素不純物は、浅い拡散層を形成することを目的としてn型のMOSFETのソース・ドレイン拡散層やゲートポリシリコン電極に導入されることが多く、特にこの場合には、ニッケルシリサイド膜表面に砒素化合物層が析出する傾向が強い。また、析出した砒素化合物層に起因して、シリサイド膜上に堆積される層間絶縁膜の密着性が劣化する。さらに、コンタクトホール底部のクリーニング処理を行なう際には、析出した砒素化合物層がエッチングされて、層間絶縁膜とシリサイド膜との間に、いわゆる「鬆」を生じさせるという問題が発生する。
【0026】
ゲート電極および第2拡散領域に砒素不純物を導入したn型のMOSFET素子を例に挙げて、図3を参照しつつこうした問題について説明する。
【0027】
図3(a)には、前述の図2(a)〜図2(e)に示したプロセスを経た構造を示す。図示するように、MOS型FET素子のソース・ドレイン拡散層107およびポリシリコンゲート電極104の上には、ニッケルリッチなニッケルシリサイド膜112が形成されている。なお、ソース・ドレイン拡散層107およびポリシリコンゲート電極104は、1×1020cm-3以上の高濃度で砒素化合物を表層に含有する。
【0028】
450℃〜550℃で5分以内の熱処理を行なうことによって、ニッケルリッチなニッケルシリサイド膜112は、図3(b)に示すようにニッケルモノシリサイド(NiSi)膜109に変化する。ゲート電極104および第2拡散領域107に高濃度で含有されている砒素不純物は、この熱処理によりニッケルモノシリサイド膜109の表面に析出して砒素化合物層113が形成される。
【0029】
ニッケルモノシリサイド膜109が形成された半導体基板101上には、図3(c)に示すように層間絶縁膜110を堆積する。このとき、層間絶縁膜110による膜ストレスによって、層間絶縁膜110と砒素化合物層113との界面、あるいは砒素化合物層113とニッケルモノシリサイド膜109との界面においては、膜剥がれ114が発生する場合がある。
【0030】
堆積された層間絶縁膜110に対して、フォトリソグラフィー工程およびRIE(Reactive Ion Etching)等の異方性エッチングにより、図3(d)に示すようにコンタクトホールを形成する。RIE直後のコンタクトホール内部には、エッチングによって生じる異物(エッチングガスや絶縁膜、ニッケルシリサイド膜の構成元素からなる化合物)が残留する。アルカリ過水等の薬液を用いた処理を行なうことによって、こうした異物を除去することができるものの、この場合には砒素化合物層113もエッチング除去される。その結果、層間絶縁膜110とニッケルシリサイド膜109との界面には、図3(e)に示すように「鬆」115が形成されてしまう。
【0031】
こうした状態のコンタクトホールに対して、配線用の金属膜(TiNやW)をCVD法によって埋め込んで配線111を形成しようとすると、図3(e)に示すように、膜剥がれ部114や「鬆」115に金属が入り込んでしまう。なお、タングステン(W)CVDにおいてはWF6ガスが用いられる。このWF6ガスからフッ素(F2)ガスが分離し、これによってニッケルシリサイド膜や絶縁膜がエッチングされることもある。
【0032】
上述したような現象は、いずれもMOSFET素子の製造に不具合を生じさせる原因となる。
【0033】
1段階の熱工程によりニッケルシリサイド膜を形成するプロセスにおいても、条件の選択によっては、同様の現象が生じることがある。例えば、層間絶縁膜を堆積する際の熱工程において、ニッケルシリサイド膜上に砒素化合物層が形成される。図1(e)に示したように、ニッケルモノシリサイド膜109を形成後、層間絶縁膜を堆積する際に、シリサイド膜形成の短時間熱処理よりも高温で熱処理を行なう場合である。この場合には、いったん形成されたニッケルモノシリサイド膜中のニッケル原子やシリコン原子、砒素等の不純物原子が再び拡散する。その結果、ニッケルモノシリサイド膜109と層間絶縁膜110との界面に砒素化合物が形成される。こうして、層間絶縁膜110の剥がれや、コンタクトホール底部周囲における「鬆」が発生する。
【0034】
本発明者らは、上述したように層間絶縁膜の剥がれや、コンタクトホール底部周囲における「鬆」の発生メカニズムを考察して、本発明を成すに至ったものである。
【0035】
以下に、図4を参照して、本発明の実施形態にかかる半導体装置の製造方法を説明する。
【0036】
まず、図4(a)に示すように、p型半導体基板201の表面内に、シリコン酸化膜により素子分離絶縁膜202を形成する。次に、ゲート絶縁膜203を介してポリシリコンゲート電極204を半導体基板201の素子領域に形成する。ゲート構造をマスクとして砒素(As)不純物を、1×1020cm-3以上の高濃度で注入することによって、半導体基板201の表面にn型の第1拡散領域205が形成される。ここで、素子の寄生抵抗の増大を抑制するために、砒素は5×1014cm-2以上の高濃度で注入される。
【0037】
ゲート電極204の周囲には、図4(b)に示すように側壁絶縁膜206を形成した後、砒素を含むドナー不純物を注入する。この際も、注入される砒素不純物の濃度は、2×1015cm-2以上と高濃度である。これによって、n型の第2拡散領域207が形成されると同時に、ゲート電極204にも砒素を含むドナー不純物が導入されてn型のポリシリコン電極となる。
【0038】
さらに、図4(c)に示すように、半導体基板201上の全面にニッケル膜208を堆積する。
【0039】
ニッケル膜208が形成された半導体基板は、400℃未満の第1の温度で熱処理が施される。ニッケル膜208の凝集を抑制するために、第1の温度は400℃未満であることが要求される。ニッケルとシリコンとを十分に反応させるためには、第1の温度は250℃以上であることが好ましい。この際の時間は、熱処理温度に応じて適宜選択することができるが、一般的には、5分以内と短時間で十分である。
【0040】
第1の温度での熱処理によって、砒素不純物がドープされたn型のゲート電極204表面およびn型の第2拡散領域207表面に接したニッケル膜208は、図4(d)に示すように、ダイニッケルシリサイド(Ni2Si)またはダイニッケルシリサイド(Ni2Si)とニッケルモノシリサイド(NiSi)との混合物からなるニッケルリッチなニッケルシリサイド膜209に変化する。
【0041】
一方、素子分離絶縁膜202や側壁絶縁膜206上には、図示するように未反応のニッケル膜208が残留する。こうした未反応のニッケル膜208は、硫酸過水やアルカリ過水で処理して、図4(e)に示すように選択的に除去する。
【0042】
未反応のニッケル膜208を除去した後には、450℃以上の第2の温度で熱処理を施す。第2の温度での熱処理によって、ニッケルリッチなニッケルシリサイド膜209は、図4(f)に示すようにニッケルモノシリサイド(NiSi)膜210に変化する。実用的なRTA処理時間内に、形成したニッケルシリサイド膜をニッケルモノシリサイド(NiSi)相に変化させるためには、少なくとも450℃以上の温度が必要である。このことから、第2の温度は450℃以上に規定される。形成されたNiSi薄膜自体が凝集してシート抵抗が上昇するのを避けるために、第2の温度は550℃以下に制限されることが望ましい。この際の熱処理時間は、温度に応じて適宜決定することができるが、一般的には、5分以内の短時間で十分である。
【0043】
第2の熱処理を施すことによって、第2拡散領域207中から砒素不純物が析出して、ニッケルモノシリサイド膜210表面に砒素化合物層211が形成される。
【0044】
ニッケルモノシリサイド膜210表面に形成された砒素化合物層211は、アルカリ薬液により処理を行なうことによって、図4(g)に示すように選択的にエッチング除去することができる。
【0045】
前述の砒素化合物層211が形成された半導体基板201を、こうしたアルカリ薬液中に浸漬することによって、砒素化合物層211が除去される。
【0046】
アルカリ薬液での処理後には、純水等の水を用いてアルカリ薬液を十分に除去することが望まれる。
【0047】
さらに、半導体基板201上の全面に層間絶縁膜212を形成し、フォトリソグラフィー工程およびRIE(Reactive Ion Etching)等の異方性エッチングにより、コンタクトホールを形成する。最後に、図4(h)に示すように、このコンタクトホールを介してトランジスタのソース、ドレイン、ゲート電極と配線層213とを接続することによって、MOS型FET素子が完成する。
【0048】
ニッケルモノシリサイドが形成された後の工程、すなわち、層間絶縁膜212の堆積時における熱工程、および配線層213形成時における熱工程の温度は、第2の熱処理温度よりも低く保つことが好ましい。これによって、砒素化合物がニッケルシリサイド膜210表面に再び析出するのを防ぐことができ、MOSFET素子を安定して製造することが可能となる。具体的には、層間絶縁膜211の堆積および配線層213の形成は、500℃以下で行なわれることが望まれる。
【0049】
上述したような方法で製造されたMOS型FET素子においては、ソース・ドレイン拡散層における接合リーク電流の増大は5%以内程度であった。しかも、ゲート電極におけるゲート絶縁膜不良の発生も、全く認められなかった。こうして、本実施形態の方法により、ソース・ドレイン拡散層形成に砒素不純物を用いた場合でも、安定して低抵抗なニッケルシリサイド膜を形成することができることが確認された。
【0050】
【発明の効果】
以上詳述したように、本発明によれば、高濃度で砒素不純物を含有するソース・ドレイン拡散層における接合リーク電流の増大なしに、低抵抗なニッケルシリサイド膜を安定性よく形成可能な半導体装置を製造する方法が提供される。
【0051】
本発明により、素子性能の安定的な向上が見込まれ、その工業的価値は絶大である。
【図面の簡単な説明】
【図1】 従来のMOS型FET素子の製造方法を表わす工程断面図。
【図2】 従来のMOS型FET素子の製造方法を表わす工程断面図。
【図3】 従来の製造方法における問題点を説明する工程断面図。
【図4】 本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【符号の説明】
101…シリコン基板,102…素子分離絶縁膜領域,103…ゲート絶縁膜,104…(多結晶シリコン)ゲート電極,105…第1の拡散層領域(ソース・ドレイン拡散層),106…絶縁膜側壁,107…第2の拡散層領域(ソース・ドレイン・コンタクト領域),108…ニッケル膜,109…ニッケルモノシリサイド(NiSi)膜,110…層間絶縁膜,111…金属配線層,112…ニッケルリッチなニッケルシリサイド膜(Ni2SiまたはNi2SiとNiSiとの混合膜),113…砒素化合物膜,114…層間絶縁膜の剥がれ,115…コンタクトホール周囲に生じる「鬆」,201…シリコン基板,202…素子分離絶縁膜領域,203…ゲート絶縁膜,204…(多結晶シリコン)ゲート電極,205…n型の第1の拡散層領域(ソース・ドレイン拡散層),206…絶縁膜側壁,207…第2のn型の拡散層領域(ソース・ドレイン・コンタクト領域),208…ニッケル膜,209…ニッケルリッチなニッケルシリサイド膜(Ni2SiまたはNi2SiとNiSiとの混合膜),210…ニッケルモノシリサイド(NiSi)膜,211…砒素化合物膜,212…層間絶縁膜,213…金属配線層。
Claims (5)
- 素子分離絶縁膜が離間して形成されたシリコン基板の素子領域に、ゲート絶縁膜を介して形成されたゲート電極をマスクとして用いて、砒素不純物を1×1020cm-3以上の濃度で導入して拡散層領域を形成する工程、
前記シリコン基板の全面に金属ニッケルを堆積する工程、
前記金属ニッケルが堆積された前記シリコン基板を400℃未満の第1の温度で熱処理して、前記素子分離絶縁膜上に金属ニッケルを残しつつ、前記拡散層領域上にニッケルダイシリサイド(Ni2Si)を含むニッケルシリサイド膜を形成する工程、
前記素子分離絶縁膜上の未反応の金属ニッケルを除去する工程、
未反応の金属ニッケルが除去された前記シリコン基板を、450℃以上の第2の温度で熱処理して、表面に砒素化合物層を有するニッケルモノシリサイド(NiSi)膜を形成する工程、
前記砒素化合物層をアルカリ薬液によりエッチング除去する工程、
前記砒素化合物層がエッチング除去された前記シリコン基板の全面に層間絶縁膜を堆積する工程、および
前記層間絶縁膜を貫通して配線層を形成する工程
を具備すること特徴とする半導体装置の製造方法。 - 前記第1の温度は250℃以上であり、前記第2の温度は550℃以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1および第2の熱処理は5分以内の時間で行なわれることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記層間絶縁膜の堆積および前記配線層の形成は、前記第2の温度よりも低い温度で行なわれることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置の製造方法。
- 前記層間絶縁膜の堆積および前記配線層の形成は、500℃以下の温度で行なわれることを特徴とする請求項4に記載の半導体装置の製造方法。
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