JP3824854B2 - 記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データを記憶するための多数のメモリセルと、比較ユニットバンクと、論理回路と、選択装置とを有する記憶装置であって、
前記メモリセルは少なくとも１つのメモリブロックにまとめられており、
前記比較ユニットバンクは前記メモリブロックに配属されており、かつ少なくとも２つの比較ユニットを有し、
該少なくとも２つの比較ユニットはそれぞれ１つのメモリセル領域に配属されており、かつそれぞれ１つの第１と第２のコンパレータと１つのＡＮＤ素子からなり、
前記第１のコンパレータは、記憶装置に供給されたアドレスに配属されたメモリセル行が、配属されたメモリセル領域のメモリセル行であって、正常に書き込みまたは読み出しできないメモリセル行の下にあるか否かを検査し、
前記第２のコンパレータは、記憶装置に供給されたアドレスに配属されたメモリセル列が、配属されたメモリセル領域のメモリセル列であって、正常に書き込みまたは読み出しできないメモリセル列の下にあるか否かを検査し、
前記ＡＮＤ素子は、前記２つのコンパレータの出力信号を論理積演算し、これによりＡＮＤ素子の出力信号は、記憶装置に供給されるアドレスに、配属されたメモリセル領域のメモリセルであって、正常に書き込みまたは読み出しできないメモリセルが配属されているか否かを指示し、
前記論理回路には、前記少なくとも２つの比較ユニットのＡＮＤ素子の前記出力信号が供給され、
該論理回路は、前記２つのコンパレータの出力信号を論理演算し、
これにより該論理回路の出力信号は、ＡＮＤ素子の出力信号の１つが、記憶装置に供給されるアドレスに、配属されたメモリセル領域のメモリセルであって、正常に書き込みまたは読み出しできないメモリセルが配属されていることを通報するか否かを指示し、
前記選択装置は論理回路の出力信号により制御され、これによりＡＮＤ素子の出力信号の１つが、記憶装置に供給されるアドレスに、配属されたメモリセル領域のメモリセルであって、正常に書き込みまたは読み出しできないメモリセルが配属されていることを通報する場合、使用不能なメモリセルを代替メモリセルにより置換する形式の記憶装置に関する。
【０００２】
【従来の技術】
この形式の記憶装置が概略的に図２に示されている。理解のために、図２には単に記憶装置の対象となる構成部材だけが示されている。
【０００３】
記憶装置は図２に参照符号Ｓにより示されている。
【０００４】
記憶装置Ｓはこの例では１６Ｍビットデータを記憶するように構成されており、したがって少なくとも１６Ｍのメモリセルを有する。備えられたメモリセルはこの例では同じ大きさの１６のメモリブロック、すなわちそれぞれ１Ｍビットのデータを記憶するよう構成されたメモリブロックＳＢ１〜ＳＢ１６に分割されている。このメモリブロックＳＢ１〜ＳＢ１６はこの例ではさらに同じ大きさの４つのメモリバンクＳＢａｎｋＡ、ＳＢａｎｋＢ、ＳＢａｎｋＣ、そしてＳＢａｎｋＤに分割されている。
【０００５】
各メモリブロックのメモリセルはこの例では、５１２行×２０４８列を有するメモリセルマトリクスに配置されている。すなわち５１２のワード線と２０４８のビット線を介して応答することができる。選択されたメモリセルに書き込み、読み出しを行うため個別にアクセスする手段は一般的に公知であり、詳細には説明しない。
【０００６】
それぞれ書き込み、または読み出しを行うべきメモリセルはアドレスにより決められる。このアドレスは記憶装置、正確に言えば記憶装置の端子Ａ１〜Ａｎに印加される。該当するメモリセルに書き込むべき、ないしは該当するメモリセルから読み出すべきデータは記憶装置の端子Ｄ１〜Ｄｍに印加されるか、ないしは取り出しのために準備される。
【０００７】
この記憶装置は１６Ｍ以上のメモリセルを有し、これは１６Ｍビットのデータを記憶するために必要である。これは、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域を他のメモリセルまたはメモリセル領域により置換できるようにするためである。
【０００８】
正常に書き込みまたは読み出しのできないメモリセルまたはメモリセル領域、正確に言えば、このメモリセルまたはメモリセル領域に割り当てられたアドレスが記憶装置のテストの際に検出され、例えばいわゆるフューズＦを使用して記憶装置に記録される。
【０００９】
記憶装置の通常動作では、記憶装置の端子Ａ１〜Ａｎを介してこれに印加されるアドレスが、記憶装置に記録された、正常に書き込みまたは読み出しのできなメモリセルまたはメモリセル領域のアドレスと比較ユニットＶＥによって比較される。このような比較の際に一致が生じると、これが選択装置ＡＥに通報される。選択装置は、記憶装置に書き込むべきデータが記憶装置に印加されたアドレスにより示されるメモリセルには書き込まれず、使用不能なメモリセルに配属された（代替）メモリセルに書き込まれるようにする。また、記憶装置から読み出すべきデータが記憶装置に印加されたアドレスにより示されるメモリセルから読み出されるのではなく、使用不能なメモリセルに配属された（代替）メモリセルから読み出されるようにする。
【００１０】
このようにして、全てのメモリセルが正常には書き込みおよび読み出しできない記憶装置も完全にエラーの内記憶装置のように使用することができる。そして記憶装置のユーザは、所定のメモリセルまたはメモリセル領域が代替メモリセルまたは代替メモリセル領域により置換されていることに気が付かない。
【００１１】
とりわけ、ちょうど書き込みまたは読み出ししようとするメモリセルまたはメモリセル領域を代替メモリセルないし代替メモリセル領域により置換しなければならないか否かの検査、および使用不能なメモリセルまたはメモリセル領域を置換することは、相当のコストと結び付いており、および／またはデータを記憶装置に書き込み、またはこれから読み出すことのできる速度を制限または低減させる。
【００１２】
【発明が解決しようとする課題】
したがって本発明の課題は、請求項１の上位概念記載の記憶装置をさらに改善し、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域へのアクセスの識別と、このメモリセルまたはメモリセル領域の置換を最小のコストと最大の速度で処理できるようにすることである。
【００１３】
【課題を解決するための手段】
この課題は冒頭に述べた記憶装置において請求項１記載の本発明により、前記選択装置はマルチプレクサと接続されており、
該マルチプレクサは比較ユニットの第１のコンパレータにより制御され、
これにより第１の比較ユニットの第１のコンパレータの出力信号が一致を通報する場合、第１のデータが選択装置に導通され、
第２の比較ユニットの第１のコンパレータの出力信号が一致を通報する場合、第２のデータが選択装置に導通され、
第１と第２のデータはそれぞれメモリセル行内のどのメモリセルを代替メモリセルにより置換すべきかを指示し、
これにより選択装置には既に、論理回路の出力信号が供給される前に、使用不能なメモリセルの位置についての情報が供給されるように構成して解決される。
【００１５】
【発明の実施の形態】
上記構成により選択装置は、記憶装置に印加されたアドレスに、正常に書き込みまたは読み出しできないメモリセルが配属されていることを検出するか、または正常に書き込みまたは読み出しできないメモリセルを含むメモリセル領域にあるメモリセルが配属されていることを検出すると直ちに、使用不能なメモリセルまたはメモリセル領域を代替メモリセルまたは代替メモリセル領域により置換できるようになる。選択装置がこのために必要とする、使用不能なメモリセルまたはメモリセル領域についての情報は選択装置のこの時点で既に存在する。
【００１６】
この形式の記憶装置では、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域へのアクセスの識別と、このメモリセルまたはメモリセル領域の、代替メモリセルまたは代替メモリセル領域による置換が最小のコストと最大の速度により実行される。
【００１７】
使用不能なメモリセルまたはメモリセル領域をそれぞれ、使用不能なメモリセルまたはメモリセル領域と同じメモリセル行にあるメモリセルまたはメモリセル領域により置換すれば、（データの読み出しの際に）メモリセル行にあるそれぞれ全てのメモリセルが読み出され、（データの読み出しおよび書き込みの際に）選択装置は、データの入出力のために設けられた記憶装置のどの端子にどのメモリセルを配属するかを設定し、使用不能なメモリセルまたはメモリセル領域を置換するために必要な検査およびアクションを、付加的な時間コストなしでまたは言うに足る付加的時間コストなしで実行することができる。
【００１８】
本発明の有利な改善形態は従属請求項、および以下の説明と図面から明らかとなる。
【００１９】
【実施例】
本実施例の記憶装置はＲＡＭ構成素子であり、より正確にはＤＲＡＭ構成素子である。しかしこのことは本発明の限定ではないことを述べておく。記憶装置は他の任意の形式の、データを記憶するための記憶装置とすることができる。
【００２０】
実施例の記憶装置はここでも、使用可能な記憶容量に相応するデータ量を記憶するのに必要なメモリセルよりも多くのメモリセルを有する。ここで付加的メモリセルは代替メモリセルまたは代替メモリセル領域として、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域に対して使用可能である。
【００２１】
正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域はメモリセルのテストによって検出される。これらメモリセルまたはメモリセル領域のアドレスはフューズを使用して、この実施例ではレーザにより破壊可能なフューズＦを使用して記憶装置に記録される。
【００２２】
記憶装置の通常動作時に、この記憶装置に印加されるアドレスが比較ユニットＶＥによって記憶装置に記録された、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域のアドレスと比較される。比較ユニットＶＥは正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域のアドレスを基準アドレスとして、記憶装置に印加されるアドレスと比較するために使用する。
【００２３】
比較ユニットが比較すべきアドレスの一致を検出すると、これはこのことを選択装置ＡＥに通報する。選択装置はこれに基づいて、記憶装置に書き込むべきデータが、記憶装置に印加されたアドレスに配属されたメモリセルには書き込まれず、使用不能なメモリセルに配属された（代替）メモリセルに書き込まれるようにする。また選択装置は、記憶装置から読み出すべきデータを記憶装置に印加されたアドレスに配属されているメモリセルから読み出すのではなく、使用不能なメモリセルに配属された（代替）メモリセルから読み出すようにする。
【００２４】
この実施例では、それぞれのメモリブロックに対して全部で１６の比較ユニットが設けられている。これらの比較ユニットはそれぞれ４つの比較ユニットを含む比較ユニットバンクに分割される。後でさらに説明するように、比較ユニットバンクはこの実施例ではそれぞれ１つの所定のメモリブロックに配属されている。
【００２５】
上記より多くのまたは少ない比較ユニットを設けることもでき、比較ユニットを上記より多くのまたは少ない比較ユニットを含む比較ユニットバンクに分割することができることを述べておく。また比較ユニットを比較ユニットバンクにまったく分割しないことも可能である。
【００２６】
各比較ユニットには固有の基準アドレスが配属されている。
【００２７】
実施例の比較ユニットはパラレルに動作する。したがって記憶装置に印加されるアドレスはそれぞれ同時に全ての比較ユニットにより、これに配属された基準アドレスと、すなわち全ての基準アドレスと比較される。
【００２８】
４つの比較ユニットからなる比較ユニットバンクと、それらの選択装置への接続が図１に示されている。
【００２９】
ここでは比較ユニットに参照符号ＶＥ１，ＶＥ２，ＶＥ３，ＶＥ４が付されており、これらの比較ユニットを含む比較ユニットバンクには参照符号ＶＢ１が、これにより制御される選択装置には参照符号ＡＥが付されている。
【００３０】
比較ユニットバンクＶＢ１は、比較ユニットＶＥ１〜ＶＥ４の他に２つのコンパレータＫ１とＫ２を有する。
【００３１】
コンパレータＫ１は、記憶装置に供給されるアドレスによって応答されるメモリバンクが、該当する比較ユニットバンクが配属されたメモリブロックを含むメモリバンクであるか否かを検査する（そこに含まれる比較ユニットに配属された基準アドレスによって）。
【００３２】
コンパレータＫ２は、記憶装置に供給されるアドレスによって応答されるメモリブロックが、該当する比較ユニットバンクに配属された（選択されたメモリバンク内の）メモリブロックであるか否かを検査する（そこに含まれる比較ユニットに配属された基準アドレスによって）。
【００３３】
比較ユニットＶＥ１〜ＶＥ４はこの実施例では同じ構造を有する。比較ユニットはそれぞれコンパレータＫ３とＫ４、およびＡＮＤ素子ＡＮＤ１を有する。
【００３４】
コンパレータＫ３はそれぞれ、記憶装置に供給されるアドレスに配属されたメモリセル列が、該当する比較ユニットに配属された基準アドレスに割り当てられたメモリセル列であるか、または少なくともそのメモリセル列の一部に含まれるか否かを検査する。
【００３５】
コンパレータＫ４はそれぞれ、記憶装置に供給されるアドレスに配属されたメモリセル行が、該当する比較ユニットに配属された基準アドレスに割り当てられたメモリセル行であるか、または少なくともそのメモリセル行の一部に含まれるか否かを検査する。
【００３６】
ＡＮＤ素子ＡＮＤ１は、該当する比較ユニットに設けられたローカルコンパレータＫ３とＫ４の出力信号、並びにグローバルコンパレータＫ１とＫ２の出力信号とに論理積演算を実行する。
【００３７】
ＡＮＤ素子ＡＮＤ１の出力信号は、記憶装置に印加されるアドレスが、該当する比較ユニットに配属された基準アドレスと一致するか否かを指示する。一致が検出されると、記憶装置に印加されたアドレスに正常に書き込みまたは読み出しできないメモリセルが配属されているか、または正常に書き込みまたは読み出しできないメモリセルを含むメモリセル領域にあるメモリセルが配属されていることが通報される。
【００３８】
それぞれの比較ユニットバンクの全てのＡＮＤ素子ＡＮＤ１の出力信号は論理回路Ｌに供給され、その出力信号は既に述べた選択装置ＡＥを制御する。選択装置は、使用不能なメモリセルに配属された代替メモリセルがアクセスされるようにする。ＡＮＤ１の出力信号の１つにより、該当する比較ユニットが記憶装置に供給されるアドレスと比較ユニットに配属された基準アドレスとの一致を検出したことが通報されると、選択装置ＡＥによって使用不能なメモリセルまたはメモリセル領域が代替メモリセルまたは代替メモリセル領域によって置換される。そしてさらに選択装置ＡＥは、記憶装置に供給されるアドレスと基準アドレスとの一致が検出されなければ、メモリセルまたはメモリセル領域の置換を実行しない。
【００３９】
既に説明したコンパレータＫ１〜Ｋ４は、入力信号としてＡｄ１とＲｅｆ１（コンパレータＫ１）、Ａｄ２とＲｅｆ２（コンパレータＫ２）、Ａｄ３とＲｅｆ３（コンパレータＫ３）、そしてＡｄ４とＲｅｆ４（コンパレータＫ４）を受け取る。
【００４０】
Ａｄ１からＡｄ４は、記憶装置に印加されるアドレスの一部、またはこれらから抽出されるものである。
【００４１】
Ｒｅｆ１からＲｅｆ３は、比較ユニットに配属された基準アドレスの一部、またはこれらから抽出されるものであり、この実施例ではフューズＦを使用して記憶装置で調整される。
【００４２】
Ｒｅｆ４は、比較ユニットに配属された基準アドレスの一部、またはこれから抽出されるものであり、この実施例では記憶装置の製造時に固定的に（変更不能に）記憶装置で調整される。
【００４３】
入力信号Ａｄ１とＲｅｆ１は、アドレスがそれぞれ関連するメモリバンクを特定し、この実施例ではそれぞれ２ビットを含む（なぜなら実施例の記憶装置は４つのメモリバンクを含む、または含むことができるからである）。
【００４４】
入力信号Ａｄ２とＲｅｆ２は、アドレスがそれぞれ関連する選択されたメモリバンク内のメモリブロックを特定し、この実施例では同様にそれぞれ２ビットを含む（なぜならメモリバンクはそれぞれ４つのメモリブロックを含む、または含むことができるからである）。
【００４５】
入力信号Ａｄ３とＲｅｆ３は、アドレスに配属されたメモリセル列を特定し、この実施例では同様にそれぞれ２ビット、正確に言えば列アドレスの２つの最高位ビットを含む。
【００４６】
入力信号Ａｄ４とＲｅｆ４は、アドレスに配属されたメモリセル行を特定し、この実施例では同様にそれぞれ２ビット、正確に言えば行アドレスの２つの最高位ビットを含む。
【００４７】
入力信号Ｒｅｆ４はこの実施例では、記憶装置に供給されるアドレスに依存しないで各比較ユニットバンクのそれぞれのコンパレータＫ４が一致を通報するようにそれぞれ異なっている。例えばＶＥ１に対しては００が、ＶＥ２に対しては０１が、ＶＥ３に対しては１０が、そしてＶＥ４に対しては１１が供給される。
【００４８】
比較を実行すべき際に、列アドレスと行アドレスのうちそれぞれ２つの最高位ビットだけを考慮することによって、比較の際には、記憶装置に印加されたアドレスが、正常に書き込みまたは読み出しできないメモリセルを含むメモリセル領域内にあるメモリセルを表すか否か“だけ”が検査される。したがってこの実施例では、個々のメモリセルだけが代替メモリセルによって置換されるのではなく、多少とも大きなメモリセル領域が代替メモリセル領域により置換される。
【００４９】
既に何回も述べたように、使用不能なメモリセルまたはメモリセル領域を代替メモリセルまたは代替メモリセル領域により置換することは選択装置ＡＥによって実行される。この選択装置ＡＥはここでは必要に応じて論理回路Ｌの出力信号に応じて起動される。
【００５０】
選択装置ＡＥには、メモリセルまたはメモリセル領域の置換をトリガする信号の他に、置換すべきメモリセルまたはメモリセル領域の位置についての情報も供給される。
【００５１】
この情報を選択装置ＡＥはマルチプレクサＭＵＸから受け取る。マルチプレクサＭＵＸは、比較ユニットＶＥ１〜ＶＥ４のコンパレータＫ４の出力信号により制御される。
【００５２】
マルチプレクサＭＵＸは、
比較ユニットＶＥ１のコンパレータＫ４の出力信号が一致を通報するとき、データＵＳＥＮＯＴ１を出力側に導通し、
比較ユニットＶＥ２のコンパレータＫ４の出力信号が一致を通報するとき、データＵＳＥＮＯＴ２を出力側に導通し、
比較ユニットＶＥ３のコンパレータＫ４の出力信号が一致を通報するとき、データＵＳＥＮＯＴ３を出力側に導通し、
比較ユニットＶＥ４のコンパレータＫ４の出力信号が一致を通報するとき、データＵＳＥＮＯＴ４を出力側に導通する。
【００５３】
データＵＳＥＮＯＴ１からＵＳＥＮＯＴ４はこの実施例ではそれぞれ４ビットを含んでおり、フューズＦを使用して記憶装置で調整される。これらのデータは、メモリセル行内にあって、データを書き込むべきまたはデータを読み出すべきメモリセルまたはメモリセル領域のどれを、代替メモリセルまたは代替メモリセル領域により置換すべきかを指示する。
【００５４】
選択装置ＡＥに、使用不能なメモリセルまたはメモリセル領域の位置についての情報を供給することにより、選択装置は、どのメモリセルまたはメモリセル領域を瞬時の書き込みまたは読み出し過程の際に代替メモリセルまたは代替メモリセル領域により置換しなければならないかを知る。
【００５５】
どの代替メモリセルまたは代替メモリセル領域によって、ＵＳＥＮＯＴ１、ＵＳＥＮＯＴ２、ＵＳＥＮＯＴ３ないしはＵＳＥＮＯＴ４により特定されたメモリセルまたは代替メモリセル領域を置換するかは、選択装置ＡＥがこの実施例では自分で決定することができる。選択装置ＡＥにはこの実施例では、置換すべきメモリセルないしメモリセル領域の位置と、使用すべき代替メモリセルないし代替メモリセル領域との対応関係についての規則が存在する。
【００５６】
選択装置ＡＥはもちろん、使用すべき代替メモリセルまたは代替メモリセル領域の位置についての情報を他に入手することができる。例えば選択装置にこの情報を、置換すべきメモリセルまたはメモリセル領域の位置についての情報と同じように供給することができる。
【００５７】
選択装置ＡＥが使用できる情報により選択装置は、使用不能なメモリセルまたはメモリセル領域を自分で代替メモリセルまたは代替メモリセル領域により置換することができる。
【００５８】
この実施例では、
代替メモリセルまたは代替メモリセル領域が、置換すべきメモリセルまたはメモリセル領域と同じメモリセル行にある場合、
読み出しの際にメモリセル行の全てのメモリセル（代替メモリセルも含めて）が読み出され、
選択装置ＡＥによって、データ入出力に用いるデータ入出力端子Ｄ１〜Ｄｍと、書き込みまたは読み出しすべきメモリセルとの対応関係が設定される。
【００５９】
従い、置換すべきメモリセルおよびメモリセル領域の位置についての情報は、メモリセルまたはメモリセル領域の置換が論理回路Ｌの出力信号によりトリガされる前に既に選択装置に供給されているから、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域を代替メモリセルまたは代替メモリセル領域により置換することの必要性の検出と当該置換の実行とは、記憶装置の書き込みまたは読み出し遅延なしで、またはいずれにしろ言うに足る遅延なしで実行することができる。
【００６０】
置換すべきメモリセルまたはメモリセル領域の位置についての情報の供給は、この実施例ではコンパレータＫ４の出力信号に依存して行われる。すなわち、記憶装置に印加されるアドレスに正常に書き込みまたは読み出しできないメモリセルが配属されているか、または正常に読み出しまたは書き込みできないメモリセルを含むメモリセル領域にあるメモリセルが配属されているか否かが未だ確定していない時点で行われる。置換すべきメモリセルまたはメモリセル領域の位置についての情報の伝達はできるだけ早期の時点で行われる。この実施例では、記憶装置に印加されるアドレスに正常に書き込みまたは読み出しできないメモリセルが配属されているか、または正常に書き込みまたは読み出しできないメモリセルを含むメモリセル領域にあるメモリセルが配属されていることを排除できなくなると直ちに前記情報の伝達が行われる。
【００６１】
これにより選択装置ＡＥは場合により実行すべき置換を、論理回路Ｌの出力信号により置換のトリガ直後に実行することができる。選択装置ＡＥはこれに、置換を実行するために必要な、置換すべきメモリセルまたはメモリセル領域の位置についての情報が存在するか、または有効になるまで待機する必要がない。
【００６２】
比較ユニットバンクの比較ユニットのコンパレータＫ４からは、Ｒｅｆ４の確定により一致の１つだけを通報することができる。このことによって、マルチプレクサＭＵＸでコンフリクトが生じることがない。各比較ユニットバンク毎に固有のマルチプレクサＭＵＸを設けることができる。各マルチプレクサＭＵＸは（全ての比較ユニットバンクに対して共通の）選択装置ＡＥに、置換すべきメモリセルまたはメモリセル領域の位置についての情報を供給する。選択装置ＡＥは相応の数の端子を有する。
【００６３】
置換すべきメモリセルまたはメモリセル領域の位置についての情報を選択装置ＡＥに供給しても、選択装置ではまだ相応の置換は実行されない。実行されるのは、選択装置ＡＥが論理回路Ｌの出力信号によりトリガされてからである。
【００６４】
各比較ユニットバンクに対して論理回路Ｌが設けられている。各論理回路Ｌは（全ての比較ユニットバンクに対して共通の）選択装置ＡＥにその出力信号を供給する。選択装置は相応の数の端子を有する。
【００６５】
論理回路Ｌの出力信号により、メモリセルまたはメモリセル領域の置換を実行すべきか否かが、どのＭＵＸ出力信号であるかを考慮して決定される。選択装置は、比較ユニットバンクに配属されたマルチプレクサＭＵＸの出力信号をそれぞれ使用する。この比較ユニットバンクから、選択装置ＡＥにメモリセルまたはメモリセル領域の置換を行われる信号が発生する。
【００６６】
上に述べたように構成した記憶装置では、正常に書き込みまたは読み出しできないメモリセルまたはメモリセル領域へのアクセスの識別、およびこのメモリセルまたはメモリセル領域の代替メモリセルまたは代替メモリセル領域による置換が最小のコストと最大の速度で処理される。
【図面の簡単な説明】
【図１】使用不能なメモリセルまたはメモリセル領域を代替メモリセルまたは代替メモリセル領域により置換するために用いる記憶装置の素子の構成を示す図である。
【図２】記憶装置の基本構成を示す図である。
【符号の説明】
Ｆ フューズ
ＶＥ 比較ユニット
ＡＥ 選択装置
Ｋ コンパレータ

Claims (4)

1. データを記憶するための多数のメモリセルと、比較ユニットバンク（ＶＢ）と、論理回路（Ｌ）と、選択装置（ＡＥ）とを有する記憶装置であって、
   前記メモリセルは少なくとも１つのメモリブロックにまとめられており、
   前記比較ユニットバンク（ＶＢ）は前記メモリブロックに配属されており、かつ少なくとも２つの比較ユニット（ＶＥ１〜ＶＥ４）を有し、
   該少なくとも２つの比較ユニットはそれぞれ１つのメモリセル領域に配属されており、かつそれぞれの比較ユニットは１つの第１のコンパレータ（Ｋ３）と１つの第２のコンパレータ（Ｋ４）と１つのＡＮＤ素子（ＡＮＤ１）からなり、
   前記第１のコンパレータ（Ｋ４）は、記憶装置に供給されたアドレスに配属されたメモリセル行が、配属されたメモリセル領域のメモリセル行であって、正常に書き込みまたは読み出しできないメモリセル行の下にあるか否かを検査し、
   前記第２のコンパレータ（Ｋ３）は、記憶装置に供給されたアドレスに配属されたメモリセル列が、配属されたメモリセル領域のメモリセル列であって、正常に書き込みまたは読み出しできないメモリセル列の下にあるか否かを検査し、
   前記ＡＮＤ素子（ＡＮＤ１）は、前記２つのコンパレータ（Ｋ３，Ｋ４）の出力信号を論理積演算し、これによりＡＮＤ素子（ＡＮＤ１）の出力信号は、記憶装置に供給されるアドレスに、配属されたメモリセル領域のメモリセルであって、正常に書き込みまたは読み出しできないメモリセルが配属されているか否かを指示し、
   前記論理回路（Ｌ）には、前記少なくとも２つの比較ユニット（ＶＥ１〜ＶＥ４）のＡＮＤ素子（ＡＮＤ１）の前記出力信号が供給され、
   該論理回路（Ｌ）は、前記２つのコンパレータ（Ｋ３，Ｋ４）の出力信号を論理演算し、
   これにより該論理回路（Ｌ）の出力信号は、ＡＮＤ素子（ＡＮＤ１）の出力信号の１つが、記憶装置に供給されるアドレスに、配属されたメモリセル領域のメモリセルであって、正常に書き込みまたは読み出しできないメモリセルが配属されていることを通報するか否かを指示し、
   前記選択装置（ＡＥ）は論理回路（Ｌ）の出力信号により制御され、これによりＡＮＤ素子（ＡＮＤ１）の出力信号の１つが、記憶装置に供給されるアドレスに、配属されたメモリセル領域のメモリセルであって、正常に書き込みまたは読み出しできないメモリセルが配属されていることを通報する場合、使用不能なメモリセルを代替メモリセルにより置換する形式の記憶装置において、
   前記選択装置（ＡＥ）はマルチプレクサ（ＭＵＸ）と接続されており、
   該マルチプレクサは比較ユニット（ＶＥ１〜ＶＥ４）の第１のコンパレータ（Ｋ４）により制御され、
   これにより第１の比較ユニット（ＶＥ１）の第１のコンパレータ（Ｋ４）の出力信号が一致を通報する場合、第１のデータ（ＵＳＥＮＯＴ１）が選択装置（ＡＥ）に導通され、
   第２の比較ユニット（ＶＥ１）の第１のコンパレータ（Ｋ４）の出力信号が一致を通報する場合、第２のデータ（ＵＳＥＮＯＴ２）が選択装置（ＡＥ）に導通され、
   第１と第２のデータ（ＵＳＥＮＯＴ１，ＵＳＥＮＯＴ２）はそれぞれメモリセル行内のどのメモリセルを代替メモリセルにより置換すべきかを指示し、
   これにより選択装置（ＡＥ）には既に、論理回路（Ｌ）の出力信号が供給される前に、使用不能なメモリセルの位置についての情報が供給される、
   ことを特徴とする記憶装置。
2. メモリブロックはメモリバンクに配属されており、
   比較ユニットバンク（ＶＢ１）は２つのグローバルコンパレータ（Ｋ１，Ｋ２）を有し、
   該グローバルコンパレータの一方（Ｋ１）は、記憶装置に供給されるアドレスによって応答されるメモリバンクが、該当する比較ユニットバンク（ＶＢ）が配属されたメモリブロックを含みメモリバンクであるか否かを検査し、
   グローバルコンパレータの他方（Ｋ２）は、記憶装置に供給されるアドレスによって応答されるメモリブロックが、選択されたメモリバンク内にあり、該当された比較ユニットバンク（ＶＢ）に配属されたメモリブロックであるか否かを検査し、
   比較ユニットバンク（ＶＢ）の２つの比較ユニット（ＶＥ１〜ＶＥ４）のＡＮＤ素子（ＡＮＤ１）は、２つのグローバルコンパレータ（Ｋ１，Ｋ２）の出力信号を、論理積演算の際に考慮する、請求項１記載の記憶装置。
3. 比較ユニットバンク（ＶＢ１）のコンパレータ（Ｋ１〜Ｋ４）は、記憶装置に供給されるアドレスの一部であるアドレス信号（Ａｄ１〜Ａｄ４）、またはそこから抽出されたアドレス信号と、基準アドレスの一部である比較信号（Ｒｅｆ１〜Ｒｅｆ４）、またはそこから抽出された比較信号とを受け取り、
   前記基準アドレスは、正常に書き込みまたは読み出しできないメモリセルを指示する、請求項１または２記載の記憶装置。
4. 前記少なくとも２つの比較ユニット（ＶＥ１〜ＶＥ４）の第１のコンパレータ（Ｋ４）にはそれぞれ異なる比較信号（Ｒｅｆ４）が供給され、
   これにより記憶装置に供給されるアドレスに依存しないで、比較ユニット（ＶＥ１〜ＶＥ４）の第１のコンパレータ（Ｋ４）が一致を通報する、請求項３記載の記憶装置。

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