JP3820329B2 - Semiconductor substrate plating method - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体基板のめっき方法にかかり、特にＬＳＩ等の半導体基板に用いられる微細な配線の形成に適しためっき方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上の配線を構成する金属膜の形成には、アルミニウムのスパッタ法あるいはタングステンのＣＶＤ法が採用されている。しかし、ＬＳＩの高集積化に伴い配線の微細化が進展すると、アルミニウムあるいはタングステン等の配線材料では、その抵抗率が高いため信号伝達の遅延が問題となる。また、これらの配線材料はマイグレーション耐性が低く信頼性に問題がある。これに対して、銅は低抵抗であり、また高マイグレーション耐性を備えるため、前記半導体基板の配線を構成する金属膜として期待されている。
【０００３】
前記配線材料として銅を用いる場合には、アルミニウムを用いる場合に採用するドライエッチング法を用いることは困難である。このためダマシン法、すなわち、予め半導体基板上に絶縁層を形成しておき、次いで配線層に相当する箇所の前記絶縁層に凹部を形成し、次いで該凹部に銅を充填する方法が採用される。
【０００４】
前記凹部に銅を充填する方法には、前記凹部に選択的に銅を充填する方法、および前記凹部を含む基板全面をメタライズし、次いで化学機械研磨（ＣＭＰ）を行い、前記凹状に加工した部分のみに選択的に銅を残す方法があり、通常は後者が採用される。また、前記メタライズ法には、スパッタ法、あるいは化学的気相成長法（ＣＶＤ）等のドライメタライズ法、および無電解めっきあるいは電気めっき等のウエットメタライズ法がある。
【０００５】
ウエットメタライズ法は、微細な凹部に対する埋め込み性に優れるため、ウエットメタライズ法と化学機械研磨を組み合わせたプロセスが近年、注目されている。
【０００６】
例えば、特開平８−８３７９６号公報には、銀、銅、金、ニッケル、コバルト、パラジウム等の配線材料を無電解めっきにより配線用の溝に埋め込む方法が示されている。これらの配線材料のうちアルミニウムより低抵抗の材料は銀、銅、金である。配線の形成に際しては、まずコリメータスパッタによりパラジウムのシード層を形成し、該シード層上に前記配線材料を無電解めっきにより形成する。
【０００７】
また、特開平６−２９２４６号公報には、絶縁層に形成した凹部に無電解めっき反応の触媒となる物質（パラジウム）を付与し、無電解めっきにより前記凹部に金属を充填することが示されている。
【０００８】
また、特開平７−３２１１１１号公報には、微細な凹部を形成した酸化ケイ素膜（誘電体膜）に、酸化亜鉛層をスプレーパイロリシス（加熱した基板上に霧化した酸化亜鉛水溶液を吹き付けて酸化亜鉛層を得る。）により形成し、次いで酸化亜鉛層を溶解させながらパラジウム等を置換めっきし、その後前記パラジウムをシード層として電気めっきあるいは無電解めっきを行い、銅、金等の配線層を形成する方法が示されている。
【０００９】
また、特開平７−２８３２１９号公報には、凹部を形成した絶縁層表面にチタン、窒化チタン、およびタンタルをスパッタ法により順次形成し、次いでこれらの層の上に銅の電気めっきを施して配線を形成することが示されている。
【００１０】
また、“Electroless Copper metallization of titanium nitride”，J．C．Patterson et al．，Applied Surface Science，91，124（1995）には、パラジウムの置換めっき法を用いてシード層の形成を行うことが示されている。
【００１１】
【発明が解決しようとする課題】
前述のように、ウエットメタライズ法により溝または穴等からなる凹部を埋め込む方法は種々知られているが、それぞれ問題点を有している。
【００１２】
例えば、特開平８−８３７９６号公報に示す形成方法では、コリメータスパッタでパラジウムのシード層を形成する工程がネックになり、配線の微細化を十分に達成することができない。
【００１３】
また、特開平６−２９２４６号公報に示す形成方法では、絶縁層に形成した凹部に充填する金属として、配線層の低抵抗化を目的として無電解銅めっきで形成した銅を使用すると、前記パラジウムと銅が反応して配線層を形成する銅の抵抗が増大するおそれがある。また、パラジウムは数十ｎｍの大きさに島状に析出するため配線層を形成する銅膜の凹凸が大きくなる。このため、微細な配線を形成する際に要求される埋め込み性が低下する。
【００１４】
また、特開平７−３２１１１１号公報に示す方法では、前述したように、パラジウムを用いることにより埋め込み性が低下し、また、亜鉛の混入による素子特性が劣化する。
【００１５】
また、特開平７−２８３２１９号公報に示す方法では、電気めっきにより均一な析出を行うためには、均一な電界が印加されることが必要である。しかし、前記絶縁層表面にスパッタ法により順次形成した層の電気抵抗は大きく、このため前記凹部の底部付近には電界が印加され難くなる。特に凹部が微細で深くなる（高アスペクト比）ほど、前記凹部に銅は充填され難くなり、埋め込み性は低下する。
【００１６】
また、“Electroless Copper metallization of titanium nitride”，J．C．Patterson et al．，Applied Surface Science，91，124（1995）に示す方法では、パラジウムをシード層として用いるため、前述したように微細な配線を形成する際に要求される埋め込み性が低下する。また、配線の抵抗が大きくなるおそれがある。
【００１７】
ところで、抵抗率が高く、したがって信号伝達速度の遅延が生じやすいアルミニウム配線に代えて低抵抗金属を前記凹部に埋め込んで配線を形成する場合、代替可能な金属材料は、銅、銀、金などである。これらの金属は隣接する絶縁層あるいは半導体層中に拡散すると素子特性を悪化させるため、これらの金属をバリア層で包囲してその拡散を防止する必要がある。前記バリア層として機能する導電体としては窒化チタン、窒化タングステン、窒化タンタル等の窒化金属、およびタンタル、タングステン等の高融点金属とその合金が挙げられる。
【００１８】
前記窒化金属および高融点金属とその合金からなるバリア層は無電解めっきに対して不活性であるため、前記バリア層上に直接無電解めっきを施すことはできない。また、前記バリア層は電気抵抗が大きいため、該バリア層上に直接電気めっきをすることは困難である。
【００１９】
さらに、前記ウエットメタライズ法により形成したシード層は密着性の悪いものが多く、前記凹部の充填後に行う化学機械研磨（ＣＭＰ）の際に充填した配線層とともに剥離する可能性がある。
【００２０】
一方、銅あるいはパラジウム等のシード層を、スパッタ法等のドライメタライズ法で形成すると密着性が向上する。しかし前記シード層を微細な凹部の底部あるいは側壁へ均一に形成することは困難であり、微細な配線層を形成することの妨げになっている。
【００２１】
本発明は前記問題点に鑑みてなされたもので、ドライメタライズ法で形成したシード層の前記凹部でのカバレジ性に関わらず、カバレジ性が良好で、化学機械研磨工程に耐えうる密着性のよいシード層を前記凹部に形成する方法を提供する。
【００２２】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００２３】
半導体基板に形成した誘電体層表面に凹部を形成する工程と、前記凹部を形成した誘電体層の表面に該表面を覆う第１導電層を形成する工程と、前記第１導電層表面の少なくとも一部を含む前記第１導電層表面に気相成長法により第２導電層を形成する工程と、前記第１導電層表面の酸化膜を除去する工程と、前記第１導電層表面および第２導電層表面に無電解めっきによりめっき析出金属層を形成する工程とを有する。
【００２５】
【発明の実施の形態】
前述したように、低抵抗金属を溝または穴等からる凹部に埋め込んで配線を形成する場合、使用可能な金属材料は、銅、銀、金などである。これらの金属材料は隣接する絶縁層あるいは半導体層中に拡散すると素子特性を悪化させるため、前記金属をバリア層で包囲してその拡散を防止する。前記バリア層として機能する導電体としては窒化チタン、窒化タングステン、窒化タンタル等の窒化金属、およびタンタル、タングステン等の高融点金属とその合金が挙げられる。
【００２６】
前記窒化金属および高融点金属とその合金からなるバリア層は、該バリア層上に直接無電解めっきを施すことはできないため、前記バリア層上に無電解めっきによりシード層を形成する。前記バリア層およびシード層を形成する材料の組み合わせは種々あるが、ここではバリア層形成材料として窒化チタン、シード層形成材料として銅を用いた場合について説明する。
【００２７】
まず、シリコン基板上に誘電体層を形成し、該誘電体層に例えば溝を形成した後、導電体である窒化チタンのバリア層を第１の導電層として形成する。バリア層の形成にはスパッタ法あるいはＣＶＤ法を用いることができる。前記溝内への析出の均一性を考慮すると、ＣＶＤ法が有利であるが、バリア層はシード層とは異なり、前記誘電体層表面および溝内で均一であることは必要でなくバリア層としての機能を発現できる厚みが確保できればよい。したがって、スパッタ法を用いることもできる。
【００２８】
次に、前記バリア層表面にシード層を第２の導電層として形成する。シード層は前記誘電体表面および溝内で均一な膜厚を有することが望ましい。
【００２９】
ところで、無電解銅めっきは、複雑な形状であっても均一に成膜できる方法である。無電解銅めっきの反応式は次式で表される。
【００３０】
Cu²⁺（L）＋2HCHO＋4 OH^- → Cu＋2HCOO^- ＋2H₂O+H2＋L …（化1）
ここで、Lは銅と錯体を形成する錯形成剤で、エチレンジアミン四酢酸（以下ＥＤＴＡと称する）が用いられる場合が多い。
【００３１】
この無電解銅めっきの反応は銅やパラジウム等の金属上で選択的に進行する。これは前記金属がホルムアルデヒドの酸化反応に対し触媒活性を示すためである。ホルムアルアヒドは、酸化される際電子を放出し、その電子を銅イオンが受け取り金属銅に還元され析出する。
【００３２】
ところが、通常は前記バリヤ層を形成する窒化チタンは無電解銅めっき反応に対し不活性であるため窒化チタン表面に銅は析出しない。
【００３３】
しかし、窒化チタン表面の一部にスパッタ法によりシード層として銅を析出させた後、無電解銅めっき液中に浸漬すると、銅のシード層の存在しない窒化チタン表面にも直接無電解銅めっきが析出することを本件発明者らは見いだした。
【００３４】
スパッタ法により析出させる銅のシード層は、少なくとも表面にあればよく、必ずしも溝あるいは穴の底部や側壁にある必要はない。即ち、少なくとも一部分に銅が析出していれば、この銅を第１シード層として、次の無電解めっき工程で、第２のシード層としての銅を基板全面に均一に析出させることができる。
【００３５】
このように、スパッタ法により窒化チタンの表面の少なくとも一部にシード層として銅を析出した後、無電解銅めっき液中に浸漬することにより、前記スパッタ法によるシード層が形成されなかった窒化チタン表面を含む基板全面に直接無電解銅めっきを均一に施すことが可能である。
【００３６】
また、前記バリア層である窒化チタンの表面にスパッタ法により第１シード層としての銅を析出させる工程の後、さらに、前記バリア層表面の銅シード層の存在しない部分の酸化膜を処理液で除去することにより、前記無電解銅めっきの密着性が向上する。
【００３７】
なお、前記窒化チタンからなるバリア層表面の酸化膜の除去する処理液により、窒化チタン自身もエッチングされるため、エッチング速度が速い場合には前記バリア層を厚く形成して、エッチング時間を厳密に制御することが必要である。
【００３８】
前記処理液に、ＥＤＴＡ０．００１〜１ｍｏｌ／ｌ，過酸化水素０〜１ｍｏｌ／ｌを含む水溶液を用いると、エッチング時間の制御が容易になり、バリア層の厚さが１０ｎｍ以上であれば、バリア性を確保したまま、均一に密着性の良いシード層が形成可能である。
【００３９】
以上のように、バリア層表面に第１シード層としてスパッタ法により銅を析出した後、無電解めっき液中に浸漬することで、凹部の内部を含むバリア層の全面に無電解めっきによる第２のシード層を形成することが可能になる。
【００４０】
この無電解めっきにより形成したシード層は、表面部および溝内部においてもその膜厚分布は±５％程度以内であり、膜厚の均一性は非常に良好である。
【００４１】
また、前記第１シード層はスパッタにより形成するため、膜の密着性は良好である。
【００４２】
なお、前記半導体基板における第２のシード層の形成には、前述した無電解銅めっきの他に、無電解ニッケルめっき、無電解金めっき、無電解コバルトめっき等を利用できる。また、前記第１シード層を形成する気相成長法としてはスパッタ法の他に、蒸着法やＣＶＤ法を利用することができる。
【００４３】
【実施例】
本発明を実施するに当たり以下の半導体基板および処理液を用いた。
【００４４】
「半導体基板」
シリコン基板上にＳｉＯ₂の誘電体層を１μｍ形成し、該誘電体層に定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホールを形成し、ビアホールを含む前記誘電層上に第一の導電体層としてスパッタ法により窒化チタンを１００ｎｍ堆積させた。
【００４５】
「無電解銅めっき液」
硫酸銅 ０．０４ｍｏｌ／ｌ
エチレンジアミン四酢酸二ナトリウム ０．１ｍｏｌ／ｌ
ホルムアルデヒド ０．０３ｍｏｌ／ｌ
２、２’−ビピリジル ０．０００２ｍｏｌ／ｌ
ポリエチレングリコール（平均分子量６００） ０．０３ｍｏｌ／ｌ
水酸化ナトリウム ＰＨ＝１２．８に調整
液温 ７０℃
「電気銅めっき液」
硫酸銅 ０．３ｍｏｌ／ｌ
硫酸 １．９ｍｏｌ／ｌ
液温 ２５℃
以下、本発明の実施例に係る半導体基板のめっき方法を説明する。
【００４６】
実施例１
図１は、本発明の第１の実施例にかかる基板のめっき方法を示す図である。図において、１はシリコン基板、２はシリコン基板上に形成した誘電体層であり、ＳｉＯ₂からなる。３は誘電体層２に形成したビアホール、４はバリア層であり、窒化チタンからなる。５はスパッタ法により形成した第１シード層であり銅からなる。６は第２シード層を形成する無電解めっき析出金属層であり、銅からなる。７は電気めっきによりビアホールに埋め込んだ電気めっき析出金属層である。
【００４７】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、該誘電体層２にドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を形成し、ビアホールを含む誘電体層上に第一の導電体層としてスパッタ法により窒化チタンのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【００４８】
次に、図１（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅の第１シード層５を堆積させた。該シード層は、銅スパッタ用長距離スパッタ装置 Ｃｅｒａｕｓ ＺＸ−１０００（日本真空技術社）を用い、２００〜４００ｎｍ／ｍｉｎの速度で成膜を行った。
【００４９】
このとき、ビアホール３の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。前述のように窒化チタンは、通常その表面に無電解めっきによって直接めっき金属を形成することはできない。
【００５０】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【００５１】
無電解銅めっき液によって、窒化チタンのバリヤ層４は溶解しないため、窒化チタンのバリア層４の厚さが１０ｎｍ以上あれば、バリア性は確保できる。
【００５２】
ここで、図２は、半導体基板の断面模式図であり、カバレジ性の評価に用いる膜厚の上側測定位置ａおよび下側測定位置ｂを示す。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。
【００５３】
カバレジ性は、図２に示すようにビアホール３の側壁の測定位置ａおよびｂにおける膜厚Ａ、Ｂを測定し、Ｂ／Ａの値で評価を行った。Ｂ／Ａを百分率で表すと９７％となり、第１シード層５および第２シード層である無電解めっき析出金属層６からなる均一な銅のシード層の形成が確認された。
【００５４】
このシード層の１０×１０ｍｍの範囲を、ビアホールが各分割片毎に含まれるように１ｍｍ角の大きさに１００分割し、すなわち、１００穴のビアホールを含む１０ｍｍ×１０ｍｍの範囲を抽出し、この範囲上にＳｃｏｔｃｈテープ（商品名）を張り付け、さらに剥がしたときに前記シード層が剥がれたマス目の割合（密着性）を調べると、３３％となった。これは化学機械研磨の際の研磨圧力を２００ｇ／ｃｍ²以下にすれば、化学機械研磨の途中で剥離が発生しない密着性をもつことに相当する。
【００５５】
以上のことから、図１に示す本実施例のめっき方法を用いることで、穴の内部に均一なシード層を形成することが可能であり、かつそのシード層が化学機械研磨に耐える密着性を確保できるという本実施例の効果が確認できた。
【００５６】
次に、銅の無電解めっき析出金属層６を形成したシリコン基板１を無電解銅めっき液より取り出し、純水にて水洗した。
【００５７】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施し、電気めっき析出金属層７をビアホール３に埋め込んだ。
【００５８】
次に、図１（ｅ）に示すように、電気めっき析出金属層７を分離するため、化学機械研磨を行った。化学機械研磨には、ＩＰＥＣ社製４７２型化学機械研磨装置で、過酸化水素を１〜２％含むアルミナ分散砥粒とパッド（ロデール社製ＩＣ−１０００）を用いた。研磨圧力を１９０ｇ／ｃｍ²として、バリア層に達する研磨を行った結果、各界面とも剥離は発生せず、化学機械研磨により、シード層５、無電解めっき析出金属６および電気めっき析出金属層７からなる配線導体の分離ができた。
【００５９】
このようにして形成した基板をＦＩＢ（ｆｏｃｕｓｅｄ ｉｏｎ ｂｅａｍ）により加工し、１００穴のビアホールの断面を走査型電子顕微鏡（以後ＳＥＭと称す）により観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【００６０】
以上のことから図１に示すような本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認できた。また、無電解めっき後、電気めっきを行うことにより微細穴への充填が行えるという本実施例の効果が確認できた。
【００６１】
比較例１
比較のため、本発明の特徴である気相成長法による第二の導電体層（第１シード層）の形成を行わない場合の例を示す。
【００６２】
実施例１と同様にＳｉＯ₂の誘電体層にビアホールを加工し、ビアホールを含む誘電体層上に第一の導電体層としてスパッタ法により窒化チタンのバリア層を１００ｎｍ堆積した。
【００６３】
その後、実施例１ではスパッタ法により第二の導電体層として銅のシード層５を形成したが、ここでは第二の導電体層を形成することなく、直接、半導体基板を無電解めっき液中に浸漬した。
【００６４】
その結果、窒化チタンのバリア層上に銅は析出せず、銅のシード層を形成することができなかった。銅のシード層が存在しないため、次工程での電気銅めっきによっても銅は均一に析出しない。
【００６５】
次に、半導体基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、全てのビアホールでボイドが観察され、ビアホール内部が銅で充填されていないことが分かる。
【００６６】
以上のことから、本発明によらない場合には、銅のシード層は形成されず、ビアホール内部に銅が充填されないことが分かった。
【００６７】
比較例２
比較のため、第二の導電体層形成にパラジウム置換めっきを用いた場合の例を示す。
【００６８】
実施例１と同様にＳｉＯ₂の誘電体層にビアホールを加工し、ビアホールを含む誘電体層上に第一の導電体層としてスパッタ法により窒化チタンのバリア層を１００ｎｍ堆積させた。
【００６９】
その後、半導体基板をパラジウム置換めっき液に６０秒間浸漬した。パラジウム置換めっき液としては塩化パラジウム０．２ｇ／ｌ、塩酸１ｍｌ／ｌ、酢酸５００ｍｌ／ｌ、フッ酸５ｍｌ／ｌを含む水溶液を用いた。パラジウム置換めっき液により、パラジウムが平均５０ｎｍの大きさで島状に析出した。
【００７０】
その後、基板を無電解めっき液に５分間浸漬した。無電解めっきにより窒化チタンおよびパラジウム上には約３０ｎｍの銅の無電解めっき析出金属層が形成された。
【００７１】
実施例１と同様にシード層のカバレジを計算すると、５５〜２１１％となり、均一なシード層形成は行えなかった。
【００７２】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３３％となり、化学機械研磨に耐える密着性を持つことが分かった。
【００７３】
次に、電気銅めっきによりビアホールを埋め込んだ後、半導体基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、１００穴中９４穴にボイドが認められた。
【００７４】
このように、パラジウム置換めっきを用いると表面の凹凸が大きくなるため、次工程での電気銅めっきによって、ビアホール内部を銅で完全に充填することはできなかった。
【００７５】
また、置換めっき反応に伴い窒化チタンが溶出し、ＳｉＯ₂中に銅が拡散するため、バリア性を確保するためには、窒化チタンのバリア層の厚さは５０ｎｍ以上必要であった。
【００７６】
以上より、本発明よらない場合には、均一なシード層は形成されず、ビアホールの充填も行えないことが分かった。
【００７７】
実施例２
図１を用いて本発明の第２の実施例にかかる基板のめっき方法を説明する。なお、以後の説明において、実施例１と重複する部分については煩雑にならない範囲で説明を省略する。
【００７８】
本実施例は、実施例１における無電解銅めっきの代わりに無電解ニッケルめっきを用いた。それ以外は全て実施例１と同様な方法で実施した。無電解ニッケルめっき液は、硫酸ニッケル０．１５ｍｏｌ／ｌ、クエン酸ナトリウム０．３ｍｏｌ／ｌ、ジメチルアミンボラン０．０３ｍｏｌ／ｌ、乳酸０．１ｍｏｌ／ｌを含む水溶液をアンモニア水でｐＨ＝５．０に調整したものを用い、液温は５０℃とした。
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【００７９】
次に、図１（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【００８０】
次に、図１（ｃ）に示すように、前記基板を無電解ニッケルめっき液中に約５分間浸漬し、無電解ニッケルめっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍのニッケルの無電解めっき析出金属層６を形成した。
【００８１】
実施例１と同様にシード層のカバレジを計算すると、９６％となり、均一なシード層の形成が確認された。
【００８２】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３１％となり、化学機械研磨に耐える密着性を持つことが分かった。
【００８３】
以上のことから、図１に示すように本実施例のめっき方法を用いることで、穴の内部に均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【００８４】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【００８５】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【００８６】
実施例３
図１を用いて本発明の第３の実施例にかかる基板のめっき方法を説明する。気相成長法によるシード層５の形成方法がスパッタ法の代わりにＣＶＤ法を用いた以外は、全て実施例１と同様な方法で実施した。ＣＶＤ法の原料ガスとして、銅ヘキサフロロアセチルアセトネートトリメチルビニルシランを用い、２００℃で成膜を行った。
【００８７】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、そこに定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を加工し、その上に第一の導電体層としてスパッタ法により窒化チタンのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【００８８】
次に、図１（ｂ）に示すように窒化チタンのバリア層４上に第二の導電体層としてＣＶＤ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンのバリア層４が露出している部分も存在していた。
【００８９】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【００９０】
実施例１と同様にシード層のカバレジを計算すると、９７％となり、均一なシード層の形成が確認された。
【００９１】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３５％となり、化学機械研磨に耐える密着性を持つことが分かった。
【００９２】
以上のことから、図１に示すように本実施例のめっき方法を用いることで、穴の内部に均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【００９３】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【００９４】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【００９５】
実施例４
図１を用いて本発明の第４の実施例にかかる基板のめっき方法を説明する。バリア層が窒化チタン４の代わりにタンタルを用いた以外は、全て実施例１と同様な方法で実施した。
【００９６】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、そこに定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を加工し、その上に第一の導電体層としてスパッタ法によりタンタルのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【００９７】
次に、図１（ｂ）に示すようにタンタルのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、タンタルが露出している部分も存在していた。
【００９８】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【００９９】
実施例１と同様にシード層のカバレジを計算すると、９５％となり、均一なシード層の形成が確認された。
【０１００】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３０％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１０１】
以上のことから、図１に示すような本実施例のめっき方法を用いることで、穴の内部に均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１０２】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホ−ルの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１０３】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１０４】
実施例５
図１を用いて本発明の第５の実施例にかかる基板のめっき方法を説明する。バリア層が窒化チタンの代わりに窒化タンタルを用いた以外は、全て実施例１と同様な方法で実施した。
【０１０５】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、そこに定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を加工し、その上に第一の導電体層としてスパッタ法により窒化タンタルのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【０１０６】
次に、図１（ｂ）に示すように窒化タンタルのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０１０７】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【０１０８】
実施例１と同様にシード層のカバレジを計算すると、９７％となり、均一なシード層の形成が確認された。
【０１０９】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３１％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１１０】
以上のことから、図１に示すように本実施例のめっき方法を用いることで、穴の内部に均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１１１】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１１２】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１１３】
実施例６
図１を用いて本発明の第６の実施例にかかる基板のめっき方法を説明する。バリア層が窒化チタンの代わりにタングステンを用いた以外は、全て実施例１と同様な方法で実施した。
【０１１４】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、そこに定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を加工し、その上に第一の導電体層としてスパッタ法によりタングステンのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【０１１５】
次に、図１（ｂ）に示すようにタングステンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、タングステンが露出している部分も存在していた。
【０１１６】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【０１１７】
実施例１と同様にシード層のカバレジを計算すると、９６％となり、均一なシード層の形成が確認された。
【０１１８】
また、実施例１と同様にＳｃｏｔｅｈテープによる剥離の割合を調べると、３４％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１１９】
以上のことから、図１に示すように本実施例のめっき方法を用いることで、穴の内部に均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１２０】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１２１】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１２２】
実施例７
図１を用いて本発明の第７の実施例にかかる基板のめっき方法を説明する。バリア層が窒化チタンのバリア層４の代わりに窒化タングステンを用いた以外は、全て実施例１と同様な方法で実施した。
【０１２３】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、そこに定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を加工し、その上に第一の導電体層としてスパッタ法により窒化タングステンのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【０１２４】
次に、図１（ｂ）に示すように窒化タングステン上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化タングステンが露出している部分も存在していた。
【０１２５】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【０１２６】
実施例１と同様にシード層のカバレジを計算すると、９５％となり、均一なシード層の形成が確認された。
【０１２７】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３４％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１２８】
以上のことから、図１に示すように本実施例のめっき方法を用いることで、穴の内部に均一なード層の形成が可能であるという本実施例の効果が確認できた。
【０１２９】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１３０】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１３１】
実施例８
図１を用いて本発明の第８の実施例にかかる基板のめっき方法を説明する。バリア層が窒化チタンのバリア層４の代わりにチタンタングステン合金を用いた以外は、全て実施例１と同様な方法で実施した。
【０１３２】
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を膜厚１μｍに形成し、そこに定法のドライエッチングにより直径０．２５μｍ、深さ１μｍのビアホール３を加工し、その上に第一の導電体層としてスパッタ法によりチタンタングステンのバリア層４を１００ｎｍ堆積させた半導体基板を用意した。
【０１３３】
次に、図１（ｂ）に示すようにチタンタングステン合金のバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、チタンタングステンが露出している部分も存在していた。
【０１３４】
次に、図１（ｃ）に示すように、前記基板１を無電解銅めっき液中に約５分間浸漬し、無電解銅めっきにより窒化チタンのバリア層４および銅のシード層５の全表面に約３０ｎｍの銅の無電解めっき析出金属層６を形成した。
【０１３５】
実施例１と同様にシード層のカバレジを計算すると、９５％となり、均一なシード層の形成が確認された。
【０１３６】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、３３％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１３７】
以上のことから、図１に示すように本実施例のめっき方法を用いることで、穴の内部に均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１３８】
次いで、電気めっきによりビアホールを埋め込んだ後、基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１３９】
したがって、本実施例のめっき方法を用いることで、穴の内部に均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１４０】
実施例９
図３を用いて本発明の第９の実施例にかかる基板のめっき方法を説明する。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。
【０１４１】
まず、図３（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０１４２】
次に、図３（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。
【０１４３】
このとき、ビアホール３の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在する。
【０１４４】
次に、図３（ｃ）に示すように、前記基板１を無電解銅めっき液中に約６０分間浸漬させ、厚み約１μｍまでめっきして無電解銅めっき層６を形成した。実施例１と同様に、Ｓｃｏｔｃｈテープによる剥離の割合を調べると、３３％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１４５】
次に、図３（ｄ）に示すように、無電解めっき析出金属層６を分離して配線層を形成するため化学機械研磨を行った。図は化学機械研磨により無電解めっき析出金属層６を分離した後の断面図である。
【０１４６】
次に、前記基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、図３（ｄ）に示すように、ビアホール３は全て、銅で完全に充填されていることが分かった。
【０１４７】
したがって、本実施例のめっき方法を用いることで、無電解めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１４８】
実施例１０
図１を用いて本発明の第１０の実施例にかかる基板のめっき方法を説明する。
【０１４９】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０１５０】
次に、図１（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０１５１】
次に、前記基板をＥＤＴＡｌ．５ｍｏｌ／ｌ、過酸化水素１．２ｍｏｌ／ｌを含む水溶液中に５秒間浸漬し、表面処理を施した。
【０１５２】
次に、図３（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４およびシード層５の全表面に約３０ｎｍの無電解めっき析出金属層６が形成された。
【０１５３】
実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０１５４】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、２０％となり、ＥＤＴＡｌ．５ｍｏｌ／ｌ、過酸化水素１．２ｍｏｌ／ｌを含む処理液で酸化膜を除去することにより、密着性が向上することが分かった。
【０１５５】
以上のことから、図１に示すように本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、より密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１５６】
なお、前記処理液により酸化膜を除去する過程は、窒化チタンのエッチングを伴うので、表面処理後にバリア性を確保するためには、処理前の窒化チタンの厚さは３０ｎｍ以上必要である。
【０１５７】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０１５８】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０１５９】
次に、図１（ｅ）に示すように、電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により導体７を分離した後の断面図である。
【０１６０】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１６１】
以上のことから、本実施例のめっき方法を用いることで、穴の内部に密着性がより優れた均一なシード層を密着性よく形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０１６２】
実施例１１
図４を用いて本発明の第１１の実施例にかかる基板のめっき方法を説明する。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。図において、８は誘電体層２に形成した配線形成用の溝である。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。
【０１６３】
まず、図４（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにシリコン基板１に至るビアホール３、および配線形成用の溝８を形成し、ビアホールおよび溝を含む前記誘電体層上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０１６４】
次に、図４（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴および溝の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０１６５】
この基板をＥＤＴＡｌ．５ｍｏｌ／ｌ、過酸化水素１．２ｍｏｌ／ｌを含む水溶液中に５秒間浸漬し、表面処理を施した。
【０１６６】
次に、図４（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４表面には、図に示すように、基板の上面の全面に約３０ｎｍの無電解めっき析出金属層６が形成された。
【０１６７】
実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０１６８】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１８％となり、ＥＤＴＡｌ．５ｍｏｌ／ｌ、過酸化水素１．２ｍｏｌ／ｌを含む処理液で酸化膜を除去することにより、密着性が向上することが分かった。
【０１６９】
以上のことから、図１に示すように本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、より密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１７０】
なお、前記処理液により酸化膜を除去する過程は、窒化チタンのエッチングを伴うので、表面処理後にバリア性を確保するためには、処理前の窒化チタンの厚さは３０ｎｍ以上必要である。
【０１７１】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液中より取り出し、純水にて水洗した。
【０１７２】
次に、図４（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより電気めっき析出金属層７をビアホール３および溝８に埋め込んだ後の断面図である。
【０１７３】
次に、図４（ｅ）に示すように、電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０１７４】
このようにして形成した基板をＦＩＢにより加工し、１００本の溝および１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、溝およびビアホールは銅で完全に充填されていることが分かった。
【０１７５】
以上のことから、本実施例のめっき方法を用いることで、溝および穴の内部に密着性がより優れた均一なシード層を形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより溝および穴への充填が行えるという本実施例の効果が確認できた。
【０１７６】
実施例１２
図５を用いて本発明の第１２の実施例にかかる基板のめっき方法を説明する。なお、図において図４に示される部分と同一部分については同一符号を付してその説明を省略する。
【０１７７】
まず、図５（ａ）に示すように、シリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにシリコン基板１に至るビアホール３、および配線形成用の溝８を加工し、ビアホールおよび溝を含む前記誘電体層の上面に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０１７８】
次に、図５（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴および溝の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０１７９】
この基板をＥＤＴＡ２ｍｏｌ／ｌ、過酸化水素２ｍｏｌ／ｌを含む水溶液中に６５℃の条件で１秒間浸漬し、表面処理を施した。
【０１８０】
次に、図５（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約３０分間浸漬させ、厚み約１μｍまでめっきして無電解めっき析出金属層６を形成した。
【０１８１】
なお、前記処理液により酸化膜を除去する過程は、窒化チタンのエッチングを伴うので、表面処理後にバリア性を確保するためには、処理前の窒化チタンの厚さは３０ｎｍ以上必要である。
【０１８２】
実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１９％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１８３】
次に、図５（ｄ）に示すように、無電解めっき析出金属層６を分離するため、化学機械研磨を行った。図は、化学機械研磨により無電解めっき析出金属６を分離した後の断面図である。
【０１８４】
前記基板をＦＩＢにより加工し、１００本の溝および１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、図５（ｃ）に示すように、ビアホール３および溝８は全て、銅で完全に充填されていることが分かった。
【０１８５】
以上のように、本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、密着性のより優れた膜が形成可能であり、無電解めっきによる銅の微小溝、穴への充填が容易に行えるという本実施例の効果が確認できた。
【０１８６】
実施例１３
図１を用いて本発明の第１３の実施例にかかる基板のめっき方法を説明する。
【０１８７】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上にタンタルのバリア層４を堆積させた半導体基板を用意した。
【０１８８】
次に、図１（ｂ）に示すように、バリア層４上に第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、タンタルが露出している部分も存在していた。
【０１８９】
次に、前記基板をフッ酸５ｍｏｌ／ｌを含む水溶液に１０秒間浸漬し、表面処理を施した。
【０１９０】
次に、図１（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきによりタンタルのバリア層４およびシード層５の全表面に約３０ｎｍの無電解めっき析出金属層６が形成された。
【０１９１】
実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０１９２】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１７％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０１９３】
以上のことから、図１に示すように本実施例のめっき方法を用いて、フツ酸５ｍｏｌ／ｌを含む処理液により酸化膜の除去を行うことで、より密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０１９４】
なお、このフッ酸５ｍｏｌ／ｌを含む処理液により酸化膜を除去する過程は、タンタルのエッチングを伴うので、表面処理後にバリア性を確保するためには、処理前のタンタルの厚さは３０ｎｍ以上必要である。
【０１９５】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０１９６】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０１９７】
次いで、図１（ｅ）に示すように、電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０１９８】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０１９９】
本実施例では、表面処理後そのまま無電解めっきを行うため、無電解めっき夜中にフッ酸が蓄積されるが、８インチウエハを約５００枚めっきした場合でも問題は発生しなかった。
【０２００】
以上のことから、本実施例のめっき方法を用いることで、穴の内部に密着性がより優れた均一なシード層を形成でさるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０２０１】
実施例１４
図１を用いて本発明の第１４の実施例にかかる基板のめっき方法を説明する。
【０２０２】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０２０３】
次に、実施例１と同様に図１（ｂ）に示すように窒化チタンのバリア層４上に第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０２０４】
この基板をＥＤＴＡ０．１ｍｏｌ／ｌ、過酸化水素０．０８ｍｏｌ／ｌを含む水溶液中に６６℃の条件で２分間浸漬し、表面処理を施した。
【０２０５】
次に、図１（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４およびシード層５全表面に、約３０ｎｍの銅の無電解めっき析出金属層６が形成された。
【０２０６】
実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０２０７】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、８％となり、前記処理液で酸化膜を除去することにより、密着性がさらに向上することが分かった。
【０２０８】
本実施例のように、前記処理液で表面処理を行うことで、処理時間の制御が容易になり、窒化チタンの膜厚は１０ｎｍ以上あれば、表面処理を行ってもバリア性を確保できることが分かった。
【０２０９】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０２１０】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより銅の電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０２１１】
次いで、図１（ｅ）に示すように電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０２１２】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０２１３】
以上のことから、本実施例のめっき方法を用いることで、穴の内部に密着性がさらに優れた均一なシード層を形成できるという本実施例の効果が確認でき、さらに無電解めっき後、電気めっきにより微細穴への充填が行えるという本実施例の効果が確認できた。
【０２１４】
実施例１５
図１を用いて本発明の第１５の実施例にかかる基板のめっき方法を説明する。本実施例においては、酸化膜を除去する表面処理をＥＤＴＡ０．００１ｍｏｌ／ｌを含み、過酸化水素を含まない処理液で３０分間行った以外は、全て実施例１４と同様な方法で実施した。
【０２１５】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０２１６】
次に、実施例１と同様に図１（ｂ）に示すように窒化チタンのバリア層４上に第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０２１７】
次に、この基板をＥＤＴＡ０．００１ｍｏｌ／ｌ、過酸化水素を含まない水溶液中に６６℃の条件で２分間浸漬し、表面処理を施した。
【０２１８】
次に、図１（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４およびシード層５の全表面には、約３０ｎｍの銅の無電解めっき析出金属層６が形成された。
【０２１９】
実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０２２０】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１８％となり、前記処理液で酸化膜を除去することにより、密着性がさらに向上することが分かった。
【０２２１】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０２２２】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより銅の電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０２２３】
次いで、図１（ｅ）に示すように電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０２２４】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０２２５】
本実施例のように、前記処理液で表面処理を行うことで、処理時間の制御が容易になり、窒化チタンの膜厚は１０ｎｍ以上あれば、表面処理を行っもバリア性を確保できることが分かった。
【０２２６】
以上のことから、図１に示すように本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、処理時間の制御が容易になり、より一層密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０２２７】
実施例１６
図１を用いて本発明の第１６の実施例にかかる基板のめっき方法を説明する。本実施例においては、酸化膜を除去する表面処理をＥＤＴＡ１ｍｏｌ／ｌを含み、過酸化水素を含まない水溶液で１０分間行った以外は、全て実施例１４と同様な方法で実施した。
【０２２８】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０２２９】
次に、図１（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０２３０】
この基板をＥＤＴＡ１ｍｏｌ／ｌ、過酸化水素を含まない水溶液中に６６℃の条件で２分間浸漬し、表面処理を施した。
【０２３１】
次に、図１（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４およびシード層５の全表面には、約３０ｎｍの銅の無電解めっき析出金属層６が形成された。
【０２３２】
実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０２３３】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１６％となり、前記処理液で酸化膜を除去することにより、密着性がさらに向上することが分かった。
【０２３４】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０２３５】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより銅の電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０２３６】
次いで、図１（ｅ）に示すように電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０２３７】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０２３８】
本実施例のように、前記処理液で表面処理を行うことで、処理時間の制御が容易になり、窒化チタンの膜厚は１０ｎｍ以上あれば、表面処理を行ってもバリア性を確保できることが分かった。
【０２３９】
以上のことから、図１に示すように本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、処理時間の制御が容易になり、より一層密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０２４０】
実施例１７
図１を用いて本発明の第１７の実施例にかかる基板のめっき方法を説明する。本実施例においては、酸化膜を除去する表面処理をＥＤＴＡ０．００１ｍｏｌ／ｌ、過酸化水素１ｍｏｌ／ｌを含む処理液で２分間行った以外は、全て実施例１４と同様な方法で実施した。
【０２４１】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０２４２】
次に、図１（ｂ）に示すように窒化チタン４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０２４３】
この基板をＥＤＴＡ０．００１ｍｏｌ／ｌ、過酸化水素１ｍｏｌ／ｌを含む水溶液中に６６℃の条件で２分間没漬し、表面処理を施した。
【０２４４】
次に、図１（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４およびシード層５全表面に、約３０ｎｍの銅の無電解めっき析出金属層６が形成された。
【０２４５】
また、実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０２４６】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１３％となり、前記処理液で酸化膜を除去することにより、密着性がさらに向上することが分かった。
【０２４７】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０２４８】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより銅の電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０２４９】
次いで、図１（ｅ）に示すように電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０２５０】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０２５１】
本実施例のように、前記処理液で表面処理を行うことで、処理時間の制御が容易になり、窒化チタンの膜厚は１０ｎｍ以上あれば、表面処理を行ってもバリア性を確保できることが分かった。
【０２５２】
以上のことから、図１に示すように本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、処理時間の制御が容易になり、より一層密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０２５３】
実施例１８
図１を用いて本発明の第１７の実施例にかかる基板のめっき方法を説明する。本実施例においては、酸化膜を除去する表面処理をＥＤＴＡ ｌｍｏｌ／ｌ、過酸化水素１ｍｏｌ／ｌを含む水溶液で１分間行った以外は、全て実施例１４と同様な方法で実施した。
【０２５４】
まず、図１（ａ）に示すように、実施例１と同様にシリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０２５５】
次に、図１（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０２５６】
この基板をＥＤＴＡ１ｍｏｌ／ｌ、過酸化水素１ｍｏｌ／ｌを含む水溶液中に６６℃の条件で１分間浸漬し、表面処理を施した。
【０２５７】
次に、図１（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約１分間浸漬した。無電解銅めっきにより窒化チタンのバリア層４およびシード層５全表面に、約３０ｎｍの銅の無電解めっき析出金属層６が形成された。
【０２５８】
また、実施例１と同様にシード層のカバレジを計算すると、１００％となり、均一なシード層の形成が確認された。
【０２５９】
また、実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１３％となり、前記処理液で酸化膜を除去することにより、密着性がさらに向上することが分かった。
【０２６０】
次に、無電解めっき析出金属層６が形成された基板を無電解銅めっき液より取り出し、純水にて水洗した。
【０２６１】
次に、図１（ｄ）に示すように、１０％希硫酸水溶液にて２分間処理し、電気銅めっき液に浸漬し電気めっきを施した。図は、電気めっきにより銅の電気めっき析出金属層７をビアホール３に埋め込んだ後の断面図である。
【０２６２】
次いで、図１（ｅ）に示すように電気めっき析出金属層７を分離するため、化学機械研磨を行った。図は、化学機械研磨により電気めっき析出金属層７を分離した後の断面図である。
【０２６３】
このようにして形成した基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、ビアホールが銅で完全に充填されていることが分かった。
【０２６４】
本実施例のように、前記処理液で表面処理を行うことで、処理時間の制御が容易になり、窒化チタンの膜厚は１０ｎｍ以上あれば、表面処理を行ってもバリア性を確保できることが分かった。
【０２６５】
以上のことから、図１に示すように本実施例のめっき方法を用いて、前記処理液により酸化膜の除去を行うことで、処理時間の制御が容易になり、より一層密着性に優れた均一なシード層の形成が可能であるという本実施例の効果が確認できた。
【０２６６】
実施例１９
図３を用いて本発明の第１７の実施例にかかる基板のめっき方法を説明する。
まず、図３（ａ）に示すように、実施例１と同様、シリコン基板１上にＳｉＯ₂の誘電体層２を形成し、そこにビアホール３を加工し、その上に窒化チタンのバリア層４を堆積させた半導体基板を用意した。
【０２６７】
次に、図３（ｂ）に示すように窒化チタンのバリア層４上へ第二の導電体層としてスパッタ法により銅のシード層５を堆積させた。このとき、穴の側壁は銅で完全には覆われておらず、窒化チタンが露出している部分も存在していた。
【０２６８】
この基板をＥＤＴＡ ０．２ｍｏｌ／ｌ、過酸化水素０．０５ｍｏｌ／ｌを含む水溶液中に６５℃の条件で５分間浸漬し、表面処理を施した。
【０２６９】
次に、図３（ｃ）に示すように、水洗をせず、無電解銅めっき液中に約３０分間浸漬させ、厚み約１μｍの無電解めっき析出金属層６を形成した。
【０２７０】
実施例１と同様にＳｃｏｔｃｈテープによる剥離の割合を調べると、１０％となり、化学機械研磨に耐える密着性を持つことが分かった。
【０２７１】
また、前記処理液で表面処理を行うことで、処理時間の制御が容易になり、窒化チタンの膜厚は１０ｎｍ以上あれば、表面処理を行ってもバリア性を確保できることが分かった。
【０２７２】
次に、この基板をＦＩＢにより加工し、１００穴のビアホールの断面をＳＥＭにより観察した結果、ボイドは認められず、図３（ｃ）に示すように、ビアホール３は全て、銅で完全に充填されていることが分かった。
【０２７３】
次に、図３（ｄ）に示すように、無電解めっき析出金属６を分離するため、化学機械研磨を行った。図４（ｄ）は、化学機械研磨により無電解めっき析出金属６を分離した後の断面図である。
【０２７４】
以上のように、本実施例のめっき方法を用いて、ＥＤＴＡ ０．２ｍｏｌ／ｌ、過酸化水素０．０５ｍｏｌ／ｌを含む処理液により酸化時の除去を行うことで、処理時間の制御が容易になり、密着性がより一層優れた膜が形成可能であり、無電解めっきによる銅の微小溝、穴への充填が容易に行えるという本実施例の効果が確認できた。
【０２７５】
図６は前記実施例の評価結果を比較例と対比して示す図である。図に示すように、実施例１ないし９においてはバリア層の厚みを１０ｎｍ以上に設定することにより、良好な密着性、カバレジ性、および埋め込み性を得ることができる。また、実施例１０ないし１３においては、１ないし１０秒間の水溶液処理、すなわちバリア層表面の酸化膜除去処理、およびバリア層の厚みを３０ｎｍ以上に設定することにより、良好な密着性、カバレジ性、および埋め込み性を得ることができる。また実施例１４ないし１９においては、６０ないし１８００秒間の処理液浸漬、およびバリア層の厚みを１０ｎｍ以上に設定することにより、良好な密着性、カバレジ性、および埋め込み性を得ることができる。
【０２７６】
【発明の効果】
以上説明したように本発明によれば、無電解めっき反応に対して不活性であるバリア層の少なくとも一部に気相成長法によりシード層を形成するので、無電解めっきにより均一なシード層を形成することができる。
【０２７７】
また、前記バリア層表面を処理液で処理するので前記無電解銅めっきの密着性が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施例にかかる半導体基板のめっき方法を示す図である。
【図２】カバレジ性の評価に用いる膜厚の測定位置を示す半導体基板の断面模式図である。
【図３】本発明の第９の実施例にかかる半導体基板のめっき方法を示す図である。
【図４】本発明の第１１の実施例にかかる半導体基板のめっき方法を示す図である。
【図５】本発明の第１２の実施例にかかる半導体基板のめっき方法を示す図である。
【図６】本発明の実施例の評価結果を比較例と対比して示す図である。
【符号の説明】
１ シリコン基板
２ 誘電体層
３ ビアホール
４ バリア層
５ シード層
６ 無電解めっき析出金属層
７ 電気めっき析出金属層
８ 配線形成用の溝[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for plating a semiconductor substrate, and more particularly to a plating method suitable for forming fine wirings used for a semiconductor substrate such as an LSI.
[0002]
[Prior art]
Conventionally, an aluminum sputtering method or a tungsten CVD method has been employed to form a metal film constituting a wiring on a semiconductor substrate. However, if the miniaturization of wiring advances with the high integration of LSIs, the wiring material such as aluminum or tungsten has a high resistivity, which causes a problem of signal transmission delay. In addition, these wiring materials have low migration resistance and have a problem with reliability. On the other hand, copper is expected as a metal film constituting the wiring of the semiconductor substrate because it has low resistance and high migration resistance.
[0003]
When copper is used as the wiring material, it is difficult to use the dry etching method employed when aluminum is used. For this reason, a damascene method, that is, a method in which an insulating layer is formed in advance on a semiconductor substrate, then a recess is formed in the insulating layer corresponding to a wiring layer, and then the recess is filled with copper is adopted. .
[0004]
The method of filling the concave portion with copper includes a method of selectively filling the concave portion with copper, and metallizing the entire surface of the substrate including the concave portion and then performing chemical mechanical polishing (CMP) to form the concave portion. There is a method of selectively leaving copper, and the latter is usually adopted. The metallization method includes a dry metallization method such as sputtering or chemical vapor deposition (CVD), and a wet metallization method such as electroless plating or electroplating.
[0005]
Since the wet metallization method is excellent in embedding in fine recesses, a process combining the wet metallization method and chemical mechanical polishing has recently attracted attention.
[0006]
For example, Japanese Patent Laid-Open No. 8-83796 discloses a method of embedding a wiring material such as silver, copper, gold, nickel, cobalt, and palladium in a wiring groove by electroless plating. Among these wiring materials, materials having a lower resistance than aluminum are silver, copper, and gold. In forming the wiring, first, a palladium seed layer is formed by collimator sputtering, and the wiring material is formed on the seed layer by electroless plating.
[0007]
Japanese Patent Application Laid-Open No. 6-29246 discloses that a material (palladium) serving as a catalyst for an electroless plating reaction is applied to a recess formed in an insulating layer, and the recess is filled with a metal by electroless plating. ing.
[0008]
Japanese Patent Laid-Open No. 7-321111 discloses that a zinc oxide layer is sprayed on a silicon oxide film (dielectric film) having fine recesses (an atomized zinc oxide aqueous solution is sprayed on a heated substrate). Zinc oxide layer is obtained, and then palladium or the like is displacement plated while dissolving the zinc oxide layer, and then electroplating or electroless plating is performed using the palladium as a seed layer to form a wiring layer such as copper or gold. The method of forming is shown.
[0009]
In JP-A-7-283219, titanium, titanium nitride, and tantalum are sequentially formed on the surface of the insulating layer formed with a recess by sputtering, and then copper is electroplated on these layers to form wiring. Has been shown to form.
[0010]
Also, “Electroless Copper metallization of titanium nitride”, J. C. Patterson et al. , Applied Surface Science, 91, 124 (1995), shows that a seed layer is formed using a palladium displacement plating method.
[0011]
[Problems to be solved by the invention]
As described above, various methods for embedding recesses made of grooves or holes by the wet metallization method are known, but each has its own problems.
[0012]
For example, in the forming method disclosed in Japanese Patent Application Laid-Open No. 8-83796, the step of forming a palladium seed layer by collimator sputtering becomes a bottleneck, and the miniaturization of the wiring cannot be sufficiently achieved.
[0013]
Further, in the forming method disclosed in Japanese Patent Application Laid-Open No. 6-29246, when copper formed by electroless copper plating is used for the purpose of reducing the resistance of the wiring layer as the metal filling the recess formed in the insulating layer, the palladium There is a possibility that the resistance of copper which forms a wiring layer by reacting with copper increases. Further, since palladium is deposited in an island shape with a size of several tens of nm, the unevenness of the copper film forming the wiring layer becomes large. For this reason, the embedding property required when forming fine wiring is lowered.
[0014]
Further, in the method disclosed in Japanese Patent Application Laid-Open No. 7-321111, as described above, the use of palladium reduces the embedding property, and the element characteristics deteriorate due to the mixing of zinc.
[0015]
Moreover, in the method shown in JP-A-7-283219, in order to perform uniform deposition by electroplating, it is necessary to apply a uniform electric field. However, the electric resistance of the layers sequentially formed on the surface of the insulating layer by the sputtering method is large, so that it is difficult to apply an electric field near the bottom of the recess. In particular, as the concave portion becomes finer and deeper (high aspect ratio), it becomes difficult to fill the concave portion with copper, and the embedding property decreases.
[0016]
Also, “Electroless Copper metallization of titanium nitride”, J. C. Patterson et al. In the method shown in Applied Surface Science, 91, 124 (1995), since palladium is used as a seed layer, the embedding property required when forming a fine wiring is lowered as described above. In addition, the wiring resistance may increase.
[0017]
By the way, in the case of forming a wiring by embedding a low resistance metal in the recess instead of an aluminum wiring having a high resistivity and thus a signal transmission speed is likely to be delayed, the metal materials that can be substituted are copper, silver, gold, etc. is there. When these metals diffuse into the adjacent insulating layer or semiconductor layer, the device characteristics deteriorate, so it is necessary to surround these metals with a barrier layer to prevent their diffusion. Examples of the conductor functioning as the barrier layer include metal nitrides such as titanium nitride, tungsten nitride, and tantalum nitride, and refractory metals such as tantalum and tungsten, and alloys thereof.
[0018]
Since the barrier layer made of the metal nitride, the refractory metal and an alloy thereof is inactive with respect to the electroless plating, the electroless plating cannot be directly applied on the barrier layer. Further, since the barrier layer has a large electric resistance, it is difficult to perform electroplating directly on the barrier layer.
[0019]
Furthermore, many seed layers formed by the wet metallization method have poor adhesion, and may peel off together with the wiring layer filled during chemical mechanical polishing (CMP) performed after filling the recess.
[0020]
On the other hand, when a seed layer such as copper or palladium is formed by a dry metallization method such as a sputtering method, the adhesion is improved. However, it is difficult to uniformly form the seed layer on the bottom or side wall of the fine recess, which hinders the formation of a fine wiring layer.
[0021]
The present invention has been made in view of the above-mentioned problems. Regardless of the coverage of the seed layer formed by the dry metallization method in the concave portion, the coverage is good and the adhesion is good enough to withstand the chemical mechanical polishing process. A method for forming a seed layer in the recess is provided.
[0022]
[Means for Solving the Problems]
The present invention employs the following means in order to solve the above problems.
[0023]
  Forming a recess on the surface of the dielectric layer formed on the semiconductor substrate; forming a first conductive layer covering the surface of the dielectric layer on which the recess is formed; and at least a surface of the first conductive layer. A step of forming a second conductive layer on the surface of the first conductive layer including a portion thereof by vapor deposition, a step of removing an oxide film on the surface of the first conductive layer, a surface of the first conductive layer, and a second Forming a plating deposited metal layer on the surface of the conductive layer by electroless plating.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
As described above, when a wiring is formed by embedding a low-resistance metal in a recess made of a groove or a hole, usable metal materials are copper, silver, gold, and the like. When these metal materials are diffused into an adjacent insulating layer or semiconductor layer, device characteristics are deteriorated. Therefore, the metal is surrounded by a barrier layer to prevent the diffusion. Examples of the conductor functioning as the barrier layer include metal nitrides such as titanium nitride, tungsten nitride, and tantalum nitride, and refractory metals such as tantalum and tungsten, and alloys thereof.
[0026]
Since the barrier layer made of the metal nitride, the refractory metal and its alloy cannot be directly electroless plated on the barrier layer, a seed layer is formed on the barrier layer by electroless plating. There are various combinations of materials for forming the barrier layer and the seed layer. Here, a case where titanium nitride is used as the barrier layer forming material and copper is used as the seed layer forming material will be described.
[0027]
First, a dielectric layer is formed on a silicon substrate, a groove is formed in the dielectric layer, and then a titanium nitride barrier layer as a conductor is formed as a first conductive layer. A sputtering method or a CVD method can be used to form the barrier layer. In consideration of the uniformity of precipitation in the groove, the CVD method is advantageous. However, unlike the seed layer, the barrier layer is not required to be uniform on the surface of the dielectric layer and in the groove. It is only necessary to secure a thickness capable of exhibiting the above functions. Therefore, a sputtering method can also be used.
[0028]
Next, a seed layer is formed as a second conductive layer on the barrier layer surface. The seed layer desirably has a uniform film thickness on the dielectric surface and in the groove.
[0029]
By the way, electroless copper plating is a method capable of uniformly forming a film even in a complicated shape. The reaction formula of electroless copper plating is represented by the following formula.
[0030]
Cu²⁺(L) + 2HCHO + 4 OH^-  → Cu + 2HCOO^-  + 2H₂O + H2 + L (Chemical formula 1)
Here, L is a complex-forming agent that forms a complex with copper, and ethylenediaminetetraacetic acid (hereinafter referred to as EDTA) is often used.
[0031]
The electroless copper plating reaction proceeds selectively on a metal such as copper or palladium. This is because the metal exhibits catalytic activity for the oxidation reaction of formaldehyde. When formaldehyde is oxidized, it emits electrons, which are received by copper ions and reduced to metallic copper and deposited.
[0032]
However, normally, titanium nitride forming the barrier layer is inactive to the electroless copper plating reaction, so that copper does not deposit on the titanium nitride surface.
[0033]
However, after copper is deposited as a seed layer on a part of the titanium nitride surface by sputtering, when immersed in an electroless copper plating solution, the electroless copper plating is directly applied to the titanium nitride surface where there is no copper seed layer. The present inventors have found that they precipitate.
[0034]
The copper seed layer deposited by sputtering may be at least on the surface, and is not necessarily on the bottom or side wall of the groove or hole. That is, if copper is deposited on at least a part, copper as the second seed layer can be uniformly deposited on the entire surface of the substrate in the next electroless plating process using this copper as the first seed layer.
[0035]
Thus, after depositing copper as a seed layer on at least a part of the surface of titanium nitride by the sputtering method, titanium nitride in which the seed layer was not formed by the immersion in an electroless copper plating solution It is possible to uniformly apply electroless copper plating directly to the entire surface of the substrate including the surface.
[0036]
In addition, after the step of depositing copper as the first seed layer by sputtering on the surface of titanium nitride as the barrier layer, a portion of the oxide film on the surface of the barrier layer where the copper seed layer is not present is further treated with a treatment liquid. By removing, the adhesiveness of the electroless copper plating is improved.
[0037]
Since the titanium nitride itself is also etched by the treatment liquid for removing the oxide film on the surface of the barrier layer made of titanium nitride, when the etching rate is high, the barrier layer is formed thick and the etching time is strictly set. It is necessary to control.
[0038]
When an aqueous solution containing EDTA 0.001 to 1 mol / l and hydrogen peroxide 0 to 1 mol / l is used as the treatment liquid, the control of the etching time becomes easy, and the barrier layer has a thickness of 10 nm or more. It is possible to form a seed layer having good adhesiveness while ensuring the properties.
[0039]
As described above, after depositing copper as a first seed layer on the surface of the barrier layer by sputtering, it is immersed in an electroless plating solution, whereby the second surface by electroless plating is formed on the entire surface of the barrier layer including the inside of the recess. It is possible to form a seed layer.
[0040]
The seed layer formed by electroless plating has a film thickness distribution within about ± 5% even in the surface portion and inside the groove, and the film thickness uniformity is very good.
[0041]
Further, since the first seed layer is formed by sputtering, the adhesion of the film is good.
[0042]
For forming the second seed layer on the semiconductor substrate, electroless nickel plating, electroless gold plating, electroless cobalt plating, or the like can be used in addition to the electroless copper plating described above. In addition to the sputtering method, a vapor deposition method or a CVD method can be used as the vapor phase growth method for forming the first seed layer.
[0043]
【Example】
In carrying out the present invention, the following semiconductor substrates and processing solutions were used.
[0044]
"Semiconductor substrate"
SiO on silicon substrate₂A dielectric layer of 1 μm is formed, a via hole having a diameter of 0.25 μm and a depth of 1 μm is formed in the dielectric layer by a conventional dry etching, and the first conductor layer is sputtered on the dielectric layer including the via hole. To deposit 100 nm of titanium nitride.
[0045]
"Electroless copper plating solution"
Copper sulfate 0.04 mol / l
Ethylenediaminetetraacetic acid disodium 0.1 mol / l
Formaldehyde 0.03 mol / l
2,2'-bipyridyl 0.0002 mol / l
Polyethylene glycol (average molecular weight 600) 0.03 mol / l
Sodium hydroxide adjusted to PH = 12.8
Liquid temperature 70 ℃
"Electrolytic copper plating solution"
Copper sulfate 0.3 mol / l
Sulfuric acid 1.9 mol / l
Liquid temperature 25 ℃
Hereinafter, a method for plating a semiconductor substrate according to an embodiment of the present invention will be described.
[0046]
Example 1
FIG. 1 is a diagram showing a substrate plating method according to a first embodiment of the present invention. In the figure, 1 is a silicon substrate, 2 is a dielectric layer formed on the silicon substrate, and SiO 2₂Consists of. 3 is a via hole formed in the dielectric layer 2, and 4 is a barrier layer made of titanium nitride. Reference numeral 5 denotes a first seed layer formed by sputtering and made of copper. 6 is an electroless plating deposition metal layer which forms a 2nd seed layer, and consists of copper. Reference numeral 7 denotes an electroplating deposited metal layer embedded in the via hole by electroplating.
[0047]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, the via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is formed in the dielectric layer 2 by dry etching, and the first conductor is formed on the dielectric layer including the via hole. A semiconductor substrate on which a titanium nitride barrier layer 4 was deposited to a thickness of 100 nm by sputtering was prepared.
[0048]
Next, as shown in FIG. 1B, a copper first seed layer 5 was deposited on the titanium nitride barrier layer 4 as a second conductor layer by sputtering. The seed layer was formed at a rate of 200 to 400 nm / min using a long distance sputtering apparatus for copper sputtering, Ceraus ZX-1000 (Japan Vacuum Technology Co., Ltd.).
[0049]
At this time, the side wall of the via hole 3 was not completely covered with copper, and there was a portion where the titanium nitride was exposed. As described above, titanium nitride usually cannot form a plated metal directly on its surface by electroless plating.
[0050]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0051]
Since the titanium nitride barrier layer 4 is not dissolved by the electroless copper plating solution, the barrier property can be secured if the thickness of the titanium nitride barrier layer 4 is 10 nm or more.
[0052]
Here, FIG. 2 is a schematic cross-sectional view of the semiconductor substrate, and shows an upper measurement position a and a lower measurement position b of the film thickness used for coverage evaluation. In the figure, the same parts as those shown in FIG.
[0053]
As shown in FIG. 2, the coverage was evaluated by measuring the film thicknesses A and B at the measurement positions a and b on the side wall of the via hole 3 and using the value of B / A. When B / A was expressed as a percentage, it was 97%, and formation of a uniform copper seed layer composed of the first seed layer 5 and the electroless plating deposited metal layer 6 as the second seed layer was confirmed.
[0054]
The 10 × 10 mm range of this seed layer is divided into 100 1 mm square sizes so that via holes are included in each divided piece, that is, a 10 mm × 10 mm range including 100 via holes is extracted, When the Scotch tape (trade name) was pasted on the range and further peeled, the proportion (adhesiveness) of the cells where the seed layer was peeled was 33%. This is a polishing pressure of 200 g / cm for chemical mechanical polishing.²The following is equivalent to having adhesion that does not cause peeling during chemical mechanical polishing.
[0055]
From the above, by using the plating method of this embodiment shown in FIG. 1, it is possible to form a uniform seed layer inside the hole, and the seed layer has an adhesion property that can withstand chemical mechanical polishing. The effect of the present embodiment that it can be ensured was confirmed.
[0056]
Next, the silicon substrate 1 on which the copper electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0057]
Next, as shown in FIG. 1 (d), it was treated with a 10% dilute sulfuric acid aqueous solution for 2 minutes, immersed in an electrolytic copper plating solution and subjected to electroplating, and the electroplating deposited metal layer 7 was embedded in the via hole 3.
[0058]
Next, as shown in FIG.1 (e), in order to isolate | separate the electroplating deposit metal layer 7, chemical mechanical polishing was performed. For chemical mechanical polishing, alumina dispersed abrasive grains containing 1-2% hydrogen peroxide and a pad (IC-1000 manufactured by Rodel) were used with a 472 type chemical mechanical polishing apparatus manufactured by IPEC. Polishing pressure 190g / cm²As a result of polishing that reaches the barrier layer, no peeling occurs at each interface, and the chemical mechanical polishing separates the wiring conductor composed of the seed layer 5, the electroless plating deposited metal 6 and the electroplating deposited metal layer 7. did it.
[0059]
The substrate thus formed was processed by FIB (focused ion beam), and the cross section of the 100-hole via hole was observed with a scanning electron microscope (hereinafter referred to as SEM). As a result, no void was found and the via hole was made of copper. It was found to be completely filled.
[0060]
From the above, the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed. Moreover, the effect of the present Example that the fine hole can be filled by performing electroplating after electroless plating was confirmed.
[0061]
Comparative Example 1
For comparison, an example is shown in which the second conductor layer (first seed layer) is not formed by the vapor phase growth method, which is a feature of the present invention.
[0062]
Similar to Example 1, SiO₂A via hole was processed in the dielectric layer, and a titanium nitride barrier layer was deposited to a thickness of 100 nm as a first conductor layer on the dielectric layer including the via hole by a sputtering method.
[0063]
Thereafter, in Example 1, the copper seed layer 5 was formed as the second conductor layer by sputtering, but here, the semiconductor substrate was directly placed in the electroless plating solution without forming the second conductor layer. Soaked in.
[0064]
As a result, copper was not deposited on the titanium nitride barrier layer, and a copper seed layer could not be formed. Since there is no copper seed layer, copper is not uniformly deposited even by electrolytic copper plating in the next step.
[0065]
Next, as a result of processing the semiconductor substrate with FIB and observing the cross section of the 100-hole via hole with SEM, it can be seen that voids are observed in all the via holes and the via holes are not filled with copper.
[0066]
From the above, it was found that when not according to the present invention, the copper seed layer was not formed and the via hole was not filled with copper.
[0067]
Comparative Example 2
For comparison, an example in which palladium displacement plating is used for forming the second conductor layer is shown.
[0068]
Similar to Example 1, SiO₂A via hole was processed in the dielectric layer, and a titanium nitride barrier layer was deposited to a thickness of 100 nm as a first conductor layer on the dielectric layer including the via hole by a sputtering method.
[0069]
Thereafter, the semiconductor substrate was immersed in a palladium displacement plating solution for 60 seconds. An aqueous solution containing 0.2 g / l of palladium chloride, 1 ml / l of hydrochloric acid, 500 ml / l of acetic acid, and 5 ml / l of hydrofluoric acid was used as the palladium displacement plating solution. With the palladium displacement plating solution, palladium was deposited in an island shape with an average size of 50 nm.
[0070]
Thereafter, the substrate was immersed in an electroless plating solution for 5 minutes. An electroless plating deposited metal layer of about 30 nm of copper was formed on titanium nitride and palladium by electroless plating.
[0071]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 55 to 211%, and a uniform seed layer could not be formed.
[0072]
Further, when the ratio of peeling with a Scotch tape was examined in the same manner as in Example 1, it was found to be 33%, and it was found to have adhesion that can withstand chemical mechanical polishing.
[0073]
Next, after filling the via hole by electrolytic copper plating, the semiconductor substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, voids were found in 94 holes out of 100 holes.
[0074]
Thus, since the unevenness | corrugation of the surface will become large when palladium displacement plating is used, the inside of a via hole could not be completely filled with copper by the electrolytic copper plating in the next process.
[0075]
In addition, titanium nitride is eluted with displacement plating reaction, and SiO₂Since copper diffuses therein, the thickness of the titanium nitride barrier layer is required to be 50 nm or more in order to ensure barrier properties.
[0076]
From the above, it was found that when the present invention was not used, a uniform seed layer was not formed and the via hole could not be filled.
[0077]
Example 2
A substrate plating method according to a second embodiment of the present invention will be described with reference to FIG. In the following description, the description overlapping with the first embodiment is omitted as long as it is not complicated.
[0078]
In this example, electroless nickel plating was used instead of electroless copper plating in Example 1. The rest was performed in the same manner as in Example 1. The electroless nickel plating solution is an aqueous solution containing nickel sulfate 0.15 mol / l, sodium citrate 0.3 mol / l, dimethylamine borane 0.03 mol / l and lactic acid 0.1 mol / l with aqueous ammonia at pH = 5. What was adjusted to 0 was used, and the liquid temperature was 50 degreeC.
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0079]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0080]
Next, as shown in FIG. 1C, the substrate is immersed in an electroless nickel plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless nickel plating. About 30 nm of nickel electroless plating deposited metal layer 6 was formed.
[0081]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 96%, and formation of a uniform seed layer was confirmed.
[0082]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 31%, and the adhesiveness to withstand chemical mechanical polishing was obtained.
[0083]
From the above, the effect of this example that a uniform seed layer can be formed inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed.
[0084]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, it was found that no void was observed and the via hole was completely filled with copper. It was.
[0085]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0086]
Example 3
A substrate plating method according to a third embodiment of the present invention will be described with reference to FIG. The seed layer 5 was formed by the same method as in Example 1 except that the CVD method was used instead of the sputtering method as the seed layer 5 formation method. Film formation was performed at 200 ° C. using copper hexafluoroacetylacetonate trimethylvinylsilane as a source gas for the CVD method.
[0087]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, and a via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is processed by dry etching in accordance with a conventional method. A semiconductor substrate having a barrier layer 4 of 100 nm deposited thereon was prepared.
[0088]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by the CVD method. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where the titanium nitride barrier layer 4 was exposed.
[0089]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0090]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 97%, and formation of a uniform seed layer was confirmed.
[0091]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 35%, and the adhesion to withstand chemical mechanical polishing was obtained.
[0092]
From the above, the effect of this example that a uniform seed layer can be formed inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed.
[0093]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, it was found that no void was observed and the via hole was completely filled with copper. It was.
[0094]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0095]
Example 4
A substrate plating method according to a fourth embodiment of the present invention will be described with reference to FIG. All were carried out in the same manner as in Example 1 except that tantalum was used instead of titanium nitride 4 as the barrier layer.
[0096]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, and a via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is processed by dry etching, and a tantalum layer of tantalum is formed thereon as a first conductor layer by sputtering. A semiconductor substrate on which the barrier layer 4 was deposited to 100 nm was prepared.
[0097]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited on the tantalum barrier layer 4 as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where tantalum was exposed.
[0098]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0099]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 95%, and formation of a uniform seed layer was confirmed.
[0100]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 30%, and to have an adhesive property that can withstand chemical mechanical polishing.
[0101]
From the above, the effect of this example that a uniform seed layer can be formed inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed.
[0102]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and the via hole was completely filled with copper. I understood.
[0103]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0104]
Example 5
A substrate plating method according to a fifth embodiment of the present invention will be described with reference to FIG. All were carried out in the same manner as in Example 1 except that the barrier layer was tantalum nitride instead of titanium nitride.
[0105]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, and a via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is processed by dry etching in a conventional manner, and a tantalum nitride film is formed thereon by sputtering as a first conductor layer. A semiconductor substrate having a barrier layer 4 of 100 nm deposited thereon was prepared.
[0106]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the tantalum nitride barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0107]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0108]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 97%, and formation of a uniform seed layer was confirmed.
[0109]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 31%, and the adhesiveness to withstand chemical mechanical polishing was obtained.
[0110]
From the above, the effect of this example that a uniform seed layer can be formed inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed.
[0111]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, it was found that no void was observed and the via hole was completely filled with copper. It was.
[0112]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0113]
Example 6
A substrate plating method according to a sixth embodiment of the present invention will be described with reference to FIG. The same method as in Example 1 was performed except that tungsten was used instead of titanium nitride as the barrier layer.
[0114]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, a via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is processed there by dry etching, and a tungsten layer is formed as a first conductor layer thereon by sputtering. A semiconductor substrate on which the barrier layer 4 was deposited to 100 nm was prepared.
[0115]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited on the tungsten barrier layer 4 as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where tungsten was exposed.
[0116]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0117]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 96%, and formation of a uniform seed layer was confirmed.
[0118]
Further, when the ratio of peeling with the Scoteh tape was examined in the same manner as in Example 1, it was found to be 34%, indicating that it has an adhesive property that can withstand chemical mechanical polishing.
[0119]
From the above, the effect of this example that a uniform seed layer can be formed inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed.
[0120]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, it was found that no void was observed and the via hole was completely filled with copper. It was.
[0121]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0122]
Example 7
A substrate plating method according to a seventh embodiment of the present invention will be described with reference to FIG. The same method as in Example 1 was performed except that tungsten nitride was used instead of the barrier layer 4 of titanium nitride.
[0123]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, and a via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is processed by dry etching in accordance with a conventional method, and tungsten nitride is formed thereon as a first conductor layer by sputtering. A semiconductor substrate having a barrier layer 4 of 100 nm deposited thereon was prepared.
[0124]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited on the tungsten nitride as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where tungsten nitride was exposed.
[0125]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0126]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 95%, and formation of a uniform seed layer was confirmed.
[0127]
Further, when the ratio of peeling with a Scotch tape was examined in the same manner as in Example 1, it was found to be 34%, indicating that it has an adhesive property that can withstand chemical mechanical polishing.
[0128]
From the above, as shown in FIG. 1, the effect of this example that a uniform layer can be formed inside the hole by using the plating method of this example was confirmed.
[0129]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, it was found that no void was observed and the via hole was completely filled with copper. It was.
[0130]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0131]
Example 8
A substrate plating method according to an eighth embodiment of the present invention will be described with reference to FIG. Except that a titanium-tungsten alloy was used in place of the barrier layer 4 of titanium nitride as the barrier layer, the same method as in Example 1 was used.
[0132]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1.₂The dielectric layer 2 is formed to a thickness of 1 μm, a via hole 3 having a diameter of 0.25 μm and a depth of 1 μm is processed there by dry etching, and titanium tungsten is formed thereon as a first conductor layer by sputtering. A semiconductor substrate having a barrier layer 4 of 100 nm deposited thereon was prepared.
[0133]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the titanium tungsten alloy barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium tungsten was exposed.
[0134]
Next, as shown in FIG. 1 (c), the substrate 1 is immersed in an electroless copper plating solution for about 5 minutes, and the entire surface of the titanium nitride barrier layer 4 and the copper seed layer 5 is formed by electroless copper plating. An electroless plating deposited metal layer 6 of about 30 nm of copper was formed.
[0135]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 95%, and formation of a uniform seed layer was confirmed.
[0136]
Further, when the ratio of peeling with a Scotch tape was examined in the same manner as in Example 1, it was found to be 33%, and it was found to have adhesion that can withstand chemical mechanical polishing.
[0137]
From the above, the effect of this example that a uniform seed layer can be formed inside the hole by using the plating method of this example as shown in FIG. 1 was confirmed.
[0138]
Next, after filling the via hole by electroplating, the substrate was processed by FIB, and the cross section of the 100 hole via hole was observed by SEM. As a result, it was found that no void was observed and the via hole was completely filled with copper. It was.
[0139]
Therefore, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer can be formed with good adhesion inside the hole, and further, after electroless plating, electroplating to fine holes. The effect of the present embodiment that filling can be performed was confirmed.
[0140]
Example 9
A substrate plating method according to a ninth embodiment of the present invention will be described with reference to FIG. In the figure, the same parts as those shown in FIG.
[0141]
First, as shown in FIG. 3A, SiO 2 is formed on the silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0142]
Next, as shown in FIG. 3B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering.
[0143]
At this time, the side wall of the via hole 3 is not completely covered with copper, and there is a portion where the titanium nitride is exposed.
[0144]
Next, as shown in FIG. 3C, the substrate 1 was immersed in an electroless copper plating solution for about 60 minutes and plated to a thickness of about 1 μm to form an electroless copper plating layer 6. Similarly to Example 1, when the ratio of peeling with the Scotch tape was examined, it was found to be 33%, and it was found to have adhesion that can withstand chemical mechanical polishing.
[0145]
Next, as shown in FIG. 3D, chemical mechanical polishing was performed to separate the electroless plating deposited metal layer 6 to form a wiring layer. The figure is a cross-sectional view after separating the electroless plating deposited metal layer 6 by chemical mechanical polishing.
[0146]
Next, the substrate was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed, and all the via holes 3 were completely filled with copper as shown in FIG. I found out that
[0147]
Therefore, by using the plating method of this example, it was possible to confirm the effect of this example that the fine holes can be filled by electroless plating.
[0148]
Example 10
A substrate plating method according to a tenth embodiment of the present invention will be described with reference to FIG.
[0149]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0150]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0151]
Next, the substrate is bonded to EDTAl. Surface treatment was performed by immersing in an aqueous solution containing 5 mol / l and hydrogen peroxide 1.2 mol / l for 5 seconds.
[0152]
Next, as shown in FIG.3 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plating deposited metal layer 6 of about 30 nm was formed on the entire surface of the titanium nitride barrier layer 4 and the seed layer 5 by electroless copper plating.
[0153]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0154]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was 20%, and EDTAl. It has been found that the adhesion is improved by removing the oxide film with a treatment solution containing 5 mol / l and hydrogen peroxide 1.2 mol / l.
[0155]
From the above, by using the plating method of this embodiment as shown in FIG. 1 and removing the oxide film with the treatment liquid, it is possible to form a uniform seed layer with better adhesion. The effect of this example was confirmed.
[0156]
Since the process of removing the oxide film with the treatment liquid involves etching of titanium nitride, the thickness of titanium nitride before treatment needs to be 30 nm or more in order to ensure barrier properties after the surface treatment.
[0157]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0158]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is embedded in the via hole 3 by electroplating.
[0159]
Next, as shown in FIG.1 (e), in order to isolate | separate the electroplating deposit metal layer 7, chemical mechanical polishing was performed. The figure is a cross-sectional view after the conductor 7 is separated by chemical mechanical polishing.
[0160]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0161]
From the above, by using the plating method of this example, the effect of this example that a uniform seed layer with better adhesion can be formed inside the hole with good adhesion can be confirmed. Thereafter, the effect of this example that the fine holes can be filled by electroplating was confirmed.
[0162]
Example 11
A substrate plating method according to an eleventh embodiment of the present invention will be described with reference to FIG. In the figure, the same parts as those shown in FIG. In the figure, reference numeral 8 denotes a wiring forming groove formed in the dielectric layer 2. In the figure, the same parts as those shown in FIG.
[0163]
First, as shown in FIG. 4A, SiO 2 is formed on the silicon substrate 1 as in the first embodiment.₂The dielectric layer 2 is formed, the via hole 3 reaching the silicon substrate 1 and the wiring forming groove 8 are formed therein, and the titanium nitride barrier layer 4 is deposited on the dielectric layer including the via hole and the groove. A semiconductor substrate was prepared.
[0164]
Next, as shown in FIG. 4B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side walls of the holes and grooves were not completely covered with copper, and there were portions where titanium nitride was exposed.
[0165]
This substrate is connected to EDTAl. Surface treatment was performed by immersing in an aqueous solution containing 5 mol / l and hydrogen peroxide 1.2 mol / l for 5 seconds.
[0166]
Next, as shown in FIG.4 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. As shown in the figure, an electroless plating deposited metal layer 6 having a thickness of about 30 nm was formed on the entire surface of the titanium nitride barrier layer 4 by electroless copper plating.
[0167]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0168]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was 18%, and EDTAl. It has been found that the adhesion is improved by removing the oxide film with a treatment solution containing 5 mol / l and hydrogen peroxide 1.2 mol / l.
[0169]
From the above, by using the plating method of this embodiment as shown in FIG. 1 and removing the oxide film with the treatment liquid, it is possible to form a uniform seed layer with better adhesion. The effect of this example was confirmed.
[0170]
Since the process of removing the oxide film with the treatment liquid involves etching of titanium nitride, the thickness of titanium nitride before treatment needs to be 30 nm or more in order to ensure barrier properties after the surface treatment.
[0171]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out from the electroless copper plating solution and washed with pure water.
[0172]
Next, as shown in FIG.4 (d), it processed for 2 minutes with 10% dilute sulfuric acid aqueous solution, and it immersed in the copper electroplating liquid and performed electroplating. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is embedded in the via hole 3 and the groove 8 by electroplating.
[0173]
Next, as shown in FIG.4 (e), in order to isolate | separate the electroplating deposit metal layer 7, chemical mechanical polishing was performed. The figure is a cross-sectional view after separating the electroplated metal layer 7 by chemical mechanical polishing.
[0174]
The substrate thus formed was processed by FIB, and the cross section of 100 grooves and 100 via holes was observed by SEM. As a result, no voids were observed and the grooves and via holes were completely filled with copper. I understood.
[0175]
From the above, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer with better adhesion can be formed inside the grooves and holes, and further after the electroless plating In addition, the effect of this example that the filling of the grooves and holes can be performed by electroplating was confirmed.
[0176]
Example 12
A substrate plating method according to a twelfth embodiment of the present invention will be described with reference to FIG. In the figure, the same parts as those shown in FIG. 4 are denoted by the same reference numerals and description thereof is omitted.
[0177]
First, as shown in FIG. 5A, SiO 2 is formed on the silicon substrate 1.₂The dielectric layer 2 is formed, the via hole 3 reaching the silicon substrate 1 and the wiring forming groove 8 are processed therein, and the titanium nitride barrier layer 4 is deposited on the upper surface of the dielectric layer including the via hole and the groove. A prepared semiconductor substrate was prepared.
[0178]
Next, as shown in FIG. 5B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side walls of the holes and grooves were not completely covered with copper, and there were portions where titanium nitride was exposed.
[0179]
This substrate was immersed in an aqueous solution containing EDTA 2 mol / l and hydrogen peroxide 2 mol / l at 65 ° C. for 1 second to perform surface treatment.
[0180]
Next, as shown in FIG. 5 (c), the electroless plating deposited metal layer 6 was formed by immersing in an electroless copper plating solution for about 30 minutes without plating and plating to a thickness of about 1 μm.
[0181]
Since the process of removing the oxide film with the treatment liquid involves etching of titanium nitride, the thickness of titanium nitride before treatment needs to be 30 nm or more in order to ensure barrier properties after the surface treatment.
[0182]
When the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 19%, and it was found to have adhesion that can withstand chemical mechanical polishing.
[0183]
Next, as shown in FIG.5 (d), in order to isolate | separate the electroless-plating deposit metal layer 6, chemical mechanical polishing was performed. The figure is a cross-sectional view after separating the electroless plating deposited metal 6 by chemical mechanical polishing.
[0184]
As a result of processing the substrate with FIB and observing the cross section of 100 grooves and 100 via holes with SEM, no voids were observed, and as shown in FIG. It was found to be completely filled with copper.
[0185]
As described above, by removing the oxide film with the treatment liquid using the plating method of the present embodiment, a film having better adhesion can be formed, and a micro groove of copper by electroless plating, The effect of this example that the hole can be filled easily was confirmed.
[0186]
Example 13
A substrate plating method according to a thirteenth embodiment of the present invention will be described with reference to FIG.
[0187]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a tantalum barrier layer 4 was deposited thereon.
[0188]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited on the barrier layer 4 as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where tantalum was exposed.
[0189]
Next, the substrate was immersed in an aqueous solution containing 5 mol / l of hydrofluoric acid for 10 seconds to perform surface treatment.
[0190]
Next, as shown in FIG.1 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plated metal layer 6 of about 30 nm was formed on the entire surface of the tantalum barrier layer 4 and the seed layer 5 by electroless copper plating.
[0191]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0192]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 17%, and it was found to have adhesion that can withstand chemical mechanical polishing.
[0193]
From the above, as shown in FIG. 1, by using the plating method of the present embodiment, the oxide film is removed with a treatment solution containing 5 mol / l of hydrofluoric acid, so that a uniform seed layer with better adhesion can be obtained. The effect of the present embodiment that it was possible to form was confirmed.
[0194]
Since the process of removing the oxide film with the treatment liquid containing 5 mol / l of hydrofluoric acid involves tantalum etching, the thickness of tantalum before treatment is 30 nm or more in order to ensure barrier properties after surface treatment. is necessary.
[0195]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0196]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is embedded in the via hole 3 by electroplating.
[0197]
Next, as shown in FIG. 1 (e), chemical mechanical polishing was performed to separate the electroplated metal layer 7. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is separated by chemical mechanical polishing.
[0198]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0199]
In this example, since the electroless plating is performed as it is after the surface treatment, hydrofluoric acid is accumulated during the night of the electroless plating. However, no problem occurred even when about 500 8-inch wafers were plated.
[0200]
From the above, by using the plating method of this example, the effect of this example of forming a uniform seed layer with better adhesion inside the hole can be confirmed, and further after electroless plating, The effect of this example that a fine hole can be filled by electroplating was confirmed.
[0201]
Example 14
A substrate plating method according to a fourteenth embodiment of the present invention will be described with reference to FIG.
[0202]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0203]
Next, as in Example 1, as shown in FIG. 1B, a copper seed layer 5 was deposited on the titanium nitride barrier layer 4 as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0204]
This substrate was immersed in an aqueous solution containing EDTA 0.1 mol / l and hydrogen peroxide 0.08 mol / l at 66 ° C. for 2 minutes to perform surface treatment.
[0205]
Next, as shown in FIG.1 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plated metal layer 6 of about 30 nm of copper was formed on the entire surface of the titanium nitride barrier layer 4 and the seed layer 5 by electroless copper plating.
[0206]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0207]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 8%, and it was found that the adhesion was further improved by removing the oxide film with the treatment liquid.
[0208]
By performing the surface treatment with the treatment liquid as in this embodiment, the treatment time can be easily controlled, and if the thickness of the titanium nitride is 10 nm or more, the barrier property can be secured even if the surface treatment is performed. I understood.
[0209]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0210]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after embedding a copper electroplating deposited metal layer 7 in the via hole 3 by electroplating.
[0211]
Next, chemical mechanical polishing was performed to separate the electroplated metal layer 7 as shown in FIG. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is separated by chemical mechanical polishing.
[0212]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0213]
From the above, by using the plating method of this example, it is possible to confirm the effect of this example that a uniform seed layer with better adhesion can be formed inside the hole. Further, after electroless plating, The effect of this example that the fine holes can be filled by plating was confirmed.
[0214]
Example 15
A substrate plating method according to a fifteenth embodiment of the present invention will be described with reference to FIG. In this example, all the processes were performed in the same manner as in Example 14 except that the surface treatment for removing the oxide film was performed with a treatment liquid containing 0.001 mol / l of EDTA and no hydrogen peroxide for 30 minutes.
[0215]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0216]
Next, as in Example 1, as shown in FIG. 1B, a copper seed layer 5 was deposited on the titanium nitride barrier layer 4 as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0217]
Next, this substrate was immersed in an aqueous solution containing 0.001 mol / l EDTA and not containing hydrogen peroxide at 66 ° C. for 2 minutes to perform surface treatment.
[0218]
Next, as shown in FIG.1 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plating metal layer 6 of about 30 nm of copper was formed on the entire surface of the titanium nitride barrier layer 4 and the seed layer 5 by electroless copper plating.
[0219]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0220]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 18%, and it was found that the adhesion was further improved by removing the oxide film with the treatment liquid.
[0221]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0222]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after embedding a copper electroplating deposited metal layer 7 in the via hole 3 by electroplating.
[0223]
Next, chemical mechanical polishing was performed to separate the electroplated metal layer 7 as shown in FIG. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is separated by chemical mechanical polishing.
[0224]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0225]
As in this example, the surface treatment with the treatment liquid facilitates the control of the treatment time, and if the thickness of the titanium nitride is 10 nm or more, it is understood that the barrier property can be secured even if the surface treatment is performed. It was.
[0226]
From the above, by using the plating method of this embodiment as shown in FIG. 1 and removing the oxide film with the treatment liquid, the treatment time can be easily controlled and the adhesion is further improved. The effect of the present embodiment that a uniform seed layer can be formed was confirmed.
[0227]
Example 16
A substrate plating method according to a sixteenth embodiment of the present invention will be described with reference to FIG. In this example, everything was carried out in the same manner as in Example 14 except that the surface treatment for removing the oxide film was carried out for 10 minutes with an aqueous solution containing 1 mol / l of EDTA and no hydrogen peroxide.
[0228]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0229]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0230]
This substrate was dipped in an aqueous solution containing 1 mol / l of EDTA and not containing hydrogen peroxide at 66 ° C. for 2 minutes for surface treatment.
[0231]
Next, as shown in FIG.1 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plating metal layer 6 of about 30 nm of copper was formed on the entire surface of the titanium nitride barrier layer 4 and the seed layer 5 by electroless copper plating.
[0232]
When the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0233]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 16%, and it was found that the adhesion was further improved by removing the oxide film with the treatment liquid.
[0234]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0235]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after embedding a copper electroplating deposited metal layer 7 in the via hole 3 by electroplating.
[0236]
Next, chemical mechanical polishing was performed to separate the electroplated metal layer 7 as shown in FIG. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is separated by chemical mechanical polishing.
[0237]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0238]
By performing the surface treatment with the treatment liquid as in this embodiment, the treatment time can be easily controlled, and if the thickness of the titanium nitride is 10 nm or more, the barrier property can be secured even if the surface treatment is performed. I understood.
[0239]
From the above, by using the plating method of this embodiment as shown in FIG. 1 and removing the oxide film with the treatment liquid, the treatment time can be easily controlled and the adhesion is further improved. The effect of the present embodiment that a uniform seed layer can be formed was confirmed.
[0240]
Example 17
A substrate plating method according to a seventeenth embodiment of the present invention will be described with reference to FIG. In this example, all the processes were performed in the same manner as in Example 14 except that the surface treatment for removing the oxide film was performed for 2 minutes with a treatment liquid containing 0.001 mol / l EDTA and 1 mol / l hydrogen peroxide.
[0241]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0242]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited on the titanium nitride 4 as a second conductor layer by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0243]
This substrate was immersed in an aqueous solution containing EDTA 0.001 mol / l and hydrogen peroxide 1 mol / l at 66 ° C. for 2 minutes to perform surface treatment.
[0244]
Next, as shown in FIG.1 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plated metal layer 6 of about 30 nm of copper was formed on the entire surface of the titanium nitride barrier layer 4 and the seed layer 5 by electroless copper plating.
[0245]
Further, when the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0246]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 13%, and it was found that the adhesion was further improved by removing the oxide film with the treatment liquid.
[0247]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0248]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after embedding a copper electroplating deposited metal layer 7 in the via hole 3 by electroplating.
[0249]
Next, chemical mechanical polishing was performed to separate the electroplated metal layer 7 as shown in FIG. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is separated by chemical mechanical polishing.
[0250]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0251]
By performing the surface treatment with the treatment liquid as in this embodiment, the treatment time can be easily controlled, and if the thickness of the titanium nitride is 10 nm or more, the barrier property can be secured even if the surface treatment is performed. I understood.
[0252]
From the above, by using the plating method of this embodiment as shown in FIG. 1 and removing the oxide film with the treatment liquid, the treatment time can be easily controlled and the adhesion is further improved. The effect of the present embodiment that a uniform seed layer can be formed was confirmed.
[0253]
Example 18
A substrate plating method according to a seventeenth embodiment of the present invention will be described with reference to FIG. In this example, all the processes were performed in the same manner as in Example 14 except that the surface treatment for removing the oxide film was performed for 1 minute with an aqueous solution containing EDTA 1 mol / l and hydrogen peroxide 1 mol / l.
[0254]
First, as shown in FIG. 1A, SiO 2 is formed on a silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0255]
Next, as shown in FIG. 1B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0256]
This substrate was immersed in an aqueous solution containing 1 mol / l of EDTA and 1 mol / l of hydrogen peroxide for 1 minute at 66 ° C. for surface treatment.
[0257]
Next, as shown in FIG.1 (c), it was immersed in the electroless copper plating solution for about 1 minute, without washing with water. An electroless plated metal layer 6 of about 30 nm of copper was formed on the entire surface of the titanium nitride barrier layer 4 and the seed layer 5 by electroless copper plating.
[0258]
Further, when the coverage of the seed layer was calculated in the same manner as in Example 1, it was 100%, and formation of a uniform seed layer was confirmed.
[0259]
Further, when the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was found to be 13%, and it was found that the adhesion was further improved by removing the oxide film with the treatment liquid.
[0260]
Next, the substrate on which the electroless plating deposited metal layer 6 was formed was taken out of the electroless copper plating solution and washed with pure water.
[0261]
Next, as shown in FIG.1 (d), it processed for 2 minutes by 10% dilute sulfuric acid aqueous solution, and it immersed in the electrolytic copper plating solution, and electroplated. The figure is a cross-sectional view after embedding a copper electroplating deposited metal layer 7 in the via hole 3 by electroplating.
[0262]
Next, chemical mechanical polishing was performed to separate the electroplated metal layer 7 as shown in FIG. The figure is a cross-sectional view after the electroplating deposited metal layer 7 is separated by chemical mechanical polishing.
[0263]
The substrate thus formed was processed by FIB, and the cross section of the 100-hole via hole was observed by SEM. As a result, no void was observed and it was found that the via hole was completely filled with copper.
[0264]
By performing the surface treatment with the treatment liquid as in this embodiment, the treatment time can be easily controlled, and if the thickness of the titanium nitride is 10 nm or more, the barrier property can be secured even if the surface treatment is performed. I understood.
[0265]
From the above, by using the plating method of this embodiment as shown in FIG. 1 and removing the oxide film with the treatment liquid, the treatment time can be easily controlled and the adhesion is further improved. The effect of the present embodiment that a uniform seed layer can be formed was confirmed.
[0266]
Example 19
A substrate plating method according to the seventeenth embodiment of the present invention will be described with reference to FIG.
First, as shown in FIG. 3A, the SiO 2 is formed on the silicon substrate 1 as in the first embodiment.₂A semiconductor substrate was prepared in which a dielectric layer 2 was formed, a via hole 3 was processed therein, and a titanium nitride barrier layer 4 was deposited thereon.
[0267]
Next, as shown in FIG. 3B, a copper seed layer 5 was deposited as a second conductor layer on the titanium nitride barrier layer 4 by sputtering. At this time, the side wall of the hole was not completely covered with copper, and there was a portion where titanium nitride was exposed.
[0268]
This substrate was immersed in an aqueous solution containing EDTA 0.2 mol / l and hydrogen peroxide 0.05 mol / l at 65 ° C. for 5 minutes to perform surface treatment.
[0269]
Next, as shown in FIG.3 (c), without washing with water, it was immersed in the electroless copper plating solution for about 30 minutes, and the electroless-plating deposit metal layer 6 with a thickness of about 1 micrometer was formed.
[0270]
When the ratio of peeling with the Scotch tape was examined in the same manner as in Example 1, it was 10%, and it was found that the film had adhesion that could withstand chemical mechanical polishing.
[0271]
Further, it was found that by performing the surface treatment with the treatment liquid, the treatment time can be easily controlled, and if the titanium nitride film thickness is 10 nm or more, the barrier property can be secured even if the surface treatment is performed.
[0272]
Next, as a result of processing this substrate by FIB and observing the cross section of the 100-hole via hole by SEM, no voids were observed, and all the via holes 3 were completely filled with copper as shown in FIG. I found out that
[0273]
Next, as shown in FIG.3 (d), in order to isolate | separate the electroless-plating deposit metal 6, chemical mechanical polishing was performed. FIG. 4D is a cross-sectional view after the electroless plating deposited metal 6 is separated by chemical mechanical polishing.
[0274]
As described above, by using the plating method of this embodiment, removal during oxidation with a treatment liquid containing 0.2 mol / l of EDTA and 0.05 mol / l of hydrogen peroxide makes it easy to control the treatment time. Thus, it was possible to form a film with even better adhesion and to confirm the effect of this example that the copper microgrooves and holes can be easily filled by electroless plating.
[0275]
FIG. 6 is a diagram showing the evaluation results of the above-described embodiment in comparison with the comparative example. As shown in the figure, in Examples 1 to 9, good adhesion, coverage and embedding can be obtained by setting the thickness of the barrier layer to 10 nm or more. Further, in Examples 10 to 13, the aqueous solution treatment for 1 to 10 seconds, that is, the oxide film removal treatment on the surface of the barrier layer, and the thickness of the barrier layer is set to 30 nm or more, thereby providing good adhesion, coverage, And embedding can be obtained. In Examples 14 to 19, good adhesion, coverage and embedding can be obtained by immersing the treatment solution for 60 to 1800 seconds and setting the thickness of the barrier layer to 10 nm or more.
[0276]
【The invention's effect】
As described above, according to the present invention, a seed layer is formed on at least a part of the barrier layer that is inactive with respect to the electroless plating reaction by a vapor phase growth method. Therefore, a uniform seed layer is formed by electroless plating. Can be formed.
[0277]
Moreover, since the said barrier layer surface is processed with a process liquid, the adhesiveness of the said electroless copper plating improves.
[Brief description of the drawings]
FIG. 1 is a diagram showing a method for plating a semiconductor substrate according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view of a semiconductor substrate showing measurement positions of film thickness used for coverage evaluation.
FIG. 3 is a diagram showing a method for plating a semiconductor substrate according to a ninth embodiment of the present invention.
FIG. 4 is a diagram showing a method for plating a semiconductor substrate according to an eleventh embodiment of the present invention.
FIG. 5 is a diagram showing a method for plating a semiconductor substrate according to a twelfth embodiment of the present invention.
FIG. 6 is a diagram showing evaluation results of examples of the present invention in comparison with comparative examples.
[Explanation of symbols]
1 Silicon substrate
2 Dielectric layer
3 Beer hall
4 Barrier layer
5 Seed layer
6 Electroless plating deposited metal layer
7 Electroplated metal layer
8 Groove for wiring formation

Claims (3)

半導体基板に形成した誘電体層表面に凹部を形成する工程と、前記凹部を形成した誘電体層の表面に該表面を覆う第１導電層を形成する工程と、前記第１導電層表面の少なくとも一部を含む前記第１導電層表面に気相成長法により第２導電層を形成する工程と、前記第１導電層表面の酸化膜を除去する工程と、前記第１導電層表面および第２導電層表面に無電解めっきによりめっき析出金属層を形成する工程とを有することを特徴とする半導体基板のめっき方法。  Forming a recess on the surface of the dielectric layer formed on the semiconductor substrate; forming a first conductive layer covering the surface of the dielectric layer formed with the recess; and at least a surface of the first conductive layer. A step of forming a second conductive layer on the surface of the first conductive layer including a part thereof by vapor deposition, a step of removing an oxide film on the surface of the first conductive layer, a surface of the first conductive layer and a second And a step of forming a plated metal layer on the surface of the conductive layer by electroless plating. 請求項１記載の半導体基板のメッキ方法において、前記無電解めっきは無電解銅めっきであり、前記第１導電層表面の酸化膜を除去する工程に用いる処理液は、少なくともエチレンジアミン四酢酸０．００１ないし１ｍｏｌ／ｌ、過酸化水素１ｍｏｌ／ｌ以下を含む水溶液であることを特徴とする半導体基板のめっき方法。  2. The method for plating a semiconductor substrate according to claim 1, wherein the electroless plating is electroless copper plating, and the treatment liquid used in the step of removing the oxide film on the surface of the first conductive layer is at least ethylenediaminetetraacetic acid 0.001. A method for plating a semiconductor substrate, which is an aqueous solution containing 1 mol / l or less and 1 mol / l or less of hydrogen peroxide. 請求項１記載の半導体基板のメッキ方法において、前記第１導電層は窒化チタン、窒化タングステン、窒化タンタル、タンタル、タングステン、タンタル合金およびタングステン合金から選ばれた１の金属であること特徴とする半導体基板のめっき方法。  2. The method of plating a semiconductor substrate according to claim 1, wherein the first conductive layer is one metal selected from titanium nitride, tungsten nitride, tantalum nitride, tantalum, tungsten, tantalum alloy, and tungsten alloy. Substrate plating method.

Images