JP2022116735A - 半導体装置 - Google Patents

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Abstract

【課題】従来の半導体装置は、チップサイズが大きくなる問題があった。【解決手段】本発明の半導体装置は、ソースに電源電圧が与えられ、ドレインが外部接続パッドＰＡＤに接続されるＰ型の出力トランジスタＭＰ１と、出力トランジスタＭＰ１のゲートに接続されるゲート配線ＰＧｎＦと、ゲート配線ＰＧｎＦに入力信号を伝達する信号伝達部１１と、外部接続パッドＰＡＤに印加される電圧が電源電圧ＶＤＤ以下の場合は出力トランジスタＭＰ１のバックゲートに電源電圧ＶＤＤを与え、外部接続パッドＰＡＤに印加される電圧が電源電圧ＶＤＤより大きい場合は信号伝達部１１を遮断状態とするとともに出力トランジスタＭＰ１のバックゲート及びゲートに外部接続パッドＰＡＤに印加された電圧を与える耐圧保護部１２と、を有する。【選択図】図１

Description

本発明は半導体装置に関し、例えば、信号の出力に用いるドライバ回路を有する半導体装置に関する。
半導体装置の出力段回路では、出力インピーダンス仕様に合わせた設計及び静電破壊保護（ＥＳＤ）設計が要求される。このような設計仕様を満たすためには、出力段回路に大きなサイズのトランジスタを用いる必要がある。そこで、この出力段回路に関する技術が特許文献１に開示されている。
特許文献１に記載の半導体装置は、半導体装置は、第１の電源電圧および第１の電源電圧よりも低い第２の電源電圧と接続される半導体装置であって、第２の電源電圧の供給を受けて動作する回路の出力信号の入力を受け、電圧レベルをシフトした信号を出力するドライバ回路と、ドライバ回路の出力信号の入力を受ける出力回路とを備える。出力回路は、第１の電源電圧と出力ノードとの間に設けられた第１のトランジスタと、出力ノードと接地電圧との間に設けられた第２のトランジスタとを含む。ドライバ回路は、出力信号の入力を受けて中間電圧の電圧レベルに変換する中間電圧生成回路と、中間電圧生成回路で生成された中間電圧に従って第１のトランジスタを駆動する駆動信号を出力する信号生成回路とを含む。
特開２０１９－２１３１２２号公報
しかしながら、特許文献１に記載の出力段回路では、耐圧仕様を満たすために、出力段回路を構成する複数のトランジスタのサイズがいずれも大きく、チップサイズが大きくなる問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ソースに電源電圧が与えられ、ドレインが外部接続パッドに接続されるＰ型の出力トランジスタと、出力トランジスタのゲートに接続されるゲート配線と、ゲート配線に入力信号を伝達する信号伝達部と、外部接続パッドに印加される電圧が電源電圧以下の場合は出力トランジスタのバックゲートに電源電圧を与え、外部接続パッドに印加される電圧が電源電圧より大きい場合は信号伝達部を遮断状態とするとともに出力トランジスタのバックゲート及びゲートに外部接続パッドに印加された電圧を与える耐圧保護部を有する。
前記一実施の形態によれば、半導体装置は、チップ面積を抑制しながら、トランジスタの耐圧仕様を満足することができる。
実施の形態１にかかる半導体装置の回路図である。 実施の形態１にかかる半導体装置の耐圧保護部のレイアウト図である。 実施の形態１にかかる半導体装置の動作を説明するグラフである。 実施の形態１にかかる半導体装置においてゲート信号をロウレベルからハイレベルに切り替えた場合の動作を説明する回路図である。 実施の形態１にかかる半導体装置においてゲート信号をハイレベルからロウレベルに切り替えた場合の動作を説明する回路図である。 実施の形態１にかかる半導体装置の電源投入時の動作を説明する回路図である。 実施の形態１にかかる半導体装置において外部接続パッドの電圧が電源電圧よりも高くなった場合の動作を説明する回路図である。 実施の形態２にかかる半導体装置の回路図である。 実施の形態３にかかる半導体装置の回路図である。 実施の形態４にかかる半導体装置の回路図である。 実施の形態５にかかる半導体装置の回路図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
実施の形態１
実施の形態１にかかる半導体装置１では、外部接続パッドに接続されるトランジスタを有する出力段回路及びその前段回路に特徴の１つを有するため、以下では半導体装置１の出力段回路及びその前段回路について説明する。図１に実施の形態１にかかる半導体装置１の回路図を示す。図１では、電源電圧ＶＤＤが印加される電源配線にＶＤＤの符号を付した。また、半導体装置１の内部に設けられる配線に端子を仮想的に設けた。図１では、この仮想的な端子として入力端子ＰＧｎを示した。また、内部の配線に端子シンボルを示して、バックゲート配線ＦＮＷとゲート配線ＰＧｎＦを示した。さらに、半導体装置１は、半導体チップに設けられ、半導体チップ外の他の装置と電気的に接続される外部接続パッドＰＡＤを有する。
図１に示すように、半導体装置１は、前段回路１０、出力段回路２０を有する。また、図１では、前段回路１０は、出力段回路２０への信号の伝達と、外部接続パッドＰＡＤに電源電圧ＶＤＤよりも大きな電圧が印加された場合に出力段回路２０の耐圧違反を回避する耐圧保護機能を有する。出力段回路２０は、半導体チップ外に出力する信号のドライバとなる回路である。図１に示す例では、出力段回路２０は、出力トランジスタＭＰ１を有する。出力トランジスタＭＰ１は、Ｐ型トランジスタ（例えば、ＰＭＯＳトランジスタ）である。出力トランジスタＭＰ１は、ソースに電源電圧ＶＤＤが与えられ、ドレインが外部接続パッドＰＡＤに接続され、ゲートにゲート配線ＰＧｎＦが接続される。また、前段回路１０を構成するトランジスタは、出力トランジスタＭＰ１に比べて遙かに小さなトランジスタで実現することができる。
前段回路１０は、信号伝達部１１及び耐圧保護部１２を有する。信号伝達部１１は、ゲート配線に入力信号（例えば、入力端子ＰＧｎに入力される信号）を伝達する。耐圧保護部１２は、外部接続パッドＰＡＤに印加される電圧が電源電圧ＶＤＤ以下の場合は出力トランジスタＭＰ１のバックゲートに電源電圧を与える。また、耐圧保護部１２は、外部接続パッドＰＡＤに印加される電圧が電源電圧ＶＤＤより大きい場合は信号伝達部１１を遮断状態とするとともに出力トランジスタＭＰ１のバックゲート及びゲートに外部接続パッドＰＡＤに印加された電圧を与える。
信号伝達部１１は、第１のＮ型のトランジスタ（例えば、ＮＭＯＳトランジスタＮ１）、第１のＰ型のトランジスタ（例えば、ＰＭＯＳトランジスタＰ１）及び第６のＰ型のトランジスタ（例えば、ＰＭＯＳトランジスタＰ６）を有する。耐圧保護部１２は、第２のＰ型のトランジスタ（例えば、ＰＭＯＳトランジスタＰ２）、第３のＰ型のトランジスタ（例えば、ＰＭＯＳトランジスタＰ３）、第４のＰ型のトランジスタ（例えば、ＰＭＯＳトランジスタＰ４）、第５のＰ型のトランジスタ（例えば、ＰＭＯＳトランジスタＰ５）を有する。なお、入力端子ＰＧｎには、接地電圧と電源電圧ＶＤＤとのいずれかの電圧レベルとなるゲート信号（例えば、入力信号）が入力される。また、トランジスタは、バックゲートに与えられる電圧によりソースとドレインが入れ替わるが、以下の説明では、外部接続パッドＰＡＤの電圧が電源電圧ＶＤＤ以下の状態でのソースとドレインを各トランジスタのソースとドレインとして呼称する。
ＮＭＯＳトランジスタＮ１は、入力端子ＰＧｎにソースが接続され、ゲートに電源電圧ＶＤＤが与えられ、ドレインがゲート配線ＰＧｎＦに接続される。ＮＭＯＳトランジスタＮ１のバックゲートは、ＮＭＯＳトランジスタＮ１のソースに接続される。ＰＭＯＳトランジスタＰ１は、入力端子ＰＧｎにソースが接続され、外部接続パッドＰＡＤにゲートが接続され、ゲート配線ＰＧｎＦにドレインが接続される。ＰＭＯＳトランジスタＰ６は、入力端子ＰＧｎにソースが接続され、ゲートとドレインが共通接続されるとともにドレインがゲート配線ＰＧｎＦに接続される。
ＰＭＯＳトランジスタＰ２は、ゲートに電源電圧ＶＤＤが与えられ、ドレインがゲート配線ＰＧｎＦに接続され、ソースが外部接続パッドＰＡＤに接続される。ＰＭＯＳトランジスタＰ３は、ゲートに電源電圧ＶＤＤが与えられ、外部接続パッドＰＡＤにソースが接続される。ＰＭＯＳトランジスタＰ４は、電源電圧ＶＤＤがソースに与えられ、ゲートが外部接続パッドＰＡＤに接続され、ドレインがＰＭＯＳトランジスタＰ３のドレインと接続される。ＰＭＯＳトランジスタＰ５は、電源電圧ＶＤＤがソースに与えられ、ゲートとドレインとが共通接続されるとともにドレインがＰＭＯＳトランジスタＰ３のドレインと接続される。
そして、半導体装置１では、ＰＭＯＳトランジスタＰ１～Ｐ６及び出力トランジスタＭＰ１のバックゲートがＰＭＯＳトランジスタＰ４、Ｐ５のドレインと共通接続される。このようなバックゲートとドレインとが接続される耐圧保護部１２のレイアウトについて説明する。そこで、図２に実施の形態１にかかる半導体装置の耐圧保護部のレイアウト図を示す。
図２に示すように耐圧保護部１２は、Ｎウェル上に形成される拡散層で囲まれた領域に形成されるトランジスタにより形成される。そして、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５のドレインは、トランジスタが形成される領域を囲む拡散層と配線で接続される。また、ＰＭＯＳトランジスタＰ５のゲートについてもトランジスタが形成される領域を囲む拡散層に接続される。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。まず、図３に実施の形態１にかかる半導体装置の動作を説明するグラフを示す。図３に示す例は、入力端子ＰＧｎに入力される入力信号がハイレベル、ゲート配線ＰＧｎＦがハイレベルとなっている状態で外部接続パッドＰＡＤに与えられる電圧を電源電圧以上の電圧まで上昇させたものである。
図３に示すように、実施の形態１にかかる半導体装置１では、外部接続パッドＰＡＤの電圧が電源電圧以下である領域は通常動作領域である。この通常動作領域では、出力トランジスタＭＰ１及びＰＭＯＳトランジスタＰ１～Ｐ６のバックゲート配線ＦＮＷの電圧は、電源電圧ＶＤＤとなる。
一方、外部接続パッドＰＡＤに電源電圧ＶＤＤよりも大きな電圧が印加された場合、半導体装置１のゲート配線ＰＧｎＦ及びバックゲート配線ＦＮＷの電圧は、外部接続パッドＰＡＤに印加された電圧に追従して上昇する。このような電圧追従動作は、耐圧保護部１２の動作によって実現される。そこで、回路図を用いて半導体装置１の動作を説明する。
ここでは、通常動作領域の動作を図４～図６を用いて説明し、外部接続パッドＰＡＤに電源電圧ＶＤＤよりも大きな電圧が印加されている過電圧印加領域の動作を図７を用いて説明する。
まず、図４に実施の形態１にかかる半導体装置においてゲート信号をロウレベルからハイレベルに切り替えた場合の動作を説明する回路図に示す。また、図５に実施の形態１にかかる半導体装置においてゲート信号をハイレベルからロウレベルに切り替えた場合の動作を説明する回路図を示す。
図４、５に示すように、半導体装置１の通常動作領域では、ＰＭＯＳトランジスタＰ４は、ゲートに外部接続パッドＰＡＤの電圧Ｖｐａｄが印加され、ソースに電源電圧ＶＤＤが印加される。ＰＭＯＳトランジスタＰ５は、ソースに電源電圧ＶＤＤが印加され、ダイオードとして機能する。つまり、ＰＭＯＳトランジスタＰ５はオン状態である。これによりバックゲート配線ＦＮＷは電源電圧ＶＤＤとなる。そして、ＰＭＯＳトランジスタＰ２、Ｐ３は、ゲートに電源電圧ＶＤＤが印加され、ソースに外部接続パッドＰＡＤの電圧Ｖｐａｄが印加されるためオフ状態となる。
そして、図４に示すように、入力信号がロウレベルからハイレベルに切り替わるとき、半導体装置１では、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ６は、オン状態からオフ状態に切り替わる。また、ＰＭＯＳトランジスタＰ１は、オフ状態からオン状態に切り替わる。これにより、ゲート配線ＰＧｎＦは、ロウレベルからハイレベルに切り替わり、出力トランジスタＭＰ１はオン状態からオフ状態に切り替わる。また、外部接続パッドＰＡＤは、ハイレベルからロウレベルに切り替わる。
また、図５に示すように、入力信号がハイレベルからロウレベルに切り替わるとき、半導体装置１では、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ６は、オフ状態からオン状態に切り替わる。また、ＰＭＯＳトランジスタＰ１は、オン状態からオフ状態に切り替わる。これにより、ゲート配線ＰＧｎＦは、ハイレベルからロウレベルに切り替わり、出力トランジスタＭＰ１はオフ状態からオン状態に切り替わる。また、外部接続パッドＰＡＤは、ロウレベルからハイレベルに切り替わる。
なお、ＮＭＯＳトランジスタＮ１がオフ状態からオン状態に遷移するとき、ＮＭＯＳトランジスタＮ１のオン抵抗が低抵抗となるまでゲート配線ＰＧｎＦからの電荷の引き抜きに遅延が生じる。このとき、ＰＭＯＳトランジスタＰ６は、ゲートがゲート配線ＰＧｎＦに接続されているためＮＭＯＳトランジスタＮ１よりも早いタイミングで低抵抗状態なり、ゲート配線ＰＧｎＦの電圧引き下げを加速させる。つまり、ＰＭＯＳトランジスタＰ６を設けることで、ゲート配線ＰＧｎＦの電圧引き下げ動作を迅速に行うことができる。
続いて、外部接続パッドＰＡＤがオープン状態であり電圧不定な状態で、電源が投入された場合の半導体装置１の動作を説明する。そこで、図６に実施の形態１にかかる半導体装置の電源投入時の動作を説明する回路図を示す。
図６に示すように、電源電圧が０Ｖから電源電圧ＶＤＤに遷移すると、外部接続パッドＰＡＤの電圧が不定であるためＰＭＯＳトランジスタＰ４のゲートの電圧は不定となる。そのため、ＰＭＯＳトランジスタＰ４にリーク電流が流れる。これにより、ＰＭＯＳトランジスタＰ４のドレインが電源電圧ＶＤＤに遷移する。また、ＰＭＯＳトランジスタＰ５のゲートも電源投入時は電圧が不定である。このとき、ＰＭＯＳトランジスタＰ５のソースが電源電圧ＶＤＤになるため、ＰＭＯＳトランジスタＰ５にリーク電流が流れる。これにより、ＰＭＯＳトランジスタＰ５のドレインも電源電圧ＶＤＤに遷移する。
このように、ＰＭＯＳトランジスタＰ５を設けることで、ＰＭＯＳトランジスタＰ４だけの時よりも外部接続パッドＰＡＤの電圧Ｖｐａｄが不定であるときのリーク電流が増加する。これにより、バックゲート配線ＦＮＷの電圧を早期に電源電圧ＶＤＤに確定させることが可能になる。
続いて、外部接続パッドＰＡＤの電圧Ｖｐａｄが電源電圧ＶＤＤ以上になる過電圧印加領域における半導体装置１の動作について説明する。そこで、図７に実施の形態１にかかる半導体装置において外部接続パッドの電圧が電源電圧よりも高くなった場合の動作を説明する回路図を示す。
図７に示すように、外部接続パッドＰＡＤの電圧Ｖｐａｄが電源電圧ＶＤＤよりも高くなる場合、電圧Ｖｐａｄが印加されるＰＭＯＳトランジスタＰ４は、ゲート電圧が電源電圧ＶＤＤよりも高くなるためオフ状態となる。一方、電圧Ｖｐａｄがソースに印加され、電源電圧ＶＤＤがゲートに印加されるＰＭＯＳトランジスタＰ３、Ｐ２は、オン状態となる。これにより、バックゲート配線ＦＮＷ及びゲート配線ＰＧｎＦの電圧は、外部接続パッドＰＡＤの電圧Ｖｐａｄとなる。
また、ＰＭＯＳトランジスタＰ１、Ｐ６は、ソース（通常動作領域におけるドレイン）とゲートとの電位差がなくなるためオフ状態となる。ＮＭＯＳトランジスタＮ１もオフ状態となる。つまり、信号伝達部１１は入力端子ＰＧｎから入力される入力信号を遮断する状態となる。
ここで、図７に示すように、過電圧印加領域においては、ＰＭＯＳトランジスタＰ１～Ｐ６及び出力トランジスタＭＰ１のバックゲートが外部接続パッドＰＡＤの電圧Ｖｐａｄとなり、ＰＭＯＳトランジスタＰ１、Ｐ４、Ｐ５、Ｐ６及び出力トランジスタＭＰ１のゲート電圧も電圧Ｖｐａｄとなる。また、ＰＭＯＳトランジスタＰ２、Ｐ３のゲート電圧は電源電圧ＶＤＤとなる。そのため、半導体装置１では、電圧Ｖｐａｄの電圧が電源電圧ＶＤＤの２倍になっても、ＰＭＯＳトランジスタＰ１～Ｐ６及び出力トランジスタＭＰ１のゲートとバックゲートとの電圧差が電源電圧ＶＤＤ程度にしかならず、トランジスタの耐圧仕様を満たすことができる。
上記説明より、実施の形態１にかかる半導体装置１では、耐圧保護部１２が、外部接続パッドに印加される電圧が電源電圧より大きい場合において、信号伝達部１１を遮断状態とするとともに出力トランジスタＭＰ１のバックゲート及びゲートに外部接続パッドに印加された電圧を与える。これにより、実施の形態１にかかる半導体装置１では、出力段回路２０の出力トランジスタＭＰ１を１段とした場合であっても、電圧Ｖｐａｄが電源電圧ＶＤＤの２倍程度となった場合においてもトランジスタの耐圧仕様を満たすことができる。つまり、実施の形態１にかかる半導体装置１は、外部接続パッドＰＡＤの耐圧を出力トランジスタＭＰ１の耐圧仕様の電圧値よりも高めることができる。
また、信号伝達部１１及び耐圧保護部１２は、７つのトランジスタで構成されるが、これらのトランジスタは、出力段回路として利用されるものでないため、出力トランジスタＭＰ１ほど低抵抗である必要がない。そのため、信号伝達部１１及び耐圧保護部１２を構成するトランジスタは、出力トランジスタＭＰ１に比べて遙かに小さなトランジスタで実現することができる。これにより、実施の形態１にかかる半導体装置１は、チップサイズを小さくすることが出来る。このチップサイズ削減効果は、出力トランジスタＭＰ１と信号伝達部１１及び耐圧保護部１２を構成するトランジスタのトランジスタサイズの差が大きければ大きいほど顕著になる。
また、実施の形態１にかかる半導体装置１では、出力段回路２０を１段のトランジスタで構成できるため、外部接続パッドＰＡＤの端子容量を低容量化することができる。このように端子容量を低容量化することで、より高い周波数の信号を扱うことができる。
実施の形態２
実施の形態２では、半導体装置１の別の形態となる半導体装置２を説明する。実施の形態２の説明では、実施の形態１で説明した構成要素と同一の構成要素については実施の形態１と同じ符号を付して説明を省略する。
図８に実施の形態２にかかる半導体装置２の回路図に示す。図８に示すように、実施の形態２にかかる半導体装置２は、信号伝達部１１及び耐圧保護部１２に変えて信号伝達部１１ａ及び耐圧保護部１２ａを備える前段回路１０ａを有する。信号伝達部１１ａは、信号伝達部１１からＰＭＯＳトランジスタＰ６を除いたものである。耐圧保護部１２ａは、耐圧保護部１２からＰＭＯＳトランジスタＰ５を除いたものである。
ＰＭＯＳトランジスタＰ６は、ゲート配線ＰＧｎＦの電位引き下げを迅速化するが、半導体装置２の仕様が低い動作速度で許容されるものであればＰＭＯＳトランジスタＰ６を削除してもよい。また、ＰＭＯＳトランジスタＰ５は、起動時に外部接続パッドＰＡＤの電圧Ｖｐａｄが不定である場合のバックゲート配線ＦＮＷの電圧確定を補助するが、起動時に外部接続パッドＰＡＤの電位が接地電圧等に固定されていればＰＭＯＳトランジスタＰ５を用いる必要はない。例えば、外部接続パッドＰＡＤが外部でプルダウンされているような構成であれば、ＰＭＯＳトランジスタＰ５を削除することができる。
上記説明より、実施の形態２にかかる半導体装置２は、半導体装置１よりもトランジスタ数が少なくチップサイズを実施の形態１よりも小さくすることができる。
実施の形態３
実施の形態３では、半導体装置１の別の形態となる半導体装置３を説明する。実施の形態３の説明では、実施の形態１で説明した構成要素と同一の構成要素については実施の形態１と同じ符号を付して説明を省略する。
図９に実施の形態３にかかる半導体装置の回路図を示す。図９に示すように、実施の形態３にかかる半導体装置３では、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１～Ｐ６を出力トランジスタＭＰ１よりもゲート酸化膜が薄い薄膜トランジスタにより構成する。図９では、薄膜トランジスタで構成された信号伝達部１１及び耐圧保護部１２を信号伝達部１１ｂ及び耐圧保護部１２ｂと示した。
このように薄膜トランジスタを利用することで、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１～Ｐ６のチップ上での面積をさらに小さくすることが出来る。
実施の形態４
実施の形態４では、半導体装置１の別の形態となる半導体装置４を説明する。実施の形態４の説明では、実施の形態１で説明した構成要素と同一の構成要素については実施の形態１と同じ符号を付して説明を省略する。
図１０に実施の形態４にかかる半導体装置４の回路図を示す。図１０に示すように、実施の形態４にかかる半導体装置４は、出力段回路２０に代えて出力段回路２０ｃを有する。出力段回路２０ｃは、出力トランジスタＭＰ１を駆動トランジスタとするレギュレータ回路である。また、実施の形態４にかかる半導体装置４は、内部論理回路３０を有し、内部論理回路３０に対して出力段回路２０ｃと外部接続パッドＰＡＤから供給される外部電源とのいずれか一方から電源の供給を行う。
出力段回路２０ｃは、出力トランジスタＭＰ１に加えて、負荷抵抗Ｒ１、第２のＮ型トランジスタ（例えば、ＮＭＯＳトランジスタＮ２）、オペアンプＯＰ、スイッチ制御回路２１及びスイッチ２２を有する。負荷抵抗Ｒ１は、出力トランジスタＭＰ１のドレインに一端が接続され、他端に接地電圧が与えられる。ＮＭＯＳトランジスタＮ２は、オペアンプＯＰの入力端子と、負荷抵抗Ｒ１の一端との間に接続され、ゲートに電源電圧ＶＤＤが与えられる。スイッチ２２は、出力トランジスタＭＰ１のゲートをオペアンプＯＰの出力端子と前記ゲート配線のいずれに接続するかを切り替える。スイッチ制御回路２１は、外部接続パッドＰＡＤの電圧Ｖｐａｄが電源電圧ＶＤＤより大きい場合にスイッチ２２に出力トランジスタＭＰ１のゲートをゲート配線ＰＧｎＦに接続することを指示する。また、スイッチ制御回路２１は、外部接続パッドＰＡＤの電圧Ｖｐａｄが電源電圧ＶＤＤ以下である場合にスイッチ２２に出力トランジスタＭＰ１のゲートをオペアンプＯＰの出力端子に接続することを指示する。
実施の形態４にかかる半導体装置４では、外部接続パッドＰＡＤの電圧Ｖｐａｄが電源電圧ＶＤＤよりも高くなった場合には、実施の形態１にかかる半導体装置１と同じ動作により出力トランジスタＭＰ１の耐圧違反を回避する。このとき、ＮＭＯＳトランジスタＮ２は、過電圧がオペアンプＯＰの入力端子に印加されることを防ぐ。一方、半導体装置４は、外部接続パッドＰＡＤの電圧Ｖｐａｄが電源電圧ＶＤＤ以下となる通常動作領域では、出力トランジスタＭＰ１をレギュレータの駆動トランジスタとして利用する。
また、実施の形態４にかかる半導体装置４では、出力段回路２０ｃとして構成されるレギュレータ回路の駆動トランジスタを１段構成とすることができるため、駆動トランジスタを多段構成とする場合に比べて、レギュレータ回路の駆動能力ばらつきを抑制することができる。
実施の形態５
実施の形態５では、半導体装置４の別の形態となる半導体装置５を説明する。実施の形態５の説明では、実施の形態１、４で説明した構成要素と同一の構成要素については実施の形態１、４と同じ符号を付して説明を省略する。
図１１に実施の形態５にかかる半導体装置５の回路図を示す。図５に示すように、実施の形態５にかかる半導体装置５は、半導体装置４の出力段回路２０ｃを出力段回路２０ｄに置き換えたものである。
出力段回路２０ｄは、出力トランジスタＭＰ１に加えて、負荷抵抗Ｒ１、ＮＭＯＳトランジスタＮ２及びオペアンプＯＰを有する。オペアンプＯＰは、入力端子ＰＧｎに出力端子が接続される。負荷抵抗Ｒ１は、出力トランジスタＭＰ１のドレインに一端が接続され、他端に接地電圧が与えられる。ＮＭＯＳトランジスタＮ２は、オペアンプＯＰの入力端子と、負荷抵抗Ｒ１の一端との間に接続され、ゲートに電源電圧ＶＤＤが与えられる。つまり、出力段回路２０ｄは、出力段回路２０ｃと同様に内部論理回路３０に電力を供給するレギュレータ回路である。このとき出力段回路２０ｄは、前段回路１０がオペアンプＯＰの出力端子と出力トランジスタＭＰ１のゲートとの間に挟まれる構成となる。
これにより、実施の形態５では、半導体装置４で用いたスイッチ制御回路２１及びスイッチ２２を省略することができる。このように回路を簡約化することで、半導体装置５は、半導体装置４に比べてチップサイズを小さくすることが可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
５ 半導体装置
１０ 前段回路
１１ 信号伝達部
１２ 耐圧保護部
２０ 出力段回路
２１ スイッチ制御回路
２２ スイッチ
３０ 内部論理回路
ＭＰ１ 出力トランジスタ
Ｎ１ ＮＭＯＳトランジスタ
Ｎ２ ＮＭＯＳトランジスタ
Ｐ１ ＰＭＯＳトランジスタ
Ｐ２ ＰＭＯＳトランジスタ
Ｐ３ ＰＭＯＳトランジスタ
Ｐ４ ＰＭＯＳトランジスタ
Ｐ５ ＰＭＯＳトランジスタ
Ｐ６ ＰＭＯＳトランジスタ
ＰＧｎ 入力端子
ＰＧｎＦ ゲート配線
ＦＮＷ バックゲート配線
ＰＡＤ 外部接続パッド
ＶＤＤ 電源電圧
ＯＰ オペアンプ
ＩＮＶ インバータ
Ｒ１ 負荷抵抗

Claims (7)

  1. 電源電圧がソースに供給され、ドレインが外部接続パッドに接続され、ゲートにゲート配線が接続されるＰ型の出力トランジスタと、
    接地電圧と前記電源電圧とのいずれかの電圧レベルとなるゲート信号が入力される入力端子にソースが接続され、ゲートに前記電源電圧が与えられ、ドレインが前記ゲート配線に接続される第１のＮ型トランジスタと、
    前記入力端子にソースが接続され、外部接続パッドにゲートが接続され、前記ゲート配線にドレインが接続される第１のＰ型トランジスタと、
    ゲートに前記電源電圧が与えられ、ドレインが前記ゲート配線に接続され、ソースが前記外部接続パッドに接続される第２のＰ型トランジスタと、
    ゲートに前記電源電圧に与えられ、前記外部接続パッドにソースが接続される第３のＰ型トランジスタと、
    前記電源電圧がソースに与えられ、ゲートが前記外部接続パッドに接続され、ドレインが前記第３のＰ型トランジスタのドレインと接続される第４のＰ型トランジスタと、を有し、
    前記出力トランジスタ、前記第１のＰ型トランジスタ、前記第２のＰ型トランジスタ、前記第３のＰ型トランジスタ及び前記第４のＰ型トランジスタのバックゲートと、前記第４のＰ型トランジスタのドレインと、が互いに接続される半導体装置。
  2. 前記電源電圧がソースに与えられ、ゲートとドレインとが共通接続されるとともにドレインが前記第３のＰ型トランジスタのドレインと接続される第５のＰ型トランジスタをさらに有する請求項１に記載の半導体装置。
  3. 前記入力端子にソースが接続され、ゲートとドレインが共通接続されるとともにドレインが前記ゲート配線に接続される第６のＰ型トランジスタをさらに有する請求項１に記載の半導体装置。
  4. 前記第１のＮ型トランジスタ、前記第１のＰ型トランジスタ、前記第２のＰ型トランジスタ、前記第３のＰ型トランジスタ及び前記第４のＰ型トランジスタは、前記出力トランジスタよりもゲート酸化膜が薄い請求項１に記載の半導体装置。
  5. オペアンプと、
    前記出力トランジスタのドレインに一端が接続され、他端に前記接地電圧が与えられる負荷抵抗と、
    前記オペアンプの入力端子と、前記負荷抵抗の一端との間に接続され、ゲートに前記電源電圧が与えられる第２のＮ型トランジスタと、
    前記出力トランジスタのゲートを前記オペアンプの出力端子と前記ゲート配線のいずれに接続するかを切り替えるスイッチと、
    前記外部接続パッドの電圧が前記電源電圧より大きい場合に前記スイッチに前記出力トランジスタのゲートを前記ゲート配線に接続することを指示し、前記外部接続パッドの電圧が前記電源電圧以下である場合に前記スイッチに前記出力トランジスタのゲートを前記オペアンプの出力端子に接続することを指示するスイッチ制御回路と、
    を有する請求項１に記載の半導体装置。
  6. 前記入力端子に出力端子が接続されるオペアンプと、
    前記出力トランジスタのドレインに一端が接続され、他端に前記接地電圧が与えられる負荷抵抗と、
    前記オペアンプの入力端子と、前記負荷抵抗の一端との間に接続され、ゲートに前記電源電圧が与えられる第２のＮ型トランジスタと、
    を有する請求項１に記載の半導体装置。
  7. ソースに電源電圧が与えられ、ドレインが外部接続パッドに接続されるＰ型の出力トランジスタと、
    前記出力トランジスタのゲートに接続されるゲート配線と、
    前記ゲート配線に入力信号を伝達する信号伝達部と、
    耐圧保護部と、を有し、
    前記耐圧保護部は、
    前記外部接続パッドに印加される電圧が電源電圧以下の場合は前記出力トランジスタのバックゲートに電源電圧を与え、
    前記外部接続パッドに印加される電圧が電源電圧より大きい場合は信号伝達部を遮断状態とするとともに出力トランジスタのバックゲート及びゲートに前記外部接続パッドに印加された電圧を与える半導体装置。
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