CN103094214B

CN103094214B - 制作半导体器件的方法

Info

Publication number: CN103094214B
Application number: CN201110344432.0A
Authority: CN
Inventors: 陈勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-11-04
Filing date: 2011-11-04
Publication date: 2015-07-08
Anticipated expiration: 2031-11-04
Also published as: CN103094214A

Abstract

本发明公开了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；b）在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；c）执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d）去除所述光刻胶层。通过在P型晶体管区内的栅介电层和覆盖层的界面处掺杂氮原子来取代界面处的氧原子，可以提高P型晶体管区内的覆盖层的有效功函数值，降低P型晶体管的阈值电压，进而使覆盖层可以同时与P型晶体管区和N型晶体管区的功函数层相匹配。

Description

制作半导体器件的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。

金属栅极技术包括先形成栅（Gate-first）工艺和后形成栅（Gate-last）工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。

图1为采用现有技术的Gate-last工艺的工艺流程图。如图1所示，执行步骤101，提供半导体衬底，并在半导体衬底上依次形成高介电常数的栅介电层和覆盖层；执行步骤102，在覆盖层上沉积多晶硅层，并对其进行图案化以形成第一伪栅极和第二伪栅极；执行步骤103，在第一伪栅极和第二伪栅极两侧的半导体衬底中形成浅掺杂区；执行步骤104，在第一伪栅极和第二伪栅极两侧形成间隙壁，并在间隙壁两侧的半导体衬底中形成源极和漏极；执行步骤105，在源极和漏极上形成金属硅化物以降低接触电阻；执行步骤106，在步骤105的半导体器件上形成层间介电层，并进行化学机械研磨工艺至露出第一伪栅极和第二伪栅极；执行步骤107，去除第一伪栅极，并形成P型金属栅极；执行步骤108，去除第二伪栅极，并形成N型金属栅极。

在栅介电层上形成的覆盖层不但可以作为步骤102的图案化工艺中多晶硅层的刻蚀停止层，而且还可以在该刻蚀工艺以及步骤107和108去除伪栅极过程中保护栅介电层免受损坏。然而，由于N型金属栅极和P型金属栅极下面的覆盖层相同，如果覆盖层的功函数较高则会降低P型晶体管的阈值电压（Vt），反之，则会降低N型晶体管的阈值电压，因此，很难同时兼顾到N型晶体管和P型晶体管。如果使用中间能隙（midgap）的材料作为覆盖层虽然能够一定程度上兼顾N型晶体管和P型晶体管功函数，但会导致两者的阈值电压都相对比较高。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；b）在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；c）执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层中掺杂氮；以及d）去除所述光刻胶层。

优选地，所述c）步骤中的所述氮处理工艺为快速热氮化工艺，其中，通入的反应气体为氨气。

优选地，反应腔室内的压力为1-30Torr。

优选地，反应温度为500-1000^oC。

优选地，所述氨气的流速为1-60sccm。

优选地，反应时间为1-100秒。

优选地，所述c）步骤中的所述氮处理工艺包括分耦式等离子体氮化工艺，所述分耦式等离子体氮化工艺中使用脉冲式功率，且通入的反应气体包括氮气。

优选地，所述分耦式等离子体氮化工艺中的脉冲式功率为100-3000W。

优选地，所述脉冲式功率的占空比为0-50%。

优选地，所述氮处理工艺在所述分耦式等离子体氮化工艺之后还包括退火工艺。

优选地，所述氮处理工艺为等离子体掺杂工艺，其中，通入的反应气体包括氮气。

优选地，所述等离子体掺杂工艺的注入能量为100-2000eV。

优选地，所述等离子体掺杂工艺的注入剂量为10¹¹-10¹⁴个/平方厘米。

优选地，所述方法在所述d）步骤之后还包括：在所述覆盖层上分别形成第一伪栅极和第二伪栅极，其中，所述第一伪栅极位于所述N型晶体管区，所述第二伪栅极位于所述P型晶体管区；在所述覆盖层上形成包围所述第一伪栅极和所述第二伪栅极的层间介电层；去除所述第一伪栅极和所述第二伪栅极中的一个并填充金属层，以形成第一金属栅极；以及去除所述第一伪栅极和所述第二伪栅极中的另一个并填充金属层，以形成第二金属栅极。

综上所示，通过在P型晶体管区内的栅介电层和覆盖层的界面处掺杂氮原子来取代界面处的氧原子，可以提高P型晶体管区内的覆盖层的有效功函数值，降低P型晶体管的阈值电压，进而使覆盖层可以同时与P型晶体管区和N型晶体管区的功函数层相匹配。此外，掺杂的部分氮原子会扩散到栅介电层中，这部分氮原子不但可以提高栅介电层的介电常数，还可以有效地改善等值氧化膜厚度。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为采用现有技术的Gate-last工艺的工艺流程图；

图2为根据本发明一个实施方式制作半导体器件工艺流程图；

图3A-3H为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图2示出了根据本发明一个实施方式制作半导体器件工艺流程图，图3A-3H示出了根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。应当注意的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合图2和图3A-3H来详细说明本发明的制作方法。

执行步骤201，提供半导体衬底，该半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层。

如图3A所示，半导体衬底300包括P型晶体管区和N型晶体管区，其中，P型晶体管区用于在其内形成P型晶体管，N型晶体管区用于在其内形成N型晶体管。

半导体衬底300可以为以下所提到的材料中的至少一种：硅、砷化镓、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在半导体衬底300中可以形成有掺杂区域（未示出），例如位于P型晶体管区内的N型阱区和位于N型晶体管区内的P型阱区。此外，半导体衬底300中还可以包括隔离结构310，例如浅沟槽隔离（STI）等，隔离结构310可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。

在半导体衬底300上形成有栅介电层301，栅介电层301具有较高的介电常数，且其厚度可以为10-30埃。栅介电层301可包含氧化铪（HfO_x），或者选择性地包含HfSiO_x、HfSiON、HfTaO、HfTiO、HfZrO或前述的组合。在栅介电层301上形成有覆盖层302，覆盖层302的厚度可以为10-100埃。覆盖层302不但可以作为形成伪栅极的刻蚀工艺的刻蚀停止层，而且还可以在该刻蚀工艺以及去除伪栅极过程中保护栅介电层301免受损坏。覆盖层302可以包括氮化钛或氮化钽等。

执行步骤202，在覆盖层上形成暴露P型晶体管区的光刻胶层。

如图3B所示，在覆盖层302上形成有暴露P型晶体管区的光刻胶层303。所述光刻胶层303可以是通过旋涂、曝光、显影等方法形成的。该光刻胶层303用于遮挡N型晶体管区，以避免最后的氮处理工艺对N型晶体管区的栅介电层301和覆盖层302产生影响。

执行步骤203，执行氮处理工艺，以在P型晶体管区的栅介电层和覆盖层中掺杂氮。

如图3C所示，通过执行氮处理工艺在P型晶体管区的栅介电层301和覆盖层302中掺杂氮。一方面，通过在P型晶体管区内的栅介电层301和覆盖层302的界面处掺杂氮原子来取代界面处的氧原子，可以有效地提高覆盖层301的功函数。具体地，使用氮原子将界面处的1/3的氧原子取代可以将覆盖层301的有效功函数（EWF）值提高180meV，并且随着被取代的氧原子的数量的增多，功函数越大，当界面处所有的氧原子都被氮原子取代时，可以将有效功函数值提高450meV。由此可见，本发明的方法可以提高P型晶体管区内的覆盖层302的有效功函数值，降低P型晶体管的阈值电压，进而使覆盖层302可以同时与P型晶体管区和N型晶体管区的功函数层相匹配。另一方面，掺杂的部分氮原子会扩散到栅介电层301中，这部分氮原子不但可以提高栅介电层301的介电常数，还可以有效地改善等值氧化膜厚度（EOT）。

根据本发明一个实施方式，氮处理工艺为快速热氮化工艺，其中，通入的反应气体为氨气。作为示例，快速热氮化工艺中反应腔室内的压力可以为1-30Torr。反应温度可以为500-1000^oC。氨气的流速可以为1-60sccm，其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米（1cm³/min）的流速。反应时间可以为1-100秒。这样可以使大部分掺杂的氮原子位于栅介电层301和覆盖层302的界面处，以提高氮原子的利用率。此外，本领域的技术人员可以根据实际情况在上述参数范围内进行合理选择，以在栅介电层301和覆盖层302的界面处掺杂合适浓度的氮原子，控制有效功函数值的增大量，尽量降低对随后形成的P型晶体管的影响。

根据本发明另一个实施方式，氮处理工艺包括分耦式等离子体氮化（Decoupled Plasma Nitridation，DPN）工艺。该分耦式等离子体氮化工艺中使用脉冲式功率，且通入的反应气体包括氮气。作为示例，分耦式等离子体氮化工艺中的脉冲式功率可以为100-3000W。脉冲式功率的占空比可以为0-50%。通入的反应气体还可以包括氩气等惰性气体。此外，该氮处理工艺在分耦式等离子体氮化工艺之后还包括退火工艺，以激活掺杂原子。退火工艺中的退火温度可以为500-1000^oC，退火时间可以为1-80秒。另外，由于在后续工艺（例如，浅掺杂工艺和源/漏极掺杂工艺等）中还包括退火工艺，因此，分耦式等离子体氮化工艺之后的退火工艺也可以省略。这样可以使大部分掺杂的氮原子位于栅介电层301和覆盖层302的界面处，以提高氮原子的利用率。此外，本领域的技术人员可以根据实际情况在上述参数范围内进行合理选择，以在栅介电层301和覆盖层302的界面处掺杂合适浓度的氮原子，控制有效功函数值的增大量，尽量降低对随后形成的P型晶体管的影响。

根据本发明再一个实施方式，氮处理工艺为等离子体掺杂工艺，其中，通入的反应气体为氮气。作为示例，等离子体掺杂工艺的能量可以为100-2000eV。本领域的技术人员可以根据所选择的覆盖层302的材料和厚度来选择合适的注入能量，以使大部分掺杂的氮原子位于栅介电层301和覆盖层302的界面处，提高氮原子的利用率。等离子体掺杂工艺的注入剂量可以为10¹¹-10¹⁴个/平方厘米，以在栅介电层301和覆盖层302的界面处掺杂合适浓度的氮原子，控制有效功函数值的增大量，尽量降低对随后形成的P型晶体管的影响。

应当理解的是，上述实施方式的氮处理工艺仅为示范性的，本领域的技术人员还可以采用其它方式的氮处理工艺在栅介电层301和覆盖层302中掺杂氮，只要能增大P型晶体管去内的覆盖层302的有效功函数即可。

执行步骤204，去除光刻胶层。

如图3D所示，可以采用本领域常用的方法来去除光刻胶层303，在此不再详述。

此外，本发明的方法还可以包括后续形成金属栅极的步骤。下面将结合图3E-3H对根据本发明一个实施方式的金属栅极形成工艺进行简单描述。

如图3E所示，在覆盖层302上分别形成第一伪栅极304和第二伪栅极305，其中，第一伪栅极304位于N型晶体管区，第二伪栅极305位于P型晶体管区。第一伪栅极304和第二伪栅极305的材料可以为本领域中常用的形成伪栅极的材料，例如多晶硅。作为示例，可以在覆盖层302上形成多晶硅层，然后对多晶硅层进行刻蚀来形成第一伪栅极304和第二伪栅极305。

此外，还可以包括半导体衬底300中或其上形成有公知的元件（未示出）的步骤，所述公知元件例如包括浅掺杂区、间隙壁、源/漏极区、P型晶体管的硅锗元件、金属硅化物、接触孔刻蚀停止层（CESL），这些公知的元件可以进行额外的CMOS工艺来形成，因此不再详述。

如图3F所示，在覆盖层306上形成包围第一伪栅极304和第二伪栅极305的层间介电层306。层间介电层306可包含由高深宽比（HARP）和/或高密度等离子体（HDP）沉积工艺形成的氧化物。作为示例，可以在覆盖层302以及第一伪栅极304和第二伪栅极305上形成层间介电层306，然后进行化学机械研磨工艺至露出第一伪栅极304和第二伪栅极305的上表面。

如图3G所示，去除第一伪栅极304和第二伪栅极305中的一个并填充金属层，以形成第一金属栅极。作为示例，去除第一伪栅极304并填充金属层，以形成N型金属栅极307。

如图3H所示，去除第一伪栅极304和第二伪栅极305中的另一个并填充金属层，以形成第二金属栅极。作为示例，去除第二伪栅极305并填充金属层，以形成P型金属栅极308。

需要说明的是，还可以先去除第二伪栅极305，形成P型金属栅极308；然后再去除第一伪栅极304，形成N型金属栅极307。此外，由于N型金属栅极和P型金属栅极需要具有不同的功函数，因此，N型金属栅极307和P型金属栅极308包括依次形成的功函数层和金属材料层（均未示出）。功函数层可包含例如氮化钛、钌、钼、铝、氮化钨、前述的氧化物或者硅化物的衍生物或者前述组合的单一金属层或复合金属层，以提高有效功函数（EWF）值。该功函数金属层可以由原子层沉积法（ALD）、物理气相沉积法（PVD）或其它合适技术形成。P型金属栅极的功函数层的厚度可以约为50-100埃，N型金属栅极的功函数金属层的厚度应当小于P型金属栅极的功函数金属层的厚度，并可以经热处理工艺调整其功函数。金属材料层可以包含铝、铜等具有良好导电性能的金属。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

a)提供半导体衬底，所述半导体衬底包括P型晶体管区和N型晶体管区，且其上依次形成有栅介电层和覆盖层；

b)在所述覆盖层上形成暴露所述P型晶体管区的光刻胶层；

c)执行氮处理工艺，以在所述P型晶体管区的所述栅介电层和所述覆盖层的界面处掺杂氮原子，掺杂的部分氮原子会扩散到所述栅介电层中；以及

d)去除所述光刻胶层；以及

在所述覆盖层上分别形成第一伪栅极和第二伪栅极，其中，所述第一伪栅极位于所述N型晶体管区，所述第二伪栅极位于所述P型晶体管区；

在所述覆盖层上形成包围所述第一伪栅极和所述第二伪栅极的层间介电层；

去除所述第一伪栅极和所述第二伪栅极中的一个并填充金属层，以形成第一金属栅极；以及

去除所述第一伪栅极和所述第二伪栅极中的另一个并填充金属层，以形成第二金属栅极，其中

所述第一金属栅极和所述第二金属栅极包括依次形成的功函数层和金属材料层。

2.如权利要求1所述的方法，其特征在于，所述c)步骤中的所述氮处理工艺为快速热氮化工艺，其中，通入的反应气体为氨气。

3.如权利要求2所述的方法，其特征在于，反应腔室内的压力为1-30Torr。

4.如权利要求2所述的方法，其特征在于，反应温度为500-1000℃。

5.如权利要求2所述的方法，其特征在于，所述氨气的流速为1-60sccm。

6.如权利要求2所述的方法，其特征在于，反应时间为1-100秒。

7.如权利要求1所述的方法，其特征在于，所述c)步骤中的所述氮处理工艺包括分耦式等离子体氮化工艺，所述分耦式等离子体氮化工艺中使用脉冲式功率，且通入的反应气体包括氮气。

8.如权利要求7所述的方法，其特征在于，所述分耦式等离子体氮化工艺中的脉冲式功率为100-3000W。

9.如权利要求7所述的方法，其特征在于，所述脉冲式功率的占空比为0-50％。

10.如权利要求7所述的方法，其特征在于，所述氮处理工艺在所述分耦式等离子体氮化工艺之后还包括退火工艺。

11.如权利要求1所述的方法，其特征在于，所述氮处理工艺为等离子体掺杂工艺，其中，通入的反应气体包括氮气。

12.如权利要求11所述的方法，其特征在于，所述等离子体掺杂工艺的注入能量为100-2000eV。

13.如权利要求11所述的方法，其特征在于，所述等离子体掺杂工艺的注入剂量为10¹¹-10¹⁴个/平方厘米。