JP3803414B2 - 水平画素数変換回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイ、プラズマディスプレイを中心とする電子機器における画素数変換に関するものである。
【０００２】
【従来の技術】
従来、コンピュータ等から発生する信号を入力信号として液晶パネル、プラズマパネルなどのマトリクス駆動型の表示素子に表示する際に、元々の入力信号のの画素数と前記の表示素子の画素数が不一致である場合、入力信号を生成するクロックと同周波数のクロックを再生し、それをサンプリングクロックとして入力信号をＡ／Ｄ変換し、ディジタル信号処理によって画素数の変換が行われる。画素数の変換を行う動作としては、例えばＳＥＭＩジャパン編「電子ディスプレイ・フォーラム９５講演集」９０頁から９５頁（ＴＦＴ液晶モニター表示システム／（株）日立製作所 システム開発研究所 真野宏之氏著）に示されている階調積分縮小表示方法が一例として挙げられる。
【０００３】
以下、図面を参照しながら、従来の水平画素数変換回路について説明する。図７は従来の水平画素数変換回路の構成を表す回路図である。入力信号よりＰＬＬ回路２は入力信号を生成したクロック（これはコンピュータ本体内部に存在する）を忠実再生するためのもので、あらかじめ１水平同期当たりのクロック数を正確に知っておく必要があり、入力信号とＰＬＬ回路２により再生されたクロックａとの位相差も調整できなければならない。近年コンピュータから出力される信号は多岐にわたっており、クロック周波数は２０ＭＨｚ程度のものから１００ＭＨｚを越えるものまで幅広い。また、任意の２つのコンピュータにおいて、それぞれの有効表示画素数が同じであっても、ブランキング期間を含めた１水平同期当たりのクロック数が同じとは限らない。コンピュータを使用する人間またはコンピュータ用のソフトウェアがどのようなクロック周波数で、どのような１水平同期当たりのクロック数で信号を出力させるかは全く任意であるため、ＰＬＬ回路２の発振周波数の範囲は幅広くなければならないし、１水平同期当たりのクロック数もあらかじめ記憶しておくべき設定値が多い。
【０００４】
階調積分表示回路３の内部動作を数式で表すと、

となる。ここでＱ（ｉ）は画素数変換後のｉ番目のデータ、Ｄ（ｉ）であり、またＤ（ｉ＋１）、Ｄ（ｉ＋２）、Ｄ（ｉ＋３）はそれぞれ変換前のｉ番目、（ｉ＋１）番目、（ｉ＋２）番目、（ｉ＋３）番目のデータである。例えば入力信号でのａ、ｂ、ｃ、ｄの値は画素数変換前後の画素数の比によって決められる値であり、変換前のデータの変換後のデータに対する寄与率を算出することで求められる。５画素を４画素に変換する際の階調積分表示の例を図８に示した。図８中に示されるように、変換前の５画素を４等分し、それぞれの領域の輝度値を積分して新しい４画素の輝度値とする。元々１つの画素が持っていた情報は、画素数の変換後、１つまたは２つの画素へ反映される。
【０００５】
【発明が解決しようとする課題】
このように、入力信号を生成したクロックを忠実再生するには幅広い発振周波数範囲に対応できる高性能なＰＬＬ回路が必要となる。また、１水平同期当たりのクロック数も多岐にわたるため、あらかじめ記憶しておくべき設定値の数が多くなるし、全てを網羅するのはほぼ不可能であるため、使用する人に調整してもらう方法を取らざるを得ない。
【０００６】
本発明は前記課題に鑑み、コンピュータから出力される信号の１水平同期当たりのクロック数を正確に知る必要の無い水平画素数変換回路を提供するものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の水平画素数変換回路は、コンピュータから入力された方形波である映像信号を生成したクロックより高い一定の周波数で、水平同期信号にロックしたクロックを生成するためのＰＬＬ回路と、前記ＰＬＬ回路からのクロックで前記入力映像信号をディジタル信号に変換するＡ／Ｄ変換器と、画素数の変換率に応じて帯域を切り替えるデジタルローパスフィルタと、画素間の補間処理により損なわれる画素の高域成分をあらかじめ補うための高域強調回路と、１水平同期間の画素データを格納するメモリと、前記高域強調回路と前記メモリとの間に配置され、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段とを備え、前記映像信号を生成したクロックにかかわらず、前記映像信号を生成したクロックより高い一定の周波数のクロックでＡ／Ｄ変換するように構成したものである。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の水平画素数変換回路は、入力映像信号の１水平同期当たりの画素数を所望の画素数に変換するために、前記映像信号を生成したクロックより高い周波数のクロックをＡ／Ｄ変換器のサンプリングクロックとすることで水平方向の画素数を前記の所望の画素数以上へ一旦増やし、画素間の補間処理を施しながら画素数を所望の画素数へ減らすことを特徴としたものであり、コンピュータ等から出力される映像信号を生成するクロックの周波数（１水平同期当たりのクロック数）、およびその位相（映像信号との位相差）を正確に知る必要がないため、回路の事前調整やコンピュータ等の信号方式の事前調査の必要が無く、どのような信号に対しても安定した画素数変換が実現できるものである。
【０００９】
以下に、本発明の一実施の形態について、図１、図２、図３、図４、図５、図６を用いて説明する。
【００１０】
（実施の形態１）
図１において、１１、１２、１３はアナログ素子からなるローパスフィルタ（以下ＬＰＦと記す）であり、それぞれ入力映像信号Ｒ、Ｇ、Ｂの帯域を制限するものである。１４は帯域制限後の映像信号（Ｒ２）をＡ／Ｄ変換するためのものである。１０は水平同期Ｈからクロックを生成するＰＬＬ回路であり、本実施の形態では約８０ＭＨｚで発振するものとする。Ａ／Ｄ変換器１４を通過した信号は、ディジタルＬＰＦ１５によりさらに帯域が制限されて出力されている（Ｒ４）。信号ＡはディジタルＬＰＦ１５の通過域を制御する信号である。
【００１１】
そこで図２を用いてディジタルＬＰＦ１５の具体的な回路例および動作を説明する。図２では簡単のために３系統ある信号（Ｒ、Ｇ、Ｂ）のうち１系統分のみ記述したが、残りの２系統も同じ回路である。図２において、１９、２０、２１、２２はフリップフロップ、２３、２４、２５は増幅器、２６、２７は加算器、２８はセレクターである。フリップフロップ１９、２０および加算器２６および増幅器２３はｚ変換を用いて書くと、
ｙ ＝ （１ ＋［ｚ−２］） ／ ２
（［ｚ−２］はｚの２乗の逆数を表す。以下、自然数ｎについてｚのｎ乗の逆数は［ｚ−ｎ］と記す）というフィルタを構成しており、フリップフロップ２１、２２および加算器２７および増幅器２４、２５は同様に、
ｙ ＝ （１ ＋ ２×［ｚ−１］＋［ｚ−２］） ／ ４
というフィルタを構成している。制御信号ＡがＬレベルのときはセレクター２８より後段のフィルタのみが有効である。信号ＡがＨレベルのときは図２の全ての素子の動作が有効で、すなわち、

というＬＰＦになる。制御信号Ａをどちらのレベルにするかは、画素数変換の変換率に依存する。例えばＡ／Ｄ変換器１４によるＡ／Ｄ変換後の画素数と最終的に得たい画素数の比が２以下であれば制御信号ＡはＬレベルとし、２以上であればＨレベルとするのが望ましい。なお、本構成では簡単のためにディジタルＬＰＦ１５の帯域切換を２段階のみとしたが、回路規模が許す範囲内で選択できる帯域切換数を増やすことももちろん可能である。
【００１２】
図１中の１６は画像の高周波成分を増幅するためのピーキング回路である。信号Ｂはピーキング回路１６における高周波成分の増幅度を制御するための信号である。図３をもちいてピーキング回路１６の具体的な回路例および動作を説明する。図３では簡単のために３系統ある信号（Ｒ、Ｇ、Ｂ）のうち１系統分のみ記述したが、残りの２系統も同じ回路である。
【００１３】
図３中で２９、３０はフリップフロップ、３４、３６は加算器、３１、３２、３３、３５は増幅器であり、増幅器３５による信号増幅度Ｃは制御信号Ｂによって制御するものとする。３７は加算器３６の出力を制限するリミッターである。フリップフロップ２９、３０および増幅器３１、３２、３３、３５および加算器３４によって高域通過フィルタが形成され、それは、
ｙ ＝（−１ ＋ ２×［ｚ−１］−［ｚ−２］）／Ｃ
と表される。上記の高域成分とフリップフロップ２９の出力を加算器３６によって加算することで高域成分が増幅された信号が得られる。
【００１４】
図１中の１７は、隣接２画素間の内挿処理と、メモリ１８の書き込み制御信号を生成する回路である。図４、図５を用いて補間手段１７の具体的な回路例および動作を説明する。図４は本発明の水平画素数変換回路の補間手段の一実施形態例であり、図５はその補間手段に用いられる係数発生回路４２の一実施形態を表している。本実施の形態では図４および図５において、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段との機能を併せもつ構成について説明する。また、図４では簡単のためにＲ，Ｇ，Ｂの３つの系統のうち１系統についてのみ記述したが、残り２系統も同じである。ただし、係数発生回路４２は３系統共通でも良い。
【００１５】
図４中で３８はフリップフロップ、３９は減算器、４０は乗算器、４１は加算器、４２は乗算器４０の入力信号ｋおよびメモリ１８の書き込み制御信号ＷＥを生成する係数発生回路である。乗算器３９は９ビットの符号付き信号（図では（ｂ−ａ））と８ビットの符号無し信号（図ではｋ）の乗算を行う。出力は１７ビットとなるが、下位の８ビットは切り捨て、上位９ビットのみを加算器４１へ接続する。ここで係数発生回路４２の具体的構成例を図５を用いて説明する。
【００１６】
図５中で、４４と５０はセット付きフリップフロップで、フリップフロップへの入力が何であれ、図中の信号／ＲＳＴがＬレベルのときに次のクロックの立ち上がりでＨレベルを出力する。４５、４６、５２はリセット付きフリップフロップで、フリップフロップへの入力が何であれ、図中の信号／ＲＳＴがＬレベルのときに次のクロックの立ち上がりでＬレベルを出力する。４３、５１、５３はセレクターである。４２、４８は加算器で、４２は２ビット、４８は８ビットとした。４９、４７はＮＡＮＤゲート、５５はＡＮＤゲートである。５４はカウンターで、設定値Ｕを分周比としてクロックをカウントし、分周比毎に負極性の信号を出力する。ＡＮＤゲートに入力されるＨは水平同期信号で、ここでは負極性とした。
【００１７】
ここで、画素数の変換率の設定方法を説明する。Ａ／Ｄ変換器１４にてＡ／Ｄ変換後の画素数と画素数変換後の画素数の比が変換前：変換後＝１１：３である場合、その比１１／３は３．６６６６であり、その小数部は０．６６６６、整数部は３である。補間手段１７において係数発生回路４２の加算器４８の入力信号Ｍには上記の変換率の小数部を設定する。具体的にはＭは８ビットの信号であるので、
Ｍ ＝ ０．６６６６ × ２５６ ＝ １７０．６６６６（約１７１）
であるので１７１とする（２５６は２の８乗である）。図５の係数発生回路４２を構成するセレクター５３のセレクト信号ＲＳは上記変換率の整数部分が２以上のとき１を設定し、２未満のときは０を設定する。セレクター４３の設定値ＶはＶのビット数がｎであるとき２のｎ乗から（変換率の整数部−１）を減じた値を設定する。本構成例では設定値Ｖはｎ＝２ビットとしたので、
Ｖ ＝ ４ − （３ − １） ＝ ２
である。カウンタ５４に設定する入力信号Ｕは変換前の画素数を分子とし変換後の画素数を分母としたときの分数を約分し、それの分子値を設定する。本実施の形態では分数は１１／３であり約分した値であるので設定値Ｕは１１となる。カウンタ５４が存在するのは、変換率の小数部Ｍが誤差を含むためである。上記の設定のように少数部Ｍの算出結果は整数になるとは限らない。そのためにフリップフロップ５２及び加算器４８からなる設定値Ｍの累積結果は累積が進むにつれて誤差も累積されてしまい、適切な係数ｋが得られなくなってしまう。このような誤差の累積を防ぐために補間処理を適切なタイミングで初期化する信号を生成するためにカウンタ５４を設けている。
【００１８】
補間処理の初期化は水平同期毎にも行うのが望ましいので負極性の水平同期信号Ｈとカウンタ５４の出力信号との論理積をとり、あらためて初期化信号／ＲＳＴとした。かかる設定における回路の動作は後で図６のタイミング図を用いて説明する。
【００１９】
図１において１８は画素数変換後の１水平同期間の画素を格納するに十分な容量を持つメモリであり、クロック（ＣＬＫ））に同期して書き込まるが、書き込み制御信号ＷＥがＬレベルのときは書き込まれない。
【００２０】
以上のような構成における水平画素数変換回路の動作例を回路図である図１、図４、図５およびタイミング図として図６、図７を用いて説明する。設定としては前記のように入力信号をＡ／Ｄ変換したあとの１水平同期当りの画素数と画素数変換動作後の画素数の比が１１：３であるとする。また、図６中の信号（例えばＲやＲ２など）は図１、図４および図５中に記載されている箇所の信号を指している。簡単のために信号Ｒのみについて説明するが、信号Ｇ、信号Ｂも同様である。
【００２１】
ＣＬＫは図１中のＰＬＬ回路１０にて生成される信号で、本実施の形態では８０ＭＨｚとする。入力信号Ｒをもともと生成したクロックとは無関係である。
【００２２】
入力信号Ｒはコンピュータ等から入力された信号であり、図６のように一般的に方形波である。信号Ｒ２はアナログＬＰＦ１１を通過しているため、入力信号Ｒの広域成分がカットされた信号となっている（図６では入力信号Ｒを方形波としたので、立ち上がりおよび立ち下がりがなめらかになったような信号となっている）。図６のＲ３はＲ２をＡ／Ｄ変換したものである。
【００２３】
Ｒ３は図１のディジタルＬＰＦ１５に入力される。ここでディジタルＬＰＦ１５を制御する信号Ａは、本実施形態においてはＡ／Ｄ変換後の画素数と最終的に得たい画素の比が１１／３＝３．６６６６であり整数部が２以上であるためにＨレベルとした。
【００２４】
よってディシジタルＬＰＦ１５の出力信号であるＲ４は、信号Ｒ３に対して、

というフィルタを作用させた信号となる（図６）。
【００２５】
ディジタルＬＰＦ１５は後段の補間手段１７が２点間の直線補間であるために適切な補間処理をするためには欠かせないのであるが、高域がカットされるためにこのままでは文字等、高周波成分に富む信号を表示した際に、輪郭がぼやけてしまう。そのためにピーキング回路１６で文字の輪郭等の高周波成分を増幅して、画質の改善を行なう。信号ｂはその高域成分増幅が行なわれた後の信号である。ピーキング回路１６の制御信号Ｂは図３中の増幅器３５の増幅度を制御する信号であるが、ここでは増幅度１（つまり信号は増幅器３５を素通りする）とした。よってピーキング回路は
ｙ ＝ −１ ＋３×［ｚ−１］＋［ｚ−２］
というフィルタ回路となり、出力結果であるｂは図６のようになる。
【００２６】
信号ｂは図１の補間手段１７へ入力される。信号ａは図４（補間手段１７内部構成図）中のフリップフロップ３８の出力である。（ｂ−ａ）は図４の減算器３９により信号ｂより信号ａを減じた出力である。
【００２７】
図４中の係数発生回路４２の出力信号ｋおよびＷＥの説明を図５と図７を用いて説明する。変換率は３．６６６６（＝１１／３）なので、ＲＳ＝１、Ｖ＝２、さらにカウンタ５４の分周比Ｕは１１画素を３画素に変換するのでＵ＝１１とする。この場合出力信号及びＷＥは図６のようになる。参考のために／ＲＳＴも付記下。／ＲＳＴはカウンタ５４の分周比は１１であるので、１１ロック毎にＬになる。
【００２８】
図４において、乗算器４０は係数発生回路４２の出力ｋと、乗算器３９の出力の乗算が行なわれる。結果は本来１７ビット（符号付き）であるが、下位８ビットは切り捨てる。加算器４１において、信号ａと乗算器４０の上位９ビットとの加算が行なわれ、これが図１におけるメモリ１８へ入力される（信号ｃ）。メモリ１８へは信号ｃの全てが書き込まれるのではなく、係数発生回路４２で生成された信号ＷＥがＨのときのみ書き込みが行なわれる。それでメモリ１８の記憶内容を信号ＷＥのタイミングで連続的に読み出すと、最終的な結果である信号ｄが得られる。ディジタル信号ｄを入力信号Ｒと比較しやすくするために、ｄのディジタル値を縦軸とした図も付記した（図６中のディジタル信号ｄの下側に記載）。
【００２９】
かかる構成により、コンピュータ等から生成される映像信号の１水平同期当りの画素数が不明であっても、Ａ／Ｄ変換のサンプリングクロックの周波数は任意に設定することができるので、ＰＬＬに対してさして生態が要求されず、しかも的切な画素数変換が得られる。
【００３０】
【発明の効果】
以上のように、本発明の水平画素数変換回路によれば、入力信号の方式や入力信号を生成した元々のクロック周波数およびその位相をあらかじめ知る必要はなく、Ａ／Ｄのサンプリング周波数を任意に設定できるためにＰＬＬ回路の発振周波数はほぼ一定にすることができるのでＰＬＬ回路に対して高い性能を要求する必要も無しに、適切な画素数変換ができる水平画素数変換回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における水平画素数変換回路の回路図
【図２】本発明の実施の形態１におけるディジタルＬＰＦの回路図
【図３】本発明の実施の形態１におけるピーキング回路の回路図
【図４】本発明の実施の形態１における補間手段、制御手段の回路図
【図５】本発明の実施の形態１における係数発生回路の回路図
【図６】本発明の実施の形態１における水平画素数変換回路の動作を示すタイミング図
【図７】従来の技術における水平画素数変換回路の回路図
【図８】従来の技術における水平画素数変換の動作を説明する図
【符号の説明】
１０ ＰＬＬ回路
１１，１２，１３ アナログＬＰＦ
１４ Ａ／Ｄ変換器
１８ メモリ
１９，２０，２１，２２，２９，３０，３８，４４，４５，４６，５０，５２，５６ フリップフロップ
２６，２７，３４，３６，４１，４２，４８ 加算器
２３，２４，２５，３１，３２，３３，３５ 増幅器
２８，４３，５１，５３ セレクター
３７ リミッター
３９ 減算器
４０ 乗算器
４７，４９ ＮＡＮＤゲート
５５ ＡＮＤゲート

Claims (1)

1. コンピュータから入力された方形波である映像信号を生成したクロックより高い一定の周波数で、水平同期信号にロックしたクロックを生成するためのＰＬＬ回路と、前記ＰＬＬ回路からのクロックで前記入力映像信号をディジタル信号に変換するＡ／Ｄ変換器と、画素数の変換率に応じて帯域を切り替えるデジタルローパスフィルタと、画素間の補間処理により損なわれる画素の高域成分をあらかじめ補うための高域強調回路と、１水平同期間の画素データを格納するメモリと、前記高域強調回路と前記メモリとの間に配置され、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段とを備え、前記映像信号を生成したクロックにかかわらず、前記映像信号を生成したクロックより高い一定の周波数のクロックでＡ／Ｄ変換する水平画素数変換回路。

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