JP3803414B2 - Horizontal pixel number conversion circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、液晶ディスプレイ、プラズマディスプレイを中心とする電子機器における画素数変換に関するものである。
【0002】
【従来の技術】
従来、コンピュータ等から発生する信号を入力信号として液晶パネル、プラズマパネルなどのマトリクス駆動型の表示素子に表示する際に、元々の入力信号のの画素数と前記の表示素子の画素数が不一致である場合、入力信号を生成するクロックと同周波数のクロックを再生し、それをサンプリングクロックとして入力信号をA/D変換し、ディジタル信号処理によって画素数の変換が行われる。画素数の変換を行う動作としては、例えばSEMIジャパン編「電子ディスプレイ・フォーラム95講演集」90頁から95頁(TFT液晶モニター表示システム/(株)日立製作所 システム開発研究所 真野宏之氏著)に示されている階調積分縮小表示方法が一例として挙げられる。
【0003】
以下、図面を参照しながら、従来の水平画素数変換回路について説明する。図7は従来の水平画素数変換回路の構成を表す回路図である。入力信号よりPLL回路2は入力信号を生成したクロック(これはコンピュータ本体内部に存在する)を忠実再生するためのもので、あらかじめ1水平同期当たりのクロック数を正確に知っておく必要があり、入力信号とPLL回路2により再生されたクロックaとの位相差も調整できなければならない。近年コンピュータから出力される信号は多岐にわたっており、クロック周波数は20MHz程度のものから100MHzを越えるものまで幅広い。また、任意の2つのコンピュータにおいて、それぞれの有効表示画素数が同じであっても、ブランキング期間を含めた1水平同期当たりのクロック数が同じとは限らない。コンピュータを使用する人間またはコンピュータ用のソフトウェアがどのようなクロック周波数で、どのような1水平同期当たりのクロック数で信号を出力させるかは全く任意であるため、PLL回路2の発振周波数の範囲は幅広くなければならないし、1水平同期当たりのクロック数もあらかじめ記憶しておくべき設定値が多い。
【0004】
階調積分表示回路3の内部動作を数式で表すと、
となる。ここでQ(i)は画素数変換後のi番目のデータ、D(i)であり、またD(i+1)、D(i+2)、D(i+3)はそれぞれ変換前のi番目、(i+1)番目、(i+2)番目、(i+3)番目のデータである。例えば入力信号でのa、b、c、dの値は画素数変換前後の画素数の比によって決められる値であり、変換前のデータの変換後のデータに対する寄与率を算出することで求められる。5画素を4画素に変換する際の階調積分表示の例を図8に示した。図8中に示されるように、変換前の5画素を4等分し、それぞれの領域の輝度値を積分して新しい4画素の輝度値とする。元々1つの画素が持っていた情報は、画素数の変換後、1つまたは2つの画素へ反映される。
【0005】
【発明が解決しようとする課題】
このように、入力信号を生成したクロックを忠実再生するには幅広い発振周波数範囲に対応できる高性能なPLL回路が必要となる。また、1水平同期当たりのクロック数も多岐にわたるため、あらかじめ記憶しておくべき設定値の数が多くなるし、全てを網羅するのはほぼ不可能であるため、使用する人に調整してもらう方法を取らざるを得ない。
【0006】
本発明は前記課題に鑑み、コンピュータから出力される信号の1水平同期当たりのクロック数を正確に知る必要の無い水平画素数変換回路を提供するものである。
【0007】
【課題を解決するための手段】
前記課題を解決するために、本発明の水平画素数変換回路は、コンピュータから入力された方形波である映像信号を生成したクロックより高い一定の周波数で、水平同期信号にロックしたクロックを生成するためのPLL回路と、前記PLL回路からのクロックで前記入力映像信号をディジタル信号に変換するA/D変換器と、画素数の変換率に応じて帯域を切り替えるデジタルローパスフィルタと、画素間の補間処理により損なわれる画素の高域成分をあらかじめ補うための高域強調回路と、1水平同期間の画素データを格納するメモリと、前記高域強調回路と前記メモリとの間に配置され、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段とを備え、前記映像信号を生成したクロックにかかわらず、前記映像信号を生成したクロックより高い一定の周波数のクロックでA/D変換するように構成したものである。
【0008】
【発明の実施の形態】
本発明の請求項1に記載の水平画素数変換回路は、入力映像信号の1水平同期当たりの画素数を所望の画素数に変換するために、前記映像信号を生成したクロックより高い周波数のクロックをA/D変換器のサンプリングクロックとすることで水平方向の画素数を前記の所望の画素数以上へ一旦増やし、画素間の補間処理を施しながら画素数を所望の画素数へ減らすことを特徴としたものであり、コンピュータ等から出力される映像信号を生成するクロックの周波数(1水平同期当たりのクロック数)、およびその位相(映像信号との位相差)を正確に知る必要がないため、回路の事前調整やコンピュータ等の信号方式の事前調査の必要が無く、どのような信号に対しても安定した画素数変換が実現できるものである。
【0009】
以下に、本発明の一実施の形態について、図1、図2、図3、図4、図5、図6を用いて説明する。
【0010】
(実施の形態1)
図1において、11、12、13はアナログ素子からなるローパスフィルタ(以下LPFと記す)であり、それぞれ入力映像信号R、G、Bの帯域を制限するものである。14は帯域制限後の映像信号(R2)をA/D変換するためのものである。10は水平同期Hからクロックを生成するPLL回路であり、本実施の形態では約80MHzで発振するものとする。A/D変換器14を通過した信号は、ディジタルLPF15によりさらに帯域が制限されて出力されている(R4)。信号AはディジタルLPF15の通過域を制御する信号である。
【0011】
そこで図2を用いてディジタルLPF15の具体的な回路例および動作を説明する。図2では簡単のために3系統ある信号(R、G、B)のうち1系統分のみ記述したが、残りの2系統も同じ回路である。図2において、19、20、21、22はフリップフロップ、23、24、25は増幅器、26、27は加算器、28はセレクターである。フリップフロップ19、20および加算器26および増幅器23はz変換を用いて書くと、
y = (1 +[z−2]) / 2
([z−2]はzの2乗の逆数を表す。以下、自然数nについてzのn乗の逆数は[z−n]と記す)というフィルタを構成しており、フリップフロップ21、22および加算器27および増幅器24、25は同様に、
y = (1 + 2×[z−1]+[z−2]) / 4
というフィルタを構成している。制御信号AがLレベルのときはセレクター28より後段のフィルタのみが有効である。信号AがHレベルのときは図2の全ての素子の動作が有効で、すなわち、
というLPFになる。制御信号Aをどちらのレベルにするかは、画素数変換の変換率に依存する。例えばA/D変換器14によるA/D変換後の画素数と最終的に得たい画素数の比が2以下であれば制御信号AはLレベルとし、2以上であればHレベルとするのが望ましい。なお、本構成では簡単のためにディジタルLPF15の帯域切換を2段階のみとしたが、回路規模が許す範囲内で選択できる帯域切換数を増やすことももちろん可能である。
【0012】
図1中の16は画像の高周波成分を増幅するためのピーキング回路である。信号Bはピーキング回路16における高周波成分の増幅度を制御するための信号である。図3をもちいてピーキング回路16の具体的な回路例および動作を説明する。図3では簡単のために3系統ある信号(R、G、B)のうち1系統分のみ記述したが、残りの2系統も同じ回路である。
【0013】
図3中で29、30はフリップフロップ、34、36は加算器、31、32、33、35は増幅器であり、増幅器35による信号増幅度Cは制御信号Bによって制御するものとする。37は加算器36の出力を制限するリミッターである。フリップフロップ29、30および増幅器31、32、33、35および加算器34によって高域通過フィルタが形成され、それは、
y =(−1 + 2×[z−1]−[z−2])/C
と表される。上記の高域成分とフリップフロップ29の出力を加算器36によって加算することで高域成分が増幅された信号が得られる。
【0014】
図1中の17は、隣接2画素間の内挿処理と、メモリ18の書き込み制御信号を生成する回路である。図4、図5を用いて補間手段17の具体的な回路例および動作を説明する。図4は本発明の水平画素数変換回路の補間手段の一実施形態例であり、図5はその補間手段に用いられる係数発生回路42の一実施形態を表している。本実施の形態では図4および図5において、隣接画素間の内挿処理を行なう補間手段と、画素数を所望の数にするために前記メモリの書き込み制御を行う書き込み制御信号を生成する制御手段との機能を併せもつ構成について説明する。また、図4では簡単のためにR,G,Bの3つの系統のうち1系統についてのみ記述したが、残り2系統も同じである。ただし、係数発生回路42は3系統共通でも良い。
【0015】
図4中で38はフリップフロップ、39は減算器、40は乗算器、41は加算器、42は乗算器40の入力信号kおよびメモリ18の書き込み制御信号WEを生成する係数発生回路である。乗算器39は9ビットの符号付き信号(図では(b−a))と8ビットの符号無し信号(図ではk)の乗算を行う。出力は17ビットとなるが、下位の8ビットは切り捨て、上位9ビットのみを加算器41へ接続する。ここで係数発生回路42の具体的構成例を図5を用いて説明する。
【0016】
図5中で、44と50はセット付きフリップフロップで、フリップフロップへの入力が何であれ、図中の信号/RSTがLレベルのときに次のクロックの立ち上がりでHレベルを出力する。45、46、52はリセット付きフリップフロップで、フリップフロップへの入力が何であれ、図中の信号/RSTがLレベルのときに次のクロックの立ち上がりでLレベルを出力する。43、51、53はセレクターである。42、48は加算器で、42は2ビット、48は8ビットとした。49、47はNANDゲート、55はANDゲートである。54はカウンターで、設定値Uを分周比としてクロックをカウントし、分周比毎に負極性の信号を出力する。ANDゲートに入力されるHは水平同期信号で、ここでは負極性とした。
【0017】
ここで、画素数の変換率の設定方法を説明する。A/D変換器14にてA/D変換後の画素数と画素数変換後の画素数の比が変換前:変換後=11:3である場合、その比11/3は3.6666であり、その小数部は0.6666、整数部は3である。補間手段17において係数発生回路42の加算器48の入力信号Mには上記の変換率の小数部を設定する。具体的にはMは8ビットの信号であるので、
M = 0.6666 × 256 = 170.6666(約171)
であるので171とする(256は2の8乗である)。図5の係数発生回路42を構成するセレクター53のセレクト信号RSは上記変換率の整数部分が2以上のとき1を設定し、2未満のときは0を設定する。セレクター43の設定値VはVのビット数がnであるとき2のn乗から(変換率の整数部−1)を減じた値を設定する。本構成例では設定値Vはn=2ビットとしたので、
V = 4 − (3 − 1) = 2
である。カウンタ54に設定する入力信号Uは変換前の画素数を分子とし変換後の画素数を分母としたときの分数を約分し、それの分子値を設定する。本実施の形態では分数は11/3であり約分した値であるので設定値Uは11となる。カウンタ54が存在するのは、変換率の小数部Mが誤差を含むためである。上記の設定のように少数部Mの算出結果は整数になるとは限らない。そのためにフリップフロップ52及び加算器48からなる設定値Mの累積結果は累積が進むにつれて誤差も累積されてしまい、適切な係数kが得られなくなってしまう。このような誤差の累積を防ぐために補間処理を適切なタイミングで初期化する信号を生成するためにカウンタ54を設けている。
【0018】
補間処理の初期化は水平同期毎にも行うのが望ましいので負極性の水平同期信号Hとカウンタ54の出力信号との論理積をとり、あらためて初期化信号/RSTとした。かかる設定における回路の動作は後で図6のタイミング図を用いて説明する。
【0019】
図1において18は画素数変換後の1水平同期間の画素を格納するに十分な容量を持つメモリであり、クロック(CLK))に同期して書き込まるが、書き込み制御信号WEがLレベルのときは書き込まれない。
【0020】
以上のような構成における水平画素数変換回路の動作例を回路図である図1、図4、図5およびタイミング図として図6、図7を用いて説明する。設定としては前記のように入力信号をA/D変換したあとの1水平同期当りの画素数と画素数変換動作後の画素数の比が11:3であるとする。また、図6中の信号(例えばRやR2など)は図1、図4および図5中に記載されている箇所の信号を指している。簡単のために信号Rのみについて説明するが、信号G、信号Bも同様である。
【0021】
CLKは図1中のPLL回路10にて生成される信号で、本実施の形態では80MHzとする。入力信号Rをもともと生成したクロックとは無関係である。
【0022】
入力信号Rはコンピュータ等から入力された信号であり、図6のように一般的に方形波である。信号R2はアナログLPF11を通過しているため、入力信号Rの広域成分がカットされた信号となっている(図6では入力信号Rを方形波としたので、立ち上がりおよび立ち下がりがなめらかになったような信号となっている)。図6のR3はR2をA/D変換したものである。
【0023】
R3は図1のディジタルLPF15に入力される。ここでディジタルLPF15を制御する信号Aは、本実施形態においてはA/D変換後の画素数と最終的に得たい画素の比が11/3=3.6666であり整数部が2以上であるためにHレベルとした。
【0024】
よってディシジタルLPF15の出力信号であるR4は、信号R3に対して、
というフィルタを作用させた信号となる(図6)。
【0025】
ディジタルLPF15は後段の補間手段17が2点間の直線補間であるために適切な補間処理をするためには欠かせないのであるが、高域がカットされるためにこのままでは文字等、高周波成分に富む信号を表示した際に、輪郭がぼやけてしまう。そのためにピーキング回路16で文字の輪郭等の高周波成分を増幅して、画質の改善を行なう。信号bはその高域成分増幅が行なわれた後の信号である。ピーキング回路16の制御信号Bは図3中の増幅器35の増幅度を制御する信号であるが、ここでは増幅度1(つまり信号は増幅器35を素通りする)とした。よってピーキング回路は
y = −1 +3×[z−1]+[z−2]
というフィルタ回路となり、出力結果であるbは図6のようになる。
【0026】
信号bは図1の補間手段17へ入力される。信号aは図4(補間手段17内部構成図)中のフリップフロップ38の出力である。(b−a)は図4の減算器39により信号bより信号aを減じた出力である。
【0027】
図4中の係数発生回路42の出力信号kおよびWEの説明を図5と図7を用いて説明する。変換率は3.6666(=11/3)なので、RS=1、V=2、さらにカウンタ54の分周比Uは11画素を3画素に変換するのでU=11とする。この場合出力信号及びWEは図6のようになる。参考のために/RSTも付記下。/RSTはカウンタ54の分周比は11であるので、11ロック毎にLになる。
【0028】
図4において、乗算器40は係数発生回路42の出力kと、乗算器39の出力の乗算が行なわれる。結果は本来17ビット(符号付き)であるが、下位8ビットは切り捨てる。加算器41において、信号aと乗算器40の上位9ビットとの加算が行なわれ、これが図1におけるメモリ18へ入力される(信号c)。メモリ18へは信号cの全てが書き込まれるのではなく、係数発生回路42で生成された信号WEがHのときのみ書き込みが行なわれる。それでメモリ18の記憶内容を信号WEのタイミングで連続的に読み出すと、最終的な結果である信号dが得られる。ディジタル信号dを入力信号Rと比較しやすくするために、dのディジタル値を縦軸とした図も付記した(図6中のディジタル信号dの下側に記載)。
【0029】
かかる構成により、コンピュータ等から生成される映像信号の1水平同期当りの画素数が不明であっても、A/D変換のサンプリングクロックの周波数は任意に設定することができるので、PLLに対してさして生態が要求されず、しかも的切な画素数変換が得られる。
【0030】
【発明の効果】
以上のように、本発明の水平画素数変換回路によれば、入力信号の方式や入力信号を生成した元々のクロック周波数およびその位相をあらかじめ知る必要はなく、A/Dのサンプリング周波数を任意に設定できるためにPLL回路の発振周波数はほぼ一定にすることができるのでPLL回路に対して高い性能を要求する必要も無しに、適切な画素数変換ができる水平画素数変換回路を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における水平画素数変換回路の回路図
【図2】本発明の実施の形態1におけるディジタルLPFの回路図
【図3】本発明の実施の形態1におけるピーキング回路の回路図
【図4】本発明の実施の形態1における補間手段、制御手段の回路図
【図5】本発明の実施の形態1における係数発生回路の回路図
【図6】本発明の実施の形態1における水平画素数変換回路の動作を示すタイミング図
【図7】従来の技術における水平画素数変換回路の回路図
【図8】従来の技術における水平画素数変換の動作を説明する図
【符号の説明】
10 PLL回路
11,12,13 アナログLPF
14 A/D変換器
18 メモリ
19,20,21,22,29,30,38,44,45,46,50,52,56 フリップフロップ
26,27,34,36,41,42,48 加算器
23,24,25,31,32,33,35 増幅器
28,43,51,53 セレクター
37 リミッター
39 減算器
40 乗算器
47,49 NANDゲート
55 ANDゲート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to pixel number conversion in electronic devices such as liquid crystal displays and plasma displays.
[0002]
[Prior art]
Conventionally, when a signal generated from a computer or the like is displayed as an input signal on a matrix drive type display element such as a liquid crystal panel or a plasma panel, the number of pixels of the original input signal and the number of pixels of the display element do not match. In some cases, a clock having the same frequency as the clock for generating the input signal is reproduced, the input signal is A / D converted using the clock as a sampling clock, and the number of pixels is converted by digital signal processing. The operation for converting the number of pixels is, for example, from SEMI Japan edited “Electronic Display Forum 95 Lectures” from page 90 to page 95 (TFT LCD monitor display system / written by Hiroyuki Mano, Hitachi, Ltd., System Development Laboratory). The gradation integration reduction display method shown is an example.
[0003]
Hereinafter, a conventional horizontal pixel number conversion circuit will be described with reference to the drawings. FIG. 7 is a circuit diagram showing a configuration of a conventional horizontal pixel number conversion circuit. From the input signal, the
[0004]
When the internal operation of the gradation
It becomes. Here, Q (i) is the i-th data after conversion of the number of pixels, D (i), and D (i + 1), D (i + 2), and D (i + 3) are the i-th before conversion and (i + 1), respectively. , (I + 2) th, (i + 3) th data. For example, the values of a, b, c, and d in the input signal are values determined by the ratio of the number of pixels before and after the pixel number conversion, and can be obtained by calculating the contribution ratio of the data before conversion to the data after conversion. . An example of gradation integration display when converting 5 pixels to 4 pixels is shown in FIG. As shown in FIG. 8, the five pixels before conversion are divided into four equal parts, and the luminance values of the respective areas are integrated to obtain new four pixel luminance values. Information originally possessed by one pixel is reflected in one or two pixels after conversion of the number of pixels.
[0005]
[Problems to be solved by the invention]
Thus, in order to faithfully reproduce the clock that generated the input signal, a high-performance PLL circuit that can cope with a wide oscillation frequency range is required. In addition, since the number of clocks per horizontal synchronization is diverse, the number of setting values to be stored in advance is large, and it is almost impossible to cover all of them. I have to take the way.
[0006]
In view of the above problems, the present invention provides a horizontal pixel number conversion circuit that does not require accurate knowledge of the number of clocks per horizontal synchronization of a signal output from a computer.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, the horizontal pixel number conversion circuit of the present invention generates a clock locked to a horizontal synchronizing signal at a constant frequency higher than a clock that generates a square wave video signal input from a computer. PLL circuit, an A / D converter that converts the input video signal into a digital signal with a clock from the PLL circuit, a digital low-pass filter that switches a band according to a conversion rate of the number of pixels, and interpolation between pixels A high-frequency emphasis circuit for preliminarily compensating for a high-frequency component of a pixel damaged by processing; a memory for storing pixel data during one horizontal synchronization; and an adjacent pixel disposed between the high-frequency emphasis circuit and the memory. Interpolating means for performing interpolating processing, and control means for generating a write control signal for performing write control of the memory in order to obtain a desired number of pixels The A / D conversion is performed with a clock having a constant frequency higher than the clock that generated the video signal, regardless of the clock that generated the video signal.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
The horizontal pixel number conversion circuit according to
[0009]
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1, 2, 3, 4, 5, and 6.
[0010]
(Embodiment 1)
In FIG. 1,
[0011]
A specific circuit example and operation of the
y = (1+ [z-2]) / 2
([Z-2] represents the reciprocal of the square of z. Hereinafter, the reciprocal of the nth power of z is expressed as [zn] for the natural number n), and the flip-
y = (1 + 2 * [z-1] + [z-2]) / 4
The filter is configured. When the control signal A is at L level, only the filter subsequent to the
It becomes LPF. The level at which the control signal A is set depends on the conversion rate of the pixel number conversion. For example, if the ratio of the number of pixels after A / D conversion by the A /
[0012]
[0013]
In FIG. 3, 29 and 30 are flip-flops, 34 and 36 are adders, 31, 32, 33 and 35 are amplifiers, and the signal amplification degree C by the
y = (-1 + 2 * [z-1]-[z-2]) / C
It is expressed. By adding the high frequency component and the output of the flip-
[0014]
[0015]
In FIG. 4, 38 is a flip-flop, 39 is a subtractor, 40 is a multiplier, 41 is an adder, and 42 is a coefficient generating circuit for generating the input signal k of the
[0016]
In FIG. 5,
[0017]
Here, a method for setting the conversion rate of the number of pixels will be described. When the ratio of the number of pixels after the A / D conversion and the number of pixels after the pixel number conversion by the A /
M = 0.6666 × 256 = 170.6666 (about 171)
Therefore, 171 is set (256 is 2 to the 8th power). The select signal RS of the
V = 4− (3-1) = 2
It is. The input signal U set in the
[0018]
Since the initialization of the interpolation process is desirably performed for each horizontal synchronization, the logical product of the negative horizontal synchronization signal H and the output signal of the
[0019]
In FIG. 1,
[0020]
An operation example of the horizontal pixel number conversion circuit having the above configuration will be described with reference to FIGS. 1, 4 and 5 which are circuit diagrams and timing diagrams of FIGS. 6 and 7. FIG. As a setting, it is assumed that the ratio of the number of pixels per horizontal synchronization after the A / D conversion of the input signal as described above and the number of pixels after the pixel number conversion operation is 11: 3. Further, signals in FIG. 6 (for example, R, R2 and the like) indicate signals at locations described in FIG. 1, FIG. 4, and FIG. For simplicity, only the signal R will be described, but the same applies to the signals G and B.
[0021]
CLK is a signal generated by the
[0022]
The input signal R is a signal input from a computer or the like, and is generally a square wave as shown in FIG. Since the signal R2 passes through the
[0023]
R3 is input to the
[0024]
Therefore, R4 which is an output signal of the
That is, the signal is acted on by the filter (FIG. 6).
[0025]
The
FIG. 6 shows b as the output result.
[0026]
The signal b is input to the interpolation means 17 in FIG. The signal a is the output of the flip-
[0027]
The output signals k and WE of the
[0028]
In FIG. 4, the
[0029]
With this configuration, even if the number of pixels per horizontal synchronization of a video signal generated from a computer or the like is unknown, the frequency of the sampling clock for A / D conversion can be arbitrarily set. Now, ecology is not required, and an appropriate pixel number conversion can be obtained.
[0030]
【The invention's effect】
As described above, according to the horizontal pixel number conversion circuit of the present invention, it is not necessary to know in advance the method of the input signal, the original clock frequency at which the input signal was generated, and its phase, and the A / D sampling frequency can be arbitrarily set. Since the oscillation frequency of the PLL circuit can be made almost constant because it can be set, it is possible to provide a horizontal pixel number conversion circuit capable of appropriate pixel number conversion without requiring high performance for the PLL circuit. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a horizontal pixel number conversion circuit in
10
14 A /
Claims (1)
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04993796A JP3803414B2 (en) | 1996-03-07 | 1996-03-07 | Horizontal pixel number conversion circuit |
EP97301375A EP0794525B1 (en) | 1996-03-06 | 1997-03-03 | Pixel conversion apparatus |
DE69723601T DE69723601T2 (en) | 1996-03-06 | 1997-03-03 | Pixel conversion unit |
US08/811,504 US5933196A (en) | 1996-03-06 | 1997-03-04 | Pixel conversion apparatus |
TW086102672A TW322675B (en) | 1996-03-06 | 1997-03-05 | |
CN97103303A CN1112027C (en) | 1996-03-06 | 1997-03-06 | Picture element number conversion device |
KR1019970007404A KR100246088B1 (en) | 1996-03-06 | 1997-03-06 | The conversion device of pixel number |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04993796A JP3803414B2 (en) | 1996-03-07 | 1996-03-07 | Horizontal pixel number conversion circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09247588A JPH09247588A (en) | 1997-09-19 |
JP3803414B2 true JP3803414B2 (en) | 2006-08-02 |
Family
ID=12844951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04993796A Expired - Fee Related JP3803414B2 (en) | 1996-03-06 | 1996-03-07 | Horizontal pixel number conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3803414B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10198309A (en) | 1996-12-27 | 1998-07-31 | Matsushita Electric Ind Co Ltd | Horizontal amplitude adjusting circuit, vertical amplitude adjusting circuit, and liquid crystal display device provided with both the adjusting circuits |
JPH10198302A (en) | 1997-01-10 | 1998-07-31 | Matsushita Electric Ind Co Ltd | Multi-scan type display device |
-
1996
- 1996-03-07 JP JP04993796A patent/JP3803414B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09247588A (en) | 1997-09-19 |
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RD01 | Notification of change of attorney |
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A521 | Written amendment |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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