JP3800391B2

JP3800391B2 - 電圧形インバータ装置の欠相検出方法とその回路

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Publication number: JP3800391B2
Application number: JP2000118828A
Authority: JP
Inventors: 新一樋口
Original assignee: Fuji Electric FA Components and Systems Co Ltd
Current assignee: Fuji Electric FA Components and Systems Co Ltd
Priority date: 2000-04-20
Filing date: 2000-04-20
Publication date: 2006-07-26
Anticipated expiration: 2020-04-20
Also published as: JP2001309669A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体電力変換回路などで形成される三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出方法とその回路に関する。
【０００２】
【従来の技術】
図１５は、三相出力のインバータ装置におけるこの種の欠相検出回路の従来例を示す回路構成図である。
【０００３】
図１５において、１は整流電源などの直流電源、２はトランジスタとダイオードとの逆並列回路を３相ブリッジ接続してなるインバータ主回路、３〜５はインバータ主回路２の各相の出力電流を検出するＣＴ、６は負荷としての電動機、１１はインバータ主回路２の出力周波数指令値ω^*を指令する周波数設定器、１２は前記出力周波数指令値ω^*に基づくインバータ主回路２の出力電圧指令値（直流量）Ｖ^*を導出するＦ／Ｖ変換器、１３は前記出力周波数指令値ω^*と出力電圧指令値Ｖ^*とから各相のＰＷＭ電圧指令（交流量）を演算するＰＷＭ電圧指令演算器、１４は前記各相のＰＷＭ電圧指令を信号波とするＰＷＭ演算を行ない
、この演算結果に基づきインバータ主回路２を構成するそれぞれの前記トランジスタをオン，オフさせるＰＷＭパルス演算器である。
【０００４】
以下に、全波整流器，コンパレータ素子などからなる比較演算回路２１〜２３と、ＯＲ回路２４と、ＡＮＤ回路２５と、判定演算回路２６とからなる従来の欠相検出回路の動作を、図１６に示した波形図を参照しつつ、説明する。
【０００５】
図１６において、（イ）はＣＴ３〜５が検出した各相の出力電流波形を示し、（ロ）はＣＴ３の検出値の絶対値がしきい値以下になったときに論理「Ｈ」レベルを出力する比較演算回路２１の出力波形を示し、（ハ）はＣＴ４の検出値の絶対値がしきい値以下になったときに論理「Ｈ」レベルを出力する比較演算回路２２の出力波形を示し、（ニ）はＣＴ５の検出値の絶対値がしきい値以下になったときに論理「Ｈ」レベルを出力する比較演算回路２３の出力波形を示し、（ホ）はＡＮＤ回路２５の論理レベルでの出力波形を示している。
【０００６】
すなわち、図１６（イ）に示す如き太実線の検出電流では比較演算回路２１〜２３，ＡＮＤ回路２５それぞれの出力も図１６（ロ）〜（ホ）の太実線の如くになり、従って、判定演算回路２６を構成するパルス幅計測回路２６ａではＡＮＤ回路２５の論理「Ｈ」レベルの期間を計測し、この計測時間と、判定演算回路２６を構成する判定値設定器２６ｂの設定時間とを判定演算回路２６を構成する比較回路２６ｃで比較し、前記計測時間≧設定時間ならば、欠相信号を出力する。
【０００７】
このとき、ＡＮＤ回路２５に入力されている前記出力周波数指令値ω^*と出力電圧指令値Ｖ^*とはこの電圧形インバータ装置が動作可能な最小値以上であること、すなわち、この電圧形インバータ装置が運転中には双方共に論理「Ｈ」レベルにある。また、前記設定時間は前記出力周波数指令値ω^*の可変範囲に基づく値とし、さらに、比較演算回路２１〜２３における前記しきい値は、可能な限り零に近いことが望ましい。
【０００８】
図１６では図示しないがインバータ主回路２を構成する前記逆並列回路の不具合，負荷６への接続線の断線などにより、いずれか１相が欠相状態になると、この相に基づくＡＮＤ回路２５の出力の論理「Ｈ」レベルの期間が長くなり、その結果、前記計測時間≧設定時間の条件が成立し、欠相信号を出力する。
【０００９】
【発明が解決しようとする課題】
上述の従来の欠相検出回路によると、ＣＴ３〜５の検出電流が小さいとき、例えば図１６（イ）における正弦波状の破線の場合に、比較演算回路２１〜２３，ＡＮＤ回路２５それぞれの出力も図１６（ロ）〜（ホ）の破線の如くになり、従って、ＡＮＤ回路２５の出力は論理「Ｈ」レベルの期間を継続し、その結果、判定演算回路２６は、この電圧形インバータ装置が正常動作にも係わらず、欠相信号を出力することとなる。
【００１０】
従来は上述の誤動作の対策として、比較演算回路２１〜２３における前記しきい値を、上述の如く可能な限り零に近づけることが行われているが、例えば、インバータ主回路２がＰＷＭ制御されていることなどからそれぞれの出力電流にリプル成分が重畳し、このリプル成分を低減するフィルタをＣＴ３〜５の検出値に介しても、限界があった。
【００１１】
また、インバータ主回路２が出力する周波数が高いときに、先述のＰＷＭ演算の際に前記周波数の正弦波に対する分解能が粗くなって、出力電流のリプル成分が増大し、本来の出力電流の零点通過時以外の区間でも該出力電流が零に近い値となることがあり、その結果、この電圧形インバータ装置が正常動作にも係わらず、欠相信号を出力することがあった。
【００１２】
この発明の目的は、上述の低電流領域及び高い出力周波数領域での誤動作を解消した電圧形インバータ装置の欠相検出方法とその回路を提供することにある。
【００１３】
【課題を解決するための手段】
この第１の発明は、三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出方法において、
前記電圧形インバータ装置の各相の出力電流それぞれの絶対値を監視し、この絶対値を監視している相それぞれに対応した残りの相の前記出力電流が互いに異なる極性のときに、該監視している相の絶対値がしきい値以下の期間をそれぞれ計測し、この計測値に基づいて、前記電圧形インバータ装置の各相出力の内、いずれか１相が欠相したか否かを判定することを特徴とする。
【００１４】
第２の発明は、三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出回路において、
前記電圧形インバータ装置の各相の出力電流それぞれの絶対値がしきい値以下になったときに出力する３組の比較演算回路と、前記各相の出力電流の内、いずれか２つの相の出力電流が互いに異なる極性のときに出力する３組の極性監視回路と、前記各相の比較演算回路のいずれか１つの出力と、この比較演算回路とは異なった相の極性監視回路の出力とが入力される３組の主ＡＮＤ回路と、前記主ＡＮＤ回路それぞれの出力値に基づき前記電圧形インバータ装置の各相出力の内、いずれか１相が欠相したことを判定し、欠相信号を出力する判定演算回路とを備えたことを特徴とする。
【００１５】
第３の発明は、三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出回路において、
前記電圧形インバータ装置の各相の出力電流それぞれの絶対値がしきい値以下になったときに出力する３組の比較演算回路と、前記各相の出力電流の内、いずれか２つの相の出力電流が互いに異なる極性のときに出力する３組の極性監視回路と、前記各相の比較演算回路のいずれか１つの出力と、この比較演算回路とは異なった相の極性監視回路の出力とが入力される３組の従ＡＮＤ回路と、前記従ＡＮＤ回路の出力値それぞれを反転する３組のＩＮＶ回路と、前記従ＡＮＤ回路のいずれか１つの出力と、この従ＡＮＤ回路とは異なった従ＡＮＤ回路に接続された前記ＩＮＶ回路それぞれの出力とが入力される３組の主ＡＮＤ回路と、前記主ＡＮＤ回路それぞれの出力値に基づき前記電圧形インバータ装置の各相出力の内、いずれか１相が欠相したことを判定し、欠相信号を出力する判定演算回路とを備えたことを特徴とする。
【００１６】
第４の発明は、前記第２又は第３の発明の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、予め定める計測時間判定値を設定する判定値設定器と、前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたか否かを判定する３組の比較回路とを備えたことを特徴とする。
【００１７】
第５の発明は、前記第２又は第３の発明の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、前記インバータ装置の出力周波数指令値に基づく計測時間判定値を設定する判定値設定器と、前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたか否かを判定する３組の比較回路とを備えたことを特徴とする。
【００１８】
第６の発明は、前記第２又は第３の発明の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、予め定める計測時間判定値を設定する第１判定値設定器と、前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたときに出力する３組の第１比較回路と、前記第１比較回路それぞれが出力した回数を積算する３組の積算回路と、予め定める積算回数判定値を設定する第２判定値設定器と、前記積算回路それぞれの積算値が前記積算回数判定値を越えたか否かを判定する３組の第２比較回路とを備えたことを特徴とする。
【００１９】
第７の発明は、前記第２又は第３の発明の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、前記インバータ装置の出力周波数指令値に基づく計測時間判定値を設定する第１判定値設定器と、前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたときに出力する３組の第１比較回路と、前記第１比較回路それぞれが出力した回数を積算する３組の積算回路と、前記インバータ装置におけるＰＷＭ演算の際の分解能に基づく積算回数判定値を設定する第２判定値設定器と、前記積算回路それぞれの積算値が前記積算回数判定値を越えたか否かを判定する３組の第２比較回路とを備えたことを特徴とする。
【００２０】
【発明の実施の形態】
図１は、この発明の第１の実施の形態を示す電圧形インバータ装置の欠相検出回路の回路構成図であり、図１５に示した従来例回路と同一機能を有するものには同一符号を付している。
【００２１】
すなわち、図１に示した欠相検出回路には比較演算回路２１〜２３と、極性演算回路３１〜３３と、主ＡＮＤ回路としてのＡＮＤ回路３４〜３６と、判定演算回路５０又は判定演算回路６０のいずれかとを備えている
先ず、コンパレータ素子，排他的ＯＲ素子などからなる極性演算回路３１〜３３の動作を、図２に示す動作特性図を参照しつつ、以下に説明する。
【００２２】
図２において、縦軸と横軸とはＣＴ３〜５のいずれか２つの検出値に対応し、それぞれの極性演算回路は縦軸，横軸の双方が同極性のとき、又は双方の絶対値が零点近傍のときに論理「Ｌ」レベルを出力し、双方の極性が互いに異なるときに論理「Ｈ」レベルを出力する。
【００２３】
次に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６におけるこの電圧形インバータ装置の通常時の動作を、図３に示す動作波形図を参照しつつ、以下に説明する。
【００２４】
図３において、（イ）はこの電圧形インバータ装置の各相の出力電流を示し、また、（ロ）〜（ヌ）は比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６それぞれの論理レベルの出力波形を示す。
【００２５】
すなわち、図３（イ）に示す如き太実線の検出電流では比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６それぞれの出力も図３（ロ）〜（ヌ）の太実線の如くになり、また、ＣＴ３〜５の検出電流が小さいとき、例えば図３（イ）における正弦波状の破線の場合に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６それぞれの出力も図３（ロ）〜（ヌ）の破線の如くになる。
【００２６】
図３の波形図からも明らかなように、ＣＴ３〜５の検出電流が図３（イ）の破線より小さいときには、例えば、比較演算回路２１の出力の論理「Ｈ」レベルの期間が広がるが、極性演算回路３２の出力の論理「Ｈ」レベルの期間が狭くなり、ＡＮＤ回路３４の出力もこのときの比較演算回路２１の論理「Ｈ」レベルの期間より狭くなる。また、ＣＴ３〜５の検出電流が更に小さくなると、極性演算回路３２の図２に示した特性により、ＡＮＤ回路３４の論理「Ｈ」レベルの期間がやがて消滅する。
【００２７】
すなわち、この電圧形インバータ装置の通常動作時には、ＡＮＤ回路３４〜３６それぞれの論理「Ｈ」レベルの期間は６０°（電気角）以下である。
【００２８】
更に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６におけるこの電圧形インバータ装置の出力欠相状態の動作を、図４に示す動作波形図を参照しつつ、以下に説明する。
【００２９】
図４はＣＴ５が設置されている相が欠相状態の波形図を示し、従って、ＣＴ３とＣＴ４とには互いに逆極性に電流が流れ、図４（イ）に示す如き太実線の検出電流では比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６それぞれの出力も図４（ロ）〜（ヌ）の太実線の如くになり、また、ＣＴ３〜５の検出電流が小さいとき、例えば図４（イ）における正弦波状の破線の場合に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６それぞれの出力も図４（ロ）〜（ヌ）の破線の如くになる。
【００３０】
図４の波形図からも明らかなように、ＣＴ３，４の検出電流が図４（イ）の破線より小さいときには、極性演算回路３１の出力の論理「Ｈ」レベルの期間が狭くなり、従って、ＡＮＤ回路３６の出力の論理「Ｈ」レベルの期間も狭くなる。また、ＣＴ３，４の検出電流が更に小さくなると、極性演算回路３１の図２に示した特性により、ＡＮＤ回路３６の論理「Ｈ」レベルの期間がやがて消滅する。
【００３１】
図５は判定演算回路５０の詳細回路構成図であり、５１〜５３はパルス幅計測回路、５４は判定値設定器、５５〜５７は比較回路、５８はＯＲ素子を示す。
【００３２】
この判定演算回路５０において、図３に示したＡＮＤ回路３４〜３６の波形では不動作、図４に示したＡＮＤ回路３４〜３６の波形では動作するためには、パルス幅計測回路５１〜５３それぞれの計測値が６０°（電気角）を越えた値（例えば、１２０°）を判定値設定回路５４で設定し、これを計測時間判定値として比較回路５５〜５７でそれぞれ比較し、いずれかの比較回路が動作し論理「Ｈ」レベルとなったときに、ＯＲ素子５８を介して欠相信号を出力する。
【００３３】
図６は判定演算回路６０の詳細回路構成図であり、この判定演算回路６０が図５に示した判定演算回路５０と異なる点は、比較回路５１〜５３それぞれを第１比較回路とし、判定値設定器５４とＯＲ素子５８とが削除され、代わりに、判定値設定器５４と同一機能の第１判定値設定器６１と、積算回路６２〜６４と、第２判定値設定器６５と、第２比較回路としての比較回路６６〜６８と、ＯＲ素子６９とを備えている。
【００３４】
この判定演算回路６０において、図３に示したＡＮＤ回路３４〜３６の波形では不動作、図４に示したＡＮＤ回路３４〜３６の波形では動作するためには、パルス幅計測回路５１〜５３それぞれの計測値が６０°（電気角）を越えた値（例えば、１２０°）を第１判定値設定回路６１で設定し、これを計測時間判定値として比較回路５５〜５７でそれぞれ比較し、この電圧形インバータ装置の出力周波数の１サイクルの間に前記計測値≧前記計測時間判定値になった回数を積算回路６２〜６４で積算し、積算回路６２〜６４それぞれの積算値が第２判定値設定回路６５で設定される積算回数判定値（例えば、出力周波数の３サイクル間に５回）を越えたか否かを比較回路６６〜６８でそれぞれ判定し、比較回路６６〜６８のいずれかが動作し論理「Ｈ」レベルになったときに、ＯＲ素子６９を介して欠相信号を出力する。
【００３５】
図７は、この発明の第２の実施の形態を示す電圧形インバータ装置の欠相検出回路の回路構成図であり、図１に示した第１実施形態回路と同一機能を有するものには同一符号を付している。
【００３６】
すなわち、図７に示した欠相検出回路には比較演算回路２１〜２３と、極性演算回路３１〜３３と、主ＡＮＤ回路としてのＡＮＤ回路３４〜３６と、判定演算回路７０とを備えている
図８は判定演算回路７０の詳細回路構成図であり、図５に示した判定演算回路５０と同一機能を有するものには同一符号を付している。
【００３７】
すなわち図８において、５１〜５３はパルス幅計測回路、５５〜５７は比較回路、５８はＯＲ素子、７１は判定値設定器を示す。
【００３８】
この判定演算回路７０において、図３に示したＡＮＤ回路３４〜３６の波形では不動作、図４に示したＡＮＤ回路３４〜３６の波形では動作するためには、パルス幅計測回路５１〜５３それぞれの計測値が１２０°（電気角）に相当する値をこの電圧形インバータ装置の出力周波数指令値ω^*に連動して、判定値設定回路７１で設定し、これを計測時間判定値として比較回路５５〜５７でそれぞれ比較し、いずれかの比較回路が動作し論理「Ｈ」レベルとなったときに、ＯＲ素子５８を介して欠相信号を出力する。
【００３９】
すなわち、図７に示した回路構成では、この電圧形インバータ装置の出力周波数指令値ω^*に連動して欠相検出回路７０が動作するので、欠相状態の発生を遅滞なく検出することができる。
【００４０】
図９は、この発明の第３の実施の形態を示す電圧形インバータ装置の欠相検出回路の回路構成図であり、図１に示した第１実施形態回路と同一機能を有するものには同一符号を付している。
【００４１】
すなわち、図９に示した欠相検出回路には比較演算回路２１〜２３と、極性演算回路３１〜３３と、従ＡＮＤ回路としてのＡＮＤ回路３４〜３６と、ＩＮＶ回路３７〜３９と、主ＡＮＤ回路としてのＡＮＤ回路４０〜４２と、判定演算回路５０又は判定演算回路６０のいずれかとを備えている
先ず、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＩＮＶ回路３７〜３９，ＡＮＤ回路４０〜４２におけるこの電圧形インバータ装置の通常時の動作を、図１０に示す動作波形図を参照しつつ、以下に説明する。
【００４２】
図１０において、（イ）はこの電圧形インバータ装置の各相の出力電流を示し、また、（ロ）〜（ワ）は比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＡＮＤ回路４０〜４２それぞれの論理レベルの出力波形を示す。
【００４３】
すなわち、図１０（イ）に示す如き太実線の検出電流では比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＡＮＤ回路４０〜４２それぞれの出力も図１０（ロ）〜（ワ）の太実線の如くになり、また、ＣＴ３〜５の検出電流が小さいとき、例えば図１０（イ）における正弦波状の破線の場合に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＡＮＤ回路４０〜４２それぞれの出力も図１０（ロ）〜（ワ）の破線の如くになる。
【００４４】
図１０の波形図からも明らかなように、ＣＴ３〜５の検出電流が図１０（イ）の破線より小さいときには、例えば、比較演算回路２１の出力の論理「Ｈ」レベルの期間が広がるが、極性演算回路３２の出力の論理「Ｈ」レベルの期間が狭くなり、ＡＮＤ回路４０の出力もこのときの比較演算回路２１の論理「Ｈ」レベルの期間より狭くなる。また、ＣＴ３〜５の検出電流が更に小さくなると、極性演算回路３２の図２に示した特性により、ＡＮＤ回路４０の論理「Ｈ」レベルの期間がやがて消滅する。
【００４５】
すなわち、この電圧形インバータ装置の通常動作時には、ＡＮＤ回路４０〜４２それぞれの論理「Ｈ」レベルの期間は６０°（電気角）以下である。
【００４６】
更に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＡＮＤ回路４０〜４２におけるこの電圧形インバータ装置の出力欠相状態の動作を、図１１に示す動作波形図を参照しつつ、以下に説明する。
【００４７】
図１１はＣＴ５が設置されている相が欠相状態の波形図を示し、従って、ＣＴ３とＣＴ４とには互いに逆極性に電流が流れ、図１１（イ）に示す如き太実線の検出電流では比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＡＮＤ回路それぞれの出力も図１１（ロ）〜（ワ）の太実線の如くになり、また、ＣＴ３〜５の検出電流が小さいとき、例えば図１１（イ）における正弦波状の破線の場合に、比較演算回路２１〜２３，極性演算回路３１〜３３，ＡＮＤ回路３４〜３６，ＡＮＤ回路４０〜４２それぞれの出力も図１１（ロ）〜（ワ）の破線の如くになる。
【００４８】
図１１の波形図からも明らかなように、ＣＴ３，４の検出電流が図１１（イ）の破線より小さいときには、極性演算回路３１の出力の論理「Ｈ」レベルの期間が狭くなり、ＡＮＤ回路４２の出力の論理「Ｈ」レベルの期間も狭くなる。また、ＣＴ３，４の検出電流が更に小さくなると、極性演算回路３１の図２に示した特性により、ＡＮＤ回路４２の論理「Ｈ」レベルの期間がやがて消滅する。
【００４９】
また、図１０，１１の動作波形は周波数指令値ω^*が一定状態では図３，４の波形と主ＡＮＤ回路それぞれの波形と同様であるが、周波数指令値ω^*が変化している途中（電動機６を加速中又は減速中）では、ＩＮＶ回路３７〜３９とＡＮＤ回路４０〜４２を付加したことにより、判定演算回路それぞれでの誤検出を防止する機能を有している。
【００５０】
図１０，１１の動作波形図による図９に示した判定値演算回路５０又は判定値演算回路６０の動作は、先述の図３，図４の動作波形図による判定値演算回路５０又は判定値演算回路６０の動作と同様なので、ここではその説明を省略する。
【００５１】
図１２は、この発明の第４の実施の形態を示す電圧形インバータ装置の欠相検出回路の回路構成図であり、図９に示した第３実施形態回路と同一機能を有するものには同一符号を付している。
【００５２】
すなわち、図１２に示した欠相検出回路が、図９に示した欠相検出回路と異なる点は判定演算回路５０又は判定演算回路６０に代えて判定値演算回路７０を備えていることである。
【００５３】
図１０，１１の動作波形図による図１２に示した判定値演算回路７０の動作は、先述の図３，図４の動作波形図による判定値演算回路７０の動作と同様なので、ここではその説明を省略する。
【００５４】
図１３は、この発明の第５の実施の形態を示す電圧形インバータ装置の欠相検出回路の回路構成図であり、図９に示した第３実施形態回路と同一機能を有するものには同一符号を付している。
【００５５】
すなわち、図１３に示した欠相検出回路が、図９に示した欠相検出回路と異なる点は判定演算回路５０又は判定演算回路６０に代えて判定値演算回路８０を備えていることである。
【００５６】
図１４は判定演算回路８０の詳細回路構成図であり、図６に示した判定演算回路６０と同一機能を有するものには同一符号を付している。
【００５７】
すなわち図１４において、５１〜５３はパルス幅計測回路、５５〜５７は比較回路、６２〜６４，６６〜６８はＡＮＤ回路、８１は図８に示した判定値設定器７１と同一機能の第１判定値設定器、８２は第２判定値設定器を示す。
【００５８】
この判定演算回路８０において、図１０に示したＡＮＤ回路４０〜４２の波形では不動作、図１１に示したＡＮＤ回路４０〜４２の波形では動作するためには、パルス幅計測回路５１〜５３それぞれの計測値が１２０°（電気角）に相当する値をこの電圧形インバータ装置の出力周波数指令値ω^*に連動して、第１判定値設定回路８１で設定し、これを計測時間判定値として比較回路５５〜５７でそれぞれ比較し、いずれかの比較回路が動作し論理「Ｈ」レベルとなった回数を積算回路６２〜６４で積算し、それぞれの積算値がＰＷＭパルス演算器１４から送出されるＰＷＭ演算の際の分解能に基づき第２判定値設定器８２が設定する積算回数判定値（例えば、周波数指令値に基づく出力周波数の３サイクル間に５回）を越えたか否かを比較回路６６〜６８で判定し、越えたときにはＯＲ素子６９を介して欠相信号を出力する。
【００５９】
すなわち、図１２に示した回路構成では、この電圧形インバータ装置の出力周波数指令値ω^*に連動し、更に、この周波数指令値におけるＰＷＭ演算の分解能に対応して欠相検出回路８０が動作するので、インバータ主回路２が出力する周波数が高いときに、先述のＰＷＭ演算の際に前記周波数の正弦波に対する分解能が粗くなって、出力電流のリプル成分が増大し、本来の出力電流の零点通過時以外の区間でも該出力電流が零に近い値となるときにも、欠相状態の発生を確実に遅滞なく検出することができる。
【００６０】
【発明の効果】
この発明によれば、電圧形インバータ装置の出力電流が低電流領域及び高周波領域、又は電動機を加減速中での誤動作を防止できるので、欠相検出回路の動作信頼性を向上させ、より速やかに欠相状態を検出できる。
【００６１】
さらにこの発明は、マイクロコンピュータによるデジタル制御の電圧形インバータ装置に好適な欠相検出方法，欠相検出回路である。
【図面の簡単な説明】
【図１】この発明の第１実施形態を示す電圧形インバータ装置の欠相検出回路の構成図
【図２】図１の極性演算回路の動作特性図
【図３】図１の動作を説明する波形図
【図４】図１の動作を説明する波形図
【図５】図１の部分詳細回路構成図
【図６】図１の部分詳細回路構成図
【図７】この発明の第２実施形態を示す電圧形インバータ装置の欠相検出回路の構成図
【図８】図７の部分詳細回路構成図
【図９】この発明の第３実施形態を示す電圧形インバータ装置の欠相検出回路の構成図
【図１０】図９の動作を説明する波形図
【図１１】図９の動作を説明する波形図
【図１２】この発明の第４実施形態を示す電圧形インバータ装置の欠相検出回路の構成図
【図１３】この発明の第５実施形態を示す電圧形インバータ装置の欠相検出回路の構成図
【図１４】図１３の部分詳細回路構成図
【図１５】従来例を示す電圧形インバータ装置の欠相検出回路の構成図
【図１６】図１５の動作を説明する波形図
【符号の説明】
１…直流電源、２…インバータ主回路、３〜５…ＣＴ、６…電動機、１１…周波数設定器、１２…Ｆ／Ｖ変換器、１３…ＰＷＭ電圧指令演算器、１４…ＰＷＭパルス演算器、２１〜２３…比較演算回路、２４…ＯＲ回路、２５…ＡＮＤ回路、２６…判定演算回路、２６ａ…パルス幅計測回路、２６ｂ…判定値設定器、２６ｃ…比較回路、３１〜３３…極性演算回路、３４〜３６…ＡＮＤ回路、３７〜３９…ＩＮＶ回路、４０〜４２…ＡＮＤ回路、５０，６０，７０，８０…判定演算回路、５１〜５３…パルス幅計測回路、５４…判定値設定器、５５〜５７…比較回路、５８…ＯＲ回路、６１…第１判定値設定器、６２〜６４…積算回路、６５…第２判定値設定器、６６〜６８…比較回路、６９…ＯＲ回路、７１…判定値設定器、８１…第１判定値設定器、８２…第２判定値設定器。

Claims

三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出方法において、
前記電圧形インバータ装置の各相の出力電流それぞれの絶対値を監視し、
この絶対値を監視している相それぞれに対応した残りの相の前記出力電流が互いに異なる極性のときに、該監視している相の絶対値がしきい値以下の期間をそれぞれ計測し、
この計測値に基づいて、前記電圧形インバータ装置の各相出力の内、いずれか１相が欠相したか否かを判定することを特徴とする電圧形インバータ装置の欠相検出方法。
三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出回路において、
前記電圧形インバータ装置の各相の出力電流それぞれの絶対値がしきい値以下になったときに出力する３組の比較演算回路と、
前記各相の出力電流の内、いずれか２つの相の出力電流が互いに異なる極性のときに出力する３組の極性監視回路と、
前記各相の比較演算回路のいずれか１つの出力と、この比較演算回路とは異なった相の極性監視回路の出力とが入力される３組の主ＡＮＤ回路と、
前記主ＡＮＤ回路それぞれの出力値に基づき前記電圧形インバータ装置の各相出力の内、いずれか１相が欠相したことを判定し、欠相信号を出力する判定演算回路とを備えたことを特徴とする電圧形インバータ装置の欠相検出回路。
三相出力の電圧形インバータ装置の出力欠相状態を検出する欠相検出回路において、
前記電圧形インバータ装置の各相の出力電流それぞれの絶対値がしきい値以下になったときに出力する３組の比較演算回路と、
前記各相の出力電流の内、いずれか２つの相の出力電流が互いに異なる極性のときに出力する３組の極性監視回路と、
前記各相の比較演算回路のいずれか１つの出力と、この比較演算回路とは異なった相の極性監視回路の出力とが入力される３組の従ＡＮＤ回路と、
前記従ＡＮＤ回路の出力値それぞれを反転する３組のＩＮＶ回路と、
前記従ＡＮＤ回路のいずれか１つの出力と、この従ＡＮＤ回路とは異なった従ＡＮＤ回路に接続された前記ＩＮＶ回路それぞれの出力とが入力される３組の主ＡＮＤ回路と、
前記主ＡＮＤ回路それぞれの出力値に基づき前記電圧形インバータ装置の各相出力の内、いずれか１相が欠相したことを判定し、欠相信号を出力する判定演算回路とを備えたことを特徴とする電圧形インバータ装置の欠相検出回路。
請求項２又は請求項３に記載の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、
前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、
予め定める計測時間判定値を設定する判定値設定器と、
前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたか否かを判定する３組の比較回路とを備えたことを特徴とする電圧形インバータ装置の欠相検出回路。
請求項２又は請求項３に記載の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、
前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、
前記インバータ装置の出力周波数指令値に基づく計測時間判定値を設定する判定値設定器と、
前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたか否かを判定する３組の比較回路とを備えたことを特徴とする電圧形インバータ装置の欠相検出回路。
請求項２又は請求項３に記載の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、
前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、
予め定める計測時間判定値を設定する第１判定値設定器と、
前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたときに出力する３組の第１比較回路と、
前記第１比較回路それぞれが出力した回数を積算する３組の積算回路と、
予め定める積算回数判定値を設定する第２判定値設定器と、
前記積算回路それぞれの積算値が前記積算回数判定値を越えたか否かを判定する３組の第２比較回路とを備えたことを特徴とする電圧形インバータ装置の欠相検出回路。
請求項２又は請求項３に記載の電圧形インバータ装置の欠相検出回路において、
前記判定演算回路には、
前記主ＡＮＤ回路それぞれの出力パルス幅を計測する３組のパルス幅計測回路と、
前記インバータ装置の出力周波数指令値に基づく計測時間判定値を設定する第１判定値設定器と、
前記それぞれの出力パルス幅の計測値が前記計測時間判定値を越えたときに出力する３組の第１比較回路と、
前記第１比較回路それぞれが出力した回数を積算する３組の積算回路と、
前記インバータ装置におけるＰＷＭ演算の際の分解能に基づく積算回数判定値を設定する第２判定値設定器と、
前記積算回路それぞれの積算値が前記積算回数判定値を越えたか否かを判定する３組の第２比較回路とを備えたことを特徴とする電圧形インバータ装置の欠相検出回路。