JP3789266B2 - 半導体装置レイアウト方法及び半導体装置をレイアウトするためのプログラムを記録した記録媒体 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置のレイアウト方法に関するものであり、特に、バイパスコンデンサを有する半導体装置及びバイパスコンデンサを有する半導体装置のレイアウト方法に関するものである。
【0002】
【従来の技術】
半導体装置を設計する際には、自動レイアウトシステムを用いたレイアウト方法が使用される。そのようなレイアウト方法が、公開特許公報(特開平10−340959)に知られている。公知のそのレイアウト方法は、図19に示されているように、まず、ハードマクロを配置する(S101)。このとき、回路接続情報401、セルライブラリ402、ハードマクロの端子、配線禁止、外形を含むハードマクロライブラリ403が、自動レイアウトシステムに入力される。
【0003】
ハードマクロの配置(S101)後に、電源配線(S102)、回路接続情報に従いセルの自動配置(S103)、概略配線(S104)、詳細配線工程(S105)が行われ、レイアウトが完了する。公開特許公報(特開平10−340959)には、ハードマクロの配置(S101)後に、ハードマクロ内の端子及び配線の削除、ハードマクロ端子の生成を行うレイアウト方法も知られている。
【0004】
ところで、半導体装置には、ノイズの抑制を目的として、電源線と接地線との間にバイパスコンデンサが設けられることがある。このような場合、自動レイアウト後にバイパスコンデンサが手動で配置されていた。そのため、バイパスコンデンサの配置には多大な労力が必要となっていた。
【0005】
多大な労力を必要とせずにバイパスコンデンサを配置する方法が開発されることが望まれる。
【0006】
また、バイパスコンデンサを有する半導体装置が、公開特許公報(特開平10−284605)に知られている。公知のそのバイパスコンデンサを有する半導体装置は、図20に示されるように、セル列101a、101b、101cを備えている。セル列101a、101bは、フィールドスルーセル102を含む。フィールドスルーセル102は、幅揃えセルともいわれる。その役割は、セル列101a、101b、101cの幅をそろえることである。また、フィールドスルーセル102は、配線領域を確保することができる構成となっている。
【0007】
図21にフィールドスルーセル102の構造が示されている。図21において、103は、シリコン基板、104はシリコン基板103上に形成された層間膜、105は層間膜104上に形成された第1電極、106はその誘電体膜104上に、第1電極105に対向するように形成され、それら第1電極105および誘電体膜107と共に容量を構成する第2電極である。108はその第2電極106上に形成された第1絶縁酸化膜、109は第1絶縁酸化膜109上に形成された第2絶縁酸化膜である。また、110は第2電極106にコンタクトホール111を介して第1層配線により接続された電源配線、112は第1電極105にコンタクトホール113を介して第1層配線により接続された接地配線である。
【0008】
公知のそのバイパスコンデンサを有する半導体装置は、第1電極105と第2電極106との間の空間を容量として利用するものである。空間をより効率良く利用したバイパスコンデンサを有する半導体装置が望まれる。このとき、半導体装置に搭載されたバイパスコンデンサは、設計の自動化が容易な構造を有することが更に望まれる。
【0009】
【発明が解決しようとする課題】
本発明の目的は、設計の自動化が容易な構造を有するバイパスコンデンサを備えた半導体装置を提供することにある。本発明の他の目的は、空間をより効率良く利用したバイパスコンデンサを有する半導体装置を提供することにある。本発明の更に他の目的は、本発明の更に他の目的は、バイパスコンデンサを有する半導体装置を簡便にレイアウトできるレイアウト方法を提供することにある。
【0010】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧()つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも1つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【0011】
本発明の半導体装置は、半導体基板(20)と、半導体基板(20)に設けられた第1配線(4、24)と、半導体基板に設けられた第2配線(5、25)と、一又は複数の容量セル(3、34、35)とを具備する。容量セル(3、34、35)のそれぞれは、第1配線(4)と第2配線(5)とを電気的に接続するバイパスコンデンサ(23、41、51)を含む。バイパスコンデンサを含みながら、自動レイアウト法によりレイアウトが可能な半導体装置が提供される。
【0012】
容量セル(34)のそれぞれは、半導体基板(20)の表面に垂直な方向からみたとき、第1配線(4)と第2配線(5)とに重ねて配置されることが望ましい。半導体装置のうち、第1配線(4)と第2配線(5)のある空間が有効に利用される。
【0013】
本発明の半導体装置は、半導体基板(20)と、半導体基板(20)に設けられた、所定の機能を有する機能領域(1、7)と、第1配線(24又は25、4)と第2配線(25又は24、5)とを具備する。機能領域(1、7)は、回路を含んだ回路セル(2、33)と、一又は複数の容量セル(3、34、35)とを含む。第1配線(24又は25、4)と第2配線(25又は24、5)とは、電源電位と接地電位とを機能領域(1、7)に供給する。容量セル(3、34、35)のそれぞれは、第1配線(24又は25、4)と第2配線(25又は24、5)とを、電気的に接続するバイパスコンデンサ(23、41、51)を具備し、回路セル(2、33)がない領域に配置される。バイパスコンデンサを含みながら、自動レイアウト法によりレイアウトが可能である。
【0014】
機能領域(1、7)のうち、回路セル(2、33)がある部分以外の全ての部分は、容量セル(3、34、35)により占められることが望ましい。容量のより大きなバイパスコンデンサが半導体装置に内蔵される。
【0015】
また、第1配線(4)と第2配線(5)とは、半導体基板(20)の表面に垂直からみたとき、機能領域(7)と直交し、機能領域(7)が第1配線(4)と第2配線(5)と重なる領域に、容量セル(34)が配置されることがある。機能領域(7)のうち、基本セル(33)として利用できない部分をバイパスコンデンサとして活用できる。
【0016】
また、容量セル(3a、3b)のそれぞれは、互いに異なる形状である複数の容量セルからなる群のうちから、回路セル(2a、2b、2c)の形状に応じて選ばれることがある。回路セル(2a、2b、2c)の形状に応じて、より大きなバイパスコンデンサが配置される。
【0017】
また、バイパスコンデンサ(23、41)は、第1配線(4、24又は25)に電気的に接続された第1電極(43、77又は75若しくは79)を含むことがある。このとき、第1電極(43、77又は75若しくは79)は、第2配線(5、25又は24)に対向する。第2配線(5、25又は24)と、第1電極(43、77又は75若しくは79)の間に容量が形成される。
【0018】
また、第1電極(75、79)は、第1配線(25)と接続された2つの電極(75、79)を具備することがある。このとき、2つの電極(75、79)のうちの一の電極(75)は、第2配線(24)の有する面のうち、半導体基板(20)の側の面に対向する。2つの電極(75、79)のうちの他の電極(79)は、第2配線(24)の有する面のうち半導体基板(20)と反対側の面に対向する。第2配線(24)の有する2つの面が容量として活用される。
【0019】
また、バイパスコンデンサ(41)は、一又は複数の第2電極(75、73)を更に含むことがある。第2電極(75、73)のそれぞれは、第2配線(25、24)と電気的に接続し、第2電極(75、73)のうちの少なくとも一の第2電極(75、73)は、第1電極(77、75)に対向する。第1電極(77、75)の有する面のうち、第2配線(25、24)と対向しない面が容量として活用される。
【0020】
また、バイパスコンデンサ(41)は、一又は複数の第3電極(73)を更に含むことがある。第3電極(73)は、前記第1配線(24)に接続し、第3電極(73)のそれぞれは、第2電極(75)のうちの一の第2電極(75)に対向する。第2電極(75)と第3電極(73)の間の空間が容量として活用される。
【0021】
また、機能領域(1、7)は、I/O領域(1)であり、回路セル(2、33)は、半導体装置の外部と信号の入出力をするI/Oセル(2)であることがある。I/Oセル(2)にバイパスコンデンサが備えられ、I/Oセル(2)のノイズが減少する。
【0022】
また、第1電極(43)のうち、第1電極(43)と第2配線(5)とが対向する部分は、第2配線(5)の延びる方向と同一の方向に延びることが望ましい。第1電極(43)と第2配線(5)の間で形成される容量が大きくなる。
【0023】
また、バイパスコンデンサ(41)は、第2配線(5)に電気的に接続された第4電極(49)を更に含むことがある。この時、第4電極(49)は、第1配線(4)に対向する。第1配線(4)と第4配線(49)の間に容量が形成される。
【0024】
また、第4電極(49)のうち、第4電極(49)と第1配線(4)とが対向する部分は、第1配線(4)の延びる方向と同一の方向に延びることが望ましい。第4電極(43)と第2配線(5)の間で形成される容量が大きくなる。
【0025】
また、バイパスコンデンサ(41)は、第1電極(43)と第1配線(4)とを接続する第1接続部(42)と、第4電極(49)と第2配線(5)とを接続する第2接続部(48)とを更に含むことがある。このとき、第1接続部(42)は、第1配線(4)から、半導体基板(45)の深さ方向に延び、第2接続部(48)は、第2配線(5)から、半導体基板(45)の深さ方向に延びる。加えて、第1接続部(42)と、第2接続部(48)の間に、第3配線(8、8a)が通される。内部プリミティブ領域(7)内の配線の自由度を向上することができる。
【0026】
また、半導体基板(20)の表面のうち機能領域(7)に含まれる部分(52)に第1導電型を有する第1拡散層(54)が形成されることがある。このとき、バイパスコンデンサ(51)は、第1配線(31)に接続された第5電極(58)を含み、第1半導体領域(54)と第5電極(58)とは、互いに対向する。半導体基板(52)と第5電極(58)の間の空間に容量が形成される。
【0027】
また、半導体基板(20)の表面のうち機能領域に含まれる部分(52)に第1導電型とは異なる第2導電型である第2拡散層(53)が形成されることがある。このとき、バイパスコンデンサ(51)は、第2配線(32)に接続された第6電極(60)を更に含み、第2半導体領域(53)と第6電極(60)とが対向する。更に、半導体基板(52)と、第6電極(60)の間の空間に容量が形成される。
【0028】
また、第1配線(31)と、第2配線(32)とは、半導体基板(52)表面に平行な第1方向に延びることがある。このとき、第1半導体領域(54)と、第2半導体領域(53)とは、並設され、かつ、第1配線(31)と第2配線(32)との間に設けられる。第5電極(58)は、第1配線(31)から、半導体基板(52)表面に平行で前記第1方向に垂直な方向に伸びて第2半導体領域(53)を横断し、かつ、第1拡散層(54)と対向する部分で前記第1方向に延びる。半導体基板(52)と第5電極(58)の間の空間に形成される容量が大きくなる。
【0029】
第6電極(60)は、第2配線(32)から、半導体基板(52)表面に平行で前記第1方向に垂直な方向に伸びて第1半導体領域(54)を横断し、かつ、第2拡散層(53)と対向する部分で前記第1方向に延びることがある。半導体基板(52)と第6電極(60)の間の空間に形成される容量が大きくなる。
【0030】
また、機能領域(1、7)は、内部プリミティブ領域(7)であり、回路セル(2、33)は、所定の回路が収められる領域を示す基本セル(33)であることがある。内部プリミティブ領域のノイズが低減される。
【0031】
また、本発明の半導体装置レイアウト方法は、プログラムされたコンピュータによって半導体装置をレイアウトする方法である。本発明の半導体装置レイアウト方法は、半導体基板(20)に第1配線(4)と第2配線(5)とを配置すること(S04)と、一又は複数の容量セル(3、34、35)を配置すること(S02、S05、S08)とを具備する。容量セル(3、34、35)のそれぞれは、第1配線(4)と第2配線(5)とを電気的に接続するバイパスコンデンサ(23、41、51)を含む。本発明の半導体装置のレイアウト方法は、バイパスコンデンサ(23、41、51)がセル(3、34、35)に収められ、そのセルを配置する。そのため、バイパスコンデンサを有する半導体装置を自動でレイアウトすることが可能である。
【0032】
また、本発明の半導体装置レイアウト方法は、プログラムされたコンピュータによって半導体装置をレイアウトする方法である。本発明の半導体装置レイアウト方法は、半導体基板(20)上に設けられた機能領域(1、7)に回路セル(2、33)を配置すること(S01)を具備する。ここで、回路セル(2、33)は、回路が収められる領域を示すセルである。更に、半導体基板(20)に第1配線(4)と第2配線(5)とを配置すること(S04)を具備する。ここで、第1配線(4)と第2配線(5)とは、前記回路に電源電位と接地電位を供給する。更に、機能領域(1、7)のうち、回路セル(2、44)の存在しない領域に、一又は複数の容量セル(3、34、35)を配置すること(S02、S05、S08)とを具備する。容量セル(3、34、35)のそれぞれは、電源配線(4)と接地配線(5)とに電気的に接続するバイパスコンデンサ(23、41、51)が収められる領域を示すセルである。本発明の半導体装置のレイアウト方法は、バイパスコンデンサ(23、41、51)がセル(3、34、35)に収められ、そのセルを配置する。そのため、バイパスコンデンサを有する半導体装置を自動でレイアウトすることが可能である。
【0033】
容量セル(3、34、35)を配置する(S02、S05、S08)ことは、容量セル(34)を第1配線(4)と第2配線(5)とに重ねて配置すること(S05)を含むのが望ましい。機能領域(7)のうち、基本セル(33)の配置できない領域を有効に活用し、機能領域(7)に配置されるバイパスコンデンサ(41、51)の容量の合計をより大きくすることができる。
【0034】
容量セル(3、34、35)を配置すること(S02、S05、S08)は、機能領域(1、7)のうち回路セル(2、33)の存在しない領域全てに、容量セル(3、34、35)を配置することを含む。機能領域(7)に配置されるバイパスコンデンサ(41、51)の容量の合計をより大きくすることができる。
【0035】
前記容量セル(3)は、回路セル(2)の形状に応じて、それぞれ異なる形状を有する複数の容量セルからなる群のうちから選ばれる。回路セル(2)の形状に応じ、それに最適な容量セルの形状を選ぶことにより、機能領域(7)に配置されるバイパスコンデンサ(41、51)の容量の合計をより大きくすることができる。
【0036】
また、本発明の半導体装置レイアウト方法は、プログラムされたコンピュータによって半導体装置をレイアウトする方法である。本発明の半導体装置レイアウト方法は、I/O領域(1)にI/Oセル(2)を配置すること(S01)と、I/O領域(1)のうち、I/Oセル(2)のない部分に第1容量セル(3)を配置すること(S02)とを具備する。ここで、第1容量セル(2)は、第1バイパスコンデンサ(23)が収められる領域を示すセルである。更に、電源配線(4)と接地配線(5)とを配置すること(S04)を具備する。ここで、電源配線(4)と接地配線(5)とは、第1バイパスコンデンサ(23)に電気的に接続する。更に、電源配線(4)及び接地配線(5)と、内部プリミティブ領域(7)とが重なる領域に第2容量セル(34)を配置すること(S05)を具備する。第2容量セル(34)は、第2バイパスコンデンサ(41)が収められる領域を示すセルである。更に、内部プリミティブ領域(7)に、基本セル(33)を配置すること(S06)を具備する。基本セル(33)は、所定の回路が収められる領域を示すセルである。更に、内部プリミティブ領域(7)のうち、基本セル(33)及び第2容量セル(34)がない領域に、第3容量セル(35)を配置すること(S08)とを具備する。第3容量セル(35)は、第3バイパスコンデンサ(51)が収められる領域を示すセルである。
【0037】
また、本発明のプログラムを記録した記録媒体は、コンピュータによって半導体装置をレイアウトするためのプログラムを記録した記録媒体である。本発明のプログラムを記録した記録媒体は、半導体基板(20)に第1配線(4)と第2配線(5)とを配置すること(S04)と、一又は複数の容量セル(3、34、35)を配置すること(S02、S05、S08)とを具備する。容量セル(3、34、35)のそれぞれは、第1配線(4)と第2配線(5)とを電気的に接続するバイパスコンデンサ(23、41、51)を含む。本発明の記録媒体は、バイパスコンデンサ(23、41、51)がセル(3、34、35)に収められ、そのセルを配置するプログラムが記録されている。そのため、バイパスコンデンサを有する半導体装置を自動でレイアウトすることが可能である。
【0038】
本発明のプログラムを記録した記録媒体は、コンピュータによって半導体装置をレイアウトするためのプログラムを記録した記録媒体である。本発明のプログラムを記録した記録媒体は、半導体基板(20)に設けられた機能領域(1、7)に回路セル(2、33)を配置すること(S02、S06)を具備する。ここで、回路セル(2、33)は、回路が収められる領域を示すセルである。更に、半導体基板(20)に、第1配線(4)と第2配線(5)とを配置すること(S04)を具備する。第1配線(4)と第2配線(5)とは、前記回路に電源電位と接地電位を供給する。更に、機能領域(1、7)のうち、回路セル(2、33)の存在しない領域に、一又は複数の容量セル(3、34、35)を配置すること(S02、S05、S08)とを具備する。ここで、容量セル(3、34、35)のそれぞれは、電源配線(4)と接地配線(5)とに接続するバイパスコンデンサ(23、41、51)が収められる領域を示すセルである。本発明のプログラムを記録した記録媒体は、バイパスコンデンサ(23、41、51)がセルに収められ、そのセルを半導体装置(20)に配置するプログラムが記録されている。そのため、バイパスコンデンサを有する半導体装置を自動でレイアウトすることが可能である。
【0039】
【発明の実施の形態】
図面に一致対応して、本発明による半導体装置の第1の実施の形態は、半導体基板を備えている。その半導体基板20の上には、図1に示されているように、I/O領域が設けられている。I/O領域1には、I/Oセル2が設けられている。ただし、図1には、配置されたI/Oセル2のうちの一部のみが図示されている。図2に示されているように、I/Oセル2は入出力バッファ21とパッド22が設けられる領域である。
【0040】
I/O領域1には、更に、バッファ用容量セル3が設けられている。バッファ用容量セル3はI/O領域用バイパスコンデンサ23が設けられる領域である。I/O領域1のうち、I/Oセル2がない部分全てにバッファ用容量セル3が配置されている。ただし、図1には配置されたバッファ用容量セル3のうちの一部のみが図示されている。I/O領域用バイパスコンデンサ23の構造についての説明は後述される。
【0041】
I/O領域1には、電源線24と接地線25とが設けられている。電源線24と接地線25とは、I/Oセル2、バッファ用容量セル3を横断して配置される。電源線24と接地線25とは、I/Oセル2の中にある入出力バッファ21に電力を供給する。また、電源線24と接地線25とは、バッファ用容量セル3の中にあるバイパスコンデンサ23に接続される。
【0042】
I/O領域1から電源配線4と接地配線5とが半導体装置10の内部に伸展する。また、電源配線4と接地配線5とはI/O領域1の内側に接して半導体チップ20の内部を巻回する。電源配線4と接地配線5により、半導体装置10の各部に電力が供給される。電源配線4と接地配線5とに重ねて、電源ライン用容量セル34が設けられている。電源ライン用容量セル34は、電源配線4と接地配線5とが配置された部分全てに配置されるが、図ではその一部のみしか示されていない。
【0043】
電源配線4と接地配線5に接続して、ハードマクロ6が設けられている。ハードマクロ6は、ある機能を有する大規模な回路が収められる領域である。例えば、ハードマクロ6には、RAM、ROM、演算器が収められる。電源配線4と接地配線5とは、ハードマクロ6の周囲を巻回する。電源ライン用容量セル34は、電源配線4と接地配線5のうちハードマクロ6の周囲を巻回する部分にも重ねて配置される。
【0044】
電源配線4と接地配線5は、更に、内部プリミティブ領域7を横断する。内部プリミティブ領域7は、半導体装置10のうちI/O領域の内側にある部分全体にわたって設けられているが、その一部のみが図示されている。内部プリミティブ領域7には、図3に示されるように、電源線31と接地線32とが設けられている。電源線31は電源配線4に接続される。接地線32は接地配線5に接続される。内部プリミティブ領域7には、固有の機能を有する機能ブロックである基本セル33が配置される。それぞれの基本セル33には、例えば、フリップフロップ、インバータなどの回路が収められている。
【0045】
内部プリミティブ領域7のうち、電源配線4と接地配線5とが重なる部分には、電源ライン用容量セル34が配置される。電源ライン用容量セル34は、内部プリミティブ領域6のうち、電源配線4と接地配線5とが重なる部分の全てに設けられる。
【0046】
それぞれの電源ライン用容量セル34には、図4に示されているように、電源ライン用バイパスコンデンサ41が収められている。電源ライン用バイパスコンデンサ41は、電源配線4と接地配線5とに接続する。電源ライン用バイパスコンデンサ41の構造についての説明は後述される。
【0047】
また、図3に示されているように、内部プリミティブ領域7のうち基本セル33と電源ライン用容量セル34とが配置されない部分には、内部プリミティブ領域用容量セル35が配置される。内部プリミティブ領域7には、図5に示されているように内部プリミティブ領域用バイパスコンデンサ51が収められている。内部プリミティブ領域用容量セル35は、内部プリミティブ領域7のうち、基本セル33と、電源ライン用容量セル34とが配置されない部分の全てに配置される。内部プリミティブ領域用バイパスコンデンサ51の構造は後述される。
【0048】
更に、ハードマクロ6、基本セル33、I/O領域1に接続して配線8が設けられている。図1には、設けられる配線8の一部のみが図示されている。配線8により信号が伝達されて、所望の機能が実現される。
【0049】
なお、第1の実施の形態の半導体装置において、バッファ用容量セル3、電源ライン用容量セル34、内部プリミティブ領域用容量セル35のうち、いずれか一又は二のものがない構造も可能である。
【0050】
続いて、以下ではI/O領域用バイパスコンデンサ23の構造が、図6から図9を参照しながら説明される。図6は、I/O領域用バイパスコンデンサ23の構造を示す平面図である。図7から図9は、I/O領域用バイパスコンデンサ23の構造を示す断面図である。
【0051】
図7から図9に示されているように、I/O領域用バイパスコンデンサ23は半導体基板71上に形成されている。半導体基板71の上には第1絶縁層72が形成されている。第1絶縁層72の上にはポリシリコン層73が形成されている。ポリシリコン層73はI/O領域用バイパスコンデンサ23の電極のうちの一の電極になる。
【0052】
ポリシリコン層73の上には第2絶縁層74が形成されている。第2絶縁層74の上には第1配線層75が形成されている。第1配線層75はI/O領域用バイパスコンデンサ23の電極のうちの一の電極になる。第1配線層75の上には第3絶縁層76が形成されている。第3絶縁層76の上には第2配線層77が形成されている。第2配線層77は、I/O領域用バイパスコンデンサ23の電極のうちの一の電極になる。
【0053】
第2配線層77の上には第4絶縁層78が形成されている。第4絶縁層78の上には第3配線層79が形成されている。第3配線層79はI/O領域用バイパスコンデンサ23の電極のうちの一の電極になる。
【0054】
図7、図8に示されているように、I/O領域1のうちI/Oセル2の領域の電源線24と接地線25は、第2配線層77と第3配線層79により形成される。I/Oセル2の領域では、第2配線層77と第3配線層79はプラグ86により接続される。一方、バッファ用容量セル3の領域では、電源線24は第2配線層77により形成される。第2配線層77の電位は電源電位である。接地線25は第3配線層79により形成される。第3配線層79の電位は、接地電位である。
【0055】
また、図9に示されているように、第1配線層75の一端にはプラグ80が接続されている。プラグ80にはランド81が接続されている。ランド81には、プラグ82が接続されている。プラグ82は、第3配線層79に接続されている。第1配線層73と、第3配線層79は同電位になる。第1配線層73は、電源電位となる。
【0056】
また、図9に示されているように、ポリシリコン層73の一端には、プラグ83が接続されている。プラグ83には、ランド84が接続されている。ランド84には、プラグ85が接続されている。プラグ85は、第2配線層77に接続されている。ポリシリコン層73と、第2配線層77は同電位になる。ポリシリコン層73は、電源電位となる。
【0057】
第3配線層79と第2配線層77とは対向して容量を形成する。I/O領域用バイパスコンデンサ23と接地線25とが交差する部分においては、第3配線層79は接地電位を供給する接地線25と一体をなす。接地線25と第2配線層77との間の空間が容量として活用されることになる。
【0058】
なお、本明細書において「対向する」とは2つの導体の位置関係を示す語である。「対向する」とは、その2つの導体の有する面のうち、他より面積が広い面同士が絶縁体を挟んで向かい合うことをいう。
【0059】
また、第2配線層77と第1配線層75とは対向して容量を形成する。I/O領域用バイパスコンデンサ23と電源線24とが交差する部分において、第2配線層77は電源電位を供給する電源線24と一体をなしている。電源線24と第1配線層75との間の空間が容量として活用されることになる。同時に、電源線24と第3配線層79との間の空間も容量として活用されている。即ち、電源線24の基板側の面と、基板と反対側の面の両方が容量として活用される。
【0060】
また、第1配線層75とポリシリコン層73とは対向して容量を形成する。以上のように、I/O領域用バイパスコンデンサ23は、ポリシリコン層73と、第3配線層79の間の空間が全て容量として活用される。
【0061】
なお、I/O領域用バイパスコンデンサ23に、更に、他の配線層が設けられて容量が形成されることも可能である。また、ポリシリコン層73、第1配線層75、第2配線層77、第3配線層79のいずれかが、容量として活用されない構成も可能である。
【0062】
続いて、図4、図10、図11を参照しながら、電源ライン用バイパスコンデンサ41の構造が説明される。電源ライン用バイパスコンデンサ41は、コンタクト42を含む。コンタクト42は、電源配線4に接続されている。図10に示されているように、コンタクト42は、プラグ42a、ランド42b、プラグ42cにより構成されている。コンタクト42は、第1ポリシリコン電極43に接続されている。
【0063】
第1ポリシリコン電極43は、第1絶縁膜44上に形成されている。第1絶縁膜44は、半導体基板45上に形成されている。第1ポリシリコン電極43と接地配線5との間には、第2絶縁膜46と第3絶縁膜47とが挟まれている。第1ポリシリコン電極43は、接地配線5と対向する。第1ポリシリコン電極43と、接地配線5が対向する空間で容量が形成される。
【0064】
第1ポリシリコン電極43は、コンタクト44から、基板表面に水平な方向で接地配線5の存在する側の方向に向かって延び、電源ライン用容量セル34の境界34aに到達する。また、図4に示されているように、第1ポリシリコン電極43のうち、接地配線5と対向する部分は、接地配線5の延びる方向と同一の方向に延び、電源ライン用容量セル34の境界34bに到達する。この構造により、第1ポリシリコン電極43と接地配線5により形成される容量を大きくすることができる。
【0065】
電源ライン用バイパスコンデンサ41は、図11に示されているように、更にコンタクト48を含む。コンタクト48は、接地配線5に接続されている。図11に示されているように、コンタクト48は、プラグ48a、ランド48b、プラグ48cにより構成されている。コンタクト48は、第2ポリシリコン電極49に接続されている。
【0066】
第2ポリシリコン電極49は、第1ポリシリコン電極43と並設されている。第2ポリシリコン電極49は、第1ポリシリコン電極43と同様に、第1絶縁膜44上に形成されている。第2ポリシリコン電極49と電源配線4との間には、第2絶縁膜46と第3絶縁膜47とが挟まれている。第2ポリシリコン電極49は、電源配線4と対向する。第2ポリシリコン電極49と、電源配線4が対向する空間で容量が形成される。
【0067】
第2ポリシリコン電極49は、コンタクト48から、基板表面に水平な方向で電源配線4の存在する側の方向に向かって延び、電源ライン用容量セル34の境界34cに到達する。
【0068】
また、図4に示されているように、第2ポリシリコン電極49のうち、電源配線4と対向する部分は、電源配線4の延びる方向と同一の方向に延び、電源ライン用容量セル34の境界34dに到達する。この構造により、第2ポリシリコン電極49と電源配線4により形成される容量を大きくすることができる。
【0069】
電源ライン用バイパスコンデンサ41は、以上に述べられた構造を有しており、効果的に電源配線4と接地配線5のノイズを抑制する。半導体装置10内部にある回路のノイズが抑制される。
【0070】
なお、本実施の形態では、電源配線4と接地配線5とが、第2配線層により形成されているが、第1配線層により形成される構成も可能である。このとき、プラグ42a、ランド42b、プラグ48a、ランド48bは形成されない。電源配線4と第1ポリシリコン電極43とは、プラグ42cにより接続される。接地配線5と第2ポリシリコン電極49とは、プラグ48cにより接続される。この構成により、電源ライン用バイパスコンデンサ41の容量を更に大きくすることができる。
【0071】
また、本実施の形態を、3層以上の配線層がある半導体装置に適用する場合には、電源配線4と接地配線5とは第2配線層でない配線により形成されることも可能である。
【0072】
また、図12から図14に示されているように、コンタクト42とコンタクト48との間に配線8が通される構造も可能である。コンタクト42とコンタクト48との間に通された配線は配線8aとして図示される。図13に示されているように、配線8aは、F−F’断面で、ランド42bと並設される。加えて、図14に示されているように、配線8aは、G−G’断面で、ランド48bと並設される。コンタクト42とコンタクト48との間に配線8aが通されることにより、配線の自由度を向上することができる。
【0073】
続いて、図5と、図15から図17を参照しながら内部プリミティブ領域用バイパスコンデンサ51の構造が説明される。図16に示されているように、内部プリミティブ領域用バイパスコンデンサ51は、半導体基板52の上に形成される。半導体基板52の上には、nウエル53とpウエル54とが形成されている。nウエル53には、n型半導体であるn型拡散層62が形成されている。n型拡散層62には高濃度のドーピングがなされている。n型拡散層62はプラグ63を介して電源線31に接続されている。一方、pウエル54には、p型半導体であるp型拡散層64が形成されている。p型拡散層64には高濃度のドーピングがなされている。p型拡散層64はプラグ65を介して接地線32に接続されている。
【0074】
また、nウエル53の上には、ゲート酸化膜55が形成されている。また、pウエル54の上には、ゲート酸化膜56が形成されている。nウエル53の表面のうちn型拡散層62とゲート酸化膜55とが形成されていない部分と、pウエル54の表面のうちp型拡散層64とゲート酸化膜56とが形成されていない部分には、分離絶縁膜57が形成されている。
【0075】
ゲート絶縁膜56上には第3ポリシリコン電極58が形成される。第3ポリシリコン電極58とpウエル54とは、ゲート絶縁膜56を挟んで対向して容量を形成する。図5に示されているように、第3ポリシリコン電極58とpウエル54とが対向する部分は矩形状である。第3ポリシリコン電極58は、その矩形の一の隅から電源線31の方向に延びる。第3ポリシリコン電極58はnウエル53を横断する。図15に示されているように、第3ポリシリコン電極58のうちnウエル53を横断する部分は、分離絶縁膜57上にある。
【0076】
一方、ゲート絶縁膜55上には第4ポリシリコン電極60が形成されている。第4ポリシリコン電極60とnウエル53とは、ゲート絶縁膜55を挟んで対向して容量を形成する。図5に示されているように、第4ポリシリコン電極60とnウエル53とが対向する部分は矩形状である。第4ポリシリコン電極60は、その矩形の一の隅から接地線32の方向に延びる。第4ポリシリコン電極60はpウエル54を横断する。図17に示されているように、第4ポリシリコン電極60のうちpウエル54を横断する部分は分離絶縁膜57上にある。
【0077】
第3ポリシリコン電極58、第4ポリシリコン電極60の上には絶縁膜66が形成される。第3ポリシリコン電極58はプラグ59を介して電源線31に接続する。第4ポリシリコン電極60はプラグ61を介して接地線32に接続する。
【0078】
内部プリミティブ領域用バイパスコンデンサ51は上記の構造を有しており、電源線31と接地線32に生じるノイズを減少する。内部プリミティブ領域7内にある回路のノイズが抑制される。
【0079】
なお、本実施の形態において、nウエル53とpウエル54との代わりに、高濃度の拡散層を使用することも可能である。この場合、ゲート酸化膜55、56の代わりに、酸化シリコン等の絶縁体を堆積した絶縁膜を使用する。
【0080】
続いて、本発明による半導体装置をレイアウトする方法が、図18を参照しながら、以下に述べられる。本発明による第1の実施の形態の半導体装置は、プログラムされたコンピュータによってレイアウトされる。
【0081】
ステップS01:
I/O領域1にI/Oセル2が配置される。I/O領域1にI/Oセル2が配置される態様が図1に示されている。ただし、図1には、配置されたI/Oセル2のうちの一部のみが図示されている。ステップS01の後、ステップS02が実行される。
【0082】
ステップS02:
I/O領域1のうち、I/Oセル2がない部分全てにバッファ用容量セル3が配置される(S02)。図1には、配置されたバッファ用容量セル3のうちの一部のみが図示されている。
【0083】
図2に示されているように、バッファ用容量セル3は、その周辺に配置されるI/Oセルの形状に応じて2種類のバッファ用容量セルからなる群から選ばれて配置される。バッファ用容量からなる群が含むバッファ用容量の数は2つ以外であることも可能である。バッファ用容量セル3aとしては、I/Oセル2a、2bの形状に応じて比較的小さい矩形を有するバッファ用容量セルが選ばれている。バッファ用容量セル3bとしては、I/Oセル2b、2cの形状に応じて比較的大きい矩形を有するバッファ用容量セルが選ばれている。ステップS02の後、ステップS03が実行される。
【0084】
ステップS03:
ハードマクロ6が配置される。ステップS03の後、ステップS04が実行される。
【0085】
ステップS04:
電源配線4と接地配線5が配置される。電源配線4と接地配線5により半導体装置10の各部に電力が供給される。電源配線4と接地配線5はI/O領域1から半導体装置10の内部に延びる。ハードマクロ6には、電源配線4と接地配線5の一部が接続される。電源配線4と接地配線5とは内部プリミティブ領域7を横断する。内部プリミティブ領域7内に設けられる回路に電源配線4と接地配線5とをそれぞれ接続するためである。ステップS04の後、ステップS05が実行される。
【0086】
ステップS05:
電源配線4及び接地配線5が配置された領域に重ねて、電源ライン用容量セル34が配置される。電源ライン用容量セル34は、電源配線4と接地配線5とに接続する電源ライン用バイパスコンデンサ41を含む。電源ライン用バイパスコンデンサ41は、前述したように、電源配線4と接地配線5と構造上干渉しない形状を有する。従って、電源配線4及び接地配線5が配置された領域に重ねて電源ライン用容量セル34が配置することは可能である。なお、ステップS05では、内部プリミティブ領域7と、電源配線4及び接地配線5が重なる領域には、電源ライン用容量セル34が配置されることになる。このとき、内部プリミティブ領域7と電源配線4及び接地配線5とが重なる領域の全てに、電源ライン用容量セル34が配置される。ステップS05の後、ステップS06が実行される。
【0087】
ステップS06:
内部プリミティブ領域7に基本セル33が配置される。基本セル33は、内部プリミティブ領域7のうち電源配線4及び接地配線5とが重ならないところ、即ち、電源ライン用容量セル34がないところに配置される。基本セル33は、所望の機能を実現するように配置される。ステップS06の後、ステップS07が実行される。
【0088】
ステップS07:
配線8の配置が行われる。配線8は、基本セル33、I/O領域1、ハードマクロ6の間を、相互に必要に応じて接続する。これにより所望の機能が実現される。ステップS07の後、ステップS08が実行される。
【0089】
ステップS08:
内部プリミティブ領域7に、内部プリミティブセル用容量セル36が配置される。内部プリミティブ領域用容量セル36は、配線8と干渉しない構造を持っている。内部プリミティブ領域7のうち、基本セル33及び電源ライン用容量セル34のない部分は、内部プリミティブセル用容量セル36により占められる。ステップS08でレイアウトは完了する。
【0090】
ステップS01からステップS08は、プログラムされたコンピュータにより実行される。
【0091】
本発明による第1の実施の形態の半導体装置レイアウト方法は、バイパスコンデンサを矩形の領域であるセルに収め、そのセルを配置する。そのため、自動でのレイアウトが可能である。また、本発明による第1の実施の形態の半導体装置レイアウト方法は、I/O領域1のうちI/Oセル2のない部分には全てバッファ用容量セル3を配置する。そのため、I/O領域1に配置されるバイパスコンデンサの容量の合計をより大きくすることができる。
【0092】
更に、内部プリミティブ領域7のうち基本セル33のない部分は、電源ライン用容量セル34又は内部プリミティブ領域用容量セル35のいずれかが配置される。そのため、内部プリミティブ領域7に配置されるバイパスコンデンサの容量の合計をより大きくすることができる。更に、電源ライン用容量セル34は、内部プリミティブ領域7と電源配線4及び接地配線5とが交差する部分に配置される。内部プリミティブ領域7のうち、基本セル33の配置できない領域を有効に活用し、バイパスコンデンサを内部プリミティブ領域7に配置されるバイパスコンデンサの容量の合計をより大きくすることができる。
【0093】
なお、第1の実施の形態の半導体装置のレイアウト方法において、バッファ用容量セル3、電源ライン用容量セル34、内部プリミティブ領域用容量セル35のうち、いずれか一又は二のものが配置されないことも可能である。更に、ステップS01からステップS09は、本発明の目的を害さない程度にその順序を入れ替えることができる。
【0094】
【発明の効果】
本発明の半導体装置は、空間を効率良く利用したバイパスコンデンサを有する。更に、本発明の半導体装置は、設計の自動化が容易な構造を有する。加えて、本発明の半導体装置のレイアウト方法は、バイパスコンデンサを有する半導体装置を簡便にレイアウトできる。
【図面の簡単な説明】
【図1】図1は、本発明の第1の実施の形態の半導体装置の構成を示す平面図である。
【図2】図2は、I/O領域1の構成を示す平面図である。
【図3】図3は、内部プリミティブ領域7の構成を示す平面図である。
【図4】図4は、電源ライン用容量セル34及び電源ライン用バイパスコンデンサ41の構成を示す平面図である。
【図5】図5は、内部プリミティブ領域用容量セル35及び内部プリミティブ領域用バイパスコンデンサ51の構成を示す平面図である。
【図6】図6は、I/O領域用バイパスコンデンサ23の構成を示す平面図である。
【図7】図7は、I/O領域用バイパスコンデンサ23のA−A’断面の構造を示す断面図である。
【図8】図8は、I/O領域用バイパスコンデンサ23のB−B’断面の構造を示す断面図である。
【図9】図9は、I/O領域用バイパスコンデンサ23のC−C’断面の構造を示す断面図である。
【図10】図10は、電源ライン用バイパスコンデンサ41のD−D’断面の構造を示す断面図である。
【図11】図11は、電源ライン用バイパスコンデンサ41のE−E’断面の構造を示す断面図である。
【図12】図12は、電源ライン用バイパスコンデンサ41の他の構造を示す平面図である。
【図13】図13は、電源ライン用バイパスコンデンサ41の他の構造のF−F’断面の構造を示す断面図である。
【図14】図14は、電源ライン用バイパスコンデンサ41の他の構造のG−G’断面の構造を示す断面図である。
【図15】図15は、内部プリミティブ領域用バイパスコンデンサ51のH−H’断面の構造を示す断面図である。
【図16】図16は、内部プリミティブ領域用バイパスコンデンサ51のI−I’断面の構造を示す断面図である。
【図17】図17は、内部プリミティブ領域用バイパスコンデンサ51のJ−J’断面の構造を示す断面図である。
【図18】本発明による第1の実施の形態の半導体装置レイアウト方法の処理を示すフローチャートである。
【図19】従来の半導体装置レイアウト方法の処理を示すフローチャートである。
【図20】従来の半導体装置の構造を示す平面図である。
【図21】従来の半導体装置の構造を示す断面図である。
【符号の説明】
1:I/O領域
2:I/Oセル
3:バッファ用容量セル
4:電源配線
5:接地配線
7:内部プリミティブ領域
20:半導体基板
23:I/O領域用バイパスコンデンサ
24:電源線
25:接地線
33:基本セル
34:電源ライン用容量セル
35:内部プリミティブ領域用容量セル
41:電源ライン用バイパスコンデンサ
43:第1ポリシリコン電極
49:第2ポリシリコン電極
51:内部プリミティブ領域用バイパスコンデンサ
53:nウエル
54:pウエル
58:第3ポリシリコン電極
60:第4ポリシリコン電極
73:ポリシリコン層
75:第1配線層
77:第2配線層
79:第3配線層
S01〜S08:ステップ
Claims (8)
- プログラムされたコンピュータによって半導体装置をレイアウトするレイアウト方法であって、
内部プリミティブ領域と交差するように電源配線と接地配線とを配置し、
前記内部プリミティブ領域の前記電源配線及び前記接地配線が交差する部分に前記電源配線と前記接地配線と接続される第1バイパスコンデンサが収められる領域を示すセルである第1容量セルを配置し、
前記内部プリミティブ領域の前記第1容量セルが配置されていない領域に、所定の回路が収められる領域を示すセルである基本セルを配置することを特徴とする半導体装置のレイアウト方法。 - I/O領域にI/Oセルを配置し、
前記I/O領域のうち、前記I/Oセルのない部分に前記電源配線と前記接地配線と接続される第2バイパスコンデンサが収められる領域を示すセルである第2容量セルを配置することを特徴とする請求項1記載の半導体装置のレイアウト方法。 - 前記内部プリミティブ領域のうち、前記基本セル及び前記第1容量セルがない領域に、前記電源配線と前記接地配線と接続される第3バイパスコンデンサが収められる領域を示すセルである第3容量セルを配置することを特徴とする請求項1記載の半導体装置のレイアウト方法。
- 前記内部プリミティブ領域のうち、前記基本セル及び前記第1容量セルがない領域に、前記電源配線と前記接地配線と接続される第3バイパスコンデンサが収められる領域を示すセルである第3容量セルを配置することを特徴とする請求項2記載の半導体装置のレイアウト方法。
- コンピュータによって半導体装置をレイアウトするためのプログラムを記録した記録媒体であって、
内部プリミティブ領域と交差するよう電源配線と接地配線とを配置し、
前記内部プリミティブ領域の前記電源配線及び前記接地配線が交差する部分に前記電源配線と前記接地配線と接続される第1バイパスコンデンサが収められる領域を示すセルである第1容量セルを配置し、
前記内部プリミティブ領域の前記第1容量セルが配置されていない領域に、所定の回路が収められる領域を示すセルである基本セルを配置することを特徴とする、半導体装置をレイアウトするためのプログラムを記録した記録媒体。 - I/O領域にI/Oセルを配置し、
前記I/O領域のうち、前記I/Oセルのない部分に前記電源配線と前記接地配線と接続される第2バイパスコンデンサが収められる領域を示すセルである第2容量セルを配置することを特徴とする請求項5記載の記録媒体。 - 前記内部プリミティブ領域のうち、前記基本セル及び前記第1容量セルがない領域に、前記電源配線と前記接地配線と接続される第3バイパスコンデンサが収められる領域を示すセルである第3容量セルを配置することを具備することを特徴とする請求項5記載の記録媒体。
- 前記内部プリミティブ領域のうち、前記基本セル及び前記第1容量セルがない領域に、前記電源配線と前記接地配線と接続される第3バイパスコンデンサが収められる領域を示すセルである第3容量セルを配置することを具備することを特徴とする請求項6記載の記録媒体。
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