JP3773209B2 - 高速データ・サンプリング・システム - Google Patents
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Description
本発明はアナログまたはディジタル・データをサンプリングするシステムに関し、さらに具体的には、アナログまたはディジタル・データを高速レートでサンプリングし、これらのサンプルを格納しておき、そのあとで、マトリックス・ディスプレイや他のデバイスで使用するためにそのサンプルを同時に出力するシステムに関する。
発明の背景
アナログまたはディジタル・データをサンプリングすることは、さまざまな分野でしばしば必要である。一般的には、データを含んでいるアナログまたはディジタル信号は周期的レートでサンプリングされ、その信号の振幅に対応するサンプルが時間的に等間隔に離れた時点で得られている。そのあと、これらのサンプルは例えば、将来の使用に備えてサンプルを格納しておくことによって処理されている。ある場合には、これらのサンプルは格納された後順番に処理され、他の場合には、格納された後同時に処理されている。
アナログまたはディジタル・データを含んでいる信号がサンプリングされ、そのあと同時に処理される従来のサンプリング・システムの一例としては、電界放出ディスプレイなどのマトリックス・ディスプレイ用の駆動回路で使用されているものがある。マトリックス・ディスプレイは、ディスプレイ・スクリーン上で相互に直交する行(row)と列(column)の配列に構成されているのが代表的である。一般的に、各行は順番に選択され、選択された行の各列は、その選択された行および対応する列の交点に置かれている対応するピクセルの輝度(intensity)を制御するように変調されている。従って、例えば、ビデオ信号の500個の等間隔サンプルをとり、それらのサンプルをNx500マトリックス・ディスプレイの500個のそれぞれの列を変調するために使用することができる。ビデオ信号の最初のサンプルは選択された行の左端ピクセルの輝度を制御するために使用されるのに対し、ビデオ信号の最後のサンプルは選択された行の右端ピクセルの輝度を制御するために使用されている。
ビデオ信号のサンプルを得るために使用できるサンプリング・システム10の1つのタイプは図1に示されている。図1に示すシステム10は、入力ライン13、出力ライン14およびクロック入力ライン16をもつサンプル・アンド・ホールド回路(sample and hold circuit)12を含んでいる。アナログまたはディジタル・データ信号は入力ライン13に入力される。サンプル・アンド・ホールド回路12は、クロック入力ライン16に印加されるクロック信号Φの各立上りごとに、データ信号のサンプルをライン14上に出力する。ライン14上のサンプルは一連のシフト・レジスタ20〜28に入力される。シフト・レジスタ20〜28の各々は、サンプル・アンド・ホールド回路12をライン16を通して駆動するのと同じクロック信号φで同時に駆動されるクロック入力ライン30をもっている。シフト・レジスタの各々は入力ライン32と出力ライン34をもっている。サンプリング回路10は以下で説明するように、サンプル・アンド・ホールド回路12の入力ライン13に印加されたデータ信号のそれぞれのサンプルS1,S2,S3…SN-1およびSNを出力ライン34上に同時に出力する。
図1に示すサンプリング回路の動作の理解を容易にするために、図2を参照して説明する。図2の上部はアナログ・データ信号を示し、図2の下部はクロック信号Φを示している。図2に示すように、クロック信号は周波数が100MHzであり、これは10ナノ秒のクロック周期に対応している。上述したように、サンプル・アンド・ホールド回路12はクロック信号Φの各立上りでデータ信号のサンプルをとる。従って、サンプル・アンド・ホールド回路12は時刻t1,t2,t3…tN-1およびtNにデータ入力信号をサンプリングする。時刻t1にとられたサンプルS1は最初に第1シフト・レジスタ20にシフトされる。時刻t2に、第1サンプルS1は第2シフト・レジスタ22にシフトされ、その間に第2サンプルS2は第1シフト・レジスタ20にシフトされる。サンプリング回路10は、時刻t1にとられた第1サンプルS1が最後のシフト・レジスタ28にシフトされるまで上記のように動作を続ける。その時刻に、サンプルS1はシフト・レジスタ28から出力され、第2サンプルS2はN−1シフト・レジスタ26から出力され、第3サンプルS3はN−2シフト・レジスタ24から出力され、最後から二番目のサンプルは第2シフト・レジスタ22から出力され、最後のサンプルSNは第1シフト・レジスタ20から出力される。サンプルS1〜SNはマトリックス・ディスプレイの列を駆動するために使用できるので、ディスプレイの選択された行の左側ピクセルは時刻t1のデータ信号の振幅に対応する輝度をもつことになる。同様に、ディスプレイの選択された行の右側ピクセルは、時刻tNのデータ信号の振幅に対応する輝度をもつことになる。選択された行の終端ピクセル間のピクセルの輝度は、選択された行に置かれているその位置に対応する時点のデータ信号の振幅に対応する輝度をもつことになる。サンプリング回路10は、当然のことであるが、マトリックス・ディスプレイを駆動する以外の、他の種々の目的に使用することが可能である。
図1および図2に示す従来のアプローチは、一般的には、現在までは問題なくうまくいっていた。しかし、図2の上部に示すデータ信号などの、データ信号は高解像度のマトリックス・ディスプレイ上に表示されることが頻繁になっている。これらの高解像度ディスプレイが高解像度になっているのは、マトリックス配列内の列の数が多いためである。上述したように、データ信号のサンプルはマトリックス・ディスプレイの各列ごとに得なければならない。従って、高解像度マトリックス・ディスプレイは、データは対応するより高いレートでサンプリングする必要がある。例えば、「リフレッシュ・レート(refresh rate)」、つまり、ディスプレイ内のピクセルのすべてが変調されるときのレートは60Hzであるのが普通である。従来のVGAディスプレイは480行および640列になっている。従って、480行は毎秒60回処理しなければならないので、各行を処理するために必要な時間は34.7マイクロ秒(つまり、60*480の逆数)である。この34.7マイクロ秒の間に、データ信号の640サンプルをとらなければならないので、サンプル・レートは約54ナノ秒になる。図1および図2に示すアプローチは、一般的には、そのレートでサンプルをとる能力をもっている。しかし、高解像度XGAディスプレイは768行および1024列になっている。60Hzのリフレッシュ・レートでは、各行は21.7マイクロ秒の時間で処理しなければならない。その21.7マイクロ秒の期間に、1024サンプルをとらなければならないので、サンプル・レートは21.2ナノ秒になる。現時点では、図1および図2に示すアプローチを使用して、このより高いレートでサンプリングすることは経済的に実現可能ではない。さらに、マトリックス・ディスプレイの解像度は増大を続けているので、将来にはもっと高速のサンプル・レートが要求される可能性がある。したがって、データ信号をサンプリングしてマトリックス・ディスプレイを駆動する従来のアプローチは、最新の高解像度マトリックス・ディスプレイでは不適切である。
発明の概要
本発明によるシステムおよび方法は、アナログまたはディジタル・データ信号を、相対的に低周波数で動作するコンポーネントを使用して相対的に高周波数でサンプリングするものである。このシステムは相互に異なる位相をもつ複数のクロック信号をそれぞれの出力において生成するクロック回路を含んでいる。これらの位相の差は一様である必要はないが、クロック信号は相互に一様間隔の位相をもっていることが好ましい。この場合には、クロック信号はそれぞれの位相が360/X度となる。ただし、X=1,2,…Nであり、Nはクロック回路によって生成されるクロック信号の数である。また、サンプリング・システムは複数のサンプル回路も含んでおり、その各々はデータ信号を受信するデータ入力端と、クロック信号をそれぞれ1つ受信するクロック入力端とをもっている。サンプル回路の各々はそれぞれのクロック信号に応答してデータ信号をサンプリングし、そのサンプルを出力端に印加する。また、サンプリング・システムは複数のセットのシフト・レジスタ群も含んでおり、その各々はデータ入力端、データ出力端、およびクロック入力端をもっている。各セット内のシフト・レジスタは直列に接続され、各セット内の最初のシフト・レジスタはその入力端がそれぞれのサンプル回路の出力端に接続されている。各セット内のすべてのシフト・レジスタのクロック入力端は相互に結合されると共に、クロック信号の1つに結合されているので、シフト・レジスタは同時に動作するようになっている。データ信号がアナログ信号である場合には、サンプル回路とシフト・レジスタはアナログ・デバイスである。データ信号がディジタル信号である場合には、ディジタル・サンプリング回路とシフト・レジスタを使用することが可能である。クロック信号の周波数がf0であれば、データ信号は相対的に高周波数のNf0でサンプリングされる。従って、あるサンプリング周波数が与えられているとき、システム・コンポーネントの動作周波数はN、つまり、サンプル・アンド・ホールド回路の数を大きくすることで所望に応じて減少することができる。本発明のサンプリング・システムおよび方法は種々の目的に使用できるが、複数の行入力と複数の列入力をもつ従来のマトリックス・ディスプレイの場合に列変調信号を生成するために使用できるという利点がある。
【図面の簡単な説明】
図1は、データ信号のサンプルを得て、ストアしておくための従来のシステムを示すブロック図である。
図2は、図1のシステムの動作を説明するための波形およびタイミング図である。
図3は、本発明のサンプリング・システムの動作原理を説明するためのブロック図である。
図4は、図3のシステムの動作を説明するための波形およびタイミング図である。
図5は、本発明のサンプリング・システムの一実施の形態を一般化して示すブロック図である。
図6は、4*Mマトリックス・ディスプレイをもつ、図5のシステムの動作を示す波形およびタイミング図である。
図7は、図5に示される本発明のシステムの一実施の形態を示す論理図である。
図8は、図7の論理図に示されるサンプル・アンド・ホールド回路とシフト・レジスタの概略論理図である。
図9は、図8の論理図に示されるシフト・レジスタの詳細論理図である。
図10は、図7ないし図9の実施の形態で使用されているコンポーネントの一部の動作を示すタイミング図である。
図11は、コンポーネント実施の形態で使用されているコンポーネントのほぼすべての動作を示すタイミング図である。
発明の詳細な説明
本発明のサンプリング・システムの動作原理の理解を容易にするために、図3および図4を参照して説明する。図3に示すように、サンプリング・システム40は複数のサンプル・アンド・ホールド回路42−50を含み、これらはS/H1,S/H2,…S/HNとラベルづけされている。サンプル・アンド・ホールド回路42〜50の各々は相互に同一であり、図1のサンプル・アンド・ホールド回路で使用されているものと同一タイプである。サンプル・アンド・ホールド回路42〜50のすべては、図4の上部に示すデータ信号をそれぞれのデータ入力ライン52上に受信する。サンプル・アンド・ホールド回路42〜50は、相互に対して等しく位相ずれしているクロック信号Φ1,Φ2…ΦNをそれぞれのクロック入力ライン54上に受信する。従って、クロック信号Φ2の位相はクロック信号Φ1の位相から360°/Nずれている。クロック信号の各々は図4に示されている。サンプル・アンド・ホールド回路42〜50の出力は出力ライン56を通してそれぞれのレジスタ62−70の入力端に印加され、これらのレジスタも、対応するクロック信号Φ1〜ΦNをそれぞれのクロック入力ライン72から受信している。レジスタ62〜70の各々はサンプルS1〜SNをそれぞれの出力ライン82〜90上に出力する。
図4に示されるように、サンプル・アンド・ホールド回路42−50の各々はそれぞれのクロック信号Φ1〜ΦNの立上りでデータ信号をサンプリングする。クロック信号はサンプルをそれぞれのレジスタ62−70の出力にもラッチする。従って、時刻τ1において、最初のクロックΦ1の立ち上がりエッジは、サンプル・アンド・ホールド回路42にデータ信号のサンプルS1をとらせ、レジスタ62にもそのサンプルを出力ライン82上に出力させる。同様に、時刻τ2において、第2のクロックΦ2の立ち上がりエッジは、サンプル・アンド・ホールド回路44にデータ信号の第2のサンプルS2をとらせる。この第2クロック信号Φ2はまた、そのサンプルS2を出力ライン84に与えるようにレジスタ64をトリガする。この動作はクロック信号ΦNが、サンプル・アンド・ホールド回路S/HN50に時刻τNにおいてサンプルをとらせるまで上述したように続けられる。また、このクロックΦNはそのサンプルSNを出力ライン90上に出力するようにレジスタ70をトリガする。この時点で、サンプルS1,S2…SNはすべてがそれぞれの出力ライン82〜90上に現れている。
図3に示されるシステムの動作で重要なことは、レジスタ62〜70のすべてが10ナノ秒のサンプリング・レート(つまり、100MHz)より実質的に低い周波数で動作する場合であっても、データ信号は10ナノ秒のインターバルでサンプリングされるということである。N個のサンプル・アンド・ホールド回路をもつサンプリング・システムでは、データはf0/Nの周波数で連続的にサンプリングすることができる。ただし、f0はサンプリング周波数(上例では100MHz)である。従って、例えば、5個のサンプル・アンド・ホールド回路をもつサンプリング・システムは、システムのコンポーネントが20MHzの周波数のみで動作する場合であっても100MHzのレートでデータ信号をサンプリングすることができる。
相対的に低周波数で動作する回路を使用して相対的に高周波数でサンプリングできることの重要性は、マトリックス・ディスプレイの列を駆動するために使用される本発明のサンプリング・システム108の一実施の形態の概要ブロック図を見ればより明らかである。図5に関して、サンプリング・システムはN個のサンプル・アンド・ホールド回路を含み、これらは図3のサンプル・アンド・ホールド回路42〜50と同一であるので、同一番号が付けられている。サンプル・アンド・ホールド回路42〜50の各々はそれぞれのクロック信号Φ1,Φ2…ΦNによってトリガされる。クロック信号Φ1〜ΦNは、従来のクロック回路102によって生成されたマスタ・クロック信号から従来の分相器(phase splitter)100によって生成される。この分野の精通者には周知であるように、この分相器100は従来のカウンタとデコーダを含む種々の回路を使用して実現することが可能である。サンプリング・システム108がシングル集積回路上に実装される場合には、クロック回路102および/または分相器は、好ましくは、集積回路から離れた位置に置かれているが、必ずしもそうする必要はない。クロック信号Φ1,Φ2…ΦNは好ましくは、クロック回路102からのマスタ・クロック信号の周波数とクロック信号の数Nとの比に等しい周波数をもっている。クロック信号Φ1,Φ2…ΦNの位相は、好ましくは、相互に対して等間隔に離れている。
各サンプル・アンド・ホールド回路42〜50の出力に現れたサンプルは、M個の直列接続のシフト・レジスタ112〜120に入力される。各シリーズ112,114,116または120内のシフト・レジスタの各々は同一クロック信号、つまり、分相器100からのそれぞれのクロック信号によってクロックがとられている。従って、例えば、シフト・レジスタ112a〜mはすべてΦ1クロック信号によってクロックがとられる。同様に、最後のセットのシフト・レジスタ120a〜mはすべてΦNクロックによってクロックがとられる。
以下で詳しく説明するように、すべてのシフト・レジスタ112a〜120mの出力は、従来の列ドライバ(column driver)回路130のそれぞれの入力端に印加される。この列ドライバ回路130は適当な列ドライバ信号を生成し、これらの信号は電界放出ディスプレイなどの、マトリックス・ディスプレイ132のそれぞれの列入力端に印加される。この分野では周知のように、マトリックス・ディスプレイ132は、従来の行ドライバ(row driver)回路134からの行入力信号も受信する。
図5に示すサンプリング・システム108の動作の理解を容易にするために、図6を参照して説明する。データ信号は図6にアナログ・データ信号として示されているが、当然に理解されるように、信号は2入力レベルのどちらかをもつディジタル・データ信号にすることも可能である。図5に示されるサンプリング・システムの動作を図6を参照して説明するが、そこでは、図5の一般化されたブロック図中の数“N”は4である(つまり、4サンプル・アンド・ホールド回路42〜50が存在する)。時刻τ1に、最初のクロック信号Φ1は第1サンプルS1をとるようにサンプル・アンド・ホールド回路42をトリガする。この第1クロック信号Φ1はそのサンプルを第1シフト・レジスタ112aの出力にもシフトする。時刻τ2において、第2クロック信号Φ2は、第2サンプル・アンド・ホールド回路44にデータ信号をサンプリングさせて、そのサンプルS2を第2セット内の最初のレジスタ114aの出力にシフトさせる。この動作は、最後のクロック信号ΦNが、第4(N=4)サンプル・アンド・ホールド回路50に時刻τ4にデータ信号をサンプリングさせ、そのサンプルS4をそのセット内の最初のシフト・レジスタ120aの出力にシフトさせるまで上記のように続けられる。時刻τ5に、クロックΦ1は、第2サンプル・アンド・ホールド回路112bに最初のサンプルS1を最初のシフト・レジスタ112aの出力から第2シフト・レジスタ112bの出力へシフトさせる。時刻τ5にクロック信号Φ1は、サンプル・アンド・ホールド回路42はもう一度データ信号をサンプリングさせてサンプルS5を得させ、そのサンプルS5をシフト・レジスタ112aの出力にシフトさせる(実際には、データは異なる時間にシフト・レジスタ112〜120の中へシフト・イン(shift into)されおよび中からシフト・アウト(shift out)されるが、説明の理解を容易にするために、ここではシフト・レジスタ112〜120は新しいデータのシフト・インと古いデータのシフト・アウトを同時に行うことができるものとして説明されている)。追加のサンプルは、第4サンプル・アンド・ホールド回路50が時刻τ7にもう一度データ信号をサンプリングするまで、時刻τ5に第2サンプル・アンド・ホールド回路44によって、時刻τ6に第3サンプル・アンド・ホールド回路48によってとられる。そのあと、第1サンプル・アンド・ホールド回路42は時刻τ8に第3サンプルS9をとる。同時に、Φ1クロック信号は第1サンプルS1をシフト・レジスタ112bから下流のシフト・レジスタにシフト・インし、サンプルS5を第2シフト・レジスタ112bにシフト・インし、サンプルS9をシフト・レジスタ112aにシフト・インする。この動作は、第1サンプルS1がMシフト・レジスタ112mにシフトされ、第4サンプルS4がシフト・レジスタ120mにシフトされるまで同じように続けられる。その時点で、最後から4番目のサンプルS4(M-1)-1はシフト・レジスタ112aにシフトされており、最後から2番目のサンプルS4(M-1)-2は第2シフト・レジスタ114aにシフトされており(以下同様)、最後のサンプルS4Mはシフト・レジスタ120aにシフトされている。この時点で、これらのサンプルS1〜S4Mのすべては列ドライバ回路130によって処理され、そこから適当な信号がマトリックス・ディスプレイ132の列信号に印加される。そのあと、ディスプレイ132は列と、行ドライバ回路134によって選択された行とのオーバラップに対応するロケーションで、それぞれのサンプルの振幅に対応する輝度でピクセルをイルミネートする。なお、ここで注意すべきことは第1サンプルS1は列ドライバ回路130の左端列入力端に印加されるのに対し、最後の信号SNMは列ドライバ回路130の右端列入力端に印加されることである。これらのサンプルがこの順序で列ドライバ回路130に印加されるのは、約束により、ビデオ信号を受信するマトリックス・ディスプレイは、ビデオ信号の最初の部分をディスプレイ・スクリーンの左側に、ビデオ信号の最後の部分をディスプレイ・スクリーンの右側に表示することなっているからである。しかし、サンプルを表示する順序は所望により逆にできることはもちろんである。
図6に示すように、クロック信号Φ1〜Φ4は、上述したようにデータ信号がサンプリングされるときの周波数の1/4の周波数になっている。従って、データ信号が相対的に高レート、つまり、100MHzでサンプリングされる場合であっても、シフト・レジスタ112〜120は相対的に低周波数、つまり、25MHzで動作することができる。クロック信号の数およびサンプル・アンド・ホールドとシフト・レジスタのセットを増加させると、シフト・レジスタ112〜120の動作周波数はサンプリング周波数を減少させることなくさらに減少させることができる。例えば、クロック信号を8個利用し、サンプル・アンド・ホールド回路42−50とシフト・レジスタ112〜120のセットを8個利用すると、データ信号はシフト・レジスタが12.5MHzで動作している場合でも、100MHzでサンプリングすることができる。
図5に示す一般化されたサンプリング・システム108の特定の実施の形態の1つは図7に示されている。図7に示されるサンプリング・システムは、アナログ信号またはディジタル信号のどちらでもサンプリングするように実現することが可能であるが、図7に示される実施の形態はディジタル信号をサンプリングするために使用されている。図5に示されるシステム108と同様に、図7に示されるシステム140は分相器(phase splitter)100を利用してマスタ・クロック102から一連のクロック信号を生成している。これらのクロック信号は0°、45°、90°および135°の位相になっており、135°と360°との間の残りの角は45°刻みで、以下に説明するように分相器100からのクロック信号を反転することにより生成される。クロック信号は一般的に150で示されているそれぞれのサンプリング回路とシフト・レジスタに、一般的に152で示されているインバータのセットから印加される。具体的に説明すると、分相器100からの0°クロック信号は、ペアのインバータ180、182からサンプリング・アンド・シフト・レジスタ(sampling and shift register)回路150hに印加されるので、回路150hのクロック入力端は0°の位相になる。分相器100からの0°クロック信号は、インバータ184からサンプル・アンド・シフト・レジスタ回路150fにも印加されるので、回路150fは180°位相のクロック信号を受信することになる。同じように、分相器100からの45°クロック信号は、ペアのインバータ186、188からサンプリング・アンド・シフト・レジスタ回路150dに印加されるので、サンプリング・アンド・シフト・レジスタ回路150dのクロック入力端は45°クロック信号を受信することになる。45°クロック信号はシングル・インバータ190からサンプリング・アンド・シフト回路150bにも印加されるので、サンプリング・アンド・シフト・レジスタ回路150bのクロック入力端は225°位相のクロック信号を受信することになる。同じように、分相器100からの90°クロック信号は、ペアのインバータ192、194からサンプリング・シフト・アンド・レジスタ回路150eに、シングル・インバータ196からサンプリング・アンド・シフト・レジスタ回路150gに印加される。従って、サンプリング・アンド・シフト・レジスタ回路150eは、90°位相のクロック信号を受信し、サンプリング・アンド・シフト・レジスタ回路150gは270°位相の信号を受信する。最後に、分相器100からの135°クロック信号は、ペアのインバータ200,202からサンプリング・アンド・シフト・レジスタ回路150aに、シングル・インバータ204からサンプリング・アンド・シフト・レジスタ150cに印加される。従って、サンプリング・アンド・シフト・レジスタ回路150aは135°位相のクロック信号を受信し、サンプリング・アンド・シフト・レジスタ回路150cは315°位相のクロック信号を受信する。以上を要約すると、サンプリング・アンド・シフト・レジスタ回路150a−hのクロック入力端は、相互に離れた45°位相の8個の別々のクロック信号を受信することになる。サンプリング・アンド・シフト・レジスタ回路150の出力は、一般的に参照符号208で示されている直列接続シフト・レジスタのそれぞれのセットを駆動する。
サンプリング・アンド・シフト・レジスタ回路150a−hは、図8に詳細に示される。回路150は、サンプリング回路210とシフト・レジスタ回路208を含んでいる。サンプリング回路はPMOSトランジスタ216とNMOSトランジスタ218を含み、トランジスタ216,218のソースが共にデータ信号入力端に接続され、トランジスタ216,218のドレインが共に共通出力端に接続されるように相互に並列に接続されている。PMOSトランジスタ216のゲートは第1イネーブル入力端“enp”に接続され、NMOSトランジスタ218のゲートは第2イネーブル入力端“enn”に接続されている。PMOSトランジスタ216は論理“0”信号によって導通状態にスイッチングされ、NMOSトランジスタは論理“1”信号によって導通状態にスイッチングされる。トランジスタ216、218が非導通状態にスイッチングされると、その時のデータ信号の振幅がキャパシタ220にストアされる。このキャパシタ220上のサンプルはシフト・レジスタ208のデータ入力端に印加される。
シフト・レジスタ208は図9に詳細に示される。データ信号は第1NANDゲート230には直接に印加され、第2NANDゲート234にはインバータ232経由で印加される。クロック信号はインバータ236経由でNANDゲート230,234の両方の入力端に印加される。従って、NANDゲート230,240はクロック信号の立下り(つまり、高から低へ移るとき)でイネーブルされる。データ入力がその時論理“1”にあれば、NANDゲート234の入力端に印加された論理“0”はNANDゲート240,242で構成されたフリップフロップをセットするので、NANDゲート242は論理“1”を出力する。これと同時に、NANDゲート240は論理“0”を出力するので、NANDゲート242の出力が論理“1”にホールドされる。データ入力がクロック信号の立ち下がりエッジで低にあれば、NANDゲート240,242で構成されたフリップフロップはリセットされるので、NANDゲート240は論理「高」を出力し、NANDゲート242は論理「0」を出力する。従って、データ・サンプルはクロック信号の立ち下がりエッジでクロックがとられて、シフト・レジスタ208に入れられる。
クロック信号は、その出力端がペアのNANDゲート270,272に接続されているペアのNANDゲート260,262にも直接に印加される。NANDゲート260,262はNANDゲート230,234と同じように働き、NANDゲート270,272はNANDゲート240,242と同じようにフリップフロップとして働く。従って、NANDゲート260,262は立ち上がりエッジ(つまり、クロック信号の「低から高への遷移」)でイネーブルされるので、NANDゲート240,242からの出力を反転したものがNANDゲート270,272に印加される。クロック信号の直前の立ち下がりエッジでデータ信号が論理「1」になっていれば、NANDゲート242の出力端の論理「0」は、NANDゲート262の出力をクロック信号の立ち上がりエッジで高にさせる。逆に、NANDゲート240の出力端の論理「1」は、NANDゲート260に論理「0」を出力させるので、NANDゲート270,272で構成されたフリップフロップがリセットされる。NANDゲート270は論理「1」を出力し、これはペアのインバータ278,280によって2回反転された後、論理「1」になる。データ信号がクロック信号の立ち下がりエッジで論理「0」になっていれば、クロック信号の次の立ち上がりエッジで論理「0」がインバータ280を通してシフト・アウトされる。以上を要約すると、データはクロック信号の立ち下がりエッジでレジスタにシフト・インされ、同じデータはクロック信号の後続立ち上がりエッジでレジスタからシフト・アウトされる。
図7乃至図9に示すサンプリング回路140の動作は、0°クロック信号を受信するレジスタ150hの場合について図10を参照して最も良く説明される。回路150hのennイネーブル入力端は、90°クロック信号を受信し、enpイネーブル入力端は、反転したクロック信号、つまり、270°クロック信号を受信する。従って、時刻τ1に、データ信号のサンプルがとられ、キャパシタ220にストアされる。そのあと、0°クロック信号の立下りでτ2に、キャパシタ220にストアされたサンプルが回路158h内のシフト・レジスタ208にラッチ・インされる。時刻τ3に0°クロック信号の次の立上りエッジにおいて、データは回路150h内のシフト・レジスタ208の出力にラッチされる。時刻τ4に、データ信号の別のサンプルがとられる。時刻τ5に、時刻τ4でとられた第2サンプルが回路150hのシフト・レジスタ208にラッチ・インされ、その間に時刻τ1でとられた第1サンプルが第2シフト・レジスタ208にラッチ・インされる。各セットのシフト・レジスタ208の動作は、データが直列内の最後にシフト・レジスタにシフト・インされるまで、上述したように続けられる。
図7に示す回路のすべての動作は図11のタイミング図に示されている。クロック信号が示されているほかに、図11のタイミング図は、サンプリング・アンド・シフト・レジスタ回路150に印加されるディジタル・データ信号を、回路150内の第1シフト・レジスタ208から出力されるデータと共に示す。シフト・レジスタ208から出力される信号がクロック信号の立ち上がりエッジから遅延しているのは、シフト・レジスタ208を通過する時の伝播信号遅延によるものである。
以上の説明から理解されるように、本発明のサンプリング・システムは、相対的に低速だけでなく相対的に低周波数で動作するサンプリング回路も使用して、非常に高速レートでアナログまたはディジタル・データをサンプリングする能力を備えている。理解を容易にする目的で本発明の具体的実施の形態を上述してきたが、これらの実施の形態は本発明の精神と範囲を逸脱しない限り種々態様に変更することが可能であることはもちろんである。例えば、データ信号はサンプル・アンド・ホールド回路によってサンプリングされるものとして示されているが、複数のメモリ・デバイスのように、相互に対して位相差をもつそれぞれのクロックでイネーブルされる他のデバイスを使用できることはもちろんである。そのような場合には、シフト・レジスタを使用して非常に多数のサンプルを格納する代わりに、異なる位相のクロック信号でクロックされるそれぞれのカウンタを使用して、サンプルの各々を順次アドレスに格納するようにメモリをアドレッシングすることができる。従って、本発明は請求の範囲以外によって限定されるものではない。
Claims (12)
- データ信号を高速サンプリングするシステムにおいて、該サンプリング・システムは、
マスタ・クロック信号を出力端に生じさせるクロック回路と、
前記クロック回路から前記マスタ・クロック信号を受信するために前記クロック回路の出力端に接続された入力端を有するクロック・ディバイダであって、該クロック・ディバイダは、前記マスタ・クロック信号の周波数よりも低い周波数を有する複数のクロック信号を前記マスタ・クロック信号からそれぞれの出力端に生成し、該複数のクロック信号はそれぞれ互いに異なる位相を有する、クロック・ディバイダと、
複数のサンプル回路であって、該複数のサンプル回路に含まれているそれぞれのサンプル回路は、前記データ信号を受信するデータ入力端と、前記複数のクロック信号の1つをそれぞれ受信するクロック入力端とを備えており、該サンプル回路の各々はそれぞれのクロック信号に応答して前記データ信号をサンプリングし、そのサンプルを出力端に供給する、複数のサンプル回路と、
縦続接続されたM個のシフト・レジスタを1セットとして、該1セットのシフト・レジスタを予め決められた複数セットだけ備え、個々のシフト・レジスタはデータ入力端と、データ出力端と、クロック入力端とを有しており、それぞれのセットに含まれている各シフト・レジスタのうち第1のシフト・レジスタはそれぞれ対応する前記サンプル回路の出力端からそれぞれのデータ信号サンプルを得るための入力端をもち、各セットに含まれているシフト・レジスタのすべてのクロック入力端は相互に結合されることにより前記複数のクロック信号の1つを共通して入力する、複数セットのシフト・レジスタと、
を備えたことを特徴とするサンプリング・システム。 - 請求項1に記載のサンプリング・システムにおいて、前記クロック・ディバイダはN個のクロック信号を生成し(f0は前記マスタ・クロック信号の周波数)、該クロック信号の各々はf0/Nの周波数を有し、該クロック信号のそれぞれの位相は互いに360/X度(X=1,2,…N)ずつ等間隔に異なる位相を有し、その結果、該サンプリング・システムは前記データ信号をf0の周波数でサンプリングし、(M/f0)秒ごとに前記データ信号のMサンプルを得る、ことを特徴とするサンプリング・システム。
- 請求項1に記載のサンプリング・システムにおいて、前記データ信号はアナログ信号であり、前記サンプル回路はアナログ・サンプル回路であり、かつ前記シフト・レジスタはアナログ・シフト・レジスタであることを特徴とするサンプリング・システム。
- 請求項1に記載のサンプリング・システムにおいて、前記データ信号は2つの論理・レベルの間で変化するディジタル信号であることを特徴とするサンプリング・システム。
- 請求項1に記載のサンプリング・システムにおいて、前記サンプル回路は、
そのゲートが前記クロック信号の1つから生成された第1トリガ信号に接続されているPMOSトランジスタと、
そのソースが前記PMOSトランジスタのソースと前記データ信号とに接続され、そのドレインが前記PMOSトランジスタのドレインに接続され、そのゲートが前記第1トリガ信号が生成される同一クロック信号から生成された第2トリガ信号に接続されているNMOSトランジスタと、
前記トランジスタのドレインに接続されたキャパシタであって、該キャパシタは前記第1トリガ信号と前記第2トリガ信号とに応答して前記データ信号のサンプルをストアするものと
を備えたことを特徴とするサンプリング・システム。 - データ信号に対応したイメージをスクリーン上に表示するシステムにおいて、該システムは、
複数の行入力端と複数の列入力端とを有するマトリックス・ディスプレイと、
前記マトリックス・ディスプレイにおける前記複数の行入力端に接続された行処理および駆動回路と、
相互に異なる位相を有する複数のクロック信号を、それぞれの位相に対応した出力端から生じさせるクロック回路と、
複数のサンプル回路であって、該複数のサンプル回路に含まれているそれぞれのサンプル回路は、前記データ信号を受信するデータ入力端と、前記複数のクロック信号の1つをそれぞれ受信するクロック入力端とを備えており、該サンプル回路の各々はそれぞれのクロック信号に応答して前記データ信号をサンプリングし、そのサンプルを出力端に供給する、複数のサンプル回路と、
縦続接続されたM個のシフト・レジスタを1セットとして、該1セットのシフト・レジスタを予め決められた複数セットだけ備え、個々のシフト・レジスタはデータ入力端と、データ出力端と、クロック入力端とを有しており、それぞれのセットに含まれている各シフト・レジスタのうち第1のシフト・レジスタはそれぞれ対応する前記サンプル回路の出力端からそれぞれのデータ信号サンプルを得るための入力端をもち、各セットに含まれているシフト・レジスタのすべてのクロック入力端は相互に結合されることにより前記複数のクロック信号の1つを共通して入力する、複数セットのシフト・レジスタと、
複数の列入力端を有し、それぞれの列入力におけるピクセルが表示されるときの輝度に対応した列信号をそれぞれ受信する列処理および駆動回路であって、該列処理および駆動回路の前記列入力端はそれぞれ前記複数セットのシフト・レジスタの各出力端に接続されており、且つ該列処理および駆動回路の出力端はそれぞれ前記マトリックス・ディスプレイの対応する列入力端に接続されており、該列処理および駆動回路への入力は、前記シフト・レジスタに格納されたサンプルが得られたときと同じ順序で該シフト・レジスタの出力から供給される、列処理および駆動回路と、
を備えたことを特徴とする表示システム。 - 請求項6に記載の表示システムにおいて、前記クロック回路はN個のクロック信号を生成し(f0は前記マスタ・クロック信号の周波数)、該クロック信号の各々はf0/Nの周波数を有し、該クロック信号のそれぞれの位相は互いに360/X度(X=1,2,…N)ずつ等間隔に異なる位相を有し、その結果、該サンプリング・システムは前記データ信号をf0の周波数でサンプリングし、(M/f0)秒ごとに前記データ信号のMサンプルを得る、ことを特徴とする表示システム。
- 請求項6に記載の表示システムにおいて、前記データ信号はアナログ信号であり、前記サンプル回路はアナログ・サンプル回路であり、かつ前記シフト・レジスタはアナログ・シフト・レジスタであることを特徴とする表示システム。
- 請求項6に記載の表示システムにおいて、前記データ信号は2つの論理・レベルの間で変化するディジタル信号であることを特徴とする表示システム。
- 請求項6に記載の表示システムにおいて、前記サンプル回路は、
そのゲートが前記クロック信号の1つから生成された第1トリガ信号に接続されているPMOSトランジスタと、
そのソースが前記PMOSトランジスタのソースと前記データ信号とに接続され、そのドレインが前記PMOSトランジスタのドレインに接続され、そのゲートが前記第1トリガ信号が生成される同一クロック信号から生成された第2トリガ信号に接続されているNMOSトランジスタと、
前記トランジスタのドレインに接続されたキャパシタであって、該キャパシタは前記第1トリガ信号と前記第2トリガ信号に応答して前記データ信号のサンプルをストアするものと、
を備えたことを特徴とする表示システム。 - 請求項6に記載の表示システムにおいて、前記マトリックス・ディスプレイは電界放出ディスプレイであることを特徴とする表示システム。
- 請求項6に記載の表示システムにおいて、前記ディスプレイはN*M列を含んでいることを特徴とする表示システム。
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