JP3772197B2 - Ｎｒｚ／ｎｒｚｉデータを再生するためのデジタルアーキテクチャ - Google Patents

Description

発明の分野
この発明は、シリアル伝送されたデータを再生するための方法および装置に関し、特定的には、シリアル伝送された信号の立上がりおよび立下がり遷移の位置を検出するために、遅延線を使用して信号の高周波数サンプリングを行なうアーキテクチャに関する。
発明の背景
データ伝送システムにおいて、受信機は、送信機によって生成されかつ送信されて伝送媒体を通じて伝搬された、入来シリアル信号データを再生する。データストリーム内の遷移が、データと、送信機の基準周波数のタイミング情報との双方を提供する。理想的には、これらの遷移は、基準周波数のビット周期またはビット周期の倍数に等しい時間間隔で受信機に到達することが望ましい。しかし実際には、それらの遷移は、理想的なシンボル信号が伝送されたときに生成される理想的な遷移に対応する時間よりも早いかまたは遅い時間に到着する。この理想的な信号の遷移を基準とした遷移時間のばらつきを、ジッタと呼ぶ。合計ジッタは、ランダムジッタ（ＲＪ）および静的ジッタ（ＤＪ）として特徴付けられ得る原因の組合せからもたらされる。静的ジッタの主要原因は、主に、遷移チャネル内の構成要素から生じる不均一な立上がり遅延および立下がり遅延であり、これは「デューティサイクル歪み」（ＤＣＤ）と称される。
従来、一定の周波数基準で伝送されたシリアルデータストリームからの、位相歪みから生じるジッタを持つデータの再生は、アナログ位相ロックループを使用して行なわれてきている。これは、電圧制御発振器の出力信号が入来データストリームに対する位相誤差を最小とするように電圧制御発振器を調整することによって、データを再生するものである。
ＣＭＯＳ回路技術の多様性およびＣＭＯＳ技術のＶＬＳＩアーキテクチャへの高い適合性により、デジタル技術を使用してジッタの効果を減じることが可能である。
ＥＰ−Ａ−０ ３８３ ５５７号は、電話ネットワークにおける入来データを受取るための回路、特に、マスタークロックを有する中央交換局においてプラスマイナス１クロックサイクルの精度で時間を合わせて、電話加入者からのデータを受取るための回路を記載している。この入力データは、次第に増加する遅延に対応する多数のタップを有する遅延線に結合され、遅延されたデータサンプルの組が、マスタークロックによってストローブされる一連のレジスタ内に取込まれる。受取ったデータの２つの遷移の間の平均位置がその後使用されて、遅延線上の、データがそこから提供されるタップが選択される。データ再生のためにはこれに代わる方法が望ましく、本発明によって対処される課題は、入力データではなく局所シンボルクロックを遅延することによってデータを再生することである。この取組みはまた、再生シンボルクロックを提供するという可能性を有するが、これは、′５５７号の回路には欠如していた可能性である。
ＥＰ−Ａ−０ ６１４ ２８１号は、デジタルの、高速アルゴリズムによるデータ再生方法および装置を記載する。この回路は自己較正する遅延素子を使用して、局所で生成された時間ルーラ基準をデータ平均遷移位置と位置合せして、データアイの中心での入力２進シーケンスからデータを検索するためのサンプリング方法を構築する。位相合せされた時間ルーラ信号を使用してデータの遷移位置がサンプリングされ、そのサンプリングされたデータが状態マシンにおいて統計分析される。
米国特許番号第５，１０３，４６６号は、位相エンコードシリアルデータからクロックおよびデータ情報を再生するための集積回路を記載する。この回路は、波形デジタイザおよび波形シンセサイザに結合された同期遅延線を含む。波形デジタイザは位相エンコードデータを受取ってこれをビット列に変換し、その出力は遷移検出器に入力される。エンコードデータのクロック情報は、波形シンセサイザ内でデジタル−時間領域変換器を使用して合成される。
米国特許番号第５，０４０，１９３号は、バーストモードデータ再生のための受信機およびデジタル位相ロックループを記載する。１８０°位相ミスロック検出器および訂正器が備えられて、発生し得るいかなる位相ロックの曖昧さも排除される。この位相ロックループは遅延基準クロック、位相検出器およびフィルタを使用して、マンチェスター符号化データのためのデータ受信機のクロック再生を行なう。
The IEEE Journal of Solid State Circuits、第３０（４）巻、１９９５年４月１日発行、第３５３頁から第３６３頁に、全二重データ通信のためのＣＭＯＳシリアルデータリンクが記載されている。過サンプリングのための多相クロックを生成するための中央チャージポンプ位相ロックループが、複数のシリアルリンクチャネルによって共有される。全二重シリアルデータ通信は、ケーブル端部上の混成信号から入力データを分離することによって、双方向ブリッジにおいて実現される。
発明の概要
この発明の目的は、一定の周波数基準でシリアル伝送された入来データストリーム内のジッタを補償するための、すべてデジタルの方法および装置を提供するよう試みることである。これは、現在の製造の風潮と互換性を有しかつ経済的であるという点で、先行技術の方法よりも改善された方法である。
具体的には、エラーの起こる可能性が低くかつＦＤＤＩへの応用を含む高速のデータレートに適合が可能な、データ再生のためのデジタル方法および装置を提供することが本発明の目的である。
本発明の上述の目的を達成するために、ＣＭＯＳ技術が遅延回路の構築に適合され、ＶＬＳＩアーキテクチャへと組込まれる。
この発明のアーキテクチャは、遅延線の遅延セル間にタップを有する遅延線に関する。各タップは、遅延線の始端に印加されたクロック基準信号に応答する、それぞれ異なるように遅延されたビット位相信号を提供する。各タップからのビット位相信号は、隣接するタップに対するビット位相信号から、ビット基準信号（Ｔ_TAP）の周期のごく一部にあたる値だけ位相変位される。
データ信号内のジッタを訂正するために、データ信号はまず、レジスタの隣接するフリップフロップに与えるクロックとしてビット位相信号を用いることにより、サンプリングされかつレジスタ内に記憶される。レジスタによって取込まれたデータはしたがって、１／Ｔ_TAPの周波数でサンプリングされた入力信号のデジタル的表現である。完全なレジスタサンプルは１シンボルクロック期間に広がるが、これは、シンボルクロックの先行する遷移が、新しいシンボルクロックの遷移が発生する時間に遅延線の終端に到達するように、遅延線が較正されているためである（本実施例においては、遅延は４０ｎｓである）。「シンボル」データは、信号のビット周期に対応してより小さいレジスタ内に分割される（この実施例においては、ＦＤＤＩデータ内に１シンボルにつき５ビットが存在するため、区分は５つである）。これらの「データビット」レジスタはシンボルクロックと一定の関係を有し、したがって、シンボルクロック周期の１／５である仮想ローカルビットクロックを提供する。ただし実際のローカルビットクロックは生成されない。この結果、仮想ローカルビットクロックと信号遷移との間の位相の関係を、レジスタに取込まれる各遷移について決定することが可能となる。ビットクロック基準エッジは、シンボルクロック遷移が８ｎｓの倍数である遅延線タップを通り過ぎるときに発生する。データビットレジスタ内の遷移は、排他的ＯＲ関数を使用して、どの隣接するビットが異なる論理レベルを有するかを観察することによってつきとめられる。データビットレジスタ内で発見された各遷移には、レジスタの境界（すなわち仮想ビットクロック）に対するその遷移の位置に基づいて、数値が割当てられる。データビットレジスタから得られたこれらの数値がその後、「データビット」レジスタ境界（すなわち、仮想ビットクロック）に対する平均エッジ位置を決定するために、平均化される（フィルタ処理される）。「データビット」レジスタから再生後データを抽出するための最適な位置は、平均エッジ位置から１／２ビット周期離れた位置である。この平均エッジ位置はまた、受信したシリアルデータと同期されかつ再生されたデータを他の装置に転送するのに使用される、再生後シンボルクロック信号を生成するのにも使用される。
【図面の簡単な説明】
図１（Ａ）は、一連の「１」を含むデータ信号の「理想的な」波形を示す。
図１（Ｂ）は、デューティサイクル歪み（ＤＣＤ）によって歪められた、図１（Ａ）の波形を示す。
図１（Ｃ）は、図１（Ｂ）のデータ信号「１」のための立上がり時間および立下がり時間の広がりを示す。
図１（Ｄ）は、典型的なデータ信号の立上がりおよび立下がり遷移における広がりを示す。
図１（Ｅ）は、入来データをクロックするのに使用される、局所的に生成されたシンボル信号を示す。
図１（Ｆ）は、シンボル信号の倍数であるビット基準信号を示す。
図１（Ｇ）は、遅延線タップによって生成されたビット位相信号を示す。
図２（Ａ）および図２（Ｂ）は、位相のデューティサイクル歪み、および、「１−１」ＮＲＺＩシーケンスの持続期間を示す。
図３は、この発明のアーキテクチャ全体を示す、簡略化されたブロック図である。
図４（Ａ）は、データを集めて遷移の平均位置を計算するための、遅延線位置およびサンプラレジスタの構造を示す。
図４（Ｂ）は、この発明の遅延線／レジスタおよび遷移検出器の、列構造を示す。
図５（Ａ）および図５（Ｂ）は、立上がりおよび立下がり遷移を検出するための回路を示す。
図５（Ｃ）は、エッジ割当ての一例を示す。
図５（Ｄ）は、エッジ符号化アルゴリズムのブロック図である。
図５（Ｅ）は、図５（Ｄ）のアルゴリズムを実現するための回路である。
図５（Ｆ）は、エッジ位置データがいかにして２進値に変換されるかを示す、真理値表である。
図５（Ｇ）は、エッジ割当ての第二の例を示す。
図６（Ａ）は、主平均（ビットレート）回路である。
図６（Ｂ）は、主平均（シンボルレート）回路である。
図６（Ｃ）は、スイッチ１４９のための論理図である。
図７は、主平均サイズの遷移密度調整のためのアルゴリズムである。
図８は、副平均回路のブロック図である。
図９は、ポインタ信号を計算するアルゴリズムを示す。
図１０は、周波数および位相誤差補償のための主および副ポインタを有する、データ抽出技術を示す。
図１１は、ポインタ生成器の真理値表である。
発明の詳細な説明
図３を参照して、この発明の包括的な概念を理解することができる。
図３に示す装置は、再生後データレジスタ８０から再生後データ出力５を提供するよう意図されたものである。再生後データ出力は、入力データ内に大きいジッタ歪みが存在した場合にも、シリアルデータ入力１に含まれるデータを正しく表現する。この装置は、シリアルデータ入力１の立上がりおよび立下がり遷移が起こる時間を調べて、それらの調査に基づいて、遷移が最も発生しやすい場所についての統計をとるための方法を提供し、かつ、再生後データレジスタ８０内のデータのサンプリングが、それらの遷移時間から平均的に最も離れた時間に行なわれるようにする。
局所基準信号、すなわちローカルシンボルクロック２は、標準周波数の±５０ＰＰＭと指定される、受信機によって生成される。シリアルデータ入力のデータレートは、同じ仕様を有する遠隔送信機から導出される。ローカルシンボルクロック入力２および４０個の出力タップ９３−１から９３−４０が、遅延線４０に接続される。遅延線４０は、一連の５個のレジスタ４８ａ〜４８ｅに、隣接するレジスタビットのクロック入力に接続される、９個のタップの５つのグループを有する。４８ａの最上位ビットは、ローカルシンボルクロックを受ける。次に上位のビットは、第１の遅延線タップによってクロックされる。３番目に上位のビットから最下位ビットまでは、第２の遅延線タップから第８の遅延線タップまでによって、それぞれクロックされる。４８ｂの最上位ビットもまた、第８の遅延線タップによってクロックされる（すなわち、４８ａの最下位ビットと４８ｂの最上位ビットが共有される）。４８ｂの２番目に上位のビットから４８ｂの最下位ビットまでは、遅延線タップ９から１６にそれぞれ接続される。レジスタ４８ｃ、４８ｄおよび４８ｅもまた、同様に接続される。遅延線の４０個のタップに対する接続９３−１から９３−４０のグループは、ＭＵＸ９２に接続される。この例において、遅延線は１２５ＭＨｚシンボルクロックについて長さが４０ｎｓであり、４０個のタップを有する。すなわち、１ｎｓの間隔を有する。各タップは、遅延線の始端に印加されたクロック基準信号、すなわちローカルシンボルクロックと同一ではあるが遅延されているビット位相信号を提供する。シリアルデータ入力信号１は、レジスタに与えるクロックとして対応のビット位相信号を用いることにより、各レジスタ４８ａ〜４８ｅによって取込まれる。すなわち、シリアルデータ入力信号は、レジスタ４８ａ〜４８ｅの各ビットの「Ｄ」入力に印加される。
レジスタ４８ａ〜４８ｅによって取込まれたデータは、したがって、隣接する遅延線タップ間の時間遅延の逆数の周波数でサンプリングされた、入力信号のデジタル表現である。シンボルクロックの遷移が遅延線の終端に、次のシンボルがその始端に到着するのと同じ時間に到着するように遅延線が較正されている限り、完全なサンプルは１シンボルクロック期間の広がりを有する。この例（ＦＤＤＩ仕様）においては１シンボルにつき５ビットが存在するため、各レジスタ内に１ビットを存在させるようにすることができる。このことは、データビットレジスタ内の各遷移に対してサンプリング時間におけるレジスタ内でのその物理的な位置に基づいて数値を割当てることによって、ビットの位相の関係を数量化することができることを意味する。この、数値を割当てる機能は、遷移立上がり検出器５６および遷移立下がり検出器５６′を用いて、エッジ検出器回路内のレジスタ１からレジスタ５に取込まれたデータを分析する（図５（Ａ）および図５（Ｂ））。次に、立上がり遷移および立下がり遷移の各々に、レジスタの中央からのその位置に応じて、エンコーダ６４内で数値が与えられる。立上がりおよび立下がり遷移は、平均器７３で平均化される。ポインタ生成器９０におけるタップ選択コマンド９１の計算は、ＭＵＸ９２を制御して、遅延線４０のタップを選択する。ＭＵＸ９２の出力９３′は、再生後データレジスタ８０に送られる。ポインタ生成器９０の信号９４および９５はデータ選択スイッチ７９に印加されて、４０ビットの遅延線サンプル９６における、平均エッジ位置から１／２ビット周期だけ離れた、５つのタップを選択する。ＭＵＸ９２の出力９３′は、再生後シンボルクロックであって、これは、データ選択スイッチアレイ出力７９′を再生後データレジスタ８０へとラッチする、位相がシフトされたクロックである。
図１（Ａ）は、ＮＲＺＩで伝送された一連の「１」のコードの、波形（ハイレベルおよびローレベル）を表わす。５つの「１」（５ビット）の１「ワード」を表わす、５つの遷移（３つの立上がりおよび２つの立下がり）が示される。伝送される際の最初の波形は、各サイクルのハイおよびローの期間が「ビット」の周期に等しいため、「理想的」なものとして示される。各ワードサイクル中、遅延線内には５ビットが存在する。立上がり遷移は「立上がり平均」（Ｒ）を中心とし、立下がり遷移は「立下がり平均」（Ｆ）を中心とするので、「遷移平均」（Ｍ）が平均となる。
図１（Ｂ）は、図１（Ａ）の波形から導出される、受信信号を示す。この信号は、デューティサイクル歪みを示す。「ロー」期間は、ハイの期間よりも長いものとして示される。
図１（Ｃ）は、複数回伝送された「１」の５ビットのワードを示し、それぞれの平均時間Ｔ_fおよびＴ_rの周辺で発生する立下がりおよび立上がり遷移の分布を示す。この条件は、伝送および再生における回路のノイズに起因して生じる。
図１（Ｄ）は、複数の「ワード」サイクルの１期間にわたる、「１」および「０」の任意の集まりを含む、典型的なデータストリームを示す。
入来信号からデータを正確に抽出するには、遷移が起こりそうにない時間における入来信号波の信号レベルを検出せねばならない。これを、「アイ」の中心と呼ぶ。「ビット基準期間」を１ビットを含む期間として規定すると便利であろう。図１（Ｆ）の、離散的な数のビット基準期間は、図１（Ｅ）に示す１シンボル周期の期間に等しい。この実施例を説明するのに使用される例においては、図１（Ｅ）の１シンボル周期は、５ビットの基準期間、すなわち、１シンボル当り５ビットに等しい。「アイ」の中心における入来データをサンプリングするのに最適なビット位相信号をつきとめるプロセスは、統計学的平均方法を用いる。
図１（Ｇ）のビット位相信号の遷移を使用して、各々が「ビット基準期間」に広がるレジスタを形成する、隣接するフリップフロップ内へのシリアルデータ信号がサンプリングされる。各「ビット基準期間」において、レジスタサンプルが処理されて、隣接するレジスタビットを排他的ＯＲ処理することにより、論理レベル遷移がつきとめられる。これらの遷移位置は、ビット基準期間境界を基準とするその遷移の位置を表わす、２進数へとデジタル符号化される。各ビット基準期間は２相インクリメントに分割されて、どちらのインクリメントがデータ遷移と一致するかが判定される。「遷移平均時間」がその後、符号化された立上がりおよび立下がり遷移を集めたものを、それらが発生する位相インクリメントについて平均化することによってつきとめられる。
この実施例においては、シンボル基準信号は２５ＭＨｚの周波数を有し、これは、５倍に乗じられて、ＦＤＤＩ応用のための８ｎｓのビット基準期間が与えられる。このシンボル信号の１サイクルはしたがって、５ビットのデータシンボル長さの範囲に広がる。
図１（Ａ）に示すように、「理想的な」信号（歪められていないデータ信号）の中心は、通常、局所基準信号の遷移とは一致しない。この位相の変位が、「ｓ」で表わされる。「ｓ」は、時間が経過するに従って、局所基準とデータ基準との間の周波数差の結果として変化する。しかし、理想的な信号の中心は、いかなる所与の瞬間にも、Ｔ_TAPの精度で、ビット位相信号のうち１つと一致する。この発明に従えば、シンボルクロック信号の位相が調整されて、Δｓがゼロである、「再生後シンボルクロック」信号が生成される。
図２（Ａ）および図２（Ｂ）は、例示の目的で、２つの遷移のみの平均的な位相時間変位を計算するのに、および、Δｓがゼロである再生後データ信号を生成するために使用される、「１−１」データシーケンスのパラメータを示すグラフである。図２（Ａ）は、立上がり遷移で始まって境界Ｗ０、Ｗ１およびＷ２を有する、３つのビット基準期間を示す。Ｗ０は、時間的に最初のビットであり、各ビット基準期間は８ｎｓである。図２（Ｂ）は、１つの立上がり遷移および１つの立下がり遷移を含む、「１−１」データ信号を示す。このパルスの中央の時間（理想的なサンプリング点）は、ビット基準期間Ｗ２のエッジ時間から期間ｓだけ変位されている。これを、簡単な代入によって以下のように示すことができる：
ｓ＝（ａ_f1＋ａ_r1）／２
隣接するビット基準サイクルについてａ_r1およびａ_f1の多数の測定値をとって平均値Ｓ′を得ることにより、かつ、そのＳ′の値をいくつかのビット基準サイクルにわたって平均化することにより、データ信号を検出するのに最適である平均時間Ｓを得ることができる：
Ｓ＝（Ａ_r＋Ａ_f）／２
平均的な位相時間変位を計算するには、遷移の有限個の位相時間変位をサンプリングしなくてはならない。ここで、「位相時間変位」とは、それぞれのビット基準期間の始端を基準とする、遷移の位相時間を意味する。平均的な位相時間変位を計算するのに使用される連続したシンボルサイクルの数は、平均を割出すのに使用される値の数が増すほど、その各々の値が平均に対して有する効果が減じられる、という事実を考慮する必要がある。平均Ａ_rおよびＡ_fを計算するために、最も古い位相時間変位が減じられて、最新の位相時間変位が加えられる。
図４（Ａ）は、図４（Ｂ）の５つのデータサンプラレジスタ４８ａ〜４８ｅのうちの１つの回路を、遅延線４０の一部分と関連して、概略的に示す。図４（Ｂ）のデータレジスタ４８ａ〜４８ｅは、５ビットのシンボル（ワード）に対応して、各々が図４（Ａ）に示した８つのＤ型フリップフロップ５４を含む、５列を含む。ここで、各１ビットが１列内に含まれる。シリアルデータ入力の遷移は、線５０を介して、フリップフロップ５４のＤ端子のすべてに、並列で印加される。局所シンボルクロック信号は線５３上で、遅延線４０に印加される。これは、１ｎｓの間隔でタップされて、クロックのためのビット位相信号が図４（Ａ）に示す８本の線５５−０から５５−７上に出力されるようになる。
各フリップフロップ５４はしたがって、それぞれのＣ線上で、１ｎｓの間隔で連続してクロックを受ける。Ｄ入力に存在する論理レベルは、クロックパルスの印加時にＱ出力に転送される。各シンボル信号期間につき、４０の論理レベル値ｍＱｎが、図４（Ｂ）に示す遷移検出器５６および５６′に結合される。各遷移検出器は、１つの反転入力を有する隣接するＡＮＤゲートから構成される。１から５の立上がりエッジサンプルおよび立下がりエッジサンプルが、所与のシンボル期間内で取込まれる。
図４（Ｂ）は、サンプルレジスタ４８ａ〜４８ｅのフリップフロップの各グループ内の立下がりおよび立上がり遷移をそれぞれつきとめるための、遷移検出器回路５６および５６′を示す。図５（Ｂ）の立上がりエッジ検出器５６′内には立上がりエッジをつきとめるための５グループのＡＮＤゲート５８が存在し、図５（Ａ）には立下がりエッジをつきとめるための、５グループのＡＮＤゲート５８が存在する。
図５（Ａ）は、隣接するＡＮＤゲート５８を示す。これらは、ＡＮＤゲートの右側に反転ＡＮＤゲート入力を有する。図５（Ｂ）は、ＡＮＤゲートの左側に反転ＡＮＤゲート入力を有するＡＮＤゲート５８を示す。
遷移の位置をつきとめた後に、検出された各遷移に対して数値を割当てる。この数値は、エッジの位置のレジスタ境界に対する関係に基づく。この数値割当てプロセスは、図５（Ｃ）に示す２つの例を参照することにより理解できる。図５（Ｃ）および図５（Ｇ）は、波形は同じであるがサンプリングウィンドウに対して位相がシフトされている２つの波形に適合が可能である、エッジ位置割当ての２つの事例を示す。時間は、Ｔで示され、左に向かって増加する。これは、シンボルクロック信号が遅延線を通じて左から右へと伝搬する、サンプラレジスタ内で観測されるものと同様であり、したがって、波形の遷移は、示されるような時間で取込まれる。エッジ位置値は、各ウィンドウの中心を基準として割当てられ、８ｎｓの間隔で破線で区切られる。
図５（Ｃ）の事例１からわかるように、ウィンドウ基準２は、その「０」が奇数のウィンドウの中心と位置合せされるようにレイアウトされており、ウィンドウ基準１は、その「０」が偶数のウィンドウの中心と位置合せされている。ここで、ウィンドウ♯１内に表われる立上がりエッジに、数値「３」が割当てられていることに着目されたい。この３は、ウィンドウ基準２の行内の２と４との間の空間とそのエッジが位置合せされているという事実から導出されたものである。次のエッジは、立下がりエッジであって、これには「−１」の数値が割当てられているが、これは、ウィンドウ基準１の０と−２との間の空間に位置合せされていることによって導出されたものである。
図５（Ｃ）の事例１においては、如何にして立上がりエッジ平均および立下がりエッジ平均が得られるかもまた示される。たとえば、立上がりエッジ平均は、次の加算によって得られる：

立下がりエッジ平均は、

であり、組合せ平均は、

となる。
数値を位置エッジに割当てるアルゴリズムのフロー図を、図５（Ｄ）に示す。ステップ１２０において、各エッジ位置には符号付４ビット２進数が割当てられる。この数は、それが取込まれたウィンドウ（−４から＋４）の基準数を基準として、または、隣接するウィンドウ（−４から−８または＋４から＋８）を基準として割当てることができる。正しい数値割当ては、現時点の（直前の）平均位置から最小距離を有するものである。
図５（Ｄ）のアルゴリズムをたどる以下の例を考慮することは有益であろう。ここで、現時点の平均割当値を−３であると仮定する。この数−３は、２の補数表現では１１０１となる。この例の最初の２進エッジ位置が（００１０）すなわち２であると仮定し、符号ビットを最も左のビットであると仮定する。図５（Ｄ）のステップ１２１に従って、第２の割当値は、符号ビットをトグルすることによって１０１０となる。これは、−６（２の補数表現）と等価である。
ステップ１２２に従って、これら２つの割当値の平均から差を求める：
差１＝−３−２＝−５および｜−５｜＝５
差２＝−３−（−６）＝３および｜３｜＝３
｜５｜＞｜３｜であるため、この例では正しいエッジ位置割当ては−６（１０１０）である。
図５（Ｅ）は、図５（Ｄ）に示した数値割当てアルゴリズムを実現する回路のブロック図を示す。
エッジ遷移検出器５６および５６′の８ビット出力５９および５９′は、エッジサンプルエンコーダ６４に印加される（図５（Ａ）、５（Ｂ）、５（Ｅ））。サンプルエンコーダ６４′（図１）は、８ビットエッジ位置を図５（Ｆ）の真理値表に示すような４ビットの符号化された等価物に直接対応付ける、組合せ回路である。図５（Ｅ）を参照して、２つの可能なエッジ位置割当値が、減算器７０および７０′において現時点の平均値から減じられることがわかる。各差について絶対値が計算され（７１／７１′）、デジタル比較器７２に与えられる。論理１はＡ＞Ｂの条件を示し、トグルされた符号ビットを有するｍｕｘ入力を選択する。０から５の立上がりエッジサンプルおよび立下がりエッジサンプルが、任意の１シンボルクロックサイクル内で取込まれる。
エッジサンプル処理がビットレートで行なわれる場合には、１または２のそのようなエッジプロセッサが必要となる。これは好ましい構成である。もしエッジサンプル処理がシンボルレートで行なわれる場合、５または１０のそのようなプロセッサが、並列で動作するように求められる。立上がりおよび立下がりエッジはシンボルまたはビットクロックの交互の位相上で処理することが可能であり、それにより、必要な回路の数がおよそ１／２に抑えられる。
検出されたエッジが符号化されて正しいコード値が選択されると、その選択された値は、図３および図６（ａ）のブロック図に示すような主平均回路に送られる。図６（ａ）の回路は、各ビットクロックにおける加算器１２７の値Ｘ_mを、レジスタ１２８内に蓄積された先の値の合計に加算する。これは、合計でｎ個の値が加算されるまで続けられる。その後その値は、ｎで除算して丸められるが、これは通常、ｌｏｇ₂ｎビットだけシフトしてその平均値１３３を図８の副平均器に渡すことによって行なわれる。
もしこの主平均化がビットレートではなくシンボルレートで行なわれる場合、複数の符号化された遷移サンプルを任意の１シンボルクロックサイクルにおいて合計に加えなくてはならない。１シンボルサイクルにつき複数の符号化／平均化を同時に行なうための回路を、図６（Ｂ）に示す。フラグ信号、すなわち、Ｆｌａｇ［１］，１４３−１、Ｆｌａｇ［２］，１４３−２、…Ｆｌａｇ［５］は、対応のデータエッジ信号が有効なデータを有するかどうかを示す。すなわち、Ｅｄｇｅ［１］，１４０−１は、レジスタ４８（ａ）がその中に検出された符号化エッジ位置を有する場合に有効である。もしＦｌａｇ［ｎ］が真であれば、図６（Ｂ）のＩＮＣＲレジスタ１４８−η₇のカウント値は１だけインクリメントされて、そのインクリメントされた値が、次のＩＮＣＲレジスタ１４８−（η＋１）に送られる。この手順は、各ＩＮＣＲレジスタ１４８−ηについて繰返される。各シンボルクロックサイクル内で累積されたカウント値は、カウントレジスタ１４５内にラッチされる。ＩＮＣＲレジスタのうち１つがしきい値数Ｚに達すると、オーバフロー（ＯＶＦ）信号が生成される。一方、符号化されたエッジ値は、連続するシンボルクロックサイクル内で、レジスタ１４６の現時点におけるＲ合計値に加算される。ＯＶＦが発生すると、スイッチ１４９ηにおける合計入力Ｓ１が、スイッチ１４９−ηのＴにおいて、トライステートバス１５０上に出力されて、合計レジスタ１４７内にラッチされる。符号化されたデータ信号のしきい値数がわかっているため、合計信号は■^zｘ_iとなり、レジスタ１４５および１４６内の値がリセットされる。しきい値は２の累乗が選択され、それにより、シフティングによってスケーリング／除算が達成されるようにする。しきい値Ｚはまた、１００ｐｐｍの周波数不一致がフィルタ処理されることのないように、低信号遷移密度の期間中に減じることができる。しきい値はまた、最初の平均がより迅速に得られるようにかつ最初の信号のロックオンを早めるように、初期化中に減じることもまた可能である。遷移密度を監視して「しきい値」を設定するためのアルゴリズムを、図７に示す。図７のアルゴリズムは、遷移密度に応じていかにしてしきい値が設定されるかを示す。
一旦合計が得られて図６（Ｂ）の合計レジスタ１４７内に取込まれると、最下位ｌｏｇ₂Ｚビットが切り捨てられて、その結果が図８に示すような副／ローパスフィルタに送られる。スケーリング後の主平均は、図８のＦＩＦＯスタック１５２内に送られて、加算器１５０に提供される。ここで、その平均が現時点の平均１５４に加算される。この副平均／ローパスフィルタは、可能な１００ｐｐｍの周波数不一致を通過させながらもジッタを十分に取除くことができるようなカットオフ周波数を有する。単極の再帰的デジタルローパスフィルタでもまた、このような結果が得られる。ＦＩＦＯの底部の値は新しい合計から減じられて、その結果が切り捨てられて新しい平均が算出される。一般に、ＦＩＦＯは、スタックポインタアドレスを介してアクセスされるＲＡＭメモリである。
第１の信号遷移がシステムによって受取られるとき、ＦＩＦＯは空であって現時点の平均は存在しない。したがって、初期化の手順が必要となり、これが安定な状態の動作モードにつながる。初期化中、主平均器はバイパスされる。すなわちそれは、符号化された遷移を変更せずに図８の副平均器に渡す。副平均器のＦＩＦＯのためのスタックポインタは、それが第１のバイトを指すように初期化される（すなわち、当初は、ＦＩＦＯ深さ＝１である）。さらに、ｎ＝１であるため、副平均器内のｎによる除算を行なうためのシフタはオフ状態とされる。第１のエッジ位置平均値はしたがって、受取られた第１の信号エッジの符号化された値である。次の符号化されたエッジ位置が副平均器に渡されると、副平均器のシフタは能動化されてシフトを１回行なう（２で除算する）。その結果は、最初の２つの符号化されたエッジ位置値の平均である。このステップに続いて、スタックポインタは、ＦＩＦＯが２バイトの深さを有するように進められる。このプロセスは、図９に示されるように続けられる。平均値の計算が行なわれている間、新しく到着するエッジ遷移は無視される。一旦平均値が得られると、次に取り込まれた遷移が、その新しい平均値に最も近似するように符号化される（前述のとおりである）。
図１１は、４ビット平均１５４を主ポインタ信号９４と呼ばれる８ビットデジタル信号のグループへと変換するためのポインタ生成器９０（図３）の入出力の関係に関する真理値表を示す。これは、遅延線の各８ｎｓ領域に沿ったオリジナルのサンプリング位置と１対１の対応を有する。ポインタ生成器の出力信号（この実施例においては８個の信号）のうちの１つが能動化されて、データ選択スイッチ７９（図３）に与えられる。この信号は、サンプル内の、サンプルの平均位置点から１８０度離れた位置に対応する。この位置に対応するデータサンプルは能動化されたＤフリップフロップ５６に渡され、そこで、再生後シンボルクロックによってラッチされる。
再生後シンボルクロック９３′はｍｕｘ９２の出力（図３）であって、これは、ポインタ生成器９０からのポインタ信号９１に応答して４０の遅延線タップのうちの１つを選択することによって得られる。再生後シンボルクロックのタップは、初期化されると、「データビット」レジスタ４８内の平均データ遷移位置から決定される最適なデータ抽出点に対応する点に即座にシフトする。
この最適なデータ抽出点が局所クロック基準と受取られたデータとの間の避けられない周波数差によってシフトすると、再生後シンボルクロック選択点が遅延線に沿って応じて変化する。データ抽出点が「データビット」レジスタ境界を越えて右に移動する場合、再生後シンボルクロック選択点もまた境界を超えて次の「データビット」領域に入る。（主ポインタ信号によって選択される）「データビット」が、再生後シンボルクロック選択点が「データビット」レジスタ境界を超えることの結果として連続する再生後仮想ビットクロックサイクルにおいて二度選択されることがないようにするために、副ポインタ信号９５（図３）の組およびスイッチが使用される。図９は、主および副ポインタ信号９４および９５を生成するのに使用される論理のフロー図を示す。図１０は、これらのポインタ信号によって制御されるスイッチ回路を示す。線１０１上の「副ポインタ信号」によって制御される第２の組のスイッチＳ２−００からＳ２−４０は、どの８ｎｓ領域の主スイッチ出力が各出力フリップフロップに与えられるかを選択するのに使用される（図１０）。図１０において、主ポインタ信号の最下位ビットは、５組のスイッチ（すなわち、Ｓ１−００、Ｓ１−１０、Ｓ１−２０、Ｓ１−３０、Ｓ１−４０）の各々の最も左にあるスイッチに接続される。その次に上位のビットは、Ｓ１−０１、Ｓ１−１１、Ｓ１−２１、Ｓ１−３１、Ｓ１−４１に接続される。残りの主ポインタ信号は同様に接続され、左から右の順に続く。最下位の副ポインタ信号は、５組の副スイッチ（Ｓ２−００、Ｓ２−１０、Ｓ２−２０、Ｓ２−３０、Ｓ２−４０）の各々の最も左のスイッチに接続される。残りの副ポインタ信号は左から右の順に続く。ビットがどのようなときに二度取込まれ得るかを想定するために、各「データビット」レジスタ４８の最適なデータ抽出点が点「Ｓ１−０７からＳ１−１０」へとシフトし、かつ、再生後シンボルクロック信号がタップ７からタップ８にスイッチするような例を考える。主ポインタ信号８０によって制御される、各「データビット」領域レジスタのためのスイッチ６５の出力が対応するＤフリップフロップ５６に直接与えられた場合、再生後シンボルクロックは、Ｓ１−０７におけるデータをそれが「タップ７」から導出されている間に取込み、その直後にＳ１−１０におけるデータを、「データビット」領域♯２に対応する、Ｄフリップフロップへと取込む。ここで、これらのデータ点が互いに対して、８遅延線タップではなくわずか１遅延線タップしか離れていないことに着目されたい。もしこのような事態が起こった場合、同じ「データビット」が二度サンプリングされることは十分考えられ得る。これを訂正するために、副ポインタ信号は、「データビット」領域♯３のデータがフリップフロップ♯３に与えられるように、データビット領域♯４のデータがフリップフロップ♯３に与えられるように、以下同様に操作する。
この発明の特徴を提供するために、以上の実施例には変更および修正が加えられてもよい。したがって、本発明の範囲は、以下の請求の範囲によって規定されるものである。

Claims (15)

1. 入力シリアル２進パルス列内のジッタを訂正するための方法であって、
   （ａ） 前記入力シリアル２進パルス列のサンプリングの時間を最適化するように前記入力シリアル２進パルス列のサンプリングを制御する信号を生成するステップを含み、前記サンプリングを制御する前記信号は局所で生成されたシンボル基準クロックであり、さらに、前記局所で生成されたシンボル基準クロックから局所ビット基準信号を生成し、さらに、
   （ｂ） 前記局所で生成されたシンボル基準クロックの位相を選択するための位相制御信号を生成するステップと、
   （ｃ） 前記入力２進パルス列の複数の遷移エッジの位置の数値を前記局所で生成されたビット基準信号と比較して決定するステップとを含み、前記遷移の前記数値は数値的に平均化され、前記位相制御信号は前記数値的平均に応答する、方法。
2. 前記複数の遷移エッジの前記位置の数値的平均を決定する前記ステップは、
   前記位置の予め定められた数ｎ個の逐次サンプルの数値の平均を、先のｎ個のサンプルの合計に最も新しくサンプリングされた数値を付加し、かつ、先のｎ個のサンプルの合計に含まれる前記数値のうち最も古い数値を取除くことによって生成するステップを含む、請求項１に記載の方法。
3. 前記入力２進パルス列のサンプリングを開始する信号を生成する前記ステップは、
   前記数値の平均を、タップスイッチＭＵＸに接続されたタップ選択信号へと復号化して、前記再生されたシンボルクロックの位相を制御するステップを含む、請求項２に記載の方法。
4. 局所シンボル基準クロックから導出された信号でデータをサンプリングすることによって、ジッタで歪められた遷移の入力シリアル２進パルス列から前記データを分離するための装置であって、
   ａ） 前記局所シンボル基準クロックから導出された内部で生成されたビット基準と比較して、前記ジッタで歪められた入力シリアル２進パルス列における前記遷移の位置を決定するための手段と、
   ｂ） 前記内部で生成されたビット基準を基準として、前記遷移の位置に対する数値を決定しかつ割当てるための手段と、
   ｃ） 前記遷移の前記数値の平均に応答して前記データをサンプリングするために使用されるべき前記シンボル基準クロックの位相を選択するための信号を生成するための手段とを含む、装置。
5. ジッタによって劣化されたデータ信号から再生後データを生成するためのシステムであって、前記劣化したデータ信号はハイ論理レベルとロー論理レベルとの間の遷移を有し、前記システムはシンボル信号の１サイクルにつき固定された数のビットを有するシンボル信号を使用し、前記シンボル信号はシンボル周期を有し、前記シンボル周期は前記固定された数によって分割されてその始端が前記シンボル信号の遷移と一致する第１のビット基準期間で始まる連続するビット基準期間を規定し、前記システムは、
   第１の複数のビット位相信号を生成するための手段を含み、第１の複数のビット位相信号を生成するための前記手段は複数の出力端子および第１の入力端子を有し、前記出力端子の各々は異なるビット位相信号を提供し、前記第１の入力端子は前記シンボル信号の局所ソースに接続するよう適合され、
   前記ビット位相信号および前記シンボル信号はハイ論理レベルとロー論理レベルとの間の遷移によって特徴付けられ、
   前記各ビット位相信号は前記シンボル信号の周波数と同じ周波数を有し、
   前記各ビット位相信号の前記各遷移は前記他のすべてのビット位相信号の遷移とは位相時間差だけ分離され、前記各ビット位相信号の遷移は前記他のビット位相信号のうちすぐ隣接する信号の前記遷移から位相の増分だけ変位された位相時間を有し、第１のそのようなビット位相信号は前記シンボル信号の遷移と一致する遷移を有し、さらに、
   入力端子および出力を有する複数のレジスタ手段を含み、前記劣化したデータ信号は前記複数のレジスタ手段の各々における前記入力端子に印加されて前記劣化したデータ信号がサンプリングされ、
   前記複数のレジスタ手段の各々はまたクロック入力を含み、前記レジスタ手段の前記クロック入力はビット位相信号を生成するための前記手段の前記出力端子のうち異なる端子に接続され、さらに、
   遷移検出および符号化手段を含み、前記遷移検出および符号化手段は前記レジスタ手段の前記出力端子に接続されて遷移の存在を示しかつ前記ビット基準期間の境界を基準として前記取込まれた信号遷移の位置の数値的表現を提供し、さらに、
   前記遷移検出および符号化手段に接続されて、各ビット基準期間の連続するシンボルサイクル中に複数の前記数値的表現を集め、かつ、前記各ビット基準期間の平均位相差を計算して前記各ビット基準期間中の前記平均位相時間差を示す信号を自身の出力端子に出力するための平均化手段を含み、
   前記平均位相時間差は平均遷移と前記それぞれのビット基準期間の始端との間の位相時間の差であり、さらに、
   データ抽出手段を含み、前記データ抽出手段は前記劣化したデータ信号を受取るための第１の入力端子と前記平均化手段に結合された第２の入力端子とを有する、システム。
6. 前記第１の複数のビット位相信号を生成するための前記手段は、
   前記シンボル信号を伝搬するよう適合された遅延線手段を含み、
   前記遅延線手段は入力および出力およびタップを有する第１の複数の遅延セルを含み、前記遅延セルは前記シンボル信号ソースに接続するよう適合された第１の入力端子を有する第１のセルで開始して直列に接続され、ビット位相信号を生成するための前記手段の複数の出力端子は隣接するセルの入力端子に接続されかつ前記レジスタ手段の対応する入力に接続され、
   前記各セルは前記位相の増分に等しい伝搬遅延を有し、前記第１の複数の遅延セルは前記シンボル信号の周期に等しい合計伝搬遅延を有し、前記第１の複数のセルは等しいセルのグループに分離され、各グループは、各セルのグループが１ビット基準期間に等しい伝搬遅延を有するという条件で、前記位相の増分のグループの１つに対応する前記第２の複数のセルを有する、請求項５に記載のシステム。
7. スイッチシステムを含み、前記スイッチシステムは前記遅延線の前記各タップに接続された少なくとも１つのスイッチを有し、さらに、
   前記平均位相時間差の平均値である一定の平均位相時間差を計算しかつ自身の出力端子に前記一定の平均位相時間差を示す信号を生成するよう動作可能な構成で前記平均化手段に接続された計算手段と、
   前記平均化手段に結合されたタップ選択手段とを含み、前記タップ選択手段は、前記スイッチシステムに出力を提供して前記出力のうち１つを再生後シンボルクロックとして選択する、請求項６に記載のシステム。
8. 前記遷移検出および符号化手段は、前記それぞれのビット位相信号の前記遷移と前記ビット基準期間の前記始端との間の前記位相時間差を表わすビット位相信号を生成するための前記手段の各出力端子に、数値的指示を割当てるための手段を含み、
   前記平均化手段は、
   ビット位相信号の遷移がデータ遷移の遷移と一致する各出力端子の前記数値的指示を記憶するための手段を含み、前記記憶された指示は選択された数の連続するシンボル信号期間から集められ、前記記憶するための手段は前記レジスタ手段に結合され、さらに、
   前記記憶された指示の合計を生成しかつ前記選択された数によって前記合計を分割し、それにより、平均遷移の数値的指示として表現される平均位相時間差を計算するための手段を含み、前記合計を生成する手段は前記記憶する手段に接続され、さらに、
   前記合計内に含まれる最新の遷移の前記数値的指示と最も古い遷移の前記数値的指示との間の差を計算し、前記差を前記選択された数で分割し、かつ、前記分割した差を前記平均位相時間差に代数的に加算することによって、各ビット基準期間の前記平均位相時間差を絶えず更新し、さらに、前記加算器の前記出力端子に前記平均位相時間差を示す信号を出力するための手段を含み、前記更新する手段は前記合計を生成する手段に接続される、請求項５に記載のシステム。
9. 前記遷移検出および符号化手段は、ビット位相信号を数値的指示のサイクル内に生成するための前記手段の前記端子の前記グループのうちいずれか１つにおける前記数値的指示を表現するための手段を含み、そのビット基準期間の始端に対するその位置を基準としたグループ内の１つの位置における各端子は、それぞれのビット基準期間の始端を基準とした別のグループにおける同じ位置を占有する端子と同じ指示を有し、
   前記平均化手段は、
   平均遷移が異なるビット基準期間に属する隣接する指示間で一方方向に移動する場合に、前記平均遷移の指示を数値的指示の完全な１サイクル分、反対方向に戻すように移動させるための手段を含む、請求項８に記載のシステム。
10. 前記平均化手段は、平均遷移の前記数値的指示と前記データ遷移の前記数値的指示との間に最小の差を有するビット基準期間に対して遷移を割当てるための手段を含み、前記データ遷移および前記平均遷移の前記数値的指示は、前記それぞれのビット基準サイクルの始端を基準にして表わされる、請求項５に記載のシステム。
11. 第１の複数のビット基準信号を生成するための前記手段の各出力端子は数値的指示を有し、前記数値的指示は、前記それぞれのビット位相信号の遷移と前記ビット基準期間の前記始端との間の前記位相時間差を表わし、
    前記平均化手段は、
    ビット位相信号の遷移が前記歪められたデータ信号の立下がり遷移に一致する物理的な位置の各出力端子の前記数値的指示を記憶するための第１の手段を含み、立下がり遷移の前記記憶された指示は選択された数の連続するシンボル信号期間から集められ、前記第１の記憶する手段は前記レジスタ手段に結合され、さらに、
    前記立下がり遷移の記憶された指示の合計を生成しかつ前記選択された数によって前記合計を分割することにより立下がり遷移の平均位相時間差を計算するための手段を含み、前記第１の合計を生成する手段は前記第１の記憶する手段に接続され、さらに、
    ビット位相信号の遷移が歪められたデータ信号の立上がり遷移と一致する位置における各出力端子の前記数値的指示を記憶するための第２の手段を含み、立上がり遷移の前記記憶された指示は前記選択された数の連続するシンボル信号期間から集められ、前記第２の記憶する手段は前記レジスタ手段に接続され、さらに、
    前記立上がり遷移の記憶された指示の合計を生成しかつ前記合計を前記選択された数によって分割することにより立上がり遷移の平均位相時間差を計算するための第２の手段を含み、前記第２の合計を生成する手段は前記第２の記憶する手段に結合され、さらに、
    前記選択された数によって分割された前記合計に含まれる最新の立上がりまたは立下がり遷移ともっとも古い遷移の前記数値的指示間のそれぞれの差を計算し、かつ、前記分割された差を前記平均位相差に代数的に加算することによって、各ビット基準期間の前記立上がり遷移および前記立下がり遷移の前記平均位相差を周期的に更新するための手段を含み、前記更新する手段は前記第１および第２の記憶する手段に接続され、さらに、
    前記立上がり遷移の位相差の前記記憶された合計と前記立下がり遷移の位相差の前記合計とを加算して総計を算出しかつ前記総計を２によって分割することにより、平均遷移の位相差を得るための手段と、
    前記加算器の前記出力端子に平均位相時間差を示す信号を提供するための手段とを含む、請求項５に記載のシステム。
12. 前記シンボル周期は約４０ｎｓである、請求項５に記載のシステム。
13. 前記増分は約１ｎｓである、請求項５に記載のシステム。
14. 前記ビット基準期間は約８ｎｓである、請求項５に記載のシステム。
15. デューティサイクル歪みによって劣化されたデータ信号から再生後データ信号を生成するための方法であって、前記劣化したデータ信号はハイ論理レベルとロー論理レベルとの間の遷移を有し、前記方法はシンボル信号の１サイクルにつき一定の数のビットを有するシンボル信号を使用し、前記信号のシンボルサイクルはシンボル周期を有し、前記シンボル周期は前記数のビットによって分割されて、それによりその始端が前記シンボル信号の遷移と一致する第１のビット基準期間で開始する連続するビット基準期間を規定し、前記方法は、
    ａ） 第１の複数の出力端子のそれぞれにおいて第１の複数のビット位相信号を生成するステップを含み、前記ビット位相信号および前記シンボル信号はハイ論理レベルとロー論理レベルとの間の遷移によって特徴付けられ、前記各ビット位相信号は前記シンボル信号の周波数と同じ周波数を有しかつ前記各ビット位相信号は前記他のすべてのビット位相信号から位相時間差だけ分離され、前記各ビット位相信号は前記シンボル信号の遷移と一致する遷移を有するビット位相信号で開始する前記他のビット位相信号の１つよりも位相の増分だけ大きい位相時間を有し、さらに、
    ｂ） 前記劣化したデータ信号の前記遷移と前記データの遷移が発生する前記ビット基準期間の境界との間の位相時間差を検出するように前記ビット位相信号で前記劣化したデータ信号をクロックするステップと、
    ｃ） 各ビット基準期間について連続したシンボルサイクル中に複数の前記位相時間差を集めるステップと、
    ｄ） 前記各ビット基準期間について平均位相時間差を計算するステップとを含み、前記平均位相時間差は最新の平均位相時間と直前の平均位相時間との間の位相時間における差であり、さらに、
    ｅ） サンプリング制御信号を生成して、前記計算された平均位相時間差に応答して最適な信号検出時間において前記劣化したデータ信号をサンプリングするステップを含む、方法。

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