KR100458106B1

KR100458106B1 - 디지털 신호의 품질을 결정하기 위한 장치 및 방법

Info

Publication number: KR100458106B1
Application number: KR10-2001-0038294A
Authority: KR
Inventors: 프리츠그펠레르; 발테르히르트
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2000-07-10
Filing date: 2001-06-29
Publication date: 2004-11-26
Also published as: KR20020005962A; CN1332529A; JP2002237854A; US7016403B2; CN1191694C; JP3537045B2; US20020031093A1

Abstract

본 발명은 디지털 신호(S)의 품질을 결정하기 위한 장치 및 방법을 제공한다. 인입 디지털 신호(S)는 클럭 사이클(CLK)을 이용하여 정의된 펄스폭당 n(n≥1)개의 샘플수로 샘플링된다. 이어서, 에지 검출기(20)는 샘플링된 디지털 신호의 펄스의 에지 위치를 검출하고, 카운터(30)는 에지 검출기에 의해 검출된 적어도 하나의 제1 에지와 제2 에지간의 클럭 사이클을 카운팅한다. 그리고나서, 편차 검출기(40)가 카운팅된 클럭 사이클(EEC)과 미리 저장된 기준값(EEC₀)을 비교하여 디지털 신호(S)의 순간 품질에 대한 측정치로서 편차값(RJ)을 제공한다. 이 편차값(RJ)은 디지털 신호의 품질에 대한 측정치인 값(J)을 출력하는 재가공 유닛으로 제공된다.

Description

디지털 신호의 품질을 결정하기 위한 장치 및 방법{APPARATUS AND METHOD FOR DETERMINING THE QUALITY OF A DIGITAL SIGNAL}

본 발명은 디지털 신호의 품질을 결정하는 방법 및 장치에 관한 것이다. 더 구체적으로는, 본 발명은 최적의 신호를 선택하기 위한 스킴(scheme)에 관한 것이다.

채널 또는 매체, 예를들면 유선, 광섬유, 무선(RF) 또는 적외선을 통해 데이타를 전송하는 동안에, 전송된 데이타 신호에 영향을 주는 수개의 인자들이 존재한다. 본 발명이 전송 채널과 상관없이 광범위한 신호 처리 어플리케이션에 적용될 수 있지만, 본 발명을 무선 광통신으로의 어플리케이션에 촛점을 맞추어 설명한다.

최근, 많은 디바이스 및 대부분의 모바일 컴퓨터는 통신 링크를 위한 무선 적외선 장비를 구비하고 있다. 전통적으로, 적외선 링크는 지향성 또는 비지향성 송신기 및 수신기를 채용하고 있는지 여부, 및 수신기와 송신기간에 가로막히지 않은 가시선 경로가 존재하는지 여부에 따라 분류되어 왔다. 최근에는, 직접 가시선(directed line of sight) 링크(이하에서는 LOS라 축약함)가 가장 일반적으로 이용된다. 이들은 지향성 송신기 및 수신기들을 채용하므로, 경로 손실이 최소화되고, 통상적으로 다중 경로 왜곡을 무시할 수 있다. 적외선 신호를 전송 및 수신할 수 있는 유닛을 트랜시버 또는 트랜시버 모듈이라고 부른다. 실제 무선 적외선 트랜시버 모듈은 예를 들면 포토 다이오드(PD)인 하나의 광 수신기와, 예를들면 광 방출 다이오드(LED)인 하나의 광 방출기를 이용하는 것으로 제한되는 경우가 종종 있다.

적외선 데이타 협회(축약하면, IrDA임)는 모바일 디바이스간의 데이타 통신을 위한 단거리, 점대점, 무선 적외선 링크를 생성하는 표준을 개발해 왔다. 또 다른 IrDA 표준은 증가된 거리와 각도 범위에서 멀티포인트 접속을 제공할 수 있는 "진보된 적외선"(AIr)이다. IrDA-AIr 표준의 현재 구현은 증가된 전송 거리와 120도까지의 각도 범위(방출/수신 특성)을 갖는 하나의 단일 트랜시버 모듈과, 물리적 계층 함수들 및 매체 액세스 제어를 핸들링하기 위한 하나의 표준 컨트롤러를 포함한다.

그러나, 그러한 단일 트랜시버 모듈의 민감도는 LOS가 없는 조건하에서 동작하는데 불충분하고, 테이블 상의 회의 시나리오에서 수개의 모바일 디바이스에 완전한 LOS 접속성을 제공하기에는 제한된 각도 범위로는 불충분하다. 이것과 예를 들면 "블루투스"에 기반을 둔 무선 링크를 갖춘 미래의 모바일 디바이스를 비교해 볼때, 이러한 점은 적외선 통신을 이용하는 모바일 디바이스에 심각한 단점이 될 수 있다. 적외선 링크를 이용하는 네트워크 액세스 디바이스도 동일한 제한을 받는다.

원리적으로는, 다른 방향으로 지향된(다이버시티 수신) 포토다이오드로부터 출력 신호들의 가중된 아날로그 조합을 적용하여 각도 범위와 신호 품질을 개선할 수 있다. 그러나, 360도 시역(field of view)을 갖는 포토다이오드 어레이를 통합 트랜시버 모듈로 조합하는 것은 비용을 증가시키고, 시역을 약화시키지 않고서는 모바일 디바이스를 배치하는 것이 어려울 정도로 컴포넌트가 크게 되어 버린다. 또한, 포토다이오드들을 모바일 디바이스내에서 분리된 위치에 배치하고 전송 라인을 통해 이들을 접속하는 것은, 포토다이오드들에 의해 생성되는 약한 아날로그 신호를 방해하는 외부 노이즈 픽업(pick-up)으로 인해 적합하지 않다.

미국 특허 제5,566,022호는 적외선 통신 시스템에 관한 것이다. 시스템은 자유 공기를 통해 적외선 신호를 수신 및 전송하는 복수의 적외선 트랜시버를 포함한다. 회로는 수신된 신호의 도달 방향을 결정하고, 기록 및 각 적외선 송신기를 제어하기 위해 이 정보를 전용 논리 컨트롤러(DLC)에 제공한다.

International Journal of Wireless Information Network, Vol. 2, No. 4, 1995에는 M. R. Pakravan 및 M. Kavehard에 의한 "Design Consideration for Broadband Indoor Infrared Wireless Communication Systems"라는 논문이 채널 파라미터에 대한 수신기 방향과 시역의 영향을 개시하고 있다.

IEEE International Conference on Communications, June 23-27, 1996, Dallas의 A. P. Tang, J. M. Kahn, Keang-Po Ho에 의한 "Wireless Infrared Communication Links using Multi-Beam Transmitters and Imaging Receivers"라는 논문에는, 적외선 링크에 이미징 수신기를 이용하는 것에 대해 분석되어 있다.

J. B. Carruthers 및 J. M. Kahn, University of California, Berkeley에 의해 IEEE Transactions on Communications에 제출된 "Angle Diversity for Nondirected Wireless Infrared Communications"라는 연구 보고서에는 다중-소자 각도-다이버시티 시스템에 대한 실제 고려사항을 개시하고 있다. 불행하게도, 상기 보고서는 아날로그 고차(high-order) 신호 선택/집중 스킴과 조합되는 매우 복잡하고 고가의 광학 수신기 어레이에 기초하고 있기 때문에, 현재의 문제에 대한 실질적인 해결책을 제공하지는 못한다.

International Journal of Wireless Information Networks, Vol. 4, No. 4, 1997에 발표된 R.T. Valadsa, A.R. Tavares, A.M. de Oliveira Duarte에 의한 "Angle Diversity to Combat the Ambient Noise in Indoor optical WirelessCommunication Systems"라는 논문에서는 수개의 포토 다이오드의 아날로그 전류에 기초하여 수개의 신호 대 잡음 비를 평가하는 이론적인 접근법을 제시하고 있다.

상기 언급한 모든 문서들은 수개의 이론적인 접근법과 시뮬레이션을 제공하고는 있지만, 주지의 기술적 문제들에 대한 실제적인 해결책을 제시하지는 못한다.

미국 특허 제 5,903,605호는 전송된 데이타의 상관 지터(jitter)가 소정 지터값을 초과한 것을 적응성 등화기(equalizer)에게 통지하는 지터 검출 방법 및 장치에 관한 것이다. 지터 검출 회로는 전송된 데이타 심볼 펄스 및 클럭 신호 펄스를 수신한다. 그리고나서, 지터 검출 회로는 인입 데이타 심볼 펄스의 특정 에지(예를 들면, 하향 에지)와 클럭 신호 펄스의 대응하는 특정 에지(예를들면 하향 에지)를 비교하여 인입 데이타 심볼 펄스와 클럭 신호 펄스간에 원래의 위상 에러가 존재하는지를 결정한다. 명백한 것은 데이타 심볼 펄스가 수신된 경우에만, 인입 데이타 심볼 펄스와 클럭 신호 펄스간의 위상 에러 결정이 가능하고 수행된다는 점이다. 설명된 스킴으로는 전송 채널을 통해 전송된 디지털 신호의 품질은 결정될 수 없다.

전송 매체를 통한 데이타 신호의 전송에는 위상 및 진폭 왜곡이 발생할 뿐만 아니라 노이즈도 부가되므로, 디지털 신호의 품질을 결정하고 노이즈의 존재 유무를 신뢰할만하고 빠른 방법으로 결정하는 새로운 방법이 요구된다.

본 발명의 목적은 종래 기술의 단점들을 극복하기 위한 것이다.

본 발명의 다른 목적은 신뢰성있는 통신 링크를 달성하기 위해, 디지털 신호, 양호하게는 적외선 신호의 품질을 결정하는 방법 및 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 수개의 수신된 신호들로부터 최적의 신호를 선택하는 것이다.

본 발명의 또 다른 목적은 잡음성 수신 데이타 신호내에 데이타 심볼 펄스가 존재하는지 여부를 결정하는 것이다.

본 발명의 또 다른 목적은 추가적인 처리를 위해 수개의 수신된 신호들로부터 적어도 최상의(the best) 적합한 신호와 차상의(the second-best) 적합한 신호를 선택하는 것이다.

본 발명의 또 다른 목적은 지금까지 알려진 구성보다 훨씬 더 나은 접속 커버리지를 제공하는 수신기 시스템 및 방법을 제공하는 것이다.

상기 목적을 달성하기 위한 발명은 특허청구범위에 기재된다. 또한 거기에는 디지털 신호의 품질을 결정하기 위한 장치 및 방법이 정의되어 있다.

그러한 디지털 신호는 프레임 형태로 데이타를 나타내고, 각 프레임은 프리앰블(preamble)을 포함하는 적어도 헤더 필드와, 데이타 필드를 포함한다. 각 수신된 신호는 동일한 소스, 즉 동일한 송신기로부터 수신된 것으로 가정할 수 있으므로, 이들 각 수신된 신호는 동일한 프리앰블을 갖는다. 수신된 신호가 다른 송신기로부터 발신된 경우에는, 모든 수신된 신호들이 표준화된 프레임 형태를 갖고 있는 것으로 가정된다.

일반적으로, 펄스 또는 심볼로 구성되는 인입 디지털 신호의 프리앰블 페이즈 동안에 각 입력 채널의 신호 품질을 모니터링한다. 인입 펄스 스트림의 펄스 지터를 연속적으로 측정함으로써 신호 품질을 결정한다. 가장 적은 지터를 갖는 최상의(the best) 신호를 선택하여 클럭 및 데이타 동기에 이용한다. 또한, 추가적인 처리를 위해 최상의 두 신호가 선택되고, 3개의 채널인 경우에는 가장 나쁜 신호는 폐기될 수 있다. 적외선 어플리케이션에 대해서는, 주로 가시선 동작을 갖는 시스템내에서는 많아야 2개의 트랜시버들이 중요한 신호 전력을 검출한다는 관찰에 의해, 단지 2개의 신호만을 이용하는 것이 적절하다. 최상의 신호는 가장 낮은 에러 레이트 또는 가장 높은 신호 대 잡음비를 갖는 신호로 간주되고, 노이즈 또는 다른 왜곡에 의해 가장 적게 영향을 받는 신호를 나타낸다. 주목할 점은 최상의 신호가 반드시 가장 강한 신호는 아니라는 점이다.

지터 또는 펄스 지터는 전송시 노이즈나 다른 왜곡에 의해 영향을 받는, 정의된 심볼 펄스와 수신된 심볼 펄스간의 펄스폭 편차를 의미하는 것은 자명하다. 또한, 지터 또는 펄스 지터는 전송시 또는 수신기는 액티브 상태이지만 전송된 신호가 없는 경우에 노이즈 또는 다른 왜곡에 의해 유발되거나 영향을 받을 수 있는 펄스 에지들간의 정의된 지속기간과 펄스 에지들간의 수신된 지속기간 간의 펄스 에지들, 예를들면 상향 에지들간의 지속기간 편차를 의미한다. 디지털 신호 품질의 측정의 결정을 위한 기초를 제공하기 위해 편차가 추출된다.

기본적으로, 디지털 신호의 품질은 클럭 사이클을 이용하여 디지털 신호를 샘플링하는 샘플러, 샘플링된 디지털 신호 펄스의 에지 위치를 검출하기 위한 에지 검출기, 에지 검출기에 의해 검출되는 적어도 제1 에지와 제2 에지간의 클럭 사이클을 카운팅하기 위한 카운터, 및 디지털 신호의 순간 품질에 대한 측정치로서 편차값을 제공하기 위해 카운팅된 클럭 사이클과 미리 저장된 기준값을 비교할 수 있는 편차 검출기에 의해 결정된다. 그리고나서, 상기 편차값은 재가공(rework) 유닛에 제공되어, 디지털 신호의 품질에 대한 측정치 및 데이타 심볼 펄스를 구성하는 전송 신호의 존재 유무에 대한 측정치인 저장된 절대 편차값을 출력한다. 그러한 재가공 유닛은 절대 편차값을 저장 래치에 출력하는 절대값 리미터를 포함할 수도 있다.

저장된 절대 편차값이 또한 리키(leaky) 적분기에 제공되면, 리키 적분기가 신호 품질을 판단하는데 이용하거나 전송 신호의 부재를 결정하는데 이용될 수 있는 중요한 측정치를 출력하는 장점을 가지고 있다.

에지 검출기가 제1 샘플값과 적어도 하나의 제2 샘플값에 기초하여 에지 검출을 수행하면, 에지 검출기가 논리 상태 변화를 검출할 뿐만 아니라 소정 펄스폭을 갖는 펄스도 검출될 수 있다는 장점을 가지고 있다. 이것은 매우 짧은 펄스들은 제거되거나 폐기될 수 있다는 것을 의미한다.

카운터가 업 카운터나 모듈로(modulo) 카운터라면, 카운터를 단순한 회로로 구현할 수 있으므로 더 바람직하다. 이것은 또한 양 또는 음의 편차값을 출력하는 비교기를 포함하는 편차 검출기에도 적용된다.

디지털 신호가 펄스 변조, 양호하게는 펄스 위치 변조(PPM)에 의해 인코딩되는 경우, 데이타가 기저대역으로 전송될 수 있으므로, 복잡한 변조 기술이 필요하지 않다는 장점을 가지고 있다.

디지털 신호의 품질을 프리앰블내에서 결정할 수 있다면 더욱 유익하다. 그럼으로써, 지연이 거의 발생하지 않고 추가적인 처리를 위해 최상의 신호 또는 신호들이 항상 즉시 선택될 수 있으므로 즉각적(on-the-fly)이라고 생각할 수 있다. 신호 품질을 결정하는데 모든 또는 전체 프리앰블이 이용되거나 조사될 필요가 없다는 것은 자명하다. 디지털 신호의 프리앰블내의 심볼의 개시가 인식된 경우에 최상의 적합한 신호 또는 신호들의 선택은 중지될 수 있다. 특히 이것은 나머지 인입 패킷에 대한 최상의 적합한 신호 또는 신호들의 선택이 보유된다는 것을 의미한다. 프리앰블 수신시 거의 제로 상태의 지연으로 신호 품질을 측정함으로써, 그 결과 클럭 및 데이타 동기가 훨씬 더 신뢰성있게 된다.

디지털 신호의 품질을 결정하기 위한 본 스킴은 노이즈에 기초한 디지털 신호에 대해서는 유효하다는 장점을 가지고 있다. 그러므로, 노이즈 영향 환경에서 데이타 정보를 포함하지 않는 채널을 제거함으로써 실제 어플리케이션을 신뢰성있는 접속도로 실현할 수 있다.

본 발명은 무선 광학 네트워크에 개선된 접속도를 제공하고, 예를들면 랩탑 컴퓨터, 핸드헬드 디바이스와 같은 모바일 플랫폼 또는 휴대 디바이스들과, 예를들면 리피터(repeater) 스테이션, 프린터 또는 주변 장비와 같은 고정 액세스 포인트들간의 멀티 포인트 접속에 특히 적합하다. 전형적인 사용 시나리오는 회의실에서 복수의 스테이션을 포함하는 라운드 테이블 구조가 될 수 있다.

본 발명에 따른 장치를 구비한 통신 디바이스들은 이전과 같이 정확한 정렬이 필요하지 않으며, 멀티포인트 네트워킹 어플리케이션에 적합하다는 장점을 가지고 있다.

본 출원서는 동일자, 동출원인에 의해 출원되고 발명의 명칭이 "Apparatus and method for determining a pulse position for a signal encoded by a pulse modulation"인 출원과 관련되어 있고, 참고로 첨부하였다. 상기 특허 출원서에는 최상의 두개 이상의 신호들이 이득을 갖는 추가 처리에 어떻게 이용될 수 있는지를 개시하고 있다.

본 발명의 양호한 실시예들은 첨부된 도면을 참조하여 더 상세하게 설명될 것이다. 이하의 첨부된 도면들은 설명의 목적상 제공하는 것으로서, 반드시 본 발명의 전형적인 실제 예를 나타낸 것은 아니다.

도 1은 3개의 트랜시버, 관련 신호들, 채널 선택기, 및 동기화 및 데이타 검출을 위한 유닛을 구비한 본 발명에 따른 구성을 모식적으로 도시한 도면.

도 1a는 데이타 동기화 검출기, 위상 동기 루프, 오실레이터, 및 프리앰블 검출기를 포함하는 동기화 유닛의 블럭 다이어그램을 도시한 도면.

도 2는 최상의 신호 품질 측정치를 갖는 하나의 디지털 신호를 선택하기 위해 각 채널에 대해 지터 추정기(estimator), 최소 검출기, 및 주 멀티플렉서를 포함하는 채널 선택기를 모식적으로 도시한 도면.

도 3은 샘플러, 에지 검출기, 카운터, 편차 검출기 및 리키(leaky) 적분기를 포함하는 지터 추정기를 도시한 블럭 다이어그램.

도 4는 3개의 값들을 비교하고, 주 멀티플렉서에 대한 선택 신호들을 생성하여 저장 래치에 저장하는 최소 검출기를 도시한 도면.

도 5는 지터 검출기, 및 2개의 가산기, 리키 인자 승산기, 양수값(positive value) 리미터, 및 클럭형 저장 래치로 구성되는 리키 적분기로 구성되는 지터 추정기의 구성요소를 도시한 도면.

도 6은 지터 검출기가 에지 검출기, 카운터, 및 가산기, 절대값 리미터, 및클럭형 저장 래치를 포함하는 편차 검출기를 포함하는 경우, 그 출력이 리키 적분기로 제공되는데 이용될 수 있는 지터 검출기의 블럭 다이어그램.

도 7은 에지 검출 제어를 위한 비교기와 입력 신호 중 가장 최근의 4개 샘플을 보유하는 클럭형 저장 래치를 포함하는 듀얼 모드 에지 검출기의 회로 다이어그램을 도시한 도면.

도 8은 3개의 트랜시버, 관련 신호들, 제1 디지털 신호와 제2 디지털 신호를 선택하기 위한 채널 멀티플렉서, 동기화 유닛, 및 듀얼 채널 데이타 검출기를 구비한 구성을 모식적으로 도시한 도면.

도 9는 각 채널에 대해 지터 추정기, 최소-최대 검출기, 다이버시티 멀티플렉서 및 채널 품질 비교기를 포함하는 채널 멀티플렉서를 더 상세하게 도시한 도면.

도 10은 3개의 값을 비교하고, 제1 멀티플렉서 회로 및 제2 멀티플렉서 회로에 대해 제어 신호들을 생성하여 저장 래치에 저장하는 최소-최대 검출기를 모식적으로 도시한 도면.

도 11은 제1 디지털 신호와 제2 디지털 신호를 선택하기 위한 다이버시티 멀티플렉서를 모식적으로 도시한 도면.

도 12는 듀얼 채널 심볼 검출기 및 가변-레이트 데이타 검출기를 구비한 듀얼 채널 데이타 검출기의 기본 블럭을 도시한 도면.

도 13은 지터 멀티플렉서, 지터 범위 양자화기, 메모리 유닛, 가산기, 비교기, 및 클럭형 저장 래치를 구비한 채널 품질 비교기의 블럭 다이어그램을 도시한도면.

도 14는 제1 및 제2 지터값을 선택하기 위한 제1 및 제2 지터 멀티플렉서를 도시한 도면.

도 15는 3개의 비교기 및 디지털 논리 회로를 구비한 지터 범위 양자화기를 모식적으로 도시한 도면.

도 16은 제1 디지털 신호의 최종 4개의 샘플을 보유하는 제1 저장 유닛, 제2 디지털 신호의 최종 4개의 샘플을 보유하는 제2 저장 유닛, 확률 테이블을 갖는 결정 유닛, 4 제산(divide-by-4) 회로, 및 검출된 펄스 위치를 보유하는 저장 래치를 제공하는 논리 회로를 구비하는 듀얼 채널 심볼 검출기, 약칭하여 채널 검출기를 모식적으로 도시한 도면.

도 17은 4-PPM 심볼값을 보유하는 미리 계산된 확률 테이블의 예를 도시한 도면.

도 18은 4-PPM 심볼값을 보유하는 미리 계산된 확률 테이블의 다른 예를 도시한 도면.

도 19는 3개의 트랜시버, 관련 신호들, 제1 디지털 신호와 제2 디지털 신호를 선택하기 위한 채널 멀티플렉서, 동기화 유닛, 및 듀얼 채널 데이타 검출기를 구비한 다른 구성을 모식적으로 도시한 도면.

도 20은 듀얼 채널 심볼 검출기와 가변 레이트 데이타 검출기를 구비한 듀얼 채널 데이타 검출기의 다른 기본 블럭을 도시한 도면.

도 21은 결정 유닛이 제1 디지털 신호의 최종 4개의 샘플들이 불법적 4-PPM심볼을 형성하는지 여부 및 제2 디지털 신호의 최종 4개의 샘플들이 불법적 4-PPM 심볼을 형성하는지 여부를 나타내는 추가적인 정보 테이블을 포함하는 듀얼 채널 심볼 검출기의 다른 실시예를 도시한 도면.

도 22는 불법적 심볼 검출기가 제1 디지털 신호의 최종 4개의 샘플들이 불법적 4-PPM 심볼을 형성하는지 여부 및 제2 디지털 신호의 최종 4개의 샘플들이 불법적 4-PPM 심볼을 형성하는지 여부를 나타내는 정보를 생성하는 듀얼 채널 심볼 검출기의 또 다른 실시예를 도시한 도면.

<도면의 주요 부호에 대한 간단한 설명>

2 : 지터 추정기(estimator)

10 : 샘플러

20 : 에지 검출기

30 : 카운터

40 : 편차 검출기

50 : 리키 적분기

S : 이진 양자화된 디지털 입력 신호

J : 신호 품질 측정값

본 발명은 다양한 범위의 신호 처리 어플리케이션에 적용될 수 있지만, 여기에서는 무선 광통신, 즉 적외선 통신의 어플리케이션에 촛점을 맞춰 설명한다. 본 발명의 실시예를 설명하기 앞서, 본 발명에 따른 기본적인 이론을 먼저 설명한다.

PPM-펄스 위치 변조(Pulse Position Modulation)

펄스 위치 변조 스킴, 이하 약칭하여 PPM은 본 발명에 따라 이용된다. 주목할 점은 다른 변조 스킴, 특히 펄스 변조에 유익한 변조 스킴, 예를 들면 런-길이(run-length) 리미티드 코드, 약칭하면 RLL이 대신 이용될 수도 있다는 점이다. PPM은 반복 코딩을 갖는 가변 데이타 레이트를 제공한다. L-슬롯 펄스 위치 변조는 지속기간 T_D초의 데이타 심볼을 정의하고, 이어서 심볼을 지속기간 T_D/L초의 L개의 동일 타임 슬롯, 소위 '칩' 셋트로 연속적으로 재분할함으로써 달성된다. L-PPM 스킴에서는, 심볼당 단지 하나의 타임 슬롯 또는 칩이 하나의 펄스를포함하는데, 이것은 논리적 '하나' 또는 '1'을 의미한다. 다른 칩들은 펄스를 전혀 포함하지 않는데, 이것은 논리적 '제로' 또는 '0'을 의미한다. 기본적으로 L=4로서 정의되는 경우, 결과적인 변조 스킴은 4 슬롯 펄스 위치 변조 또는 4-PPM으로 불려진다. 각 4-PPM 심볼내에는 4개의 개별적인 위치들이 있기 때문에, 단지 하나의 칩이 논리적으로 1이고 다른 칩들은 논리적으로 0인 4개의 개별적인 심볼이 존재한다. 그 결과, 1000, 0100, 0010, 0001의 조합이 존재하게 된다. 이들 4개의 심볼들만이 4-PPM에서 허용되는 합법적 데이타 심볼들이다. 각 데이타 심볼은 2비트의 단일 데이타 비트 쌍, 즉 각각이 00, 01, 10, 11로서 나타난다. 논리적 '1'은 송신기가 광을 방출하는 칩 지속기간을 나타내고, 논리적 '0'은 광 방출이 없는 칩 지속기간을 나타낸다.

프리앰블(The preamble)

디지털 신호는 프레임내에 포함되는 데이타를 나타낸다. 그럼으로써, 각 프레임은 적어도 데이타 필드와, 프리앰블을 포함하는 헤더 필드를 포함한다. 프리앰블은 초기 캐리어 센싱, 심볼 클럭 동기화, 및 위상 동기 루프, 즉 PLL에 의한 칩 클럭 위상 획득을 가능하게 하는 주기적인 심볼 시퀀스를 포함한다. 특히, 이것은 프리앰블이 주기적인 펄스 시퀀스의 전송에 의해 얻어지는, 디지털 수신 및 처리 유닛의 초기 상대 동기화(initial relative synchronization)를 얻는데 채용될 수 있다는 것을 의미한다. 각 심볼이 몇개의 슬롯으로 구성되어 있는지를 알고 있는 수신 스테이션은 조금 후에 펄스 시퀀스의 주기를 검출할 수 있다. 또한, 수신 스테이션은 PLL을 이용하여 슬롯이나 칩 클럭 위상을 조절한다. 프리앰블은 이하의 합법적 4-PPM 심볼 P, P=1000의 복수의 반복 전송, 양호하게는 128번 이상의 전송으로 구성된다. 추가적인 정보 전송에 이용되거나 유용하다면, 다른 어떠한 조합도 가능하다. 프리앰블 이후에는 동기화 필드, 제어 필드, 및 데이타 필드 또는 다른 필드가 뒤따른다.

이하에는, 본 발명의 실시예를 설명하고, 도면내에서 동일한 참조 부호는 동일하거나 유사한 부분을 나타내는데 이용된다.

도 1은 3개의 트랜시버 TR1, TR2, TR3, 관련 출력 신호 S1, S2, S3, 채널 선택기(60) 및 동기화 유닛(6)과 단일 채널 데이타 검출 유닛(7)을 구비하는 구성을 모식적으로 도시하고 있다. 3개의 트랜시버 각각은 2진 양자화된 신호를 채널 선택기(60)에 전달하고, 채널 선택기(60)는 주 채널 신호 PCS라 불리는 최상의 신호 품질 측정치를 갖는 하나의 디지털 신호를 동기화 유닛(6)과 단일 채널 데이타 검출기(7)에 전달한다. 동기화 유닛(6)은 제1 제어 신호 CTL1과 제1 클럭 신호 CLK1을 채널 선택기(60)에 제공한다. 동기화 유닛(6)은 또한 제2 제어 신호 CTL2와 제2 클럭 신호 CLK2를 단일 채널 데이타 검출기(7)에 제공한다. 단일 채널 데이타 검출기(7)는 수신된 데이타 신호 RD와, 제3 클럭 신호 CLK3을 출력한다. 단일 채널 데이타 검출기(7)는 추가 입력으로서 데이타 레이트 감소 인자에 관한 정보를 포함하는 제어 신호 RR을 수신한다. 동기화 유닛(6)과 단일 채널 데이타 검출기(7)는 일반적으로는 추가적인 수신 전송 기능을 포함하는 컨트롤러 모듈(8)의 일부이다. 다른 실시예에 있어서, 채널 선택기(60), 동기화 유닛(6), 및 단일 채널 데이타 검출기(7)는 모두 컨트롤러 모듈(8) 내에서 결합될 수 있다. 이어서, 채널 선택기(60) 및 동기화 유닛(6)을 더 상세하게 설명한다.

도 1a는 도 1에 도시된 동기화 유닛(6)을 더 상세하게 도시하고 있고, 동기화 유닛(6)은 데이타 동기화 검출기 DSD, 위상 동기 루프 PLL, 오실레이터 OSC, 및 프리앰블 검출기 PD를 포함한다. 동기화 유닛(6)은 입력으로서 PCS를 구비하고, 제어 신호 CTL1 및 CTL2와 클럭 신호 CLK1 및 CLK2를 출력한다.

도 2는 채널 선택기(60), 약칭하여 선택기(60)를 더 상세하게 도시하고 있으며, 채널 선택기(60)는 3개의 채널 각각에 대한 지터 추정기(2, jitter estimator)들, 최소 검출기(62), 및 PCS의 선택을 위한 주 멀티플렉서(64)를 포함한다. 3개의 지터 추정기(2) 각각은 하나의 이진 입력 신호 S1, S2, 및 S3을 수신하고, 채널 품질 측정치 J1, J2, 및 J3을 각각 출력한다. 이들 채널 품질 측정치 J1, J2, 및 J3은 최소 검출기(62)에 제공되고, 최소 검출기(62)에 의해 평가되어 주 멀티플렉서(64)의 출력에서 PCS를 선택하는 선택 신호 M1, M2를 생성한다. 3개의 지터 추정기(2)들은 모두 클럭 신호 CLK1에 의해 구동되고, 최소 검출기(62)는 제어 신호 CTL1과 클럭 신호 CLK1을 이용한다. 이어서, 지터 추정기(2)와 최소 검출기(62)를 더 상세하게 설명한다.

도 3은 샘플러(10), 에지 검출기(20), 카운터(30), 편차 검출기(40), 및 리키 적분기(50)를 구비하는 지터 추정기(2)의 주요 블럭을 도시하고 있다. 샘플러(10)는 예를들면 125ns의 공칭 4-PPM 펄스폭의 시간 범위내에 6개의 샘플이 발생하도록, 클럭 신호 CLK의 각 사이클당 하나의 비율로 2진 양자화된 입력 신호 S인 디지털 신호를 일정하게 샘플링한다. 유의할 점은 클럭 신호 CLK는 에지 검출기(20), 카운터(30), 편차 검출기(40), 및 리키 적분기(50)에도 제공된다는 점이다. 또한, 클럭 신호 CLK는 도 1a에 도시된 동기화 유닛(6)에 의해 전달된 제1 클럭 신호인 클럭 신호 CLK1과 동일하다. 샘플러(10)는 그 출력을, 클럭 신호 CLK의 한 사이클 동안에 상태 변화를 출력 신호 CE로서 제공하는 에지 검출기(20)에 제공한다. 여기에서 에지 검출기(20)는 샘플러(10)에 의해 제공되는 샘플들내에서 정의된 에지를 식별한다. 에지 검출기(20)의 출력 신호 CE는 카운터(30) 및 리키 적분기(50)에 제공된다. 정의된 에지의 식별과 일치하는 에지 검출기(20)의 출력 신호 CE의 상태가 변화될 때마다 카운터(30)의 출력 EEC이 제로값으로 리셋되고, 그렇지 않으면 카운터(30)는 클럭 신호 CLK의 완료 사이클 각각에 대해 그 출력을 1(unity)만큼씩 증가시킨다. 편차 검출기(40)는 카운터(30)의 출력 EEC와 미리 저장된 기준값 EEC₀를 비교하여 순간 편차값 RJ=EEC-EEC₀을 결정한다. 또한, 편차 검출기(40)는 제1 단계에서 그 크기값 ｜RJ｜을 보유하고 제2 단계에서 그 크기값 ｜RJ｜가 ｜RJ｜_MAX를 초과한 경우에 이 크기값을 정의된 최대값 ｜RJ｜_MAX로 한정시킴으로써 순간 편차값 RJ을 더 처리한다. 그러므로, 편차 검출기(40)의 출력 PJ는 ｜RJ｜<｜RJ｜_MAX이면 PJ=｜RJ｜이고, ｜RJ｜≥｜RJ｜_MAX이면 PJ=｜RJ｜_MAX로 결정된다. 편차 검출기(40)에 의해 생성된 출력 PJ는 리키 적분기(50)의 입력과 동일하고, 리키 적분기(50)의 출력 J는 샘플러(10)에 인가된 입력 신호 S에 대한 신호 품질 측정치를 제공한다. 리키 적분기(50)의 출력은 에지 검출기(20)로 다시 제공되어, 정의된 에지의 검출을 위한 조건을 제어한다. 이어서, 에지 검출기(20), 편차 검출기(40), 및 리키 적분기(50)를 더 상세하게 설명한다.

도 4는 이진값들을 출력들 O1, O2, O3에게 각각 할당하는 3개의 비교기 CP1, CP2, CP3를 이용하여 3개의 입력값들 J1, J2, J3을 비교하는 최소 검출기(62)를 상세하게 도시하고 있다. 디지털 논리 회로를 이용하고 이전에 정의된 클럭 신호 CLK1 및 제어 신호 CTL1에 의해 구동되는 저장 래치 PL에 선택 신호를 저장함으로써, 이들 출력값들로부터 주 멀티플렉서(64)에 대한 선택 신호 M1, M2가 생성된다. 유의할 점은 비교기 CP1, CP2, 또는 CP3의 출력은 비교기의 양의 입력값 +이 음의 입력값 -보다 큰 경우에만 단언(assert)된다는 점이다(즉, 디지탈 논리의 TRUE 레벨을 취함).

도 5는 도 6에 상세히 설명되는 지터 검출기(22), 및 2개의 가산기(52, 53), 리키 인자 승산기(54), 양수값 리미터(55), 및 클럭형 저장 래치(56)으로 구성되는 리키 적분기(50)를 구비한 지터 추정기(2)의 구조를 도시하고 있다. 지터 추정기(2)는 내부적으로 CLK로 라벨링된 이전 정의된 클럭 신호 CLK1과 함께 이진 양자화된 입력 신호 Sn/S를 수신하고, 그 출력 PJ를 리키 적분기(50)에 제공한다. 리키 적분기(50)는 이하의 기본 등식, 즉 J_i+1=(1-β)×J_i+(β×ΔJ_i) = J_i+ β×(ΔJ_i- J_i)(J_i는 시각 τ_i에서 유효한 임의의 값이고, J_i+1은 시각 τ_i+1에서 유효한 임의의 값이며, β는 양호하게는 2의 누승 형태 2^-m를 갖는 0<β≤1 범위의 리키 인자이며, m=0, 1, 2, ...이고, ΔJ_i는 시각 τ_i에서 유효한 임의의 증가값임)에 따라 동작한다. 유의할 점은 초기화 시각 τ₀에서의 J_i값, J₀는 전형적으로는 양수값리미터(55)의 최대 출력으로서 정의되는 값으로 설정된다는 점이다. 예를들어, 도 5에 따르면, 양수값 리미터의 출력 LNJ가 4로 제한되어 도시되어 있으므로, J₀=4이다. 리키 적분기(50)의 소자들간의 신호 접속은 이하의 등식, 즉 Jn=J←LNJ=f(NJ) (이때 NJ=J+β×PJD=J+β×(PJ-J)이고, f(NJ)는 양수값 리미터(55)의 함수를 나타내고, 변수 Jn, J, LNJ, NJ, 및 PJD는 도 5에 도시된 신호 라벨임)을 통해 정의된다. 유의할 점은 상기 업데이트 등식에 이용된 좌향 화살표 ←는 저장 래치(56)의 클럭 유도된 (clock-induced) 출력 업데이트를 나타낸다는 점이다. 클럭 신호 CLK가 저장 래치(56)에 대해 액티브하게 되는지 여부는 지터 검출기(22)의 출력 CE와 동일한 인에이블링 입력 EN의 상태에 따라 좌우된다. 또한, β에 대해 선택된 값 및 지터 추정기(2)내의 라벨링된 신호 변수를 나타내는데 이용되는 논리 비트의 수에 따라서, 예를들면 LNJ=f(NJ)=NJ인 경우에, 양수값 리미터(55)가 필요하지 않을 수도 있다. 또한, 지터 추정기(2)의 초기 출력값은 예를들면 Jn=J←J₀=4가 되도록 초기화 시각 τ₀에서 저장 래치(56)에 로딩되어야 된다. 유의할 점은 지터 추정기(2)의 입력 신호 Sn/S에 대해 신호 품질 측정치를 제공하는 리키 적분기(50)의 출력 J도 또한 지터 검출기(22)로 다시 제공되어 정의된 에지의 검출을 위한 조건을 제어한다. 이어서, 지터 검출기(22)를 더 상세하게 설명한다.

도 6은 도 5에 도시된 지터 검출기(22)의 모식적인 구성을 상세하게 도시하고 있다. 지터 검출기(22)의 입력은 이진 양자화된 신호 S, 신호 품질 측정치 J, 및 도 1a에 도시된 동기화 유닛(6)에 의해 전달되는 제1 클럭 신호인 이전 정의된클럭 신호 CLK1와 동일한 클럭 신호 CLK이다. 지터 검출기(22)의 출력 PJ와 CE는 도 5에 도시된 리키 적분기(50)에 의해 이용된다. 지터 검출기(22)는 도 7에 더 상세하게 도시되는 에지 검출기(20), 카운터(30), 및 가산기(44), 절대값 리미터(42), 및 저장 래치(43)를 포함하는 편차 검출기(40)로 구축된다. 에지 검출기(20)는 클럭 신호 CLK의 한 사이클 동안의 상태 변화를 출력 신호 CE로서 제공한다. 여기에서, 에지 검출기(20)는 입력 신호 S로부터 취해진 샘플들내에서 정의된 에지를 식별하고, 출력 신호 CE는 또한 카운터(30) 및 저장 래치(43)에 제공된다. 유의할 점은 클럭 신호 CLK는 카운터(30) 및 편차 검출기(40)내의 저장 래치(43)에도 제공된다는 점이다. 정의된 에지의 식별과 일치하는 에지 검출기(20)의 출력 신호의 상태가 변경될 때마다 카운터(30)의 출력 EEC를 제로값으로 리셋하고, 그렇지 않으면, 카운터(30)는 클럭 신호 CLK의 각 완료 사이클마다 그 출력을 1만큼 증가시킨다. 가산기(44)는 카운터(30)의 출력, 카운트 EEC와 미리 저장된 기준값 EEC₀를 비교하여, 순간 편차값 RJ=EEC-EEC₀을 결정한다. 또한, 양수값 리미터(42)는 제1 단계에서 그 크기값 ｜RJ｜을 보유하고 제2 단계에서 그 크기값 ｜RJ｜가 ｜RJ｜_MAX를 초과한 경우에 이 크기값을 정의된 최대값 ｜RJ｜_MAX로 한정시킴으로써 순간 편차값 RJ를 추가 처리한다. 그러므로, 양수값 리미터(42)의 출력 LPJ은 ｜RJ｜<｜RJ｜_MAX이면 LPJ=｜RJ｜이고, ｜RJ｜≥｜RJ｜_MAX이면 LPJ=｜RJ｜_MAX로 결정된다. 유의할 점은, 편차 검출기(40)에 의해 생성된 출력 PJ는 그 입력이 절대값 리미터(42)에 의해 출력 LPJ의 형태로 제공되는 저장 래치(43)의출력과 동일하다는 점이다. 클럭 신호 CLK가 저장 래치(43)에 대해 액티브하게 되는지 여부는 에지 검출기(20)의 출력 CE와 동일한 인에이블링 입력 EN의 상태에 따라 좌우된다. 이어서, 에지 검출기(20)를 더 상세하게 설명한다.

도 7은 2가지 모드로 동작하고, 출력은 CE로 나타나며, 그 출력 EDC가 미리 저장된 임계값 JT에 따라 정의된 에지의 검출을 위한 조건을 제어하는 비교기 CP를 포함하는 에지 검출기(20)의 회로 다이어그램을 도시하고 있다. 에지 검출기(20)는 이진 양자화된 입력 신호 S의 가장 최근의 4개 샘플을 보유하는데 이용되는 4개의 저장 래치 L1, L2, L3, 및 L4를 포함한다. 여기에서, 제1 저장 래치 L1은 샘플러(10)로서 기능한다. 다른 입력들은 신호 품질 측정치 J와, 저장 래치를 구동하고 도 1a에 도시된 동기화 유닛(6)에 의해 전달되는 제1 클럭 신호인 이전에 정의된 클럭 신호 CLK1과 동일한 클럭 신호 CLK이다. 저장 래치 Ln(n=1, 2, 3, 4)의 저장된 이진 내용을 이진 변수 λn(n=1, 2, 3, 4)로 각각 나타내고, 저장 벡터 Γ=[λ1, λ2, λ3, λ4](여기에서 λn∈{0,1}, n=1,2,3,4)이라고 정의한다. 또한, 에지 검출기(20)의 출력 CE 및 비교기 CP의 출력 EDC를 모두 집합 {0,1}로부터의 이진값이라고 가정하자. 그러면, a)Γ=[1,1,1,0]이고 EDC=0 이거나 b)Γ=[x,x,1,0]이고 EDC=1인 경우에(여기에서, x는 무관값(don't care value)을 나타냄), 에지 검출기(20)는 정의된 에지의 검출을 나타내는 CE=1을 출력하고, 다른 경우에는 정의된 에지가 검출되지 않았다는 것을 나타내는 CE=0을 출력한다. 유의할 점은 비교기 CP의 입력에서 JT>J인 경우에는 EDC=1이고, 다른 경우에는 EDC=0이라는 점이다. 상기 설명한 바와 같이 2개의 다른 에지 검출 모드는 채널 품질 측정 J의 레졸루션(resolution)을 개선할 수 있다는 것이 발견되었다.

도 8은 3개의 트랜시버 TR1, TR2, TR3, 및 채널 멀티플렉서(70), 약칭하여 선택기(70), 동기화 유닛(6), 및 듀얼 채널 데이타 검출기(100)를 포함하는 수신 시스템(80)에 제공하는 각 관련 출력 신호 S1, S2, S3를 구비한 구성을 모식적으로 도시하고 있다. 3개의 트랜시버들 각각은 2진 양자화된 신호를 채널 멀티플렉서(70)에 전달하고, 채널 멀티플렉서(70)는 최상의 신호 품질을 갖는 수신 신호로서 특징지어지는 주채널 신호 PCS로 불리는 제1 디지털 신호와 차상의 신호 품질을 갖는 수신 신호로서 특징지어지는 다이버시티 채널 신호 DCS로 불려지는 제2 디지털 신호를 전달하여 듀얼 채널 데이타 검출기(100)에 의해 추가 처리된다. PCS만을 이용하는 단일 채널 데이타 검출기(7)에 비해, PCS 뿐만 아니라 DCS를 이용함으로써, 듀얼 채널 데이타 검출기(100)는 일반적으로 개선된 에러 레이트 성능을 나타낸다. PCS는 또한 도 1a에 이미 소개되고 설명된 동기화 유닛(6)과 동일한 동기화 유닛(6)에 접속된다. 동기화 유닛(6)은 제1 제어 신호 CTL1 및 제1 클럭 신호 CLK1을 채널 멀티플렉서(70)에 제공한다. 동기화 유닛(6)은 또한 제2 제어 신호 CTL2 및 제2 클럭 신호 CLK2를 듀얼 채널 데이타 검출기(100)에 제공한다. 듀얼 채널 데이타 검출기(100)는 또한 채널 멀티플렉서(70)로부터의 추가 제어 신호 ECF를 수신한다. 듀얼 채널 데이타 검출기(100)는 수신된 데이타 신호 RD 및 제4 클럭 신호 CLK4를 출력한다. 듀얼 채널 데이타 검출기(100)는 추가 입력으로서 데이타 레이트 감소 인자에 관한 정보를 포함하는 제어 신호 RR을 더 수신한다. 동기화 유닛(6) 및 듀얼 채널 데이타 검출기(100)는 추가적인 수신 및 전송 기능을 포함하는 일부 컨트롤러 모듈의 부분들이 될 수 있다. 도 8에 도시된 스킴의 또 다른 실시예에서, 채널 멀티플렉서(70), 동기화 유닛(6), 및 듀얼 채널 데이타 검출기(100)가 모두 그러한 컨트롤러 모듈에 조합될 수 있다. 이어서, 채널 멀티플렉서(70) 및 듀얼 채널 데이타 검출기(100)를 더 상세하게 설명한다.

도 9는 3개의 채널 각각에 대한 지터 추정기(2)들, 최소-최대 검출기(72), 및 PCS와 DCS의 선택을 위한 다이버시티 멀티플렉서(74)를 포함하는 채널 멀티플렉서(70)를 더 상세하게 도시하고 있다. 3개의 지터 추정기(2) 각각은 하나의 이진 입력 신호 S1, S2, S3를 수신하여 채널 품질 측정치 J1, J2, J3을 각각 출력하며, 이진 입력 신호 S1, S2, S3은 또한 다이버시티 멀티플렉서(74)에 접속된다. 채널 품질 측정치 J1, J2, J3은 최소-최대 측정기(72)에 의해 평가되어 다이버시티 멀티플렉서(74)의 출력에서 PCS를 선택하는 선택 신호 M1 및 M2와 DCS를 선택하는 선택 신호 M3 및 M4를 생성한다. 3개의 지터 추정기(3)는 모두 클럭 신호 CLK1에 의해 구동되고, 최소-최대 검출기(72)는 제어 신호 CTL1 및 클럭 신호 CLK1을 이용한다. 유의할 점은 이 스킴에 이용되는 지터 추정기(2)는 본 실시예의 도 5, 6, 7을 참조하여 상기 상세하게 설명한 지터 추정기(2)와 동일하다는 점이다. 채널 멀티플렉서(70)는 추가적인 제어 신호 ECF를 출력하고, 클럭 신호 CLK1, 제어 신호 CTL1, 채널 품질 측정치 J1, J2, J3 및 선택 신호 M1, M2, M3, M4를 수신하는 채널 품질 비교기(73)에 의해 강화(enhance)될 수 있다. 추가적인 제어 신호 ECF는 듀얼 채널 데이타 검출기(100)에 의해 이용될 수 있다. 이어서, 최소-최대 검출기(72), 다이버시티 멀티플렉서(74), 및 선택적 채널 품질 비교기(73)를 더 상세하게 설명한다.

도 10은 이진값을 출력 O1, O2, O3에 각각 할당하는 3개의 비교기 CP1, CP2, CP3를 이용하여 3개의 입력값 J1, J2, J3을 비교하는 최소-최대 검출기(72)를 더 상세하게 도시하고 있다. 이들 출력값으로부터, 디지털 논리 회로를 이용하여 이전에 정의된 클럭 신호 CLK1 및 제어 신호 CTL1에 의해 구동되는 저장 래치 PL내에 선택 신호를 저장함으로써, 다이버시티 멀티플렉서(74)를 위한 선택 신호 M1, M2, M3, M4가 생성된다. 유의할 점은 비교기 CP1, CP2, CP3의 출력이 비교기의 양의 입력값 +이 음의 입력값 -보다 큰 경우에만 단언된다(즉, 디지털 논리의 TRUE 레벨을 취함)는 점이다.

도 11은 입력 S1, S2, S3를 갖고, 선택 신호 M1 및 M2에 기초하여 PCS를 선택하는 제1 멀티플렉서 회로 MUX1과 선택 신호 M3 및 M4에 기초하여 DCS를 선택하는 제2 멀티플렉서 회로 MUX2로 구축되는 다이버시티 멀티플렉서(74)를 모식적으로 도시하고 있다.

도 12는 도 8에 도시된 바와 같이 듀얼 채널 데이타 검출기(100)를 기본 블럭으로서 도시하고 있다. 듀얼 채널 데이타 검출기(100)는 입력에 인가되는 PCS와 DCS에 기초하여 펄스 위치 DDS를 결정하기 위한 듀얼 채널 심볼 검출기(101), 이하 약칭하여 채널 검출기(101)와, 펄스 위치 정보를 처리하도록 설계된 가변-레이트 데이타 검출기(103)를 더 포함한다. 본 실시예에서, 채널 검출기(101)에 의해 결정되는 펄스 위치는 4-PPM 심볼의 펄스 위치이다. 채널 검출기(101)는 제2 클럭 신호 CLK3을 가변 레이트 데이타 검출기(103)에 공급하고, 2개의 다른 검출 모드의선택을 위해 채널 멀티플렉서(70)에 의해 제공되는 추가 입력 ECF를 수신한다. 채널 검출기(101)와 가변-레이트 데이타 검출기(103) 모두는 동기화 유닛(6)에 의해 제공되는 클럭 신호 CLK2와 제어 신호 CTL2를 이용한다. 가변 레이트 데이타 검출기(103)는 수신된 데이타 신호 RD 및 제4 클럭 신호 CLK4를 출력하고, 데이타 레이트 감소 인자에 관한 정보를 포함하는 추가적인 입력 제어 신호 RR을 수신한다. 이어서, 듀얼 채널 심볼 검출기(101), 약칭하여 채널 검출기(101)를 더 상세하게 설명한다.

도 13은 지터 멀티플렉서(76), 지터 범위 양자화기(75), 가산기 ADD, 메모리 ROM, 비교기 CP, 및 저장 래치 L를 포함하는 채널 품질 비교기(73)의 구성 요소들을 도시하고 있다. 저장 래치는 그 출력 신호 ECF를 채널 검출기(101)에 전달한다. 지터 멀티플렉서(76)는 지터 추정기(2)로부터의 입력 J1, J2, J3 및 최소-최대 검출기(72)로부터의 선택 신호 M1, M2, M3, M4를 수신한다. 지터 멀티플렉서(76)는 PCS에 포함된 지터에 대응하는 주채널 지터 PCJ와, DCS에 포함된 지터에 대응하는 다이버시티 채널 지터 DCJ를 출력한다. PCJ의 값에 좌우되어, 지터 범위 양자화기(75)는 임계값 JRT을 출력하는 메모리 ROM에 어드레스 JR을 제공한다. 가산기 ADD는 차이 JD=DCJ-PCJ를 계산하고, 비교기 CP는 그 입력에서 JRT>JD인 경우에 그 출력을 단언한다. 제어 신호 CTL1 및 클럭 신호 CLK1에 좌우되어, 저장 래치 L는 비교기 CP의 이진 출력값을 저장하여 제어 신호 ECF를 생성한다.

도 14는 입력 J1, J2, J3을 구비하고, 선택 신호 M1 및 M2에 기초하여 PCJ를선택하는 제3 멀티플렉서 회로 MUX3 및 선택 신호 M3 및 M4에 기초하여 DCJ를 선택하는 제4 멀티플렉서 회로 MUX4로 구축되는 지터 멀티플렉서(76)를 모식적으로 도시하고 있다.

도 15는 이진값을 출력 O1, O2, O3에 각각 할당하는 3개의 비교기 CP1, CP2, CP3를 이용하여 메모리 ROM에 대한 2개의 어드레스 비트 JR=(a1, a2)를 PCJ 입력으로부터 추출하는 지터 범위 양자화기(75)를 더 상세하게 도시하고 있다. 유의할 점은 비교기의 양의 입력값 +이 음의 입력 -에 인가되는 각 임계값 JT1, JT2, 또는 JT3보다 큰 경우에만 각 비교기 CP1, CP2, CP3의 출력이 단언된다(즉, 디지털 논리의 TRUE 레벨을 취함)는 점이다.

도 16은 최상의 신호 품질 측정치 PCS을 갖는 제1 디지털 신호와 차상의 신호 품질 측정치 DCS을 갖는 제2 디지털 신호의 입력에 기초하여 출력 DDS=[c1, c2, c3, c4]에서 펄스 위치를 결정하기 위한 채널 검출기(101)를 모식적으로 도시하고 있다. 채널 검출기(101)는 적어도 하나의 PCS의 심볼을 저장하기 위한 제1 저장 유닛(102), 적어도 하나의 DCS의 심볼을 저장하기 위한 제2 저장 유닛(104)- 상기 저장 유닛들은 앞서 정의된 클럭 신호 CLK2에 의해 구동됨-, 및 적어도 하나의 확률 테이블(110)을 포함하는 결정 유닛(118)을 더 포함한다. 상기 확률 테이블(110)은 PCS와 DCS가 수신된 경우, 적어도 하나의 PCS 심볼과 적어도 하나의 DCS 심볼로 어드레싱됨으로써, 4-PPM 심볼 매핑 회로(119)에 제공되는 결정 유닛(118)의 출력에 2개의 비트 d1, d2를 제공하여 이하의 표에 따라 펄스 위치 DDS를 생성한다.

결정 유닛(118)의 출력:[d1, d2]	4-PPM에 대한 펄스위치:DDS=[c1,c2,c3,c4]	확률 테이블(110)의 엔트리:펄스를 갖는 칩의 #
[0,0]	[1,0,0,0]	1
[0,1]	[0,1,0,0]	2
[1,0]	[0,0,1,0]	3
[1,1]	[0,0,0,1]	4

펄스 위치 DDS를 나타내는 4개의 비트 c1, c2, c3, c4는 4-PPM 심볼 경계를 갖는 클럭 신호 CLK3의 동기화를 위해 이전 정의된 CTL2를 4-제산 클럭 분할기의 리셋 입력 RES에 접속함으로써, 앞서 정의된 클럭 신호 CLK2, 및 이전 정의된 CTL2로부터 추출하는 클럭 신호 CLK3에 의해 구동되는 저장 래치 PL에 저장된다. 결정 유닛(118)으로의 추가 입력 ECF는 2개의 다른 확률 테이블(110) ROM_0 및 ROM_1 간의 선택을 위해 채널 품질 비교기(73)에 의해 제공되어 다른 검출 모드를 가능하게 한다. 여기에서, ECF=0인 경우에 검출 모드 ROM_0이 인에이블되고, ECF=1인 경우에 선택적 검출 모드 ROM_1이 인에이블된다. 상술한 채널 검출기(101)는 통상의 단일 채널 데이타 검출기(7)에 비해 신호대 잡음비의 측면에서 효과적인 이득을 달성할 수 있다.

도 17은 결정 유닛(118)의 내용을 확률 테이블(110) ROM_0의 형태로 도시한 예를 제공하고 있다. 제어 신호 ECF=0인 경우, 테이블은 결정 유닛(118)의 어드레스와 내용을 정의한다. 도 16에 도시한 바와 같은 제1 저장 유닛(102)의 래치 L1p, L2p, L3p, L4p에 의해 보유되는 4개의 PCS 샘플과, 제2 저장 유닛(104)의 래치 L1d, L2d, L3d, L4d에 의해 보유되는 4개의 DCS 샘플로 구성되는 어드레스 비트들이 정수값을 갖는 테이블에 리스팅되어 있다. 여기에서, 최하위 비트는 최우측위치에 나타난 것이다. 각 어드레싱된 테이블 엔트리는 4-PPM 심볼을 나타내고, 엔트리의 숫자는 상기 테이블에서 정의된 4-PPM 심볼 매핑 규칙에 따라 펄스를 포함하는 심볼 칩의 위치를 정의한다. 이러한 확률 테이블 ROM_0은, PCS는 항상 DSC보다 품질이 더 양호하다라는 가정하에서 설계되는 비대칭 듀얼 채널 심볼 검출기(101)를 나타내는 비대칭 확률 테이블(110)이다.

도 18은 결정 유닛(118)의 내용을 확률 테이블(110) ROM_1의 형태로 도시한 다른 예를 제공하고 있다. 제어 신호 ECF=1인 경우, 테이블은 결정 유닛(118)의 어드레스와 내용을 정의한다. 도 16에 도시한 바와 같은 제1 저장 유닛(102)의 래치 L1p, L2p, L3p, L4p에 의해 보유되는 4개의 PCS 샘플과, 제2 저장 유닛(104)의 래치 L1d, L2d, L3d, L4d에 의해 보유되는 4개의 DCS 샘플로 구성되는 어드레스 비트들이 정수값을 갖는 테이블에 리스팅되어 있다. 여기에서, 최하위 비트는 최우측 위치에 나타난 것이다. 각 어드레싱된 테이블 엔트리는 4-PPM 심볼을 나타내고, 엔트리의 숫자는 상기 테이블에서 정의된 4-PPM 심볼 매핑 규칙에 따라 펄스를 포함하는 심볼 칩의 위치를 정의한다. 이러한 확률 테이블 ROM_1은, PCS와 DSC는 항상 품질이 동일하다라는 가정하에서 설계되는 대칭 듀얼 채널 심볼 검출기(101)를 나타내는 대칭 확률 테이블(110)이다.

도 19는 3개의 트랜시버 TR1, TR2, TR3 및 채널 멀티플렉서(70), 동기화 유닛(6), 및 듀얼 채널 데이타 검출기(100)를 포함하는 수신기 시스템(80)을 제공하는 관련 출력 신호 S1, S2, S3를 갖는 도 8과 동일한 구성을 모식적으로 도시하고 있다. 도 19의 구성이 도 8과 상이한 점은, 도 19에 도시된 듀얼 채널 데이타 검출기(100)가 불법적 주 심볼 플래그 IPSF라고 불리는 제1 시그널링 비트와, 불법적 다이버시티 심볼 플래그 IDSF라 불리는 제2 시그널링 비트를 생성하여 출력한다는 점이다. 이들 추가 신호들을 생성 및 이용하는 방법을 이하에 상세하게 설명한다.

도 20은 입력에 인가되는 PCS와 DCS에 기초하여 펄스 위치 DDS를 결정하기 위한 채널 검출기(101)를 포함하고, 펄스 위치를 처리하기 위해 설계된 가변 레이트 데이타 검출기(103)를 더 포함하는 도 12와 동일한 듀얼 채널 데이타 검출기(100)의 기본 블럭을 도시하고 있다. 도 20에 도시된 듀얼 채널 데이타 검출기(100)가 도 12와 상이한 점은, 제1 시그널링 비트 IPSF와 제2 시그널링 비트 IDSF를 생성하여 출력한다는 점이다. 이들 추가 신호들을 생성하는 방법은 이하에 설명한다.

도 21은 최상의 신호 품질 측정치 PCS를 갖는 제1 디지털 신호와 차상의 신호 품질 측정치 DCS를 갖는 제2 디지털 신호의 입력에 기초한 출력 DDS=[c1, c2, c3, c4]에서 펄스 위치를 결정하기 위한 도 16과 동일한 채널 검출기(101)를 모식적으로 도시하고 있다. 도 21에 도시된 채널 검출기(101)가 도 16과 상이한 점은, 결정 유닛(118)이 도 16에 따라 소개되고 도 17에 설명된 적어도 하나의 확률 테이블(110)을 포함할 뿐만 아니라, 제1 표시 비트 f1과 제2 표시 비트 f2를 각각 출력하는 표시 테이블도 포함한다는 점이다. 표시 비트 f1, f2는 4-PPM/가변 레이트 유닛의 적절한 데이타 레이트 감소 인자 RR을 결정하는데 이용될 수 있는 PCS 및 DCS에 대한 각각의 에러 통계를 추출하는데 이용될 수 있다. 명백하게 하기 위해, 4-PPM/가변 레이트 유닛 뿐만 아니라 표시 테이블도 도 21에 도시하지 않았다. PCS와 DCS가 수신된 경우, 제1 표시 비트 f1은 제1 저장 유닛(102)내의 4개의 샘플들이 불법적인 4-PPM 심볼을 나타내는 경우에만 단언되고(즉, 디지털 논리의 TRUE 레벨을 취함), 제2 표시 비트 f2는 제2 저장 유닛(102)내의 4개의 샘플들이 불법적인 4-PPM 심볼을 나타내는 경우에만 단언된다(즉, 디지털 논리의 TRUE 레벨을 취함). 표시 비트 f1 및 f2가 모두 클럭 신호 CLK3에 의해 구동되는 저장 래치 PL에 저장되고, 4-제산 클럭 분할기(105)는 4-PPM 심볼 경계를 갖는 클럭 신호 CLK3의 동기화를 위해 4-제산 분할기(105)의 리셋 입력 RES에 클럭 신호 CTL2를 접속함으로써, 앞서 정의된 클럭 신호 CLK2 및 앞서 정의된 제어 신호 CTL2로부터 클럭 신호 CLK3을 추출한다.

도 22는 최상의 신호 품질 측정치 PCS를 갖는 제1 디지털 신호와 차상의 신호 품질 측정치 DCS를 갖는 제2 디지털 신호의 입력에 기초한 출력 DDS=[c1, c2, c3, c4]에서의 펄스 위치를 결정하기 위한 도 16과 동일한 채널 검출기(101)를 모식적으로 도시하고 있다. 도 22에 도시된 채널 검출기(101)가 도 16과 상이한 점은, 본 스킴이 제1 표시 비트 f1과 제2 표시 비트 f2를 각각 생성 및 출력하는 2개의 불법적 심볼 검출기(122)를 추가적으로 포함한다는 점이다. PCS와 DCS가 수신된 경우, 제1 표시 비트 f1은 제1 저장 유닛(102)내의 4개의 샘플들이 불법적인 4-PPM 심볼을 나타내는 경우에만 단언되고(즉, 디지털 논리의 TRUE 레벨을 취함), 제2 표시 비트 f2는 제2 저장 유닛(102)내의 4개의 샘플들이 불법적인 4-PPM 심볼을 나타내는 경우에만 단언된다(즉, 디지털 논리의 TRUE 레벨을 취함). 표시 비트 f1 및 f2는 모두 클럭 신호 CLK3에 의해 구동되는 저장 래치 PL에 저장되고, 4-PPM 심볼 경계를 갖는 클럭 신호 CLK3의 동기화를 위해 4-제산 분할기(105)의 리셋 입력 RES을 클럭 신호 CTL2에 접속시킴으로써, 앞서 정의된 클럭 신호 CLK2 및 앞서 정의된 제어 신호 CTL2로부터 제어 신호 CTL3을 추출한다. 상기 설명한 바와 같이, 표시 비트 f1, f2는 PCS 및 DCS에 대한 각각의 에러 통계를 추출하는데 이용될 수 있고, 데이타 레이터 감소 인자 RR을 결정할 수 있게 한다.

개시된 실시예들은 설명된 다른 실시예의 하나 또는 수개와 조합될 수도 있다. 이것이 또한 본 실시예들의 하나 이상의 특징이다. 여기에 설명된 절차들을 반드시 주어진 순서대로 실행될 필요는 없다. 상기 단계들은 어느 정도까지는 다른 순서로 실행될 수 있다.

Claims

디지털 신호(S)의 품질을 결정하는 장치(2)에 있어서,

클럭 사이클(CLK)이용하여, 상기 디지털 신호(S)를 정의된 펄스폭마다 n(n≥1)개의 샘플수로 샘플링하기 위한 샘플러(10);

상기 샘플링된 디지털 신호의 에지를 검출하기 위한 에지 검출기(20);

상기 에지 검출기에 의해 검출된 에지들간의 클럭 사이클을 카운팅하기 위한 카운터(30); 및

상기 카운팅된 클럭 사이클(EEC)과 미리 저장된 기준값(EEC₀)을 비교하여, 상기 디지털 신호(S)의 순간 품질에 대한 측정치로서 편차값(RJ)을 제공할 수 있는 편차 검출기(40)

를 포함하는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 편차값(RJ)에 응답하여 절대 편차값(LPJ)을 생성하기 위한 절대값 리미터 유닛(42), 및 상기 절대 편차값(LPJ)을 저장하기 위한 저장 래치(43)를 포함하는 디지털 신호의 품질 결정 장치.
제2항에 있어서, 상기 절대 편차값(LPJ)에 응답하여 신호 품질 측정치(J)를 생성하기 위한 리키 적분기(50)를 포함하는 디지털 신호의 품질 결정 장치.
제3항에 있어서, 상기 리키 적분기(50)는 2의 누승값 형태 2^-m(m≥0)인 리키 인자 β(0<β≤1)를 갖는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 에지 검출기(20)는 제1 샘플값과 적어도 하나의 제2 샘플값에 기초하여 에지 검출을 수행하는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 카운터(30)는 업 카운터, 양호하게는 모듈로 N(N은 정수임) 카운터를 포함하는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 편차 검출기(40)는 양의 또는 음의 편차값(RJ)을 제공하는 비교기(44)를 포함하는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 디지털 신호(S)는 펄스 변조, 양호하게는 펄스 위치 변조(PPM)에 의해 인코딩되고, 상기 디지털 신호(S)는 프리앰블(preamble)을 포함하는 헤더 필드와 데이타 필드를 적어도 포함하는 프레임에 포함되는 데이타를 나타내는 디지털 신호의 품질 결정 장치.
제8항에 있어서, 상기 디지털 신호(S)의 품질은 상기 프리앰블내에서 결정될수 있는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 디지털 신호(S)는 적외선 신호, 양호하게는 4-PPM 신호를 포함하는 디지털 신호의 품질 결정 장치.
제1항에 있어서, 상기 디지털 신호(S)는 데이타를 전혀 포함하지 않는 잡음성(noisy) 신호를 포함하는 디지털 신호의 품질 결정 장치.
선택기(60; 70)에 있어서,

다중 채널;

추가적인 처리를 위해 상기 채널의 서브 셋트를 선택하기 위한 논리 회로(62, 64; 72, 73, 74); 및

상기 각 채널과 연관되는 청구항 1 내지 청구항11 중 어느 한 항에 따른 장치(2)

를 포함하는 선택기.
제12항에 있어서, 상기 논리회로(62, 64)는 최상의(the best) 신호 품질 측정치(PCS)를 갖는 하나의 디지털 신호를 검출하기 위한 최소 검출기(62) 및 추가적인 처리를 위해 상기 하나의 디지털 신호를 선택하기 위한 주 멀티플렉서(64)를 포함하는 선택기(60).
제12항에 있어서, 상기 논리회로(72, 74)는 최상의 신호 품질 측정치(PCS)를 갖는 제1 디지털 신호 및 차상의(the second-best) 품질 측정치(DCS)를 갖는 제2 디지털 신호를 검출하기 위한 최소-최대 검출기(72), 및 추가적인 처리를 위해 이들 디지털 신호(PCS, DCS)를 선택하기 위한 다이버시티 멀티플렉서(74)를 포함하는 선택기(70).
제14항에 있어서, 상기 논리회로(73)는 제어 신호(ECF)를 제공하기 위한 채널 품질 비교기(73)를 포함하는 선택기(70).
청구항 14 또는 청구항 15에 따른 선택기(70), 및 상기 최상의 신호 품질 측정치(PCS)를 갖는 상기 제1 디지털 신호와 상기 차상의 신호 품질 측정치(DCS)를 갖는 상기 제2 디지털 신호에 기초하여 펄스 위치를 결정하기 위한 채널 검출기(101)를 포함하는 수신기 시스템(80)에 있어서,

상기 최상의 신호 품질 측정치(PCS)를 갖는 상기 제1 디지털 신호의 적어도 하나의 심볼을 저장하기 위한 제1 저장 유닛(102);

상기 차상의 신호 품질 측정치(DCS)를 갖는 상기 제2 디지털 신호의 적어도 하나의 심볼을 저장하기 위한 제2 저장 유닛(104); 및

상기 제1 및 제2 디지털 신호(PCS, DCS)가 수신된 경우, 상기 최상의 신호 품질 측정치(PCS)를 갖는 상기 제1 디지털 신호의 적어도 하나의 심볼 및 상기 차상의 신호 품질 측정치(DCS)를 갖는 상기 제2 디지털 신호의 적어도 하나의 심볼로 어드레싱됨으로써, 상기 펄스 위치(DDS)로서 정의되는 값을 제공하는 확률 테이블(110)을 포함하는 결정 유닛(118)

을 포함하는 수신기 시스템.
디지털 신호(S)의 품질을 결정하기 위한 방법에 있어서,

상기 디지털 신호(S)를 정의된 펄스폭마다 n(n≥1)개의 샘플수로 샘플링하는 단계;

상기 샘플링된 디지털 신호 펄스의 에지를 검출하는 단계;

상기 에지들간의 클럭 사이클을 카운팅하는 단계; 및

상기 카운팅된 클럭 사이클(EEC)과 미리 저장된 기준값(EEC₀)을 비교하여, 상기 디지털 신호(S)의 순간 품질에 대한 측정치로서 편차값(RJ)을 출력하는 단계

를 포함하는 디지털 신호의 품질 결정 방법.
제17항에 있어서,

절대 편차값(LPJ)을 제공하는 절대값 리미터 유닛(42)에 상기 편차값(RJ)을 제공하는 단계, 및

추가적인 처리를 위해 상기 절대 편차값(PJ)을 출력하는 저장 래치(43)에 상기 절대 편차값(LPJ)을 제공하는 단계

를 더 포함하는 디지털 신호의 품질 결정 방법.
제18항에 있어서,

신호 품질 측정치(J)를 출력하는 리키 적분기(50)에 상기 절대 편차값(PJ)을 제공하는 단계를 더 포함하는 디지털 신호의 품질 결정 방법.
제17항에 있어서, 최상의 신호 품질 측정치(PCS)를 갖는 제1 디지털 신호를 검출하고 추가적인 프로세싱을 위해 상기 제1 디지털 신호를 선택하는 단계를 더 포함하는 디지털 신호의 품질 결정 방법.
제20항에 있어서, 차상의 신호 품질 측정치(DCS)를 갖는 제2 디지털 신호를 검출하고 추가적인 처리를 위해 이들 신호(PCS, DCS)를 선택하는 단계를 더 포함하는 디지털 신호의 품질 결정 방법.
제17항에 있어서, 상기 디지털 신호(S)의 품질은 상기 디지털 신호(S)의 프리앰블내에서 결정되는 디지털 신호의 품질 결정 방법.
제21항에 있어서, 상기 디지털 신호(S)의 프리앰블내의 심볼의 개시가 인식되면, 상기 제1 디지털 신호(PCS)와 상기 제2 디지털 신호(DCS)를 선택하는 것을 중지하고, 상기 제1 디지털 신호(PCS)와 상기 제2 디지털 신호(DCS)의 선택이 보유되는 디지털 신호의 품질 결정 방법.
제17항에 있어서, 상기 편차값(RJ) 및/또는 상기 신호 품질 측정치(J)는 적어도 2개의 디지털 신호, 양호하게는 3개의 디지털 신호에 대해 결정되는 디지털 신호의 품질 결정 방법.
청구항 17 내지 24 중 어느 하나의 항에 따른 방법을 포함하며,

적어도 상기 제1 디지털 신호(PCS) 및 제2 디지털 신호(DCS)로서 수신되는 상기 디지털 신호(S)에 대한 펄스 위치를 결정하기 위해,

확률 테이블(110)을 저장하는 단계;

상기 제1 디지털 신호(PCS)의 적어도 하나의 심볼을 저장하는 단계;

상기 제2 디지털 신호(DCS)의 적어도 하나의 심볼을 저장하는 단계; 및

상기 확률 테이블(110)을 상기 제1 디지털 신호(PCS)의 상기 적어도 하나의 심볼과 상기 제2 디지털 신호(DCS)의 상기 적어도 하나의 심볼로 어드레싱함으로써, 상기 확률 테이블(110)이 펄스 위치(DDS)로서 정의되는 값을 제공하는 단계

를 포함하는 수신 방법.