JP3771645B2 - Focus detection device - Google Patents

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Description

【0001】
【発明の技術分野】
本発明は、カメラなどの光学機器に搭載される焦点検出装置に関する。
【0002】
【従来技術およびその問題点】
カメラのオートフォーカス装置の一つである、いわゆる位相差方式の焦点検出装置は、被写体像を二分割して一対の被写体像をCCDラインセンサで受光し、CCDラインセンサで電気的な信号に変換する。そして、一対の被写体像に関する一対の被写体像信号に基づいてその被写体像の位相差を検出し、位相差に基づいて焦点状態(デフォーカス)を検出している。
【0003】
ここで、位相差、デフォーカスの検出は、通常CPU(マイコン)が行うので、被写体像信号は、CPUで処理可能なディジタル信号に変換される。そしてこのA/D変換は、通常、CPU内蔵のA/D変換器で行われている。
【0004】
一般にCCDラインセンサの感度レンジは、撮影可能な被写体輝度範囲に比べて狭い。そのため、被写体の明るさに応じてCCDラインセンサの受光時間(積分時間)を制御し、あるいはCCDラインセンサの出力電圧の増幅率を調整することで、被写体の明るさにかかわらず、CCDラインセンサの飽和出力電圧に近い出力電圧を得ている。
【0005】
しかし、CCDラインセンサも種々異なるものがあり、飽和出力電圧も異なる。そのため、あるCCDラインセンサの飽和出力電圧はA/D変換器のフルレンジの1/2以上であるが、あるCCDラインセンサの飽和出力電圧はA/D変換器のフルレンジの1/2未満の場合がある。飽和出力電圧がA/D変換器のフルレンジの1/2未満のCCDラインセンサを使用した場合は、変換後のデータのレンジが狭く、CCDラインセンサの性能を十分に引き出せない。
【0006】
【発明の目的】
本発明は、上記従来のカメラのCCDラインセンサを備えた焦点検出装置の問題に鑑みてなされたもので、A/D変換器の分解能を上げることにより、CCDラインセンサにかかわらず高精度の焦点検出が可能な焦点検出装置を提供すること、を目的とする。
【0007】
【発明の概要】
この目的を達成する本発明は、被写体像を受光して輝度に応じた信号電圧を出力するCCDラインセンサと、このCCDラインセンサの出力電圧をA/D変換するA/D変換器を内蔵した制御手段を備えた焦点検出装置において、前記制御手段は、前記CCDラインセンサの出力電圧を、前記A/D変換器によりその最大分解能でA/D変換し、さらにこの最大分解能で変換したディジタルデータを、前記CCDラインセンサの飽和出力電圧が前記A/D変換器のフルレンジの1/2以上である場合は、前記制御手段が処理する、前記最大分解能よりも低い分解能のディジタルデータに変換し、前記飽和出力電圧が前記A/D変換器のフルレンジの1/2未満である場合は、前記A/D変換器の最大分解能よりも低い分解能であって、前記制御手段が処理する分解能よりも高い分解能のディジタルデータに変換することに特徴を有する。
この構成によれば、CCDラインセンサの飽和出力電圧にかかわらず一定精度のディジタルデータに変換することができるので、飽和出力電圧が異なるCCDラインセンサを使用しても一定の精度を維持できる。
【0008】
本発明は、カメラに搭載される制御手段が10bit 精度のA/D変換器を備えているときには、10bit 精度で変換したディジタルデータを、CCDラインセンサの飽和出力電圧に応じて9bit または8bit のディジタルデータに変換する構成にできる。さらに本発明は、CCDラインセンサの飽和出力電圧が前記A/D変換器のフルレンジの1/2未満のときは、前記A/D変換器が変換した前記10bit のディジタルデータを前記9bit のディジタルデータに変換し、前記飽和出力電圧が前記フルレンジの1/2以上のときには、前記A/D変換器が変換した前記10bit のディジタルデータを前記8bit のディジタルデータに変換することができる。
【0009】
【発明の実施の形態】
以下図面に基づいて本発明を説明する。図1は、本発明を適用した自動焦点(AF)一眼レフカメラの主要構成を示したブロック図である。このAF一眼レフカメラは、カメラボディ11と、このカメラボディ11に着脱可能なAF対応の撮影レンズ51とを備えている。そしてカメラボディ11は、いわゆる多点オートフォーカス手段(多点焦点検出手段)、自動焦点調節手段を備えている。
【0010】
撮影レンズ51からカメラボディ11内に入射した被写体光束は、大部分がメインミラー13により、ファインダ光学系を構成するペンタプリズム17に向かって反射され、ペンタプリズム17で反射されてアイピースから射出するが、メインミラー13で反射された反射光の一部が測光用IC18の受光素子に入射する。一方、メインミラー13のハーフミラー部14に入射した被写体光束の一部はここを透過し、サブミラー15で下方に反射されて、マルチ焦点検出センサユニット21に入射する。
【0011】
測光用IC18は、受光量に応じて光電変換した電気信号を対数圧縮し、周辺部制御用回路23を介して、メインCPU35に測光信号として入力される。メインCPU35は、測光信号およびフィルム感度情報に基づいて所定の露出演算を実行し、露出用の適正シャッタ速度および絞り値を算出する。そして、これらのシャッタ速度および絞り値に基づいて撮影処理、つまり、露光機構(シャッタ機構)25および絞り機構27を駆動してフィルムに露光する。さらに周辺部制御用回路23は、撮影処理に際し、モータドライブ回路29を介してミラーモータ31を駆動してメインミラー13のアップ/ダウン処理を行ない、露光終了後にはフィルム巻上モータ33を駆動してフィルムを1コマ分巻上げる。
【0012】
マルチ焦点検出センサユニット21は、いわゆる位相差方式の測距センサであって、図示しないが、撮影画面内における複数の測距ゾーン内に含まれる被写体像を形成する被写体光束を二分割する分割光学系と、二分割された被写体光束をそれぞれ受光して積分(光電変換およびその電荷を蓄積)するセンサ212A〜212Cを備えている。
【0013】
メインCPU35は、マルチ焦点検出センサユニット21から入力した各焦点検出ゾーンに対応する積分データに基づいて所定の演算によりデフォーカス量を算出する。そして、それらのデフォーカス量に基づいて、使用するデフォーカス量および優先順位を設定し、AFモータ39の回転方向および回転数(エンコーダ41が出力するパルス数)を算出する。そしてメインCPU35は、その回転方向およびパルス数に基づき、AFモータドライブ回路37を介してAFモータ39を駆動する。この駆動に際してメインCPU35は、AFモータ39の回転に連動してエンコーダ41が出力するパルスを検知してカウントし、カウント値が上記パルス数に達したらAFモータ39を停止させる。
【0014】
メインCPU35はAFモータ39を、DC駆動および、停止前にはエンコーダ41の出力パルスの間隔に基づいてPWM制御による一定速度制御をすることができる。AFモータ39は、その回転を、カメラボディ11のマウント部に設けられたジョイント47と撮影レンズ51のマウント部に設けられたジョイント57との接続を介して撮影レンズ51側に伝達する。そして、レンズ駆動機構55を介して焦点調節用レンズ53を進退移動させる。
【0015】
またメインCPU35は、プログラム等をメモリしたROM35a、演算用、制御用の所定のデータを一時的にメモリするRAM35b、計時用の基準タイマー35c、ハードカウンタ35dおよびA/D変換器35eを内蔵し、外部メモリ手段としてのEEPROM43が接続されている。このEEPROM43には、カメラボディ11特有の各種定数のほかに、本発明の積分制御に必要な所定値などがメモリされている。
【0016】
さらにメインCPU35には、レリーズボタン(図示せず)の半押しでオンする測光スイッチSWSおよび全押しでオンするレリーズスイッチSWR、自動焦点制御とマニュアル焦点制御とを切換える自動焦点スイッチSWAF、メインCPU35や周辺機器等への電源をON/OFFするメインスイッチSWMが接続されている。メインCPU35は、設定されたAF、露出、撮影などのモード、シャッタ速度、絞り値などを表示器45に表示する。表示器45は、通常、カメラボディ11の外面およびファインダ視野内の2か所に設けられた表示器を含む。
【0017】
このメインCPU35は、カメラボディおよび撮影レンズを総括的に制御する制御手段として機能するほかに、マルチ焦点検出センサユニット21および周辺部制御用回路23等とで積分制御手段を構成し、AFモータ39等とでレンズ駆動手段を構成している。
【0018】
一方撮影レンズ51には、焦点調節用レンズ53を光軸方向に駆動する焦点調節機構55、撮影レンズ51のマウント部に設けられていて、カメラボディ11のジョイント47と連結してAFモータ39の回転を焦点調節機構55に伝達するレンズ側ジョイント57、及びレンズCPU61を備えている。
【0019】
レンズCPU61は、電気接点群59、49の接続を介してカメラボディ11の周辺部制御用回路23と接続されていて、この周辺部制御用回路23を介してメインCPU35との間で所定のデータ通信を実行する。レンズCPU61から周辺部制御用回路23に伝達されるデータとしては、制御可能な開放絞り値Av (開放F値のアペックス換算値)、最大絞り値Av (最小絞りF値のアペックス換算値)、レンズ位置、Kバリューデータなどがある。なお、Kバリューデータとは、撮影レンズ51により結像された像面を、AFモータ39を駆動して光軸方向に単位距離(例えば1mm)移動させる間にエンコーダ41が出力するパルス数(AFモータ39の回転数)データである。
【0020】
この一眼レフカメラは、測光スイッチSWSがオンされるとAF処理を開始する。AF処理では、先ずマルチ焦点検出センサユニット21が積分を始める。積分終了後、メインCPU35は、その積分データを入力し、そのデータに基づいてデフォーカス量、駆動パルス数を算出し、この駆動パルス数に基づいてAFモータ39を駆動する。
【0021】
マルチ焦点検出センサユニット21には、詳細は図示しないが周知の通り、撮影レンズ51から入射し、メインミラー13の中央部ハーフミラー部14を透過し、さらにサブミラー15で反射された被写体光が入射する。マルチ焦点検出センサユニット21に入射した被写体光は、フィルム面と共役な二次結像面上またはその前後位置に結像し、この二次結像面上に配置されたマスクの複数位置に形成された3個の窓を透過して、それぞれ異なる受光手段(図2参照)上に結像される。なお、各3個の窓は焦点検出ゾーンを規制し、各焦点検出ゾーンに含まれる光束はそれぞれ、図示しない分割光学系によって二分割されて、再結像面上に配置された各受光手段に結像される。
【0022】
マルチ焦点検出センサユニット21は、センサとしてCCDラインセンサを有するが、その構成を、図2を参照してより詳細に説明する。マルチ焦点検出センサユニット21は、1本のCCD転送部211と、CCD転送部211に隣接し、かつCCD転送部211の長手方向に互いに離反して設けられた、複数の受光手段としての3個のAセンサ212A、Bセンサ212B、およびCセンサ212Cを備えている。各A、B、Cセンサ212A、212B、212Cはそれぞれ、一対の受光部A1とA2、B1とB2、およびC1とC2を備えている。一対の受光部A1とA2、B1とB2、およびC1とC2のそれぞれに、分割光学系によって二分割された被写体像が形成される。各受光部A1とA2、B1とB2、およびC1とC2は、公知のように、例えば一列に一定の間隔で設けられたフォトダイオードアレイ(画素アレイ)からなる。
なお、図示実施例では3個の一対の受光部A1とA2、B1とB2、およびC1とC2をそれぞれ離反して示してあるが、一対の受光部A1とA2、B1とB2、C1とC2はそれぞれ連続した構成でもよい。
【0023】
各センサ212A、212B、212Cはそれぞれ、詳細は図示しないが公知のように、各受光部A1とA2、B1とB2、C1とC2の各フォトダイオードが光電変換した電荷をフォトダイオード毎に独立して積分する(蓄積する)ストレージ部、および積分が終了したらストレージ部が蓄積した電荷を一時的にメモリするメモリー部を備えている。つまり、被写体光を受光してフォトダイオードが光電変換し、各フォトダイオードが光電変換した電荷はストレージ部で積分され、ストレージ部で積分された電荷は積分が終了した時にメモリー部に転送され、保持される。そして、全てのセンサ212A、212B、212Cの積分が終了したら、各メモリー部に保持された電荷は、一斉にCCD転送部211に転送される。CCD転送部211には、図示しない多数の電極が一定の間隔で形成されていて、これらの電極に印加される二相の転送クロックφ1、φ2によって電荷が画素単位で段階的に転送され、CCD転送部211の出力変換部(読み出し部)213から画素単位で電圧に変換され、出力される。
【0024】
出力変換部213から出力された電圧信号は、増幅器226により増幅され、クランプ回路227により、ビデオ基準レベルから降下する電圧信号化したビデオ信号VIDEO として出力される。出力されたビデオ信号VIDEO はCPU35に取り込まれ、A/D 変換器35eでディジタル信号に変換されて画素単位でRAM 35bにメモリされ、RAM 35bから読み込まれてデフォーカス演算に利用される。
【0025】
図3には、CPU35のA/D変換器35eの一例の概要をブロックで示している。入力回路351に入力されたビデオ信号VIDEO は、サンプル&ホールド回路352でホールドされ、比較器353で、D/Aコンバータ354から出力される電圧と逐次比較され、比較結果が逐次比較レジスタ355に書き込まれる。このD/Aコンバータ354は10bit の分解能を有し、フルレンジが基準電圧AVCCである。10bit 分の比較を終了したら、逐次比較レジスタ355の内容がデータレジスタ356に転送され、データバスを介して、RAM35bの所定アドレスに書き込まれる。
【0026】
本実施例における10bit から9bit 、8bit への変換は、ビデオ信号VIDEO の最大レベルがA/D変換器35eのフルレンジの1/2未満の場合でも、8bit のA/D変換値のフルレンジとして処理可能にすることを目的としている。したがって、データレジスタ355の10bit データを1/2倍、1/4倍して(1bit 、2bit 下位にシフトさせて)下位8bit を8bit または9bit 精度のデータとして得る。例えば、センサの飽和出力電圧がA/D変換器35eのフルレンジを満たす場合は、一様の明るさの被写体像の出力が飽和出力のおよそ70パーセント程度になるようにAGCレベル(積分終了レベルVRM)を設定し、8bit 精度のA/D変換値を得る。センサの飽和出力電圧がA/D変換器35eのフルレンジを満たさない場合は、飽和出力電圧をA/D変換器35eのフルレンジの1/2と仮定し、一様の明るさの被写体像の出力が仮定した飽和出力の70パーセント程度になるようにAGCレベル(積分終了レベルVRM)を設定して、9bit 精度のA/D変換値を得る。マルチ焦点検出センサユニット21の飽和出力電圧が一致しなくても、8bit のA/D変換値のフルレンジ(0〜FFH)を利用することが可能になる。
【0027】
以上のA/D変換処理を、センサ212A〜212Cの全ての画素のビデオ信号VIDEO について実行する。
【0028】
なお、被写体の明るさに応じて各センサ212A〜212Cの積分時間(積分終了)をコントロールするために、各センサ212A、212B、212Cに隣接して、各センサ212A、212B、212Cの積分値(受光光量)をモニタするAモニタセンサMA、BモニタセンサMB、CモニタセンサMCが設けられている。さらに、Bセンサ212Bの第1受光部B1に隣接してモニタダークセンサMDが設けられている。モニタセンサMA、MB、MCは、各センサ212A、212B、212C同様に被写体光を受光し、積分値を出力するセンサであって、それぞれの積分値は積分制御回路225A、225B、225Cで検出される。一方モニタダークセンサMDは、モニタセンサMA、MB、MCの暗電流成分を除去するための信号を得るセンサであって、遮光されている。
【0029】
本実施例のモニタセンサMA、MB、MCは、各センサ212A、212B、212Cの一方の受光部A2、B2、C2をそれぞれ5分割して受光するモニタセンサM1〜M5、M6〜M10、M11〜M15を含む。
【0030】
以上のA、B、Cセンサ212A、212B、212Cの積分動作(電荷蓄積)、A、B、Cセンサ212A、212B、212CからCCD転送部211への電荷(積分値)の転送、CCD転送部211における電荷の転送、出力変換部213での電荷から電圧への変換、クランプ回路227によるクランプ処理などは、CCD制御回路221、タイミング発生回路222、ドライバー回路223が出力するクロック(パルス信号)によってなされる。
【0031】
この一眼レフカメラの積分制御処理は、測光スイッチSWSのオンを条件に開始される。測光スイッチSWSがオンすると、CPU35から出力される通信データによりCCD制御回路221が積分開始信号φINT を立ち上げて、各センサ212A、212B、212CおよびモニタセンサMA、MB、MCが積分を開始する。
【0032】
モニタセンサMA〜MCの積分値が、予め設定されている積分終了レベルVRMを越えたことを積分制御回路225A〜225Cが検知し、検知した積分制御回路225A〜225Cが積分終了信号END-A 〜END-C を出力したときに、対応するセンサ212A〜212Cが積分を終了する。本実施例では、モニタセンサMA、MB、MCのそれぞれの5個のモニタセンサM1〜M5、M6〜M10、M11〜M15の内、いずれかの積分値が積分終了レベルVRMに達したときに、積分制御回路225A、225B、225Cが対応するセンサ212A、212B、212Cの積分を終了させる。積分終了レベルVRMは、メインCPU35から出力される基準信号(VAGC )と、モニタダークセンサMDから出力される暗電流MDとによって決まる信号である。
【0033】
一方、予め設定されている最大積分時間内に全てのセンサ212A〜212Cの積分が終了しなかったとき、つまり、予め設定した最大積分時間内にいずれかのモニタセンサMA、MB、MCの積分値が積分終了レベルに達しなかったときには、最大積分時間経過時に、積分を終了していない全てのセンサ212A〜212Cの積分を強制終了する。積分の強制終了は、CCD制御回路221が各積分制御回路225A〜225Bに強制積分終了信号FENDint を出力し、積分制御回路225A〜225Bが積分終了信号を出力することで実行される。なお、CPU35は、積分開始時から積分時間の計測を開始し、積分制御回路225A〜225Cが出力する積分終了信号(END-A 〜END-C )を入力して各積分制御回路225A〜225Cの積分時間を計測する。
【0034】
全てのセンサ212A、212B、212Cの積分が終了すると、ドライバー回路223が転送パルスφTGを出力して各センサ212A、212B、212Cが積分した信号電荷をCCD転送部211に転送する。CCD転送部211に転送された各信号電荷は、基準クロックφMに同期して生成される転送/読出しクロックφ1 、φ2 によって画素単位でCCD転送部211を転送される。そして各電荷は、出力変換部213で画素単位で逐一電圧に変換されて出力(読出)され、増幅器226で増幅され、クランプ回路227でクランプされて、画素単位のビデオVIDEO 信号として出力される。クランプ回路227は、サンプルホールドパルスφSHに同期して出力をサンプルホールドし、ビデオ信号VIDEO として出力する。
【0035】
CPU35は、入力したビデオ信号VIDEO を内蔵のA/D変換器35eで10bit のディジタル信号に変換し、さらに、1/2倍または1/4倍して、8bit または9bit 精度のデータに変換し、RAM35bに書き込む。
【0036】
この多点オートフォーカス装置を備えたAF一眼レフカメラの焦点調整動作の際の積分処理を、さらに図4〜図7を参照して説明する。
【0037】
「メイン処理」
図4は、この一眼レフカメラのメイン処理に関するフローチャートである。このメイン処理では、測光スイッチSWSがオンされるのを待ち、測光スイッチSWSがオンされたら測光および露出演算処理(AE処理)を実行して最適絞り値およびシャッタ速度を求め、焦点検出処理およびレンズ駆動処理(AF処理)を実行して合焦し、レリーズスイッチSWRがオンされたらAE処理で求めた絞り値およびシャッタ速度で露光処理を実行する。
【0038】
このメイン処理には、バッテリが装填されたときに入る。この処理に入ると先ず、RAM35bをイニシャライズする(S101)。そして、CPU35以外の回路、部品への電源供給を遮断し、測光スイッチSWSがオンするのを待つ(S103、S105)。測光スイッチSWSがオンされると、周辺機器への電力供給を開始してVDDループ処理を実行する(S107)。
【0039】
VDDループ処理に入ると、VDDループ時間タイマをスタートさせて(S111)、各スイッチの状態をチェックし(S113)、レンズCPU61との間で所定のレンズ通信を実行して、開放絞り値、最小絞り値、焦点距離データなどのレンズデータを入力する(S115)。
【0040】
そして、AE演算処理を実行し(S117)、演算によって求めたシャッタ速度など、撮影に関する表示を行う(S119)。AE演算処理とは、測光IC18によって被写体輝度を測定し、被写体輝度データおよびフィルム感度データなどに基づき、所定の露出モード、例えばプログラム露出モードによって適正シャッタ速度および絞り値を演算により求める処理である。
【0041】
シャッタ速度および絞り値が求まると、焦点調節レンズ53を移動し、焦点検出した被写体に合焦させるAF処理を実行する(S121)。このAF処理を、ループ時間が経過するまで繰り返し実行する(S123)。
【0042】
ループ時間が経過したら、測光スイッチSWSの状態をチェックし、オンしていたらVDDループ処理に戻る(S125、S111)。測光スイッチSWSがオフしていたら、パワーホールド中フラグがセットされているかどうかをチェックし、セットされていなければパワーホールド中タイマをスタートさせ、パワーホールド中フラグをセットしてからパワーホールドタイマがタイムアップするまで、VDDループ処理を繰り返す(S125、S127、S129、S131、S133、S111)。そして、パワーホールド時間が経過したら、パワーホールド中フラグをクリアしてパワーダウン処理に戻る(S133、S135、S103)。
【0043】
「AF処理」
S121のAF処理について、図5を参照してより詳細に説明する。AF処理に入ると、先ず、測光スイッチSWSがオン状態にあるかどうかをチェックする(S201)。測光スイッチSWSがオフしていれば、AFロックフラグをクリアしてリターンする(S201、S203)。AFロックフラグは、一度合焦したときにセットされるフラグで、一旦ある被写体に合焦したときには、その被写体に対する合焦状態を維持する、いわゆるフォーカスロックを可能にするフラグである。
【0044】
測光スイッチSWSがオン状態にあれば、AFロックフラグがセットされているかどうかをチェックする。AFロックフラグがセットされていればリターンするが、合焦していないときにはセットされていないので、全センサ212A、212B、212Cの積分をスタートさせる(S205、S207)。積分が終了したらCCDビデオデータを入力し(S209)、選択された焦点検出ゾーンについてデフォーカス計算を実行してデフォーカス量を求める(S211)。そして、計算したデフォーカス量から合焦しているかどうかをチェックし、合焦していなければデフォーカス量およびKバリューデータからAFパルス数を演算し、演算したAFパルス数に基づいてAFモータ39を駆動する(S213、S215、S217、S219)。合焦していたら、AFロックフラグをセットしてリターンする(S215、S221)。
【0045】
「積分スタート処理」
S207の積分スタート処理について、図6を参照してより詳細に説明する。この積分スタート処理は、マルチ焦点検出センサユニット21に積分を開始させ、適正積分値で積分を終了させる処理である。
【0046】
積分スタート処理に入ると、先ず、最大積分時間経過フラグおよび強制終了フラグをクリアする(S301)。最大積分時間経過フラグは、使用するセンサ212A〜212C(に対応するモニタセンサMA〜MC)が、予め定めてある最大積分時間を経過しても積分値が積分終了レベルVRMに達しなかったこと(積分が終了しなかったこと)を識別するフラグ、強制終了フラグは、モニタセンサMA〜MCの積分値が積分終了レベルVRMに達しないにもかかわらず、強制的に積分を終了させたことを識別するフラグである。なお、本実施の形態では、全てのセンサ212A、212B、212Cを使用するものとする。
【0047】
次に、RAMに、最大積分時間をセットし、積分許可センサ212A〜212Cをセットし、AGCレベル(VAGC )をセットする(S303、S305、S307)。そして、積分をスタートさせ、積分時間カウントをスタートする(S309、S311)。
【0048】
そして、許可したセンサ212A〜212C全ての積分が終了するか、最大積分時間が経過するのを待つ(S313〜S323)。つまり、積分を許可したセンサ212A〜212Cの積分終了および積分時間をチェックする積分時間チェック処理を実行し(S313)、強制積分終了フラグがセットされているかどうかをチェックし(S315)、セットされていなければ最大積分時間が経過しているかどうかをチェックし(S317)、経過していなければ積分を許可した全てのセンサ212A〜212Cが積分終了したかどうかをチェックし(S319)、いずれかのセンサ212A〜212Cの積分が終了していなければS313に戻る。
【0049】
積分を許可した全センサ212A〜212Cが積分を終了したら、そのままリターンする(S319)。また、強制終了フラグがセットされたとき、または強制終了フラグはセットされていないが最大積分時間が経過したときは、最大積分終了処理を実行し(S315、S321またはS315、S317、S321)、積分を終了していない全てのセンサ212A〜212Cの積分を強制的に終了させてリターンする(S323)。
【0050】
「CCDデータ入力処理」
次に、S209のCCDデータ入力処理について、図7に示したフローチャートを参照して詳細に説明する。
【0051】
本実施例では、クランプ回路27から逐次出力され、CPU35に入力された、画素単位のアナログのビデオ信号を、CPU35内蔵のA/D変換器35eでディジタルのビデオデータに変換する。ビデオデータに変換したら、強制積分終了がされておらず、かつ最大積分時間経過前に積分終了したデータであれば、基準出力との比とビデオデータを乗算し、乗算値をビデオデータとしてRAM35bにメモリする。強制積分終了されたか最大積分時間が経過しているビデオデータは、すでに増幅器226においてゲインコントロールがされているので、その値をビデオデータとしてRAM35bにメモリする。
【0052】
以上の処理を、全センサ212A〜212Cの全画素についてのビデオ信号について実行する。なお、本実施例では、ビデオ信号を、先ずA/D変換器35eで10bit のディジタルデータに変換する。さらに、焦点検出演算に使用する精度に応じて、9bit または8bit のディジタルデータに変換している。
【0053】
CCDデータ入力処理に入ると、まず、A/D変換器35eを10bit モードに設定し、A/D変換するビット数(画素数)を内蔵カウンタにセットする(S601、S603)。A/D変換同期信号ΦADがローレベルに落ちるのを待って、ローレベルに落ちたらA/D変換器35eにA/D変換をスタートさせる(S605、S607、S609)。A/D変換を終了したら、変換したディジタルデータを入力し、反転する(S609、S611)。この反転処理は、ビデオ信号がビデオ基準値から明るくなるに従って降下する信号、つまり明るいほど小さい値になるので、明るいほど大きくなるように変換する処理である。
【0054】
S619では9bit 精度かどうかをチェックする。9bit 精度か8bit 精度かは、マルチ焦点検出センサユニット21の最大出力電圧、カメラの性能などに応じて設定され、製造時にEEPROM43にメモリされている。
【0055】
9bit 精度が設定されている場合は、10bit 変換値を2で割って9bit データに変換し(S619、S621)、9bit データがFFh(16進数、10進数では255)を越えているかどうかをチェックする。FFhを越えていたらFFhとするリミット処理を実行してそのデータをビデオデータとしてRAM35bにメモリする(S623、S625、S633)。このリミット処理は、例えば、A/D変換器35eのフルレンジが4ボルトの場合は、最大ビデオデータ(入力電圧)を2Vに相当する値でカットする処理である。9bit データがFFh以下の場合は、そのデータをRAM35bにメモリする。
【0056】
一方、8bit 精度が設定されている場合は10bit 変換値を4で割って8bit データに変換し(S619、S627)、変換後のデータが飽和出力レベルを越えているかどうかをチェックし、越えている場合は飽和出力レベルでリミットをかけて、リミットをかけた値をビデオデータとしてRAM35bにメモリする(S627、S629、S631、S633)。本実施例での飽和出力レベルは、例えば2. 7V(ACh)に相当する。8bit データに変換後のデータが飽和出力レベルに達していないときは、その変換後のデータをビデオデータとしてRAM35bにメモリする(S627、S629、S633)。
【0057】
ビデオデータメモリが終了したら、カウンタのビット数を1減算し、減算後のビット数が0でなければS605に戻ってS605〜S635の処理を繰り返す。つまり、以上のS605〜S635の処理を、使用する全センサ212A〜212Cの全ビデオ信号VIDEO について実行してからリターンする。
【0058】
以上のA/D変換の精度調整によって、例えば、センサ212A〜212Cの飽和出力電圧がA/D変換器35eのフルレンジを満たさない場合でも、飽和出力電圧をA/D変換器35eのフルレンジの1/2と仮定してAGCレベルを設定し、9bit のA/D変換値を得ることでレンジが拡大し、精度が高くなる。この場合の精度は、センサの飽和出力電圧がA/D変換器35eのフルレンジを満たす場合に、飽和出力電圧がフルレンジの70パーセント程度になるようにAGCレベルを設定し、8bit 精度でA/D変換器35eにより変換した場合と同等の精度である。
【0059】
以上、本発明を10bit のA/D変換器35eを内蔵したCPU35に適用した実施例に基づいて説明したが、本発明はこの実施例に限定されず、16bit あるいはそれ以上の精度のA/D変換器も適用可能である。
【0060】
【発明の効果】
以上の説明から明らかな通り請求項1に記載の発明は、被写体像を検出するCCDラインセンサと、このCCDラインセンサの出力電圧をA/D変換するA/D変換器を内蔵したCPUを備えた焦点検出装置において、前記A/D変換器の精度をCCDラインセンサの飽和出力電圧に応じて切り替え可能にしたので、CCDラインセンサの飽和出力電圧にかかわらずCCDラインセンサの出力電圧を、一定の精度で得ることができる。つまり、A/D変換器のフルレンジとCCDラインセンサの飽和出力電圧との差を、A/D変換精度を切り替えることで少なくして、CCDラインセンサの飽和出力電圧をA/D変換器のフルレンジに近いレベルのデータとして処理可能になった。したがって、CCDラインセンサの飽和出力電圧が相違しても、同一のCPUで、同等の精度での焦点検出が可能になった。
【図面の簡単な説明】
【図1】本発明の焦点検出装置を一眼レフカメラに適用した一実施の形態の主要構成をブロックで示す図である。
【図2】同一眼レフカメラのマルチ焦点検出センサの一実施例を示す図である。
【図3】同一眼レフカメラのCPUが内蔵するA/D変換器の概要を示すブロック回路図である。
【図4】同一眼レフカメラの主要動作に関するフローチャートを示す図である。
【図5】同一眼レフカメラのAF処理に関するフローチャートを示す図である。
【図6】同一眼レフカメラの積分スタート処理に関するフローチャートを示す図である。
【図7】同一眼レフカメラのCCDデータ入力処理に関するフローチャートを示す図である。
【符号の説明】
11 カメラボディ
13 メインミラー
14 ハーフミラー部
15 サブミラー
21 マルチ焦点検出センサユニット
211 CCD転送部
212A Aセンサ
212B Bセンサ
212C Cセンサ
221 CCD制御回路
222 タイミング発生回路
223 ドライバー回路
224 AGC制御回路
225A A積分制御回路
225B B積分制御回路
225C C積分制御回路
226 増幅器
35 メインCPU(制御手段)
35b RAM
35e A/D変換器
MA Aモニタセンサ
MB Bモニタセンサ
MC Cモニタセンサ
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a focus detection device mounted on an optical apparatus such as a camera.
[0002]
[Prior art and its problems]
A so-called phase difference type focus detection device, which is one of camera autofocus devices, divides a subject image into two, receives a pair of subject images with a CCD line sensor, and converts them into electrical signals with a CCD line sensor. To do. Then, the phase difference between the subject images is detected based on the pair of subject image signals regarding the pair of subject images, and the focus state (defocus) is detected based on the phase difference.
[0003]
Here, since detection of the phase difference and defocus is normally performed by a CPU (microcomputer), the subject image signal is converted into a digital signal that can be processed by the CPU. This A / D conversion is usually performed by an A / D converter with a built-in CPU.
[0004]
In general, the sensitivity range of a CCD line sensor is narrower than the subject luminance range that can be photographed. Therefore, the CCD line sensor is controlled regardless of the brightness of the subject by controlling the light reception time (integration time) of the CCD line sensor according to the brightness of the subject, or by adjusting the amplification factor of the output voltage of the CCD line sensor. An output voltage close to the saturation output voltage is obtained.
[0005]
However, there are various CCD line sensors, and the saturation output voltage is also different. Therefore, the saturation output voltage of a certain CCD line sensor is more than half of the full range of the A / D converter, but the saturation output voltage of a certain CCD line sensor is less than half of the full range of the A / D converter. There is. When a CCD line sensor whose saturation output voltage is less than half of the full range of the A / D converter is used, the range of the data after conversion is narrow, and the performance of the CCD line sensor cannot be sufficiently obtained.
[0006]
OBJECT OF THE INVENTION
The present invention has been made in view of the problem of the focus detection device having the CCD line sensor of the conventional camera described above. By increasing the resolution of the A / D converter, the high-precision focus can be obtained regardless of the CCD line sensor. An object of the present invention is to provide a focus detection device capable of detection.
[0007]
SUMMARY OF THE INVENTION
The present invention that achieves this object includes a CCD line sensor that receives a subject image and outputs a signal voltage corresponding to the luminance, and an A / D converter that A / D converts the output voltage of the CCD line sensor. In the focus detection apparatus provided with the control means, the control means converts the output voltage of the CCD line sensor from the A / D converter at the maximum resolution, and further converts the digital data converted at the maximum resolution. The CCD line sensor Saturation The output voltage of the A / D converter full range If it is 1/2 or more of the above, the control means processes, Lower resolution than the maximum resolution Converted into digital data, and the saturated output voltage is converted into that of the A / D converter. full range Is less than the maximum resolution of the A / D converter and is converted into digital data having a resolution higher than the resolution processed by the control means.
According to this configuration, since it can be converted into digital data with a constant accuracy regardless of the saturation output voltage of the CCD line sensor, a constant accuracy can be maintained even when a CCD line sensor having a different saturation output voltage is used.
[0008]
In the present invention, when the control means mounted on the camera includes an A / D converter with 10-bit accuracy, digital data converted with 10-bit accuracy is converted into 9-bit or 8-bit digital data according to the saturation output voltage of the CCD line sensor. Can be configured to convert to data. Further, according to the present invention, when the saturation output voltage of the CCD line sensor is less than half of the full range of the A / D converter, the 10-bit digital data converted by the A / D converter is converted to the 9-bit digital data. When the saturation output voltage is ½ or more of the full range, the 10-bit digital data converted by the A / D converter can be converted to the 8-bit digital data.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a main configuration of an automatic focus (AF) single-lens reflex camera to which the present invention is applied. This AF single-lens reflex camera includes a camera body 11 and an AF-compatible photographic lens 51 that can be attached to and detached from the camera body 11. The camera body 11 includes so-called multipoint autofocus means (multipoint focus detection means) and automatic focus adjustment means.
[0010]
Most of the subject luminous flux incident into the camera body 11 from the photographing lens 51 is reflected by the main mirror 13 toward the pentaprism 17 constituting the finder optical system, and is reflected by the pentaprism 17 and exits from the eyepiece. A part of the reflected light reflected by the main mirror 13 enters the light receiving element of the photometry IC 18. On the other hand, a part of the subject luminous flux incident on the half mirror portion 14 of the main mirror 13 is transmitted therethrough, reflected downward by the sub mirror 15 and incident on the multi-focus detection sensor unit 21.
[0011]
The photometric IC 18 logarithmically compresses the electrical signal photoelectrically converted in accordance with the amount of received light, and inputs it as a photometric signal to the main CPU 35 via the peripheral control circuit 23. The main CPU 35 executes a predetermined exposure calculation based on the photometry signal and the film sensitivity information, and calculates an appropriate shutter speed and aperture value for exposure. Then, based on these shutter speed and aperture value, photographing processing, that is, the exposure mechanism (shutter mechanism) 25 and the aperture mechanism 27 are driven to expose the film. Further, the peripheral control circuit 23 drives the mirror motor 31 via the motor drive circuit 29 to perform up / down processing of the main mirror 13 during the photographing process, and drives the film winding motor 33 after the exposure is completed. Roll up the film by one frame.
[0012]
The multi-focus detection sensor unit 21 is a so-called phase difference type distance measuring sensor. Although not shown, the multi-focus detection sensor unit 21 divides a subject light beam that forms a subject image included in a plurality of distance measuring zones in a photographing screen into two parts. The system includes sensors 212 </ b> A to 212 </ b> C that receive and integrate (photoelectric conversion and accumulation of charges thereof) each of the subject light beams divided into two.
[0013]
The main CPU 35 calculates the defocus amount by a predetermined calculation based on the integration data corresponding to each focus detection zone input from the multi-focus detection sensor unit 21. Then, based on these defocus amounts, the defocus amounts to be used and the priority order are set, and the rotation direction and the number of rotations of the AF motor 39 (number of pulses output by the encoder 41) are calculated. The main CPU 35 drives the AF motor 39 via the AF motor drive circuit 37 based on the rotation direction and the number of pulses. During this driving, the main CPU 35 detects and counts the pulses output from the encoder 41 in conjunction with the rotation of the AF motor 39, and stops the AF motor 39 when the count value reaches the number of pulses.
[0014]
The main CPU 35 can perform constant speed control by PWM control of the AF motor 39 based on the DC drive and the output pulse interval of the encoder 41 before stopping. The AF motor 39 transmits the rotation to the photographing lens 51 side through a connection between a joint 47 provided on the mount portion of the camera body 11 and a joint 57 provided on the mount portion of the photographing lens 51. Then, the focus adjustment lens 53 is moved forward and backward through the lens driving mechanism 55.
[0015]
The main CPU 35 includes a ROM 35a storing programs and the like, a RAM 35b temporarily storing predetermined data for calculation and control, a reference timer 35c for timing, a hard counter 35d, and an A / D converter 35e. An EEPROM 43 as an external memory means is connected. In addition to various constants specific to the camera body 11, the EEPROM 43 stores predetermined values necessary for integral control of the present invention.
[0016]
Further, the main CPU 35 includes a metering switch SWS that is turned on when a release button (not shown) is half-pressed, a release switch SWR that is turned on when the release button is fully pressed, an auto-focus switch SWAF that switches between automatic focus control and manual focus control, A main switch SWM for turning on / off the power to peripheral devices is connected. The main CPU 35 displays the set AF, exposure, shooting mode, shutter speed, aperture value, and the like on the display 45. The display unit 45 usually includes displays provided at two locations within the outer surface of the camera body 11 and the viewfinder field.
[0017]
The main CPU 35 functions as a control unit that comprehensively controls the camera body and the photographing lens, and constitutes an integration control unit with the multi-focus detection sensor unit 21, the peripheral control circuit 23, and the like, and an AF motor 39. Etc. constitute lens driving means.
[0018]
On the other hand, the photographic lens 51 is provided with a focus adjustment mechanism 55 for driving the focus adjustment lens 53 in the optical axis direction and a mount portion of the photographic lens 51, and is connected to the joint 47 of the camera body 11. A lens-side joint 57 that transmits the rotation to the focus adjustment mechanism 55 and a lens CPU 61 are provided.
[0019]
The lens CPU 61 is connected to the peripheral control circuit 23 of the camera body 11 through the connection of the electrical contact groups 59 and 49, and predetermined data is transmitted to the main CPU 35 through the peripheral control circuit 23. Execute communication. The data transmitted from the lens CPU 61 to the peripheral control circuit 23 includes a controllable open aperture value Av (apex converted value of open F value), maximum aperture value Av (apex converted value of minimum aperture F value), lens There are position, K value data, and the like. The K value data is the number of pulses (AF) output by the encoder 41 while the image plane formed by the photographing lens 51 is moved by a unit distance (for example, 1 mm) in the optical axis direction by driving the AF motor 39. The number of rotations of the motor 39).
[0020]
This single-lens reflex camera starts AF processing when the photometric switch SWS is turned on. In the AF process, first, the multi-focus detection sensor unit 21 starts integration. After the integration is completed, the main CPU 35 inputs the integration data, calculates the defocus amount and the drive pulse number based on the data, and drives the AF motor 39 based on the drive pulse number.
[0021]
Although not shown in detail in the multi-focus detection sensor unit 21, as is well known, the subject light incident from the photographing lens 51, transmitted through the central half mirror portion 14 of the main mirror 13, and reflected by the sub mirror 15 is incident. To do. The subject light incident on the multi-focus detection sensor unit 21 forms an image on the secondary imaging plane conjugate with the film surface or on the front and back positions thereof, and is formed at a plurality of positions on the mask arranged on the secondary imaging plane. The light is transmitted through the three windows and formed on different light receiving means (see FIG. 2). Each of the three windows regulates the focus detection zone, and each light beam contained in each focus detection zone is divided into two by a splitting optical system (not shown) and is received by each light receiving means arranged on the re-imaging plane. Imaged.
[0022]
The multi-focus detection sensor unit 21 has a CCD line sensor as a sensor, and the configuration thereof will be described in more detail with reference to FIG. The multi-focus detection sensor unit 21 includes one CCD transfer unit 211 and three light receiving units that are adjacent to the CCD transfer unit 211 and spaced apart from each other in the longitudinal direction of the CCD transfer unit 211. A sensor 212A, B sensor 212B, and C sensor 212C. Each of the A, B, and C sensors 212A, 212B, and 212C includes a pair of light receiving portions A1 and A2, B1 and B2, and C1 and C2. A subject image divided into two by the dividing optical system is formed on each of the pair of light receiving portions A1 and A2, B1 and B2, and C1 and C2. Each of the light receiving portions A1 and A2, B1 and B2, and C1 and C2 is formed of, for example, a photodiode array (pixel array) provided in a line at regular intervals.
In the illustrated embodiment, three pairs of light receiving portions A1 and A2, B1 and B2, and C1 and C2 are shown apart from each other, but a pair of light receiving portions A1 and A2, B1 and B2, and C1 and C2 are shown. Each may have a continuous configuration.
[0023]
Although not shown in detail, each sensor 212A, 212B, and 212C has an independent charge for each photodiode that is photoelectrically converted by the photodiodes of the light receiving portions A1 and A2, B1 and B2, and C1 and C2. A storage unit that integrates (accumulates) and a memory unit that temporarily stores charges accumulated in the storage unit when integration is completed. In other words, photodiodes photoelectrically convert after receiving subject light, and the charges photoelectrically converted by each photodiode are integrated in the storage unit, and the charges integrated in the storage unit are transferred to the memory unit and held when integration is completed. Is done. When the integration of all the sensors 212A, 212B, and 212C is completed, the charges held in the respective memory units are transferred to the CCD transfer unit 211 all at once. A number of electrodes (not shown) are formed in the CCD transfer unit 211 at regular intervals, and charges are transferred stepwise in pixel units by two-phase transfer clocks φ1 and φ2 applied to these electrodes. The voltage is converted and output in units of pixels from the output conversion unit (reading unit) 213 of the transfer unit 211.
[0024]
The voltage signal output from the output conversion unit 213 is amplified by the amplifier 226, and is output by the clamp circuit 227 as a video signal VIDEO converted into a voltage signal that drops from the video reference level. The output video signal VIDEO is captured by the CPU 35, converted into a digital signal by the A / D converter 35e, stored in the RAM 35b in pixel units, read from the RAM 35b, and used for the defocus calculation.
[0025]
FIG. 3 shows an outline of an example of the A / D converter 35e of the CPU 35 in blocks. The video signal VIDEO input to the input circuit 351 is held by the sample-and-hold circuit 352, is sequentially compared with the voltage output from the D / A converter 354 by the comparator 353, and the comparison result is written to the successive approximation register 355. It is. This D / A converter 354 has a resolution of 10 bits, and the full range is the reference voltage AVCC. When the comparison for 10 bits is completed, the contents of the successive approximation register 355 are transferred to the data register 356 and written to a predetermined address in the RAM 35b via the data bus.
[0026]
Conversion from 10 bits to 9 bits and 8 bits in this embodiment can be processed as a full range of 8-bit A / D conversion values even when the maximum level of the video signal VIDEO is less than half of the full range of the A / D converter 35e. The purpose is to be. Therefore, the 10-bit data in the data register 355 is multiplied by 1/2 or 1/4 (1 bit, 2 bits below) In place Shift Below) The 8th digit is obtained as 8bit or 9bit precision data. For example, when the saturation output voltage of the sensor satisfies the full range of the A / D converter 35e, the AGC level (integration end level VRM is set so that the output of the subject image with uniform brightness is about 70% of the saturation output. ) To obtain an 8-bit precision A / D conversion value. When the saturation output voltage of the sensor does not satisfy the full range of the A / D converter 35e, it is assumed that the saturation output voltage is ½ of the full range of the A / D converter 35e, and an object image with uniform brightness is output. AGC level (integration end level VRM) is set so as to be about 70% of the assumed saturation output, and an A / D conversion value with 9-bit accuracy is obtained. Even if the saturation output voltages of the multi-focus detection sensor unit 21 do not match, it is possible to use the full range (0 to FFH) of 8-bit A / D conversion values.
[0027]
The above A / D conversion processing is executed for the video signals VIDEO of all the pixels of the sensors 212A to 212C.
[0028]
In order to control the integration time (end of integration) of each of the sensors 212A to 212C in accordance with the brightness of the subject, the integration values (each of the sensors 212A, 212B, and 212C adjacent to each of the sensors 212A, 212B, and 212C ( A monitor sensor MA, B monitor sensor MB, and C monitor sensor MC are provided for monitoring the amount of received light. Further, a monitor dark sensor MD is provided adjacent to the first light receiving part B1 of the B sensor 212B. The monitor sensors MA, MB, and MC are sensors that receive subject light and output integrated values in the same manner as the sensors 212A, 212B, and 212C. The integrated values are detected by the integration control circuits 225A, 225B, and 225C. The On the other hand, the monitor dark sensor MD is a sensor that obtains a signal for removing dark current components of the monitor sensors MA, MB, and MC, and is shielded from light.
[0029]
The monitor sensors MA, MB, and MC of this embodiment are monitor sensors M1 to M5, M6 to M10, and M11 that receive light by dividing one of the light receiving portions A2, B2, and C2 of the sensors 212A, 212B, and 212C into 5 parts, respectively. Including M15.
[0030]
Integration operation (charge accumulation) of the A, B, C sensors 212A, 212B, 212C, transfer of charges (integral value) from the A, B, C sensors 212A, 212B, 212C to the CCD transfer unit 211, CCD transfer unit The charge transfer in 211, the conversion from charge to voltage in the output conversion unit 213, the clamp processing by the clamp circuit 227, and the like are performed by a clock (pulse signal) output from the CCD control circuit 221, the timing generation circuit 222, and the driver circuit 223. Made.
[0031]
The integral control processing of this single-lens reflex camera is started on condition that the photometry switch SWS is turned on. When the photometric switch SWS is turned on, the CCD control circuit 221 raises the integration start signal φINT based on the communication data output from the CPU 35, and the sensors 212A, 212B, 212C and the monitor sensors MA, MB, MC start integration.
[0032]
The integration control circuits 225A to 225C detect that the integration values of the monitor sensors MA to MC exceed a preset integration end level VRM, and the detected integration control circuits 225A to 225C detect the integration end signal END-A to When END-C is output, the corresponding sensors 212A to 212C end the integration. In this embodiment, when any one of the five monitor sensors M1 to M5, M6 to M10, and M11 to M15 of the monitor sensors MA, MB, and MC reaches the integration end level VRM, The integration control circuits 225A, 225B, and 225C end the integration of the corresponding sensors 212A, 212B, and 212C. The integration end level VRM is a signal determined by the reference signal (VAGC) output from the main CPU 35 and the dark current MD output from the monitor dark sensor MD.
[0033]
On the other hand, when the integration of all the sensors 212A to 212C is not completed within the preset maximum integration time, that is, the integration value of any of the monitor sensors MA, MB, MC within the preset maximum integration time. When the integration end level has not been reached, the integration of all the sensors 212A to 212C that have not completed integration is forcibly terminated when the maximum integration time has elapsed. The forced termination of integration is executed when the CCD control circuit 221 outputs a forced integration end signal FENDint to each of the integration control circuits 225A to 225B, and the integration control circuits 225A to 225B output an integration end signal. The CPU 35 starts measuring the integration time from the start of integration, inputs the integration end signals (END-A to END-C) output from the integration control circuits 225A to 225C, and inputs the integration control circuits 225A to 225C. Measure integration time.
[0034]
When integration of all the sensors 212A, 212B, and 212C is completed, the driver circuit 223 outputs a transfer pulse φTG, and the signal charges integrated by the sensors 212A, 212B, and 212C are transferred to the CCD transfer unit 211. Each signal charge transferred to the CCD transfer unit 211 is transferred to the CCD transfer unit 211 in pixel units by transfer / readout clocks φ1 and φ2 generated in synchronization with the reference clock φM. Each charge is converted into a voltage for each pixel by the output conversion unit 213 and output (read), amplified by the amplifier 226, clamped by the clamp circuit 227, and output as a video VIDEO signal for each pixel. The clamp circuit 227 samples and holds the output in synchronization with the sample and hold pulse φSH and outputs it as a video signal VIDEO.
[0035]
The CPU 35 converts the input video signal VIDEO into a 10-bit digital signal with the built-in A / D converter 35e, and further halves or folds to convert the data into 8-bit or 9-bit precision data. Write to RAM 35b.
[0036]
The integration process in the focus adjustment operation of the AF single-lens reflex camera provided with the multipoint autofocus device will be further described with reference to FIGS.
[0037]
"Main processing"
FIG. 4 is a flowchart regarding the main process of the single-lens reflex camera. In this main processing, the system waits for the photometry switch SWS to be turned on, and when the photometry switch SWS is turned on, the photometry and exposure calculation processing (AE processing) is performed to obtain the optimum aperture value and shutter speed, and the focus detection processing and lens A drive process (AF process) is executed to focus, and when the release switch SWR is turned on, an exposure process is executed with the aperture value and shutter speed obtained in the AE process.
[0038]
This main process is entered when a battery is loaded. When entering this process, the RAM 35b is first initialized (S101). Then, the power supply to the circuits and components other than the CPU 35 is cut off, and waiting for the photometric switch SWS to turn on (S103, S105). When the photometric switch SWS is turned on, power supply to the peripheral device is started and VDD loop processing is executed (S107).
[0039]
When the VDD loop process is started, the VDD loop time timer is started (S111), the state of each switch is checked (S113), and predetermined lens communication is executed with the lens CPU 61 to set the maximum aperture value and the minimum value. Lens data such as aperture value and focal length data is input (S115).
[0040]
Then, an AE calculation process is executed (S117), and a display relating to photographing such as a shutter speed obtained by the calculation is performed (S119). The AE calculation process is a process in which subject brightness is measured by the photometry IC 18, and an appropriate shutter speed and aperture value are obtained by calculation in a predetermined exposure mode, for example, a program exposure mode, based on subject brightness data and film sensitivity data.
[0041]
When the shutter speed and the aperture value are obtained, the focus adjustment lens 53 is moved, and AF processing for focusing on the subject whose focus is detected is executed (S121). This AF process is repeatedly executed until the loop time elapses (S123).
[0042]
When the loop time elapses, the state of the photometry switch SWS is checked, and if it is on, the process returns to the VDD loop process (S125, S111). If the metering switch SWS is off, it is checked whether the power hold flag is set. If it is not set, the power hold timer is started, and the power hold timer is set after the power hold flag is set. The VDD loop process is repeated until it is increased (S125, S127, S129, S131, S133, S111). When the power hold time elapses, the power hold flag is cleared and the process returns to the power down process (S133, S135, S103).
[0043]
"AF processing"
The AF process in S121 will be described in more detail with reference to FIG. When the AF process is started, first, it is checked whether or not the photometric switch SWS is in an ON state (S201). If the photometric switch SWS is off, the AF lock flag is cleared and the process returns (S201, S203). The AF lock flag is a flag that is set when the subject is once focused, and is a flag that enables a so-called focus lock that maintains a focused state for the subject once the subject is focused.
[0044]
If the photometry switch SWS is on, it is checked whether the AF lock flag is set. If the AF lock flag is set, the process returns. However, if the AF lock flag is not in focus, it is not set, so the integration of all the sensors 212A, 212B, 212C is started (S205, S207). When the integration is completed, CCD video data is input (S209), and the defocus calculation is executed for the selected focus detection zone to obtain the defocus amount (S211). Then, it is checked whether or not the calculated defocus amount is in focus. If not in focus, the AF pulse number is calculated from the defocus amount and K value data, and the AF motor 39 is based on the calculated AF pulse number. Is driven (S213, S215, S217, S219). If it is in focus, the AF lock flag is set and the process returns (S215, S221).
[0045]
"Integration start processing"
The integration start process in S207 will be described in more detail with reference to FIG. This integration start process is a process in which the multi-focus detection sensor unit 21 starts integration and ends integration with an appropriate integration value.
[0046]
When the integration start process is entered, first, the maximum integration time elapsed flag and the forced end flag are cleared (S301). The maximum integration time elapsed flag indicates that the integrated value did not reach the integration end level VRM even when the sensors 212A to 212C to be used (corresponding to the monitor sensors MA to MC) passed the predetermined maximum integration time. The flag for forcibly ending the integration) and the forcible end flag identify that the integration was forcibly ended even though the integration values of the monitor sensors MA to MC did not reach the integration end level VRM. It is a flag to do. In this embodiment, all the sensors 212A, 212B, and 212C are used.
[0047]
Next, the maximum integration time is set in the RAM, the integration permission sensors 212A to 212C are set, and the AGC level (VAGC) is set (S303, S305, S307). Then, integration is started and integration time counting is started (S309, S311).
[0048]
Then, it waits for the integration of all permitted sensors 212A to 212C to end or for the maximum integration time to elapse (S313 to S323). That is, an integration time check process for checking the integration end and integration time of the sensors 212A to 212C that have permitted the integration is executed (S313), and it is checked whether the forced integration end flag is set (S315). If not, it is checked whether or not the maximum integration time has passed (S317), and if it has not passed, it is checked whether or not all of the sensors 212A to 212C that have allowed integration have ended (S319). If the integration of 212A to 212C has not been completed, the process returns to S313.
[0049]
When all the sensors 212A to 212C that have permitted the integration have completed the integration, the process returns as it is (S319). When the forced termination flag is set or when the forced termination flag is not set but the maximum integration time has elapsed, the maximum integration termination process is executed (S315, S321 or S315, S317, S321) and integration The integration of all the sensors 212A to 212C that have not ended is forcibly terminated and the process returns (S323).
[0050]
"CCD data input processing"
Next, the CCD data input process in S209 will be described in detail with reference to the flowchart shown in FIG.
[0051]
In this embodiment, an analog video signal in units of pixels that is sequentially output from the clamp circuit 27 and input to the CPU 35 is converted into digital video data by the A / D converter 35e built in the CPU 35. If the data is converted into video data, if the forced integration has not been completed and integration has been completed before the maximum integration time has elapsed, the ratio of the reference output and the video data are multiplied, and the multiplied value is stored as video data in the RAM 35b. To memory. Since the video data for which the forced integration has been completed or the maximum integration time has passed has already been gain-controlled in the amplifier 226, the value is stored in the RAM 35b as video data.
[0052]
The above processing is executed for video signals for all pixels of all the sensors 212A to 212C. In this embodiment, the video signal is first converted into 10-bit digital data by the A / D converter 35e. Furthermore, it is converted into 9-bit or 8-bit digital data according to the accuracy used for the focus detection calculation.
[0053]
In the CCD data input process, first, the A / D converter 35e is set to the 10-bit mode, and the number of bits (number of pixels) for A / D conversion is set in the built-in counter (S601, S603). Waiting for the A / D conversion synchronization signal ΦAD to fall to the low level, and when it falls to the low level, the A / D converter 35e starts A / D conversion (S605, S607, S609). When the A / D conversion is completed, the converted digital data is input and inverted (S609, S611). This inversion process is a process of converting the video signal so as to increase as the video signal becomes brighter since the signal falls as it becomes brighter from the video reference value, that is, the signal becomes smaller as it becomes brighter.
[0054]
In S619, it is checked whether or not the accuracy is 9 bits. Whether 9-bit accuracy or 8-bit accuracy is set according to the maximum output voltage of the multi-focus detection sensor unit 21, the performance of the camera, etc., is stored in the EEPROM 43 at the time of manufacture.
[0055]
If 9-bit precision is set, the 10-bit conversion value is divided by 2 and converted to 9-bit data (S619, S621), and it is checked whether 9-bit data exceeds FFh (hexadecimal, 255 in decimal). . If it exceeds FFh, limit processing is performed to make FFh, and the data is stored as video data in the RAM 35b (S623, S625, S633). For example, when the full range of the A / D converter 35e is 4 volts, the limit process is a process of cutting the maximum video data (input voltage) by a value corresponding to 2V. If the 9-bit data is less than or equal to FFh, the data is stored in the RAM 35b.
[0056]
On the other hand, if 8-bit precision is set, the 10-bit conversion value is divided by 4 and converted to 8-bit data (S619, S627), and it is checked whether the converted data exceeds the saturation output level. In such a case, a limit is applied at the saturation output level, and the limited value is stored as video data in the RAM 35b (S627, S629, S631, S633). The saturation output level in this embodiment corresponds to, for example, 2.7 V (ACh). When the data converted into 8-bit data does not reach the saturation output level, the converted data is stored as video data in the RAM 35b (S627, S629, S633).
[0057]
When the video data memory is completed, 1 is subtracted from the bit number of the counter. If the bit number after the subtraction is not 0, the process returns to S605 and repeats the processes of S605 to S635. In other words, the processing of S605 to S635 described above is executed for all the video signals VIDEO of all the sensors 212A to 212C to be used, and the process returns.
[0058]
By adjusting the accuracy of the above A / D conversion, for example, even when the saturation output voltage of the sensors 212A to 212C does not satisfy the full range of the A / D converter 35e, the saturation output voltage is set to 1 of the full range of the A / D converter 35e. Assuming / 2, the AGC level is set and the 9-bit A / D conversion value is obtained, thereby expanding the range and increasing the accuracy. The accuracy in this case is that the AGC level is set so that the saturation output voltage is about 70% of the full range when the saturation output voltage of the sensor satisfies the full range of the A / D converter 35e. The accuracy is equivalent to that obtained by the conversion by the converter 35e.
[0059]
The present invention has been described based on the embodiment applied to the CPU 35 incorporating the 10-bit A / D converter 35e. However, the present invention is not limited to this embodiment, and the A / D having an accuracy of 16 bits or more. A converter is also applicable.
[0060]
【The invention's effect】
As is apparent from the above description, the invention according to claim 1 includes a CPU incorporating a CCD line sensor for detecting a subject image and an A / D converter for A / D converting the output voltage of the CCD line sensor. Since the accuracy of the A / D converter can be switched in accordance with the saturation output voltage of the CCD line sensor, the output voltage of the CCD line sensor is kept constant regardless of the saturation output voltage of the CCD line sensor. Can be obtained with the accuracy of In other words, the difference between the full range of the A / D converter and the saturation output voltage of the CCD line sensor switches the A / D conversion accuracy. That As a result, the saturation output voltage of the CCD line sensor can be processed as data at a level close to the full range of the A / D converter. Therefore, even if the saturation output voltage of the CCD line sensor is different, it is possible to detect the focus with the same accuracy with the same CPU.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the main configuration of an embodiment in which a focus detection apparatus of the present invention is applied to a single-lens reflex camera.
FIG. 2 is a diagram illustrating an example of a multi-focus detection sensor of a single-lens reflex camera.
FIG. 3 is a block circuit diagram showing an outline of an A / D converter built in a CPU of a single-lens reflex camera.
FIG. 4 is a flowchart illustrating main operations of the single-lens reflex camera.
FIG. 5 is a flowchart related to AF processing of a single-lens reflex camera.
FIG. 6 is a flowchart related to integration start processing of the single-lens reflex camera.
FIG. 7 is a flowchart related to CCD data input processing of the single-lens reflex camera.
[Explanation of symbols]
11 Camera body
13 Main mirror
14 Half mirror
15 Submirror
21 Multi-focus detection sensor unit
211 CCD transfer unit
212A A sensor
212B B sensor
212C C sensor
221 CCD control circuit
222 Timing generator
223 Driver circuit
224 AGC control circuit
225A A integral control circuit
225B B integration control circuit
225C C integration control circuit
226 amplifier
35 Main CPU (control means)
35b RAM
35e A / D converter
MA A monitor sensor
MB B monitor sensor
MCC monitor sensor

Claims (2)

被写体像を受光して輝度に応じた信号電圧を出力するCCDラインセンサと、このCCDラインセンサの出力電圧をA/D変換するA/D変換器を内蔵した制御手段を備えた焦点検出装置において、
前記制御手段は、前記CCDラインセンサの出力電圧を、前記A/D変換器によりその最大分解能でA/D変換し、さらにこの最大分解能で変換したディジタルデータを、前記CCDラインセンサの飽和出力電圧が前記A/D変換器のフルレンジの1/2以上である場合は、前記制御手段が処理する、前記最大分解能よりも低い分解能のディジタルデータに変換し、前記飽和出力電圧が前記A/D変換器のフルレンジの1/2未満である場合は、前記A/D変換器の最大分解能よりも低い分解能であって、前記制御手段が処理する分解能よりも高い分解能のディジタルデータに変換すること、を特徴とする焦点検出装置。
In a focus detection apparatus including a CCD line sensor that receives a subject image and outputs a signal voltage corresponding to luminance, and a control unit that includes an A / D converter that performs A / D conversion on the output voltage of the CCD line sensor. ,
The control means performs A / D conversion on the output voltage of the CCD line sensor at the maximum resolution by the A / D converter, and further converts the digital data converted at the maximum resolution to a saturation output voltage of the CCD line sensor. Is equal to or more than half of the full range of the A / D converter, it is converted into digital data having a resolution lower than the maximum resolution processed by the control means, and the saturation output voltage is converted into the A / D converter. If less than half of the vessels of the full range is that the a lower resolution than the maximum resolution of the a / D converter, for converting the digital data of higher resolution than the resolution of said control means for processing, the Feature focus detection device.
請求項1記載の焦点検出装置において、前記A/D変換器の最大分解能は10bitであって、該10bitで変換したディジタルデータをさらに、前記CCDラインセンサの前記飽和出力電圧が、前記A/D変換器のフルレンジの1/2以上のときは前記制御手段が処理する分解能である8bitのディジタルデータに変換し、前記飽和出力電圧が前記A/D変換器のフルレンジの1/2未満のときは9bitのディジタルデータに変換することを特徴とする焦点検出装置。2. The focus detection apparatus according to claim 1, wherein the A / D converter has a maximum resolution of 10 bits, digital data converted by the 10 bits is further converted to the saturation output voltage of the CCD line sensor. When it is ½ or more of the full range of the converter, it is converted to 8-bit digital data, which is the resolution processed by the control means , and when the saturation output voltage is less than ½ of the full range of the A / D converter A focus detection device for converting to 9-bit digital data.
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