JP3765262B2 - Control apparatus, semiconductor test apparatus, and program - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置複数と接続され、前記電源電流解析装置それぞれの動作を制御する制御装置等に関する。
【０００２】
【従来の技術】
図７は、従来の半導体試験装置８００の構成を示すブロック図である。半導体試験装置８００は、電源電流解析装置８１１〜８１ｎ（以下、包括的に電源電流解析装置８１と言う。）及びコンピュータ８７によって構成され、電源電流解析装置８１にはそれぞれＤＵＴ（被測定デバイス：Device Under Test）８６１〜８６ｎ（以下、包括的にＤＵＴ８６と言う。）が接続される。
【０００３】
電源電流解析装置８１１は、ＤＵＴ用電源８２１（以下、包括的にＤＵＴ用電源８２と言う。）、電源電流検出ユニット８３１（以下、包括的に電源電流検出ユニット８３と言う。）、周波数解析ユニット８４１（以下、包括的に周波数解析ユニット８４と言う。）、テストパターン発生ユニット８５１（以下、包括的にテストパターン発生ユニット８５と言う。）を備える。電源電流解析装置８１２〜８１ｎも同様の構成であり、コンピュータ８７に並列に接続されている。
【０００４】
また、コンピュータ８７の出力はＤＵＴ用電源８２、周波数解析ユニット８４及びテストパターン発生ユニット８５に接続される。ＤＵＴ用電源８２の出力は電源電流検出ユニット８３に接続され、電源電流検出ユニット８３の出力は周波数解析ユニット８４とＤＵＴ８６の電源ピンに接続される。また、テストパターン発生ユニット８５の出力はＤＵＴ８６のＩＯピンへ接続される。
【０００５】
ＤＵＴ用電源８２は、コンピュータ８７で設定された電圧を出力し、電源電流検出ユニット８３を経由して、ＤＵＴ８６の電源ピンへ電圧を印加する。
【０００６】
電源電流検出ユニット８３は、ＤＵＴ８６の電源ピンの電流値を計測し、その結果を周波数解析ユニット８４に出力し、更にコンピュータ８７へ出力する。
【０００７】
周波数解析ユニット８４は、コンピュータ８７から指定される測定条件に従って、電源電流検出ユニット８３から入力したＤＵＴ８６の電源ピンの電流値に関して周波数解析を行い、その結果をコンピュータ８７へ出力する。
【０００８】
テストパターン発生ユニット８５は、コンピュータ８７が指示する動作タイミングに従い、ＤＵＴ８６のＩＯピンに対してテストパターン信号を出力する。
【０００９】
コンピュータ８７は、ＤＵＴ用電源８２に対してＤＵＴ８６の電源ピンに印加する電圧を設定し、周波数解析ユニット８４から計測結果を入力して、データ処理やＤＵＴ８６の不良判定をする。また、電源電流検出ユニット８３からＤＵＴ８６の電源ピンの電流値を入力し、周波数解析ユニット８４の解析条件を設定する。そして、テストパターン発生ユニット８５の発生するテストパターンと、電源電流検出ユニット８３及び周波数解析ユニット８４の動作タイミングを指示する信号を出力する。
【００１０】
図８は、図７の半導体試験装置８００を用いた従来の半導体試験方法を説明するための図である。コンピュータ８７には、ｎ個のＤＵＴ８６に関する電源電流解析装置８１の解析結果が入力される。コンピュータ８７は、該解析結果と予め設定された基準値との比較により、各ＤＵＴ８６の不良判定をする。
【００１１】
【発明が解決しようとする課題】
ここで、半導体試験装置８００において、ＤＵＴの不良判定をすることは重要であるが、不良であるＤＵＴが検出された場合、該ＤＵＴに入力したテストパターンにおいて、不良動作の発生箇所を検出することも望まれる。
【００１２】
しかしながら、従来の半導体試験方法においては、良／不良の判定は可能であるが、不良であるＤＵＴに対する不良箇所の検出はできない。そのため、不良箇所を検出するためには、例えば、特開平９−２１１０８８号公報などの故障検出方法等も知られているが、別の解析手段や装置等が必要となり、その為の時間や費用を必要としていた。
【００１３】
更に、コンピュータ８７に設定されている基準値を決定する際は、複数のＤＵＴに対して試験を複数回行って基準値を決定していた為、この基準値の設定に関しても時間と労力を必要としていた。
【００１４】
本発明の課題は、予め基準値を設定せずにＤＵＴの試験を行い、更に不良箇所を検出することである。
【００１５】
【課題を解決するための手段】
請求項１記載の発明の制御装置（例えば、図１のコンピュータ１７）は、被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置（例えば、図１の電源電流解析装置１１１）複数と接続され、前記電源電流解析装置それぞれの動作を制御する制御装置において、前記電源電流解析装置それぞれの解析結果を受信する受信手段（例えば、図２の通信部２６）と、前記受信手段により受信される前記電源電流解析装置それぞれの解析結果同士を比較することにより、前記電源電流解析装置それぞれにより測定される被測定デバイスの良否を判定する判定手段（例えば、図２の試験実行プログラム２３１）と、を備えることを特徴としている。
【００１６】
更に、請求項６記載の発明のプログラムは、被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置複数と接続され、前記電源電流解析装置それぞれの動作を制御するためのコンピュータに、前記電源電流解析装置それぞれの解析結果を受信する受信手段と、前記受信手段により受信される前記電源電流解析装置それぞれの解析結果同士を比較することにより、前記電源電流解析装置それぞれにより測定される被測定デバイスの良否を判定する判定手段と、を機能させることを特徴としている。
【００１７】
この請求項１及び６記載の発明によれば、複数の電源電流解析装置の出力する解析結果同士を比較することによって被測定デバイスの不良判定をすることにより、基準値を予め設定する必要がなく、基準値を決定するための時間と労力を削減できる。
【００１８】
また、請求項２記載の発明のように、請求項１記載の制御装置において、前記複数の電源電流解析装置の内、基準とする電源電流解析装置を設定する設定手段を更に備え、前記判定手段は、前記設定手段により設定される電源電流解析装置の解析結果を基準として、他の電源電流解析装置の解析結果を比較することとしてもよい。
【００１９】
この請求項２記載の発明によれば、例えば、設定手段により設定された電源電流解析装置に既に良品と分かっている被測定デバイスを設置し、該電源電流解析装置の解析結果と他の電源電流解析装置の解析結果とを比較する。このことによって、基準値を予め設定する必要がないため、基準値を決定するための時間と労力を削減できる。
【００２０】
更に、請求項３記載の発明のように、請求項１又は２記載の制御装置において、前記テストパターンを、１以上のパターン区間に分割する区間分割手段と、前記区間分割手段により分割されるパターン区間に基づいて、前記電源電流解析装置の解析動作を制御する制御手段（例えば、図２の不良箇所特定処理プログラム２３２）と、を更に備える制御装置を構成してもよい。
【００２１】
この請求項３記載の発明によれば、テストパターンを分割して被測定デバイスの不良解析をすることにより、不良である被測定デバイスにおいて、テストパターン内の不良発生箇所を検出できる。その例として、例えば、請求項４記載の発明のように、前記区間分割手段は、分割済みのパターン区間を更に１以上のパターン区間に再帰的に分割する手段を備えることとしてもよい。これにより、不良箇所を検出するための別の測定が不要となり、時間と労力を削減できる。
【００２２】
この請求項４記載の発明によれば、テストパターンの分割を繰り返すことによって、不良である被測定デバイスにおいて、テストパターン内の不良発生箇所を検出できる。
【００２３】
勿論、これらの制御装置を備える半導体試験装置を構成してもよい。請求項５記載の半導体試験装置のように、被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置複数と、前記電源電流解析装置それぞれと接続される請求項１〜４の何れかに記載の制御装置と、を備える半導体試験装置を構成してもよい。
【００２４】
【発明の実施の形態】
以下、図１〜図６を参照して本発明を適用した実施の形態を詳細に説明する。図１は、本実施の形態である半導体試験装置１００のブロック構成を示す図である。本実施の形態である半導体試験装置１００のブロック構成は、図７と同一である。また、相違する機能ブロックはコンピュータ１７とテストパターン発生ユニット１５１（以下、包括的にテストパターン発生ユニット１５と言う。）である。このため、同一の機能ブロックについては、同一の符号を付し、詳細な説明は省略する。
【００２５】
テストパターン発生ユニット１５は、試験が実行されるパターン区間に基づいた設定信号がコンピュータ１７より入力され、そのパターン区間について、ＤＵＴ８６のＩＯピンに対してテストパターン信号を出力する。
【００２６】
コンピュータ１７は、ＤＵＴ用電源８２に対してＤＵＴ８６の電源ピンに印加する電圧を設定し、周波数解析ユニット８４から計測結果を入力して、データ処理やＤＵＴ８６の不良判定をする。また、電源電流検出ユニット８３からＤＵＴ８６の電源ピンの電流値を入力し、周波数解析ユニット８４の解析条件を設定し、テストパターン発生ユニット１５の発生するテストパターンにおいてパターン区間を設定し、その設定信号を出力する。そして、テストパターン発生ユニット１５の発生するテストパターンと、電源電流検出ユニット８３１及び周波数解析ユニット８４の動作タイミングを指示する信号を出力する。
【００２７】
図２は、コンピュータ１７のハードウェア構成を示す図であり、ＣＰＵ（中央演算装置：Central Processing Unit）２１、ＲＡＭ（Random Access Memory）２２、記憶部２３、入力部２４、表示部２５及び通信部２６によって構成されており、各部はバス２７によって接続されている。
【００２８】
ＣＰＵ２１は、記憶部２３に記憶されている各種アプリケーションプログラム中の指定されたアプリケーションプログラムをＲＡＭ２２に格納し、この入力指示および入力データに応じて、ＲＡＭ２２に格納したアプリケーションプログラムに従って各種処理を実行し、その処理結果をＲＡＭ２２に格納するとともに、表示部２５へ表示する。
【００２９】
ＲＡＭ２２は、各種アプリケーションプログラムの実行によって作成されたデータ等を記憶する。解析結果記憶領域２２１は、試験実行プログラム２３１の実行によって電源電流解析装置１１からコンピュータ１７へ送信された解析結果を記憶する領域である。
【００３０】
記憶部２３は、各種アプリケーションプログラムおよびデータを記憶するものであり、ハードディスク等で構成される。ここでは、試験実行プログラム２３１及び不良箇所特定処理プログラム２３２が記憶されている。
【００３１】
試験実行プログラム２３１は、コンピュータ１７が電源電流解析装置１１に対してＤＵＴ８６の試験を実行させるためのプログラムであり、不良箇所特定処理プログラム２３２は、ＤＵＴ８６の試験の際に不良が検出された場合、テストパターン内の不良箇所を検出するためのプログラムである。
【００３２】
入力部２４は、コンピュータ１７のユーザが数値の入力、あるいはアプリケーションプログラムを実行指示等するものであり、キーボード等で構成される。
【００３３】
表示部２５は、入力部２４において入力された文字や符号、アプリケーションプログラムの処理結果など、コンピュータ８７を使用するために必要なデータが表示される部分であり、ＣＲＴ（ブラウン管：Cathode Ray Tube）やＬＣＤ（液晶ディスプレイ：Liquid Crystal Display）などで構成される。
【００３４】
通信部２６は、電源電流解析装置１１等の外部装置との信号の送受信するためのインターフェースであり、ＣＰＵ２１からの信号によって動作する。
【００３５】
図３は、本実施の形態における半導体試験方法を説明するための図である。コンピュータ１７には、ｎ個の電源電流解析装置１１の測定結果が入力される。ここで、電源電流解析装置１１１には良品であるＤＵＴを予め接続し、コンピュータ１７は入力した測定結果のうち、電源電流解析装置１１１の測定結果を基準値として、該測定結果と電源電流解析装置１１２〜１１ｎの測定結果とを比較することにより、不良判定をする。これにより、コンピュータ１７に不良判定の為の基準値を予め設定しなくてもよいため、該基準値を決定するための作業時間を削減できる。
【００３６】
尚、良品であるＤＵＴは、必ずしも電源電流解析装置１１１に接続されなくてもよく、それ以外でもよい。
【００３７】
次に、本実施の形態の半導体試験方法において、不良が検出された場合の不良箇所の検出方法について説明する。まず図４は、ＤＵＴ８６の試験の際に用いるテストパターン４０の構造の一例を示す図である。テストパターン４０は、コンピュータ１７により実行されたプログラムに従って、テストパターン発生ユニット１５の回路により生成され、ＤＵＴ８６のＩＯピンに入力される試験信号の集合によって構成される。Ｌ０〜Ｌ９９９の番号は、テストパターン４０におけるライン番号である。
【００３８】
図３において、例えば、テストパターン４０に従ってＤＵＴ８６の半導体試験を行って、あるＤＵＴ８６に不良が発見された場合、テストパターン４０を二分して、Ｌ０〜Ｌ５００（図４における、領域Ａ・Ｂ）とＬ５０１〜Ｌ９９９（領域Ｃ・Ｄ）のテストパターンについて試験する。Ｌ０〜Ｌ５００のテストパターンにおいて不良が検出されなかった時、次にＬ５０１〜Ｌ９９９のテストパターンについて試験する。この時に不良が検出された場合、Ｌ５０１〜Ｌ９９９のテストパターンを更に二分して、Ｌ５０１〜Ｌ７５０（領域Ｃ）とＬ７５１〜Ｌ９９９（領域Ｄ）のテストパターンについて試験する。この時、Ｌ５０１〜Ｌ７５０のテストパターンについて不良が検出された場合、Ｌ５０１〜Ｌ７５０のテストパターンを更に二分し、それぞれのテストパターンについて試験する。
【００３９】
図５は、ＣＰＵ２１による試験実行プログラム２３１の実行に係る、コンピュータ１７の動作を示すフローチャートである。まずＣＰＵ２１は、電源電流解析装置１１に対して、試験開始を示す各種信号を出力し、試験を実行する（ステップＡ１）。具体的には、ＤＵＴ用電源８２、周波数解析ユニット８４及びテストパターン発生ユニット１５において、試験開始を示す信号や、ＤＵＴ８６の電源ピンに印加する電圧を示す設定信号等をＤＵＴ用電源８２に出力する。また、テストパターン４０において、試験に用いるパターン区間の設定信号をテストパターン発生ユニット１５に出力する。試験終了後、電源電流検出ユニット８３が検出した電源電流を周波数解析ユニット８４が周波数解析を行い、その解析結果が通信部２６を介して解析結果記憶領域２２１に記憶される。
【００４０】
次に、変数ｍに２を代入し（ステップＡ２）、ＣＰＵ２１は解析結果記憶領域２２１を読み出して、良品であるＤＵＴが接続されている電源電流解析装置１１１の解析結果と電源電流解析装置１１ｍの解析結果とを比較する（ステップＡ３）。
【００４１】
良品であるＤＵＴが接続されている電源電流解析装置１１１の解析結果と電源電流解析装置１１ｍの解析結果とが一致した場合（ステップＡ４：Ｎｏ）、ＣＰＵ２１は電源電流解析装置１１ｍに接続されたＤＵＴは良品と判定し、ステップＡ６へ処理を移行する。
【００４２】
一方、上記２つの解析結果が一致しなかった場合（ステップＡ４：Ｙｅｓ）、ＣＰＵ２１は電源電流解析装置１１ｍに接続されたＤＵＴ１６ｍを不良と判定し、不良箇所特定処理プログラム２３２へ処理を移行する。該プログラムの詳細は後述する。
【００４３】
続いてＣＰＵ２１は、ステップＡ３における比較結果、ステップＡ５における不良箇所特定処理プログラム２３２の処理結果等を表示部２５へ表示し（ステップＡ６）、変数ｍに１を加算する（ステップＡ７）。
【００４４】
次にＣＰＵ２１は変数ｎ（ｎはＤＵＴ８６の個数）と変数ｍを比較し、変数ｍが変数ｎ以下の場合（ステップＡ８：Ｙｅｓ）、ＣＰＵ２１は処理をステップＡ３に移行する。一方、変数ｍが変数ｎより大きい場合（ステップＡ８：Ｎｏ）、電源電流解析装置１１の全ての解析結果について比較したとして、ＣＰＵ２１は処理を終了する。
【００４５】
図６は、ＣＰＵ２１による不良箇所特定処理プログラム２３２の実行に係る、コンピュータ１７の動作を示すフローチャートである。最初にＣＰＵ２１は、変数Ｌｍｉｎにテストパターン４０の最小ライン番号を、変数Ｌｍａｘにテストパターン４０の最大ライン番号を代入する（ステップＢ１）。例えば、テストパターン４０の場合、Ｌｍｉｎ＝０となり、Ｌｍａｘ＝９９９となる。
【００４６】
続いて、ＣＰＵ２１は変数Ｘに対して、Ｌｍａｘ／２の計算結果を代入する（ステップＢ２）。ここで変数Ｘは正の整数とし、Ｌｍａｘ／２の解の小数点以下は切り上げとする。
【００４７】
次にＣＰＵ２１は、良品であるＤＵＴが接続されている電源電流解析装置１１１と接続されている不良と判定されたＤＵＴが接続されている電源電流解析装置に対して、ライン番号Ｌｍｉｎ〜Ｘのパターン区間についての試験を実行し、解析結果を比較する（ステップＢ３）。
【００４８】
解析結果が一致しなかった場合（ステップＢ４：Ｙｅｓ）、ライン番号Ｌｍｉｎ〜Ｘのパターン区間内に不良箇所が存在するとして、該区間について、更に不良検出をする。ＣＰＵ２１は変数Ｌｍａｘに変数Ｘを代入し（ステップＢ５）、処理をステップＢ９へ移行する。
【００４９】
一方、解析結果が一致した場合（ステップＢ４：Ｎｏ）、ライン番号Ｌｍｉｎ〜Ｘのパターン区間内に不良箇所が存在しないとして、ＣＰＵ２１は良品であるＤＵＴが接続されている電源電流解析装置１１１と接続されている不良と判定されたＤＵＴが接続されている電源電流解析装置に対して、ライン番号Ｘ＋１〜Ｌｍａｘのパターン区間についての解析結果を比較する（ステップＢ６）。
【００５０】
解析結果が一致した場合（ステップＢ７：Ｎｏ）、不良箇所は検出されなかったとして、ＣＰＵ２１は処理を終了する。一方、解析結果が一致しなかった場合（ステップＢ７：Ｙｅｓ）、ライン番号Ｘ＋１〜Ｌｍａｘのパターン区間内に不良箇所が存在するとして、該区間について、更に不良検出をする。ＣＰＵ２１は変数Ｌｍｉｎに変数Ｘ＋１を代入し（ステップＢ５）、ＬｍａｘとＬｍｉｎを比較する。ＬｍａｘとＬｍｉｎが同値でない場合（ステップＢ９：Ｎｏ）、ＣＰＵ２１は不良が検出されたパターン区間において、更に分割可能と判断し、ステップＢ２へ処理を移行する。
【００５１】
一方、ＬｍａｘとＬｍｉｎが同値である場合（ステップＢ９：Ｙｅｓ）、不良箇所が検出されたとして、ＣＰＵ２１はライン番号Ｌｍｉｎ（あるいは、ライン番号Ｌｍａｘ）を不良ライン番号としてＲＡＭ２２に記憶し（ステップＢ１０）、処理を終了する。
【００５２】
このように、半導体試験においてＤＵＴ８６に不良が発見された場合、テストパターン４０のパターン区間を再帰的に分割していくことによって、パターン区間を徐々に小さくしていき、テストパターン４０における不良箇所を検出する。
【００５３】
ここで、テストパターン４０のライン番号を二分していくこととしたが、テストパターン４０に複数のテストが含まれ、各テスト共々に一連であるが故に、任意のライン番号で区切れない場合が生じ得る。その場合には、分割可能な箇所でテストパターン４０を分割することにより実現できる。より具体的には、テストパターン４０の内、分割可能な箇所を予め指定しておき、不良箇所特定処理プログラム２３２において、この指定した箇所に基づいて再帰的な分割をすることで実現できる。
【００５４】
また、不良箇所特定処理プログラム２３２は、不良箇所が１つの場合について説明したが、不良箇所が複数ある場合は、その不良箇所の個数回ほど不良箇所特定処理プログラム２３２を繰り返す。その際、既に不良箇所として検出されたライン番号は、ＲＡＭ２２１に記憶する等して、検出対象から外す必要がある。
【００５５】
以上より、ｎ個の電源電流解析装置８１のうち、１つの電源電流解析装置に良品であるＤＵＴを接続して試験を実行することにより、良品であるＤＵＴの接続されている電源電流解析装置の解析結果を基準値として、他の電源電流解析装置８１の解析結果と比較する。これにより、試験実行前に基準値を決定しコンピュータ８７に記憶する設定がなく、試験時間と労力を削減できる。
【００５６】
また、不良であるＤＵＴを発見した場合、不良箇所特定処理プログラム２３２を実行することによって、テストパターン４０内の不良箇所が検出されるまでパターン区分を繰り返し分割して解析結果を比較することにより、不良箇所を検出できる。これにより、不良箇所の検出のために別の測定をする必要がなくなり、試験時間や労力、試験の為の費用を削減できる。
【００５７】
【発明の効果】
請求項１及び６記載の発明によれば、複数の電源電流解析装置の出力する解析結果同士を比較することによって被測定デバイスの不良判定をすることにより、解析結果を比較する基準値を予め設定する必要がなく、基準値を決定するための時間と労力を削減できる。
【００５８】
請求項２記載の発明によれば、例えば、設定手段により設定された電源電流解析装置に既に良品と分かっている被測定デバイスを設置し、該電源電流解析装置の解析結果と他の電源電流解析装置の解析結果とを比較することによって、解析結果を比較する基準値を予め設定する必要がないため、基準値を決定するための時間と労力を削減できる。
【００５９】
請求項３記載の発明によれば、テストパターンを分割して被測定デバイスの不良解析をすることにより、不良である被測定デバイスにおいて、テストパターン内の不良発生箇所を検出できる。これにより、不良箇所を検出するための別の測定が不要となり、時間と労力を削減できる。
【００６０】
請求項４記載の発明によれば、テストパターンの分割を繰り返すことによって、不良である被測定デバイスにおいて、テストパターン内の不良発生箇所を検出できる。従って、不良箇所を検出するための別の測定が不要となり、時間と労力を削減できる。
【００６１】
請求項５記載の発明によれば、複数の電源電流解析装置の内、１つの電源電流解析装置に既に良品と分かっている被測定デバイスを接続し、該電源電流解析装置の解析結果と他の電源電流解析装置の解析結果とを比較することによって、解析結果を比較する基準値を予め設定する必要がないため、基準値を決定するための時間と労力を削減できる。更に、テストパターンの分割を繰り返すことによって、例えば、被測定デバイスにおいて不良品を発見した場合、テストパターンにおける不良発生箇所を検出できる。これにより、不良箇所を検出するための別の測定が不要となり、時間と労力を削減できる。更に、半導体試験に関する費用も削減できる。
【図面の簡単な説明】
【図１】本実施の形態における、半導体試験装置の構成を示すブロック図。
【図２】本実施の形態における、コンピュータ８７のハードウェア構成を示す図。
【図３】本実施の形態における、半導体試験方法を示した図。
【図４】ＤＵＴの試験の際に用いるテストパターンの一例を示す図。
【図５】試験実行プログラムの動作フローチャート。
【図６】不良箇所特定処理プログラムの動作フローチャート。
【図７】従来の半導体試験装置の構成を示すブロック図。
【図８】従来の半導体試験方法を示す図。
【符号の説明】
２１ ＣＰＵ
２２ ＲＡＭ
２２１ 解析結果記憶領域
２３ 記憶部
２３１ 試験実行プログラム
２３２ 不良箇所特定処理プログラム
２４ 入力部
２５ 表示部
２６ 通信部
１１１ 電源電流解析装置
８２１ ＤＵＴ用電源
８３１ 電源電流検出ユニット
８４１ 周波数解析ユニット
１５１ テストパターン発生ユニット
８６１ ＤＵＴ
１７ コンピュータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a control device or the like that is connected to a plurality of power supply current analysis devices that apply a test pattern to a device under measurement and analyze the power supply current of the device under measurement, and controls the operation of each of the power supply current analysis devices.
[0002]
[Prior art]
FIG. 7 is a block diagram showing a configuration of a conventional semiconductor test apparatus 800. The semiconductor test apparatus 800 includes a power supply current analyzing apparatus 811 to 81n (hereinafter, collectively referred to as a power supply current analyzing apparatus 81) and a computer 87, and each of the power supply current analyzing apparatus 81 includes a DUT (Device Under Test: Device). Under Test) 861 to 86n (hereinafter, collectively referred to as DUT 86) are connected.
[0003]
The power source current analysis device 811 includes a DUT power source 821 (hereinafter, generically referred to as a DUT power source 82), a power source current detection unit 831 (hereinafter, generically referred to as a power source current detection unit 83), and a frequency analysis unit. 841 (hereinafter collectively referred to as frequency analysis unit 84) and test pattern generation unit 851 (hereinafter generally referred to as test pattern generation unit 85). The power supply current analysis devices 812 to 81n have the same configuration and are connected to the computer 87 in parallel.
[0004]
The output of the computer 87 is connected to a DUT power supply 82, a frequency analysis unit 84, and a test pattern generation unit 85. The output of the DUT power supply 82 is connected to the power supply current detection unit 83, and the output of the power supply current detection unit 83 is connected to the frequency analysis unit 84 and the power supply pins of the DUT 86. The output of the test pattern generation unit 85 is connected to the IO pin of the DUT 86.
[0005]
The DUT power supply 82 outputs the voltage set by the computer 87 and applies the voltage to the power supply pin of the DUT 86 via the power supply current detection unit 83.
[0006]
The power supply current detection unit 83 measures the current value of the power supply pin of the DUT 86, outputs the result to the frequency analysis unit 84, and further outputs it to the computer 87.
[0007]
The frequency analysis unit 84 performs frequency analysis on the current value of the power supply pin of the DUT 86 input from the power supply current detection unit 83 in accordance with the measurement conditions specified by the computer 87 and outputs the result to the computer 87.
[0008]
The test pattern generation unit 85 outputs a test pattern signal to the IO pin of the DUT 86 according to the operation timing instructed by the computer 87.
[0009]
The computer 87 sets a voltage to be applied to the power supply pin of the DUT 86 with respect to the DUT power supply 82, inputs a measurement result from the frequency analysis unit 84, and performs data processing and determines the failure of the DUT 86. Further, the current value of the power supply pin of the DUT 86 is input from the power supply current detection unit 83 and the analysis condition of the frequency analysis unit 84 is set. Then, a test pattern generated by the test pattern generation unit 85 and a signal indicating the operation timing of the power supply current detection unit 83 and the frequency analysis unit 84 are output.
[0010]
FIG. 8 is a diagram for explaining a conventional semiconductor test method using the semiconductor test apparatus 800 of FIG. The computer 87 receives the analysis result of the power source current analysis device 81 regarding the n DUTs 86. The computer 87 determines the failure of each DUT 86 by comparing the analysis result with a preset reference value.
[0011]
[Problems to be solved by the invention]
Here, in the semiconductor test apparatus 800, it is important to determine whether or not a DUT is defective. However, when a defective DUT is detected, the occurrence of a defective operation is detected in the test pattern input to the DUT. Is also desirable.
[0012]
However, in the conventional semiconductor test method, it is possible to determine good / bad, but it is not possible to detect a defective portion for a defective DUT. For this reason, in order to detect a defective portion, for example, a failure detection method such as Japanese Patent Laid-Open No. 9-2111088 is known, but another analysis means or device is required, and the time and cost for that are required. Needed.
[0013]
Furthermore, when the reference value set in the computer 87 is determined, the reference value is determined by performing a plurality of tests on a plurality of DUTs, so that time and labor are required for setting the reference value. I was trying.
[0014]
An object of the present invention is to perform a DUT test without previously setting a reference value, and to detect a defective portion.
[0015]
[Means for Solving the Problems]
The control apparatus according to the first aspect of the invention (for example, the computer 17 in FIG. 1) is a power supply current analyzing apparatus (for example, the power supply in FIG. 1) that applies a test pattern to the device to be measured and analyzes the power supply current of the device to be measured. Current analysis device 111) In a control device connected to a plurality of devices and controlling the operation of each of the power supply current analysis devices, receiving means (for example, communication unit 26 in FIG. 2) for receiving the analysis results of each of the power supply current analysis devices; The determination means for determining the quality of the device under measurement measured by each of the power supply current analysis devices by comparing the analysis results of each of the power supply current analysis devices received by the receiving means (for example, FIG. And a test execution program 231).
[0016]
Furthermore, the program of the invention described in claim 6 is connected to a plurality of power source current analyzing devices that apply a test pattern to the device under measurement and analyze the power source current of the device under test, and controls the operation of each of the power source current analyzing devices. The power supply current analyzing apparatus by comparing the analysis results of the power supply current analyzing apparatuses received by the receiving means with the receiving means for receiving the analysis results of the power supply current analyzing apparatuses And determining means for determining the quality of the device under measurement measured by each of the devices.
[0017]
According to the first and sixth aspects of the present invention, it is not necessary to set a reference value in advance by determining the failure of the device under measurement by comparing the analysis results output from the plurality of power supply current analysis devices. , Reduce the time and effort to determine the reference value.
[0018]
The control device according to claim 1, further comprising setting means for setting a power supply current analyzing device as a reference among the plurality of power supply current analyzing devices, as in the control device according to claim 1, May compare the analysis results of other power supply current analysis devices on the basis of the analysis result of the power supply current analysis device set by the setting means.
[0019]
According to the second aspect of the present invention, for example, a device to be measured that is already known to be non-defective is installed in the power source current analyzing apparatus set by the setting means, and the analysis result of the power source current analyzing apparatus and other power source currents are set. Compare the analysis results of the analyzer. This eliminates the need to set a reference value in advance, thereby reducing time and labor for determining the reference value.
[0020]
Furthermore, as in the invention described in claim 3, in the control device according to claim 1 or 2, section dividing means for dividing the test pattern into one or more pattern sections, and a pattern divided by the section dividing means. You may comprise the control apparatus further provided with the control means (For example, the defect location identification process program 232 of FIG. 2) which controls the analysis operation | movement of the said power supply current analyzer based on the area.
[0021]
According to the third aspect of the invention, by dividing the test pattern and analyzing the failure of the device under measurement, it is possible to detect the occurrence of a failure in the test pattern in the device under measurement that is defective. As an example, for example, as in the invention described in claim 4, the section dividing means may further comprise means for recursively dividing the divided pattern section into one or more pattern sections. This eliminates the need for another measurement for detecting a defective portion, thereby reducing time and labor.
[0022]
According to the fourth aspect of the invention, by repeating the division of the test pattern, it is possible to detect a defect occurrence location in the test pattern in the device under test that is defective.
[0023]
Of course, you may comprise the semiconductor testing apparatus provided with these control apparatuses. 6. A plurality of power supply current analyzing apparatuses that analyze a power supply current of a device under test by applying a test pattern to the device under measurement as in the semiconductor test apparatus according to claim 5 and connected to each of the power supply current analysis devices. You may comprise a semiconductor test apparatus provided with the control apparatus in any one of 1-4.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment to which the present invention is applied will be described in detail with reference to FIGS. FIG. 1 is a diagram showing a block configuration of a semiconductor test apparatus 100 according to the present embodiment. The block configuration of the semiconductor test apparatus 100 according to the present embodiment is the same as that in FIG. Different functional blocks are a computer 17 and a test pattern generation unit 151 (hereinafter collectively referred to as a test pattern generation unit 15). For this reason, the same functional blocks are denoted by the same reference numerals, and detailed description thereof is omitted.
[0025]
The test pattern generation unit 15 receives a setting signal based on the pattern section in which the test is executed from the computer 17 and outputs a test pattern signal to the IO pin of the DUT 86 for the pattern section.
[0026]
The computer 17 sets a voltage to be applied to the power supply pin of the DUT 86 with respect to the DUT power supply 82, inputs a measurement result from the frequency analysis unit 84, and performs data processing or a failure determination of the DUT 86. Further, the current value of the power supply pin of the DUT 86 is input from the power supply current detection unit 83, the analysis condition of the frequency analysis unit 84 is set, the pattern section is set in the test pattern generated by the test pattern generation unit 15, and the setting signal Is output. Then, a test pattern generated by the test pattern generation unit 15 and a signal indicating the operation timing of the power source current detection unit 831 and the frequency analysis unit 84 are output.
[0027]
FIG. 2 is a diagram illustrating a hardware configuration of the computer 17, and includes a CPU (Central Processing Unit) 21, a RAM (Random Access Memory) 22, a storage unit 23, an input unit 24, a display unit 25, and a communication unit. 26, and each part is connected by a bus 27.
[0028]
The CPU 21 stores the designated application program in the various application programs stored in the storage unit 23 in the RAM 22 and executes various processes in accordance with the application program stored in the RAM 22 according to the input instruction and input data. The processing result is stored in the RAM 22 and displayed on the display unit 25.
[0029]
The RAM 22 stores data created by executing various application programs. The analysis result storage area 221 is an area for storing an analysis result transmitted from the power supply current analysis device 11 to the computer 17 by the execution of the test execution program 231.
[0030]
The storage unit 23 stores various application programs and data, and includes a hard disk or the like. Here, a test execution program 231 and a defective part identification processing program 232 are stored.
[0031]
The test execution program 231 is a program for the computer 17 to cause the power supply current analyzer 11 to execute the test of the DUT 86, and the defect location specifying processing program 232 is a case where a defect is detected during the test of the DUT 86, This is a program for detecting a defective portion in a test pattern.
[0032]
The input unit 24 is for a user of the computer 17 to input numerical values or to execute an application program, and is configured with a keyboard or the like.
[0033]
The display unit 25 is a part for displaying data necessary for using the computer 87, such as characters and codes input in the input unit 24, and processing results of the application program, and includes a CRT (Cathode Ray Tube) It consists of LCD (Liquid Crystal Display).
[0034]
The communication unit 26 is an interface for transmitting / receiving a signal to / from an external device such as the power supply current analysis device 11, and operates according to a signal from the CPU 21.
[0035]
FIG. 3 is a diagram for explaining a semiconductor test method in the present embodiment. The computer 17 receives the measurement results of the n power source current analyzers 11. Here, a non-defective DUT is connected in advance to the power supply current analysis device 111, and the computer 17 uses the measurement result of the power supply current analysis device 111 among the input measurement results as a reference value, and the measurement result and the power supply current analysis device. A defect is determined by comparing the measurement results of 112 to 11n. Thereby, since it is not necessary to previously set a reference value for defect determination in the computer 17, work time for determining the reference value can be reduced.
[0036]
The DUT that is a non-defective product does not necessarily have to be connected to the power supply current analysis device 111, and may be other than that.
[0037]
Next, a method for detecting a defective part when a defect is detected in the semiconductor test method of the present embodiment will be described. First, FIG. 4 is a diagram showing an example of the structure of the test pattern 40 used in the test of the DUT 86. The test pattern 40 is constituted by a set of test signals generated by the circuit of the test pattern generation unit 15 and input to the IO pin of the DUT 86 in accordance with a program executed by the computer 17. The numbers L0 to L999 are line numbers in the test pattern 40.
[0038]
In FIG. 3, for example, when a semiconductor test of the DUT 86 is performed according to the test pattern 40 and a defect is found in a certain DUT 86, the test pattern 40 is divided into two parts, L0 to L500 (regions A and B in FIG. 4). The test patterns of L501 to L999 (areas C and D) are tested. When no defect is detected in the test patterns L0 to L500, the test patterns L501 to L999 are tested next. If a defect is detected at this time, the test patterns L501 to L999 are further divided into two, and the test patterns L501 to L750 (region C) and L751 to L999 (region D) are tested. At this time, when a defect is detected for the test patterns L501 to L750, the test patterns L501 to L750 are further divided into two, and each test pattern is tested.
[0039]
FIG. 5 is a flowchart showing the operation of the computer 17 related to the execution of the test execution program 231 by the CPU 21. First, the CPU 21 outputs various signals indicating the start of the test to the power supply current analyzing apparatus 11 and executes the test (step A1). Specifically, the DUT power supply 82, the frequency analysis unit 84, and the test pattern generation unit 15 output a signal indicating a test start, a setting signal indicating a voltage applied to the power supply pin of the DUT 86, and the like to the DUT power supply 82. . Further, in the test pattern 40, a setting signal for the pattern section used for the test is output to the test pattern generation unit 15. After the test, the frequency analysis unit 84 performs frequency analysis on the power supply current detected by the power supply current detection unit 83, and the analysis result is stored in the analysis result storage area 221 via the communication unit 26.
[0040]
Next, 2 is substituted into the variable m (step A2), the CPU 21 reads the analysis result storage area 221, and the analysis result of the power source current analysis device 111 to which the non-defective DUT is connected and the power source current analysis device 11m. The analysis result is compared (step A3).
[0041]
When the analysis result of the power supply current analysis device 111 to which the non-defective DUT is connected matches the analysis result of the power supply current analysis device 11m (step A4: No), the CPU 21 detects the DUT connected to the power supply current analysis device 11m. Is determined to be non-defective, and the process proceeds to step A6.
[0042]
On the other hand, if the two analysis results do not match (step A4: Yes), the CPU 21 determines that the DUT 16m connected to the power supply current analysis device 11m is defective, and shifts the processing to the defect location specifying processing program 232. Details of the program will be described later.
[0043]
Subsequently, the CPU 21 displays the comparison result in step A3, the processing result of the defective part identification processing program 232 in step A5, and the like on the display unit 25 (step A6), and adds 1 to the variable m (step A7).
[0044]
Next, the CPU 21 compares the variable n (n is the number of DUTs 86) with the variable m. If the variable m is equal to or less than the variable n (step A8: Yes), the CPU 21 proceeds to step A3. On the other hand, when the variable m is larger than the variable n (step A8: No), the CPU 21 ends the process on the assumption that all the analysis results of the power source current analysis device 11 are compared.
[0045]
FIG. 6 is a flowchart showing the operation of the computer 17 related to the execution of the defective part identification processing program 232 by the CPU 21. First, the CPU 21 substitutes the minimum line number of the test pattern 40 for the variable Lmin and the maximum line number of the test pattern 40 for the variable Lmax (step B1). For example, in the case of the test pattern 40, Lmin = 0 and Lmax = 999.
[0046]
Subsequently, the CPU 21 substitutes the calculation result of Lmax / 2 for the variable X (step B2). Here, variable X is a positive integer, and the fractional part of the solution of Lmax / 2 is rounded up.
[0047]
Next, the CPU 21 applies the patterns of line numbers Lmin to X to the power supply current analyzing apparatus connected to the defective DUT connected to the power supply current analyzing apparatus 111 connected to the non-defective DUT. The test for the section is executed, and the analysis results are compared (step B3).
[0048]
If the analysis results do not match (step B4: Yes), it is determined that a defective portion exists in the pattern section of the line numbers Lmin to X, and the defect is further detected in the section. CPU21 substitutes the variable X for the variable Lmax (step B5), and transfers a process to step B9.
[0049]
On the other hand, if the analysis results match (step B4: No), the CPU 21 is connected to the power supply current analysis device 111 to which the non-defective DUT is connected, assuming that no defective portion exists in the pattern section of the line numbers Lmin to X. The analysis results for the pattern sections of the line numbers X + 1 to Lmax are compared with the power supply current analyzing apparatus to which the DUT determined to be defective is connected (step B6).
[0050]
If the analysis results match (step B7: No), the CPU 21 ends the process, assuming that no defective portion has been detected. On the other hand, if the analysis results do not match (step B7: Yes), it is determined that a defective portion exists in the pattern section of the line numbers X + 1 to Lmax, and further defect detection is performed for the section. The CPU 21 substitutes the variable X + 1 for the variable Lmin (step B5), and compares Lmax and Lmin. If Lmax and Lmin are not the same value (step B9: No), the CPU 21 determines that further division is possible in the pattern section in which the defect is detected, and shifts the processing to step B2.
[0051]
On the other hand, if Lmax and Lmin are the same value (step B9: Yes), the CPU 21 stores the line number Lmin (or line number Lmax) in the RAM 22 as a defective line number (step B10), assuming that a defective part has been detected. The process is terminated.
[0052]
As described above, when a defect is found in the DUT 86 in the semiconductor test, the pattern section of the test pattern 40 is gradually reduced by recursively dividing the pattern section of the test pattern 40, so that the defective portion in the test pattern 40 is determined. To detect.
[0053]
Here, the line number of the test pattern 40 is divided into two. However, since the test pattern 40 includes a plurality of tests and each test is a series, it may not be separated by an arbitrary line number. Can occur. In that case, it can be realized by dividing the test pattern 40 at a part where it can be divided. More specifically, it can be realized by specifying in advance a portion that can be divided in the test pattern 40 and performing a recursive division based on the designated portion in the defective portion identification processing program 232.
[0054]
Moreover, although the defective part identification process program 232 demonstrated the case where there was one defective part, when there are a plurality of defective parts, the defective part identification process program 232 is repeated as many times as the number of defective parts. At that time, the line number that has already been detected as a defective portion needs to be removed from the detection target by storing it in the RAM 221 or the like.
[0055]
As described above, by connecting the non-defective DUT to one power supply current analyzing device among the n power supply current analyzing devices 81 and executing the test, the power supply current analyzing device to which the non-defective DUT is connected can be obtained. The analysis result is used as a reference value and compared with the analysis result of another power supply current analysis device 81. Thereby, there is no setting for determining the reference value before the test execution and storing it in the computer 87, and the test time and labor can be reduced.
[0056]
In addition, when a defective DUT is found, by executing the defective portion specifying processing program 232, by repeatedly dividing the pattern division until the defective portion in the test pattern 40 is detected, and comparing the analysis results, Detect defective parts. As a result, it is not necessary to perform another measurement for detecting a defective portion, and the test time, labor, and cost for the test can be reduced.
[0057]
【The invention's effect】
According to the first and sixth aspects of the invention, the reference value for comparing the analysis results is set in advance by determining the failure of the device under measurement by comparing the analysis results output from the plurality of power source current analysis devices. There is no need to do this, and the time and labor for determining the reference value can be reduced.
[0058]
According to the second aspect of the present invention, for example, a device to be measured that is already known as a non-defective product is installed in the power supply current analysis device set by the setting means, and the analysis result of the power supply current analysis device and other power supply current analysis By comparing with the analysis result of the apparatus, it is not necessary to set in advance a reference value for comparing the analysis result, so that time and labor for determining the reference value can be reduced.
[0059]
According to the third aspect of the present invention, by dividing the test pattern and analyzing the failure of the device under measurement, it is possible to detect the occurrence of a failure in the test pattern in the device under measurement that is defective. This eliminates the need for another measurement for detecting a defective portion, thereby reducing time and labor.
[0060]
According to the fourth aspect of the present invention, by repeating the division of the test pattern, it is possible to detect a defect occurrence location in the test pattern in the defective device under measurement. Therefore, another measurement for detecting a defective portion is unnecessary, and time and labor can be reduced.
[0061]
According to the fifth aspect of the present invention, a device under test that is already known to be non-defective is connected to one power source current analyzing device among the plurality of power source current analyzing devices, and the analysis result of the power source current analyzing device and the other By comparing with the analysis result of the power source current analysis device, it is not necessary to set a reference value for comparing the analysis result in advance, so that time and labor for determining the reference value can be reduced. Further, by repeating the division of the test pattern, for example, when a defective product is found in the device under measurement, it is possible to detect a defect occurrence location in the test pattern. This eliminates the need for another measurement for detecting a defective portion, thereby reducing time and labor. In addition, the costs associated with semiconductor testing can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus in the present embodiment.
FIG. 2 is a diagram showing a hardware configuration of a computer 87 in the present embodiment.
FIG. 3 is a diagram showing a semiconductor test method in this embodiment.
FIG. 4 is a diagram illustrating an example of a test pattern used in a DUT test.
FIG. 5 is an operation flowchart of a test execution program.
FIG. 6 is an operation flowchart of a defect location identification processing program.
FIG. 7 is a block diagram showing a configuration of a conventional semiconductor test apparatus.
FIG. 8 shows a conventional semiconductor test method.
[Explanation of symbols]
21 CPU
22 RAM
221 Analysis result storage area 23 Storage unit 231 Test execution program 232 Defective point identification processing program 24 Input unit 25 Display unit 26 Communication unit 111 Power supply current analysis device 821 Power supply for DUT 831 Power supply current detection unit 841 Frequency analysis unit 151 Test pattern generation unit 861 DUT
17 Computer

Claims (6)

被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置複数と接続され、前記電源電流解析装置それぞれの動作を制御する制御装置において、
前記電源電流解析装置それぞれの解析結果を受信する受信手段と、
前記受信手段により受信される前記電源電流解析装置それぞれの解析結果同士を比較することにより、前記電源電流解析装置それぞれにより測定される被測定デバイスの良否を判定する判定手段と、
を備えることを特徴とする制御装置。In a control device for controlling the operation of each of the power supply current analysis devices, connected to a plurality of power supply current analysis devices that apply a test pattern to the device under measurement and analyze the power supply current of the device under measurement,
Receiving means for receiving an analysis result of each of the power supply current analysis devices;
A determination unit that determines pass / fail of a device under measurement measured by each of the power supply current analysis devices by comparing the analysis results of each of the power supply current analysis devices received by the reception unit;
A control device comprising: 前記複数の電源電流解析装置の内、基準とする電源電流解析装置を設定する設定手段を更に備え、
前記判定手段は、前記設定手段により設定される電源電流解析装置の解析結果を基準として、他の電源電流解析装置の解析結果を比較することを特徴とする請求項１記載の制御装置。Of the plurality of power supply current analysis devices, further comprising setting means for setting a power supply current analysis device as a reference,
The control device according to claim 1, wherein the determination unit compares analysis results of other power source current analysis devices with reference to an analysis result of the power source current analysis device set by the setting unit. 前記テストパターンを、１以上のパターン区間に分割する区間分割手段と、
前記区間分割手段により分割されるパターン区間に基づいて、前記電源電流解析装置の解析動作を制御する制御手段と、
を更に備えることを特徴とする請求項１または２記載の制御装置。Section dividing means for dividing the test pattern into one or more pattern sections;
Control means for controlling the analysis operation of the power supply current analyzing device based on the pattern section divided by the section dividing means;
The control device according to claim 1, further comprising: 前記区間分割手段は、分割済みのパターン区間を更に１以上のパターン区間に再帰的に分割する手段を備えることを特徴とする請求項３記載の制御装置。4. The control apparatus according to claim 3, wherein the section dividing means further comprises means for recursively dividing the divided pattern section into one or more pattern sections. 被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置複数と、
前記電源電流解析装置それぞれと接続される請求項１〜４の何れかに記載の制御装置と、
を備えることを特徴とする半導体試験装置。A plurality of power supply current analyzers that apply a test pattern to the device under test and analyze the power source current of the device under test
The control device according to any one of claims 1 to 4, connected to each of the power supply current analysis devices,
A semiconductor test apparatus comprising: 被測定デバイスにテストパターンを印可して被測定デバイスの電源電流を解析する電源電流解析装置複数と接続され、前記電源電流解析装置それぞれの動作を制御するためのコンピュータに、
前記電源電流解析装置それぞれの解析結果を受信する受信手段と、
前記受信手段により受信される前記電源電流解析装置それぞれの解析結果同士を比較することにより、前記電源電流解析装置それぞれにより測定される被測定デバイスの良否を判定する判定手段と、
を機能させるためのプログラム。Connected to a plurality of power supply current analysis devices that apply a test pattern to the device under measurement and analyze the power supply current of the device under measurement, and a computer for controlling the operation of each of the power supply current analysis devices,
Receiving means for receiving an analysis result of each of the power supply current analysis devices;
A determination unit that determines pass / fail of a device under measurement measured by each of the power supply current analysis devices by comparing the analysis results of each of the power supply current analysis devices received by the reception unit;
Program to make it work.
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