JP2000329817A - Semiconductor testing device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To shorten test time and reduce cost required for a burn-in test by removing a factor causing a failure when a failure rate increases during the burn-in test to continue the test continuously. SOLUTION: This semiconductor testing device is provided with a memory 34 storing failure rate specified value information 38 specifying an upper limit of a failure rate of a test for every kind of test in advance and a CPU 32 which measures a failure rate of a semiconductor integrated circuit for every kind of test, compares the measured failure rate with the failure rate specified value information, and judges whether the test is interrupted or not.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体試験装置に
係り、特に一度に大量の半導体集積回路を高温又は低温
にて試験する半導体試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test apparatus, and more particularly to a semiconductor test apparatus for testing a large number of semiconductor integrated circuits at one time at a high temperature or a low temperature.

【０００２】[0002]

【従来の技術】半導体試験装置においては、半導体集積
回路の信頼性を確保するために、被試験対象である半導
体集積回路を恒温槽の炉の中に入れ、半導体集積回路に
対して所定電圧の電源電圧や試験パターンを印加して試
験を行うバーンイン試験という試験方法が一般的に実施
される。バーンイン試験を行う際には、炉の温度を高温
又は低温に設定し、長時間試験パターンを印加して半導
体集積回路にストレスを加えることで初期不良を検出し
ている。2. Description of the Related Art In a semiconductor test apparatus, in order to ensure the reliability of a semiconductor integrated circuit, a semiconductor integrated circuit to be tested is placed in a furnace of a thermostat and a predetermined voltage is applied to the semiconductor integrated circuit. A test method called a burn-in test, in which a test is performed by applying a power supply voltage or a test pattern, is generally performed. When performing a burn-in test, the temperature of the furnace is set to a high or low temperature, and an initial failure is detected by applying a test pattern for a long time and applying a stress to the semiconductor integrated circuit.

【０００３】また、１つの半導体集積回路に対する試験
時間は長時間に亘るため、試験に要するコストを低減す
る目的で、試験を行う際には数千個から一万個の半導体
集積回路を炉の中に同時に入れて試験を行うのが通常で
ある。半導体集積回路を炉の中に入れる場合には、半導
体集積回路用のソケットと配線パターンで接続されたバ
ーンイン・ボードといわれる試験用のボードに半導体集
積回路を実装して行われている。[0003] Further, since the test time for one semiconductor integrated circuit is long, in order to reduce the cost required for the test, thousands to ten thousand semiconductor integrated circuits are required for the test. Usually, the test is carried out simultaneously. When a semiconductor integrated circuit is placed in a furnace, the semiconductor integrated circuit is mounted on a test board called a burn-in board connected to a socket for the semiconductor integrated circuit by a wiring pattern.

【０００４】一般に、上記バーンイン・ボードには、数
百個の半導体集積回路が実装され、一つの炉には、数十
枚のバーンインボードが実装されてバーンイン試験がな
される。また、一般に、半導体集積回路は、その種類に
より印加電圧、試験用パターンが異なることから、半導
体集積回路の種類毎に試験用プログラムが作成される。
更に、試験用プログラムは半導体集積回路の各機能を試
験する為に各機能毎にテスト項目が分けられており、テ
スト項目毎に試験が実施されている。Generally, several hundreds of semiconductor integrated circuits are mounted on the burn-in board, and several tens of burn-in boards are mounted in one furnace, and a burn-in test is performed. In general, the applied voltage and the test pattern are different depending on the type of the semiconductor integrated circuit. Therefore, a test program is created for each type of the semiconductor integrated circuit.
Further, in the test program, test items are divided for each function in order to test each function of the semiconductor integrated circuit, and the test is performed for each test item.

【０００５】[0005]

【発明が解決しようとする課題】ところで、半導体集積
回路に対してバーンイン試験を行う場合には、被試験対
象の機能毎に試験を行うのが一般的である。しかし、従
来は、機能毎の試験が行われると、途中の試験で不良率
が増大したとしてもそれを発見することはできないた
め、途中の試験の不良率増大が発見されないまま最後の
試験まで行われている。よって、バーンイン試験試験を
終了した後、各試験結果を解析して不良率が高い試験の
項目があった場合は、その不良要因を取り除き、再度長
時間に亘るバーンイン試験が必要となり、試験に要する
時間が極めて長くなるとともに試験に要するコストが増
大するという問題があった。When a burn-in test is performed on a semiconductor integrated circuit, it is general to perform a test for each function to be tested. However, conventionally, if a test is performed for each function, even if the failure rate increases in the middle test, it cannot be detected, so the test is performed until the last test without finding the increase in the failure rate in the middle test. Have been done. Therefore, after the burn-in test is completed, if each test result is analyzed and there is a test item with a high defect rate, the cause of the defect is removed, and a long-time burn-in test is required again, which is necessary for the test. There has been a problem that the time is extremely long and the cost required for the test increases.

【０００６】本発明は上記事情に鑑みてなされたもので
あり、バーンイン試験の途中で不良率が上がった場合に
不良要因を排除して、継続してバーンイン試験を継続す
ることができることにより、試験時間の短縮化がはかれ
ると共に、試験に要するコストを低減することができる
半導体試験装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and when a failure rate increases during a burn-in test, the cause of the failure can be eliminated and the burn-in test can be continued. It is an object of the present invention to provide a semiconductor test apparatus capable of shortening the time and reducing the cost required for the test.

【０００７】[0007]

【課題を解決するための手段】上記課題を解決するため
に、本発明は、予め試験の種類毎にその試験の不良率の
上限を規定した不良率規定値を記憶する記憶手段を有す
ることを特徴とする。また、本発明は、試験の種類毎に
前記不良率規定値を変更することのできる変更手段を具
備することを特徴とする。また、本発明は、試験の種類
毎に半導体集積回路の不良率を測定する測定手段と、前
記測定手段によって測定された不良率と前記不良率規定
値とを比較し、前記試験を中断するか否かを判断する判
断手段とを具備することを特徴とする。また、本発明
は、前記判断手段が前記試験を中断すると判断した場合
に、前記試験を中断する中断手段を具備することを特徴
とする。また、本発明は、前記判断手段が、前記試験を
中断すると判断した場合に、その旨を操作者に通知する
通知手段を具備することを特徴とする。また、本発明
は、前記試験が、バーンイン試験であることを特徴とす
る。In order to solve the above-mentioned problems, the present invention has a storage means for storing, in advance, for each type of test, a defective rate specified value which defines an upper limit of the defective rate of the test. Features. Further, the present invention is characterized in that it comprises a changing means capable of changing the prescribed value of the defective rate for each type of test. Further, the present invention provides a measuring means for measuring a defect rate of a semiconductor integrated circuit for each type of test, and comparing the defect rate measured by the measuring means with the prescribed value of the defect rate to determine whether to interrupt the test. Determining means for determining whether or not the determination is made. Further, the present invention is characterized in that it comprises interruption means for interrupting the test when the judgment means judges to interrupt the test. Further, the present invention is characterized in that when the determination means determines that the test is to be interrupted, a notification means for notifying the operator of the determination is provided. Further, the invention is characterized in that the test is a burn-in test.

【０００８】[0008]

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体試験装置について詳細に説明す
る。図１は、本発明の一実施形態による半導体試験装置
の構成を示すブロック図である。図１において、本実施
形態による半導体試験装置は、恒温槽部１０、パターン
制御部２０、及び制御コンピュータ部３０に大別され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor test apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus according to one embodiment of the present invention. In FIG. 1, the semiconductor test apparatus according to the present embodiment is roughly divided into a thermostatic chamber section 10, a pattern control section 20, and a control computer section 30.

【０００９】恒温槽部１０は、それに挿入されるバーン
インボード１４と恒温槽炉１２とから構成される。また
パターン制御部２０は、パタン発生器２６、ドライバ部
２２、及びコンパレータ部２４、並びにこれらを制御す
る制御部２８から構成される。制御コンピュータ部３０
は、半導体試験装置全体の動作を制御するものであり、
ＣＰＵ３２とメモリ３４とを含む。メモリ３４は、半導
体メモリや、ハードディスク等の外部記憶装置によって
実現される。メモリ３４は、試験プログラム３６を記憶
するとともに、不良率規定値情報３８を記憶する。この
不良率規定値情報３８は、試験を中断するか否かを判断
するための不良率の上限を定めたものである。The thermostat unit 10 comprises a burn-in board 14 and a thermostat furnace 12 inserted therein. The pattern control unit 20 includes a pattern generator 26, a driver unit 22, a comparator unit 24, and a control unit 28 that controls these. Control computer unit 30
Controls the operation of the entire semiconductor test apparatus,
It includes a CPU 32 and a memory 34. The memory 34 is realized by an external storage device such as a semiconductor memory or a hard disk. The memory 34 stores a test program 36 and also stores defect rate prescribed value information 38. The defect rate specified value information 38 defines the upper limit of the defect rate for determining whether to suspend the test.

【００１０】図２は、不良率規定値情報３８の一例を示
す説明図である。図２に示されたように、不良率規定値
情報３８は、試験番号毎に試験を継続するか中断するか
を判断するための不良率を有する。例えば、試験番号
「１」の試験を行う場合に、不良率が５％以上であれば
試験を中断し、それ以下であれば試験が継続して行われ
る。この、不良率規定値情報３８は試験を行う半導体集
積回路の品種分設定されている。FIG. 2 is an explanatory diagram showing an example of the defect rate prescribed value information 38. As shown in FIG. 2, the defect rate prescribed value information 38 has a defect rate for determining whether to continue or stop the test for each test number. For example, when performing the test of the test number “1”, the test is interrupted if the defect rate is 5% or more, and the test is continued if it is less than 5%. The defect rate specified value information 38 is set for each type of semiconductor integrated circuit to be tested.

【００１１】次に、本発明の一実施形態による半導体試
験装置の動作について説明する。図３は、本発明の一実
施形態による半導体試験装置の動作を示すフローチャー
トである。半導体試験装置がバーンイン試験を行う場
合、半導体集積回路が実装されたバーンインボード１２
を恒温槽部１０の恒温槽炉１２の中にいれ、試験を行う
半導体集積回路の品種に合った試験プログラム３６を制
御コンピュータ部３０に格納して実施する（ステップＳ
１０）。試験は、試験番号「１」から順に行われる。ス
テップＳ１２では、全ての試験が終了したか否かが判断
される。Next, the operation of the semiconductor test apparatus according to one embodiment of the present invention will be described. FIG. 3 is a flowchart showing the operation of the semiconductor test apparatus according to one embodiment of the present invention. When the semiconductor test apparatus performs a burn-in test, the burn-in board 12 on which the semiconductor integrated circuit is mounted is used.
Is placed in the oven chamber 12 of the oven unit 10, and a test program 36 suitable for the type of the semiconductor integrated circuit to be tested is stored in the control computer unit 30 and executed (step S).
10). The test is performed in order from test number “1”. In step S12, it is determined whether all tests have been completed.

【００１２】ステップＳ１２の判断結果が「ＮＯ」の場
合には、バーンイン試験が実行される（ステップＳ１
４）。バーンイン試験が実施されると、ＣＰＵ３２は恒
温槽部１０内に配置された半導体集積回路に適合した試
験パターンを出力するよう、制御部２８に制御命令を出
力する。この制御命令を受けると、制御部２８はパター
ン発生部２６に対して試験を行う半導体集積回路に適合
した試験パターンを発生するよう制御する。パターン発
生部２６は、制御部２８の制御の下、所定の試験パター
ンを発生する。パターン発生部２６から発生された試験
信号はドライバ部２２に入力され、出力タイミング等の
調整が行われて恒温槽部１０内に配置された半導体集積
回路に出力される。If the determination result in step S12 is "NO", a burn-in test is executed (step S1).
4). When the burn-in test is performed, the CPU 32 outputs a control command to the control unit 28 so as to output a test pattern suitable for the semiconductor integrated circuit arranged in the constant temperature bath unit 10. Upon receiving this control command, the control unit 28 controls the pattern generation unit 26 to generate a test pattern suitable for the semiconductor integrated circuit to be tested. The pattern generator 26 generates a predetermined test pattern under the control of the controller 28. The test signal generated from the pattern generation unit 26 is input to the driver unit 22, the output timing and the like are adjusted, and the adjustment is output to the semiconductor integrated circuit arranged in the constant temperature bath unit 10.

【００１３】半導体集積回路は、入力された試験信号に
応じて所定の信号を出力する。出力された信号は、コン
パレータ部２４へ入力され、半導体集積回路から出力さ
れた信号と、予め試験パターンに対する正規の応答とし
て用意されている信号とが比較される。この比較結果が
一致する場合にはパスとなり、一致しない場合にはフェ
イルとなる。The semiconductor integrated circuit outputs a predetermined signal according to the input test signal. The output signal is input to the comparator unit 24, and the signal output from the semiconductor integrated circuit is compared with a signal prepared in advance as a normal response to the test pattern. If the result of this comparison is a match, the result is a pass; if not, the result is a fail.

【００１４】このパス・フェイル情報は、コンパレータ
部２４から制御部２８を介してＣＰＵ３２へ出力され、
ＣＰＵ３２で不良率の計算が行われる（ステップＳ１
６）。この不良率を計算すると、ＣＰＵ３２はメモリ３
４に記憶されている不良率規定値情報３８と、計算結果
とを比較する処理が行われる（ステップＳ１８）。ステ
ップＳ１８において、計算結果（不良率）が不良率規定
値情報３８より低いと判断された場合には処理がステッ
プＳ１２へ戻り、次の試験番号の試験が行われる。The pass / fail information is output from the comparator 24 to the CPU 32 via the controller 28.
The CPU 32 calculates the defect rate (step S1).
6). When this defect rate is calculated, the CPU 32
Then, a process of comparing the defect rate prescribed value information 38 stored in No. 4 with the calculation result is performed (step S18). If it is determined in step S18 that the calculation result (failure rate) is lower than the failure rate specified value information 38, the process returns to step S12, and the test of the next test number is performed.

【００１５】一方、ステップＳ１８において、計算結果
（不良率）が不良率規定値情報３８より高いと判断され
た場合にはその旨を制御部２８に出力し、バーンイン試
験を中断させる。また、図示は省略しているがディスプ
レイ等の表示装置に不良率が不良率規定値情報３８より
高い旨を表示し、半導体試験装置の操作者に知らせる
（ステップＳ２０）。On the other hand, if it is determined in step S18 that the calculation result (failure rate) is higher than the failure rate stipulated value information 38, this fact is output to the control unit 28 and the burn-in test is interrupted. Although not shown, the fact that the failure rate is higher than the failure rate specified value information 38 is displayed on a display device such as a display to notify an operator of the semiconductor test apparatus (step S20).

【００１６】バーンイン試験を中断している間に、デバ
イス不良、接触不良、試験装置自体の不良等の問題要因
を取り除き、操作者は、継続して試験を行う旨をＣＰＵ
３２に対して指示する。以降は、中断した試験が行われ
（ステップＳ２２）、処理はステップＳ１２へ戻る。こ
のようにして、本実施形態では、試験の種類毎に不良率
が計算されて、不良率が不良率規定値情報３８より高い
か又は低いかが判断され、高い場合には試験を中断する
ようにしたので、試験時間の短縮化がはかれると共に、
試験に要するコストを低減することができる。更に、被
試験対象に余分な負荷をかけることもない。While the burn-in test is interrupted, problem factors such as a device failure, a contact failure, and a failure of the test apparatus itself are removed, and the operator informs the CPU that the test is to be continuously performed.
32. Thereafter, the suspended test is performed (Step S22), and the process returns to Step S12. In this manner, in the present embodiment, the defect rate is calculated for each type of test, and it is determined whether the defect rate is higher or lower than the defect rate specified value information 38. If the defect rate is higher, the test is interrupted. As a result, the test time was reduced,
The cost required for the test can be reduced. Further, no extra load is applied to the test object.

【００１７】尚、操作者が制御コンピュータ部３０を操
作して、不良率規定値情報３８を後から変更することが
できるようにしてもよい。Incidentally, the operator may operate the control computer section 30 so that the defect rate prescribed value information 38 can be changed later.

【００１８】[0018]

【発明の効果】以上、説明したように、本発明によれ
ば、試験途中に何らかの原因で不良率が増大した場合
に、再度一から試験を行う必要がないため、試験時間の
短縮化がはかれると共に、試験に要するコストを低減す
ることができる半導体試験装置を提供することができる
という効果がある。As described above, according to the present invention, when the defective rate increases for some reason during the test, it is not necessary to repeat the test from the beginning, so that the test time can be shortened. In addition, there is an effect that a semiconductor test apparatus capable of reducing the cost required for the test can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の一実施形態による半導体試験装置の
構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a semiconductor test apparatus according to an embodiment of the present invention.

【図２】 不良率規定値情報３８の一例を示す説明図で
ある。FIG. 2 is an explanatory diagram showing an example of defective rate specified value information 38.

【図３】 本発明の一実施形態による半導体試験装置の
動作を示すフローチャートである。FIG. 3 is a flowchart showing an operation of the semiconductor test apparatus according to one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

３０ 制御コンピュータ部 ３２ ＣＰＵ（測定手段、判断手段、中断手段、通知
手段） ３４ メモリ（記憶手段） ３８ 不良率規定値情報（不良率規定値）Reference Signs List 30 control computer unit 32 CPU (measurement means, judgment means, interruption means, notification means) 34 memory (storage means) 38 defect rate prescribed value information (defective rate prescribed value)

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 予め試験の種類毎にその試験の不良率の
上限を規定した不良率規定値を記憶する記憶手段を有す
ることを特徴とする半導体試験装置。1. A semiconductor test apparatus, comprising: a storage means for storing in advance a failure rate specified value defining an upper limit of a failure rate of a test for each type of test. 【請求項２】 試験の種類毎に前記不良率規定値を変更
することのできる変更手段を具備することを特徴とする
請求項１記載の半導体試験装置。2. The semiconductor test apparatus according to claim 1, further comprising changing means for changing the prescribed value of the failure rate for each type of test. 【請求項３】 試験の種類毎に半導体集積回路の不良率
を測定する測定手段と、 前記測定手段によって測定された不良率と前記不良率規
定値とを比較し、前記試験を中断するか否かを判断する
判断手段とを具備することを特徴とする請求項１又は請
求項２記載の半導体試験装置。3. A measuring means for measuring a defective rate of the semiconductor integrated circuit for each type of test, and comparing the defective rate measured by the measuring means with the prescribed value of the defective rate to determine whether or not to interrupt the test. The semiconductor test apparatus according to claim 1, further comprising: a determination unit configured to determine whether the semiconductor test is performed. 【請求項４】 前記判断手段が、前記試験を中断すると
判断した場合に、前記試験を中断する中断手段を具備す
ることを特徴とする請求項１乃至請求項３の何れかに記
載の半導体試験装置。4. The semiconductor test according to claim 1, further comprising an interrupting unit for interrupting the test when the determining unit determines that the test is to be interrupted. apparatus. 【請求項５】 前記判断手段が、前記試験を中断すると
判断した場合に、その旨を操作者に通知する通知手段を
具備することを特徴とする請求項１乃至請求項４の何れ
かに記載の半導体試験装置。5. The apparatus according to claim 1, further comprising a notifying means for notifying an operator when the judgment means judges that the test is to be interrupted. Semiconductor test equipment. 【請求項６】 前記試験は、バーンイン試験であること
を特徴とする請求項１乃至請求項４の何れかに記載の半
導体試験装置。6. The semiconductor test apparatus according to claim 1, wherein the test is a burn-in test.