JP2976686B2 - IC test method and IC tester - Google Patents
IC test method and IC testerInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、IC試験方法及びIC
テスタに関するものである。 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC test method and an IC.
It is about testers .
【0002】[0002]
【従来の技術】従来のICテスタは、被試験IC(以
下、DUTという)に電源電圧や信号を印加し、DUT
からの出力信号を期待値と比較することにより、DUT
の電気的特性をテストするものである。図5は、従来の
ICテスタの概要を示した図である。図中、1は制御
部、2はメモリ部、5はタイミング発生部、6はパタン
発生部、7は波形形成部、8はピンエレクトロニクス部
(以下、ピンエレ部という)、9はDC測定部、10は
切換部、11はDUT、12は比較部である。2. Description of the Related Art A conventional IC tester applies a power supply voltage or a signal to an IC under test (hereinafter referred to as a DUT),
DUT by comparing the output signal from
This test tests the electrical characteristics of the device. FIG. 5 is a diagram showing an outline of a conventional IC tester. In the figure, 1 is a control unit, 2 is a memory unit, 5 is a timing generation unit, 6 is a pattern generation unit, 7 is a waveform forming unit, 8 is a pin electronics unit (hereinafter referred to as a pin electronics unit), 9 is a DC measurement unit, Reference numeral 10 denotes a switching unit, 11 denotes a DUT, and 12 denotes a comparison unit.
【0003】図6は、テストプログラムを示している。
ICテスタの動作を説明すると、制御部1は、メモリ部
2に格納されたテストプログラムに従って、ICテスタ
内部の各ハードウェアを制御し、動作させる。パタン発
生部6は、タイミング発生部5より発生するタイミング
に基づいてテストパタンを発生し、波形形成部7に送出
する。FIG. 6 shows a test program.
The operation of the IC tester will be described. The control unit 1 controls and operates each hardware inside the IC tester according to a test program stored in the memory unit 2. The pattern generation unit 6 generates a test pattern based on the timing generated by the timing generation unit 5 and sends it to the waveform forming unit 7.
【0004】このテストパタンはDUT11の機能をテ
ストする際に用いるものであり、DUT11の入出力論
理データつまり真理値表に相当するものであったり、D
UT11がメモリICの場合はアルゴリズミックパタン
(GALLOPING,PING−PONG等)であ
る。[0004] This test pattern is used when testing the function of the DUT 11, and is equivalent to input / output logical data of the DUT 11, that is, a truth table.
When the UT 11 is a memory IC, it is an algorithmic pattern (GALLOPING, PING-PONG, etc.).
【0005】波形形成部7は、パタン発生部6からの信
号を所定のタイミングで波形を形成し、ピンエレ部8に
送出する。ピンエレ部8は、波形形成部7からの信号を
所定の電圧に増幅し、DUT11に印加する。DUT1
1の出力信号は、ピンエレ部8を介して比較部12に取
り込まれる。比較部12は、DUT11の出力信号とパ
タン発生部6の期待値信号と比較し、比較結果を制御部
1に送出する。[0005] The waveform forming section 7 forms a waveform of the signal from the pattern generating section 6 at a predetermined timing and sends it to the pin element section 8. The pin element section 8 amplifies the signal from the waveform forming section 7 to a predetermined voltage and applies the signal to the DUT 11. DUT1
The output signal of 1 is taken into the comparison unit 12 via the pin element unit 8. The comparison unit 12 compares the output signal of the DUT 11 with the expected value signal of the pattern generation unit 6, and sends the comparison result to the control unit 1.
【0006】また、DCパラメトリックテストは、制御
部1の制御のもとで、DC測定部9で行う。DC測定部
9は、切換部10及びピンエレ部8を介してDUT11
に電流あるいは電圧を印加し、DUT11より発生する
電圧あるいは電流をテストする。The DC parametric test is performed by the DC measuring unit 9 under the control of the control unit 1. The DC measuring unit 9 is connected to the DUT 11 via the switching unit 10 and the pinele unit 8.
And a voltage or current generated from the DUT 11 is tested.
【0007】通常ICテスタは、DUTの電気特性を評
価するための種々の評価ソフトウェアを有し、これ等評
価ソフトウェアによるテスト結果データは、コンソール
ディスプレイあるいはプリンタに出力される。これ等ソ
フトウェアには、DCパラメトリックテスト結果をモニ
タできるDCロギング、ファンクションテスト結果をモ
ニタできるファンクションロギング、シュムと呼ばれる
テスト条件内の複数のパラメータ値を変化させながら、
パス、フェイル領域をプロットするソフトウェア、DU
Tの出力信号波形をモニタするソフトウェア等がある。Normally, an IC tester has various evaluation software for evaluating the electrical characteristics of the DUT, and test result data by these evaluation software is output to a console display or a printer. These softwares include DC logging that can monitor DC parametric test results, function logging that can monitor function test results, and changing multiple parameter values in test conditions called shum.
Software to plot paths and fail areas, DU
There is software for monitoring the T output signal waveform.
【0008】これ等評価ソフトウェアは、ICテスタ操
作者が、テストプログラムを実行しながら、使用するソ
フトウェアを起動させ、評価条件を設定しながら使用し
ていた。この様子を示したのが図7である。図6のテス
トプログラムにおいて、テスト2でDCロギング、テス
ト3でシュムを実行する場合、ICテスタ操作者は、テ
スト2の直前でテストを中断させるようにブレークポイ
ントを指定し、テストを開始する。[0008] These evaluation software is used by an IC tester operator while activating the software to be used while executing a test program and setting evaluation conditions. FIG. 7 shows this state. In the test program of FIG. 6, when DC logging is performed in test 2 and shum is performed in test 3, the IC tester operator specifies a breakpoint so as to interrupt the test immediately before test 2, and starts the test.
【0009】ICテスタの制御部1はテスト1を実行
し、テスト2の直前でテスト実行を中断させる。次に、
操作者は、DCロギングソフトウェアを起動させ、ロギ
ングすべきDUTの端子、ディスプレイやプリンタの出
力フォーマット等の条件を指定し、テスト2を実行させ
る。The control unit 1 of the IC tester executes the test 1 and interrupts the test execution immediately before the test 2. next,
The operator activates the DC logging software, specifies conditions such as the terminal of the DUT to be logged, the output format of the display and the printer, and executes the test 2.
【0010】制御部1はDCロギングソフトウェアをこ
の条件に基づいて、テスト2を実行しながらDCロギン
グを実行させ、テストnまで実行させる。次に、テスト
3でのシュムを実行する場合も、上述と同様にテスト2
でテストを中断し、シュムソフトウェアを起動し、シュ
ム条件を設定し、テスト3を実行し、シュムを実行して
いた。The control unit 1 causes the DC logging software to execute the DC logging while executing the test 2 on the basis of these conditions, and to execute the test up to the test n. Next, when executing the shum in the test 3, the test 2
, The test was interrupted, the shum software was started, the shum conditions were set, test 3 was executed, and the shum was executed.
【0011】[0011]
【発明が解決しようとする課題】上述した従来のICテ
スタでの評価ソフトウェアによるデータ採取は、ICテ
スタの操作者が、評価するテスト直前でテスト中断させ
るためのブレークポイントを指定し、使用する評価ソフ
トウェアを起動させ、評価条件を指定し、テストを実行
させてデータを採取していた。In the above-described data collection by the evaluation software in the conventional IC tester, the operator of the IC tester specifies a breakpoint for interrupting the test immediately before the test to be evaluated, and uses the evaluation. The software was started, the evaluation conditions were specified, and the test was executed to collect data.
【0012】このような方法では、ICテスタ操作者
が、テスタの実行処理を常時指定する必要がある。一般
に、テスト実行時間は長くても数秒であり、これに対
し、操作者の操作時間は数分程度と長く、随時ICテス
タ操作者がテスト実行処理を指定するため、テスト及び
評価実行時間が長大化するために、テスタのスループッ
トが劣化するという欠点がある。In such a method, it is necessary for the operator of the IC tester to always specify the execution process of the tester. In general, the test execution time is a few seconds at most, whereas the operator's operation time is as long as several minutes, and the test and evaluation execution time is long because the IC tester operator specifies the test execution process as needed. Therefore, there is a disadvantage that the throughput of the tester is deteriorated.
【0013】また、テスト実行時間の長大化は、テスト
プログラムによっては、DUTに電圧を印加した状態で
テストを一時中断させるため、DUTが自己発熱により
DUTの電気特性が変化し、正確なデータを採取できな
いという欠点があった。[0013] In order to lengthen the test execution time, depending on the test program, the test is temporarily interrupted while a voltage is applied to the DUT. There was a drawback that it could not be collected.
【0014】本発明の目的は、前記課題を解決したIC
試験方法及びICテスタを提供することにある。An object of the present invention is to provide an IC which solves the above problems.
It is to provide a test method and an IC tester.
【0015】前記目的を達成するため、本発明に係るI
C試験方法は、ICテスタの有する一連の評価ソフトウ
ェアを起動、実行させるための条件を、テストプログラ
ムとは独立した一つのプログラムに定義し、そのプログ
ラムを専用のメモリ部に格納し、 テストプログラム実行
と同期し、専用メモリ部の条件プログラムに従って評価
ソフトウェアを実行するものである。 また、本発明に係
るICテスタは、ICテスタの有する一連の評価ソフト
ウェアを起動、実行させるための条件を、テストプログ
ラムとは独立した一つのプログラムに定義し、そのプロ
グラムを格納する専用のメモリ部と、テストプログラム
実行と同期し、専用メモリ部の条件プログラムに従って
評価ソフトウェアを実行する専用の制御部あるいは制御
処理ソフトウェアとを有するものである。[0015] To achieve the above object, I according to the present invention
The C test method is a series of evaluation software of IC tester.
The conditions for starting and executing the software are specified in the test program.
Program and define it in a single program.
Storing the RAM in a dedicated memory section and executing the test program
Synchronized with, and evaluated according to the condition program of the dedicated memory
It runs software. Further, the IC tester according to the present invention defines a condition for starting and executing a series of evaluation software of the IC tester in one program independent of the test program, and a dedicated memory unit for storing the program. And a dedicated control unit or control processing software that executes the evaluation software in accordance with the condition program in the dedicated memory unit in synchronization with the execution of the test program.
【0016】[0016]
【作用】専用の制御部あるいは、制御処理ソフトウェア
がICテスタ操作者の操作手順を代わりに処理すること
により、テスト実行時間の短縮を図り、正確な評価を図
れる。A dedicated control unit or control processing software processes the operation procedure of the IC tester operator instead, thereby shortening the test execution time and achieving accurate evaluation.
【0017】[0017]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【0018】(実施例1)図1は、本発明の実施例1を
示すブロック図である。(First Embodiment) FIG. 1 is a block diagram showing a first embodiment of the present invention.
【0019】図1において、1は制御部、2はメモリ
部、5はタイミング発生部、6はパタン発生部、7は波
形形成部、8はピンエレ部、9はDC測定部、10は切
換部、11はDUTである。In FIG. 1, 1 is a control unit, 2 is a memory unit, 5 is a timing generation unit, 6 is a pattern generation unit, 7 is a waveform formation unit, 8 is a pin element unit, 9 is a DC measurement unit, and 10 is a switching unit. , 11 are DUTs.
【0020】さらに、4は、評価するテスト項目、使用
する評価ソフトウェア、評価条件等のデータを格納する
専用メモリ部、3は、これ等データを基にテスト実行処
理を制御する専用制御部である。図6のようにテスト2
でDCロギング、テスト3でシュムを実行する場合につ
いて説明する。Reference numeral 4 denotes a dedicated memory unit for storing data such as test items to be evaluated, evaluation software to be used, evaluation conditions, and the like. Reference numeral 3 denotes a dedicated control unit for controlling a test execution process based on these data. . Test 2 as shown in FIG.
A case where DC logging is performed and a shum is executed in test 3 will be described.
【0021】専用メモリ部4には、予め、テスト2でD
Cロギング及びその条件と、テスト3でシュム及びその
条件データとがテストプログラムとは独立した一つのプ
ログラムに定義され格納されている。In the dedicated memory unit 4, D
The C logging and its condition, and the shum and its condition data in Test 3 are defined and stored in one program independent of the test program.
【0022】図2に、その条件プログラム例を示す。I
Cテスタ操作者は、テストを開始する前に、テストプロ
グラムと条件プログラムをそれぞれメモリ部2と専用メ
モリ部4に格納する。FIG. 2 shows an example of the condition program. I
Before starting the test, the C tester stores the test program and the condition program in the memory unit 2 and the dedicated memory unit 4, respectively.
【0023】次に、ICテスタ操作者は、評価モードで
あるか通常モードであるかテストを開始前に指定する。
制御部1は、評価モードと指定された場合、ICテスタ
の制御処理を専用制御部3に移す。操作者がテスト開始
を指定したら、専用制御部3は、専用メモリ部4の条件
プログラムを参照し、評価するテスト項目の直前、この
場合はテスト1までテストを制御部1に指示する。Next, the operator of the IC tester specifies whether the mode is the evaluation mode or the normal mode before starting the test.
When the evaluation mode is designated, the control unit 1 transfers the control processing of the IC tester to the dedicated control unit 3. When the operator designates the start of the test, the dedicated control unit 3 refers to the condition program in the dedicated memory unit 4 and instructs the control unit 1 to perform a test immediately before the test item to be evaluated, in this case, up to test 1.
【0024】制御部1は、テスト1を実行し、中断し、
専用制御部3に中断情報を送出する。専用制御部3は、
この中断情報を受けて、テスト2でDCロギング条件を
制御部1に設定し、テスト2を実行、且つDCロギング
を処理させる。制御部1は、テスト2の実行及びDCロ
ギング完了情報を、専用制御部3に送出する。専用制御
部3は、テスト3のシュム処理に関しても、制御部1に
実行させる。図3に、ICテスタの制御部3及び専用制
御部のテスト,評価処理を示す。The control unit 1 executes the test 1, interrupts the test,
The interruption information is sent to the dedicated control unit 3. The dedicated control unit 3
In response to the interruption information, a DC logging condition is set in the control unit 1 in a test 2, and the test 2 is executed and the DC logging is processed. The control unit 1 sends the execution of the test 2 and the DC logging completion information to the dedicated control unit 3. The dedicated control unit 3 also causes the control unit 1 to execute the shum process of the test 3. FIG. 3 shows a test and evaluation process of the control unit 3 and the dedicated control unit of the IC tester.
【0025】(実施例2)図4は、本発明の実施例2を
示すブロック図である。本実施例は、実施例1の専用制
御部の機能を制御部1′に組み込んだ例である。本実施
例では、最近のICテスタの制御部1′は、多重処理対
応のコンピュータを使用して行うことに着目し、実施例
1の専用制御部の機能を、1つの制御部で処理させた例
である。(Embodiment 2) FIG. 4 is a block diagram showing Embodiment 2 of the present invention. This embodiment is an example in which the function of the dedicated control unit of the first embodiment is incorporated in the control unit 1 '. In the present embodiment, the control unit 1 'of a recent IC tester pays attention to performing the processing using a computer capable of multiplex processing, and the function of the dedicated control unit of the first embodiment is processed by one control unit. It is an example.
【0026】[0026]
【発明の効果】以上説明したように本発明のICテスタ
は、ICテスタの有する一連の評価ソフトウェアを起
動、実行させるための条件を、テストプログラムとは独
立した一つのプログラムに定義し、そのプログラムを格
納する専用のメモリ部と、テストプログラム実行と同期
し、専用メモリ部の条件プログラムに従って評価ソフト
ウェアを実行する専用の制御部あるいは制御処理ソフト
ウェアとを有することにより、専用の制御部あるいは、
制御処理ソフトウェアがICテスタ操作者の操作手順を
代わりに処理することにより、テスト実行時間の短縮を
はかり正確な評価を図れるという効果がある。As described above, the IC tester of the present invention defines the conditions for starting and executing a series of evaluation software of the IC tester in one program independent of the test program, Having a dedicated control unit or control processing software for executing the evaluation software in accordance with the condition program of the dedicated memory unit in synchronization with the execution of the test program, and a dedicated control unit or
Since the control processing software processes the operation procedure of the IC tester operator instead, there is an effect that the test execution time can be reduced and accurate evaluation can be achieved.
【図1】本発明の実施例1を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図2】評価条件プログラムとテストプログラムの概要
を示す図である。FIG. 2 is a diagram showing an outline of an evaluation condition program and a test program.
【図3】ICテスタの制御部及び専用制御部のテスト、
評価処理を示す図である。FIG. 3 shows a test of a control unit and a dedicated control unit of the IC tester,
It is a figure showing an evaluation processing.
【図4】本発明の実施例2を示すブロック図である。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【図5】従来のICテスタの概要を示す図である。FIG. 5 is a diagram showing an outline of a conventional IC tester.
【図6】テストプログラムを示す図である。FIG. 6 is a diagram showing a test program.
【図7】図6のテストプログラムに対し、ICテスタ操
作手順、ICテスタの制御部及び専用制御部のテスト、
評価処理を示す図である。7 shows an operation procedure of an IC tester, a test of a control unit and a dedicated control unit of the IC tester for the test program of FIG. 6,
It is a figure showing an evaluation processing.
1,1′ 制御部 2 メモリ部 3 専用制御部 4 専用メモリ部 5 タイミング発生部 6 パタン発生部 7 波形形成部 8 ピンエレ部 9 DC測定部 10 切換部 11 DUT 12 比較部 1, 1 'control unit 2 memory unit 3 dedicated control unit 4 dedicated memory unit 5 timing generation unit 6 pattern generation unit 7 waveform formation unit 8 pin electronics unit 9 DC measurement unit 10 switching unit 11 DUT 12 comparison unit
Claims (2)
ェアを起動、実行させるための条件を、テストプログラ
ムとは独立した一つのプログラムに定義し、そのプログ
ラムを専用のメモリ部に格納し、 テストプログラム実行と同期し、専用メモリ部の条件プ
ログラムに従って評価ソフトウェアを実行する ことを特
徴とするIC試験方法。1. A series of evaluation software of an IC tester
The conditions for starting and executing the software are specified in the test program.
Program and define it in a single program.
The program is stored in the dedicated memory, synchronized with the test program execution, and the condition
An IC test method characterized by executing evaluation software according to a program .
ェアを起動、実行させるための条件を、テストプログラ
ムとは独立した一つのプログラムに定義し、そのプログ
ラムを格納する専用のメモリ部と、 テストプログラム実行と同期し、専用メモリ部の条件プ
ログラムに従って評価ソフトウェアを実行する専用の制
御部あるいは制御処理ソフトウェアとを有することを特
徴とするICテスタ。2. A condition for activating and executing a series of evaluation software included in an IC tester is defined in one program independent of a test program, and a dedicated memory unit for storing the program is provided. An IC tester comprising: a dedicated control unit or control processing software that executes evaluation software in accordance with a condition program in a dedicated memory unit in synchronization with the control program.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4072841A JP2976686B2 (en) | 1992-02-24 | 1992-02-24 | IC test method and IC tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4072841A JP2976686B2 (en) | 1992-02-24 | 1992-02-24 | IC test method and IC tester |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05232191A JPH05232191A (en) | 1993-09-07 |
JP2976686B2 true JP2976686B2 (en) | 1999-11-10 |
Family
ID=13501028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP2976686B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008070294A (en) * | 2006-09-15 | 2008-03-27 | Yokogawa Electric Corp | Debugging assistance method for ic tester |
JP2009250908A (en) * | 2008-04-10 | 2009-10-29 | Yokogawa Electric Corp | Shmoo parameter setting device and shmoo parameter setting method |
-
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- 1992-02-24 JP JP4072841A patent/JP2976686B2/en not_active Expired - Fee Related
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---|---|
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