JP3765056B2

JP3765056B2 - Digital protection relay

Info

Publication number: JP3765056B2
Application number: JP2003038729A
Authority: JP
Inventors: 三安城戸; 三雄佐藤; 崇小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-02-17
Filing date: 2003-02-17
Publication date: 2006-04-12
Anticipated expiration: 2023-02-17
Also published as: JP2004248477A

Abstract

<P>PROBLEM TO BE SOLVED: To miniaturize a circuit element of an analog circuit by high-speed sampling. <P>SOLUTION: Analog signals obtained through analog filters 12a-12n are inputted via a multiplexer 14. These analog signals are converted into digital data by an A-D converter 20. When processed by a digital filter 22, the digital data are sampled at a frequency which is eight times as high that of a sampling frequency to generate high-frequency digital data made by this over sampling. Then, these data are thinned out and stored in a buffer memory 24 as 2,400 Hz data. These data are inputted into a CPU 28 to execute protective operations and to output a protective signal for a power system to a device to be protected via an input/output portion 36. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル保護リレーに係り、特に、電力系統のアナログ信号をディジタルデータに変換し、このディジタルデータに対してディジタルフィルタ演算処理を行い、この処理結果を基に電力系統を保護するための保護演算を行うに好適なディジタル保護リレーに関する。
【０００２】
【従来の技術】
従来のディジタル保護制御装置としては、例えば、ディジタル保護リレー（第二世代ディジタルリレー）が知られている（非特許文献１参照）。
【０００３】
【非特許文献１】
「電気協同研究」第５０巻第１号
【０００４】
従来のディジタル保護リレーは、アナログ入力部、ディジタル保護演算処理部、整定部、出力部を備えて構成されている。アナログ入力部には、例えば、折り返し誤差防止用のアナログフィルタ、サンプリングホールド回路、マルチプレクサ、Ａ／Ｄ変換器、バッファを備えたディジタル信号処理装置が設けられている。
【０００５】
ディジタル信号処理装置は、高速サンプリングデータを用いるディジタルフィルタ処理用の入力基板と、保護制御演算用の演算基板とに分かれて構成されている。入力基板は、例えば、系統からの信号を電気角３．７５°でサンプリングしてディジタルフィルタ演算を実行し、この演算結果によるデータを電気角３０°に１回ずつ保護演算部に渡すようになっている。保護演算基板は、入力基板からデータを取り込み、取り込んだデータと保護演算アルゴリズムに基づいて演算処理を実行するようになっている。
【０００６】
この種の装置では、高速サンプリングデータをＤＳＰ（ディジタル信号処理プロセッサ）などに適用してディジタルフィルタ処理を実行している。
【０００７】
【発明が解決しようとする課題】
上記非特許文献１に記載されている従来技術では、以下のような課題がある。すなわち、専用のディジタルフィルタ演算のための演算処理部が必要であり、装置全体の小型化、消費電力の低減およびコスト削減が困難であった。
【０００８】
また従来技術では、高速サンプリングすることを前提として構成されているが、ディジタルフィルタ演算の演算処理部の性能上の問題から、電気角３．７５°程度（４８００Ｈｚまたは５７６０Ｈｚ）がサンプリング周波数の上限であった。このため、サンプリングによる折り返し誤差防止用のアナログフィルタは、その特性をサンプリング周波数である４８００Ｈｚまたは５７６０Ｈｚ近傍で６０ｄＢ以上減衰させるために、３次ローパスフィルタで構成されており、多数の部品を使用したアナログ回路が必要であるとともに、省スペース化および大幅な小型化が困難であった。
【０００９】
またアナログフィルタを構成する抵抗、キャパシタの経年劣化を監視するために、アナログフィルタには、系統の信号の他に、系統の基本波の第４倍または第１２倍の高調波信号を重畳する構成が採用されている。このため、処理負担やハード量のボリューム増大を招いている。さらに、演算増幅回路（オペアンプ）が多数必要であり、大幅な低消費電力化が困難である。
【００１０】
またサンプリングを単純に高速化してアナログフィルタの回路規模を小さくすることは可能であるが、実現のためには、高速なＡ／Ｄ変換器およびＣＰＵでのディジタルフィルタ処理負担を増大させる必要があり、大幅なコストアップと消費電力の増大を招く恐れがあった。
【００１１】
本発明の課題は、Ａ／Ｄ変換器の高速化及びＣＰＵでのディジタルフィルタの処理負担を増大させることなく、アナログフィルタ回路の回路規模を小型化することができるサンプリング技術を実現することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明のディジタル保護リレーは、電力系統のアナログ信号をアナログフィルタ回路を介してサンプリング周波数に従ってサンプリングしてディジタルデータに変換するアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段のサンプリング周波数のｎ倍（ｎは２以上の整数）のサンプリング周波数で前記ディジタルデータをオーバーサンプリングしてアナログ−ディジタル変換に伴う変換誤差を除去するディジタルフィルタ手段と、前記ディジタルフィルタ手段から出力されるディジタルデータに含まれる高調波信号を除去するフィルタ処理を実行し、該フィルタ処理されたディジタルデータに基づいて保護リレー演算を実行する保護演算手段とを備え、前記ディジタルフィルタ手段は、サンプリング周波数が異なる複数のディジタルフィルタ回路を多段階に接続して構成され、各段のディジタルフィルタ回路のサンプリング周波数は初段から終段に向って整数倍で順次高く設定することを特徴とする。
【００１３】
この場合において、保護演算手段の演算周波数とディジタルフィルタ手段の演算周波数との間に差があるときには、ディジタルフィルタ手段の最終段のディジタルフィルタ回路から出力されるディジタルデータを間引いて保護演算手段に出力するディシメーション手段を備えることが好ましい。
【００１４】
本発明によれば、ディジタルフィルタ手段をサンプリング周波数が異なる複数のディジタルフィルタ回路を多段階に接続して構成し、各段のディジタルフィルタ回路のサンプリング周波数は初段から終段に向って整数倍で順次高く設定したことから、ディジタルフィルタのサンプリング周波数を例えば数倍から数１０倍に高くすることができる。その結果、Ａ／Ｄ変換器のサンプリング周波数を高周波化することなく、サンプリング周波数を高くできるから、サンプリングの折り返し誤差防止用のアナログフィルタを非常に簡易な減衰特性（一次遅れ要素）のもので構成することができ、アナログ回路を構成する回路規模の小型化を図ることができる。
【００１５】
また、アナログ回路を構成する部品のばらつきや抵抗・コンデンサなどの部品の経年変化による周波数特性のゲイン誤差や位相誤差を無視することができる。
【００１６】
さらにアナログフィルタの遮断周波数を高周波数領域に設定することで、部品定数を小さくすることができ、アナログ回路の大幅な小型化および省スペース化が達成できる。
【００１７】
また、ディジタルフィルタ手段とディシメーション手段を、ＣＰＵに内蔵したユーザ論理可能なプログラム素子、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）で構成したり、あるいはディジタルフィルタ手段とディシメーション手段および保護演算手段を、ＣＰＵに内蔵したユーザ論理可能なプログラム素子、例えば、ＦＰＧＡで構成したりすることで、さらに小型化を図ることができるとともに、低消費電力化を図ることができる。
【００１８】
さらにディジタルフィルタ手段の周波数−ゲイン特性を設定するに際して、ＲＯＭにて異なる特性のディジタルフィルタの構成データをローディングして再構成することで、特性を可変にすることができるとともに、ハードウエアの共通化が可能になる。
【００１９】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の一実施形態を示すディジタル保護リレーの全体構成図である。図１において、ディジタル保護制御装置としてのディジタル保護リレーは、複数の入力変換器１０ａ〜１０ｎ、複数のアナログフィルタ１２ａ〜１２ｎ、マルチプレクサ１４、オシレータ１６、タイミング制御回路１８、Ａ／Ｄ変換器２０、ディジタルフィルタ２２、バッファメモリ２４、オシレータ２６、ＣＰＵ２８、メモリ３０、システムバス３２、通信部３４、入出力部３６を備えて構成されている。
【００２０】
複数の入力変換器１０ａ〜１０ｎは、ＣＴ（変流器）、変圧器（ＰＴ）などを備えて構成されており、各入力変換器１０ｉは、電力系統からアナログ信号として電流信号、電圧信号を取り込み、取り込んだ信号を全て電圧信号としてその振幅を±１０Ｖ以下に変換して、次段のアナログフィルタ１２ａ〜１２ｎに出力するようになっている。各アナログフィルタ１２ｉはサンプリング時の折り返し誤差を防止するために、高周波領域を低減させるローパスフィルタとして、例えば、一次遅れ要素のローパスフィルタで構成されている。
【００２１】
アナログフィルタ１２ａ〜１２ｎを１次遅れ要素のローパスフィルタで構成する場合、図２（ａ）に示すように、抵抗３８、キャパシタ４０、抵抗４２、演算増幅器４４を用いて構成することができる。このときの周波数特性は抵抗４２とキャパシタ４０の積分要素で決定することができる。またアナログフィルタ１２ａ〜１２ｎを１次遅れ要素のローパスフィルタで構成する場合には、図２（ｂ）に示すように、抵抗４６、キャパシタ４８、演算増幅器５０を用いて構成することができる。この場合の周波数特性は、抵抗４６とキャパシタ４８の積分要素で決定することができる。
【００２２】
アナログフィルタ１２ａ〜１２ｎを通過した信号はマルチプレクサ１４に入力されるようになっている。マルチプレクサ１４は、各アナログフィルタ１２ａ〜１２ｎを通過した信号を順次選択し、選択した信号をＡ／Ｄ変換器２０に出力するようになっている。この場合、マルチプレクサ１４は、タイミング制御回路１８から出力される切替信号１００ａにしたがって、各アナログフィルタ１２ｉからの信号を時分割で切替て信号の多重化を行い、多重化された信号をＡ／Ｄ変換器２０に出力するようになっている。
【００２３】
Ａ／Ｄ変換器２０は、タイミング制御回路１８から出力されるＡ／Ｄ変換開始信号１００ｂに応答して、マルチプレクサ１４の出力信号をサンプリング周波数にしたがって順次サンプリングしてディジタルデータに変換し、このディジタルデータをディジタルフィルタ２２に出力するアナログ−ディジタル変換手段として構成されている。このＡ／Ｄ変換器２０では、例えば、１６ビットの変換コードをＡ／Ｄ変換開始信号１００ｂの周期で出力するようになっており、本実施形態では、Ａ／Ｄ変換器２０のサンプリング周波数は４８ｋＨｚに設定されている。
【００２４】
ディジタルフィルタ２２は、オーバーサンプルディジタルフィルタとして、Ａ／Ｄ変換器２０の出力によるディジタルデータに対して、サンプリング周波数４８ｋＨｚのｎ倍（ｎは２以上の整数）、例えば、８倍の周波数（＝３８４ｋＨｚ）でフィルタ演算処理を実行するディジタルフィルタ手段としての機能を備えて構成されているとともに、ディジタルデータを間引いてバッファメモリ２４に出力するデシメーション手段としての機能を備えて構成されている。
【００２５】
具体的には、ディジタルフィルタ２２は、非巡回型ディジタルフィルタであって、ＦＩＲ（ＦｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）タイプのもので構成されており、例えば、図３（ａ）に示すように、乗算器５２、６０、６２、６４、遅延器（Ｚ^−１）５４、５６、５８、加算器６６、６８、７０を備えて構成されている。このディジタルフィルタ２２は、フィードバックループを持たない前向きのみの回路で構成されており、入力信号Ｘｎは乗算器５２で係数Ｈｏと乗算されてＷｎとなる。この信号Ｗｎをそれぞれ遅延器５４、５６、５８でそれぞれ遅延させてＷ_ｎ−１、Ｗ_ｎ−２、Ｗ_ｎ−Ｎを生成する。上記遅延した信号はそれぞれ乗算器６０、６２、６４にて係数Ａ１、Ａ２、ＡＮと乗算されたあと、全て加算器６６、６８、７０で加算されて出力信号Ｙｎとして出力されるようになっている。このときの演算式を次の（１）式に示す。
【００２６】
【数１】

図３（ｂ）は、図３（ａ）にて示した基本のＦＩＲディジタルフィルタを複数段接続して構成したときのフィルタ構成を示すものである。
【００２７】
この例では、フィルタ７２、７４、７６、信号間引き回路（ディシメーション回路）７８がそれぞれカスケードに接続されて構成されており、フィルタ７２、７４、７６、信号間引き回路７８には、それぞれオシレータ１６の出力信号を分周して得られた信号が入力されている。例えば、フィルタ７２には、分周回路８０、８２、８４を介して、基本サンプリング周波数ｆｓ（＝４８ｋＨｚ）の２倍の信号（２ｆｓ）が入力され、フィルタ７４には分周回路８０、８２を介して基本サンプリング周波数ｆｓの４倍の信号（＝４ｆｓ）が入力され、フィルタ７６には分周回路８０から基本サンプリング周波数ｆｓの８倍の信号（＝８ｆｓ）が入力され、信号間引き回路７８には、分周回路８６を介して基本サンプリング周波数ｆｓの１／１６０倍の信号（＝１／１６０ｆｓ）が入力されている。すなわち、フィルタ７２、７４、７６、信号間引き回路７８は、オシレータ１６をクロック源として、基本サンプリング周波数ｆｓのそれぞれ２倍、４倍、８倍、１／１６０倍で全て同期して動作するようになっている。
【００２８】
フィルタ７２、７４、７６を用いてオーバーサンプリングを行うに際しては、入力データに対して零点データを順次挿入し、入力データよりも周波数の高いデータ（きめの細かいデータ）を生成することとしている。具体的には、フィルタ７２に入力データとして４８ｋＨｚのサンプリングデータが入力されたときに、入力データと入力データとの間に零点データを挿入して、２倍の周波数のデータを生成し、フィルタ７２から入力データの２倍の周波数のデータを出力するようになっており、フィルタ７２からは９６ｋＨｚのデータが出力され、フィルタ７４からは４倍のデータとして１９２ｋＨｚのデータが出力され、フィルタ７６からは８倍のデータとして３８４ｋＨｚのデータが出力されるようになっている。
【００２９】
すなわち、各フィルタ７２、７４、７６では前記（１）式にしたがった演算を行い、９６ｋＨｚ、１９２ｋＨｚ、３８４ｋＨｚの周期で（１）式の演算を実行するようになっている。言い替えれば、各フィルタ７２、７４、７６においては、入力データに対してゼロ点挿入を行うインターポレーションを実施する際しては、フィルタ７２では、電気角０．３７５（＝４８ｋＨｚ）の周期でアナログデータが入力されたときに、０．３７５°／２の周期にてディジタルフィルタ演算を行い、フィルタ７４では、０．３７５°／４の周期でディジタルフィルタ演算を行い、フィルタ７６では、０．３７５°／８の周期でディジタルフィルタ演算を実行し、最終段のフィルタ７６では８倍のオーバーサンプリングを行うようになっている。このあとは、ＣＰＵ２８の演算周期に合わせるために、フィルタ７６の出力データを、信号間引き回路７８により、電気角７．５°にディジタルデータを間引いて次段のバッファメモリ２４に出力するようになっている。例えば、３８４ｋＨｚのデータを２４００Ｈｚのデータに間引いて出力するようになっている。
【００３０】
ディジタルフィルタ２２は、電力系統の信号に重畳する高調波信号を除去するものではなく、Ａ／Ｄ変換器２０によるＡ／Ｄ変換時に発生する変換誤差を除去することを主目的として、サンプリング周波数の１／２（＝２４ｋＨｚ）までの信号を通過させる特性となっている。
【００３１】
ディジタルフィルタ２２の出力データは、図１に示すバッファメモリ２２に順次格納されるようになっている。この場合、バッファメモリ２４への書き込み動作は、タイミング制御回路１８からの書き込み信号および書き込みアドレスを指定するアドレス信号１００ｄにしたがって行われる。すなわちＡ／Ｄ変換からデータ書き込みまでは全て同期して行われる。
【００３２】
バッファメモリ２４にデータが書き込まれたあとは、タイミング制御回路１８はＣＰＵ２８に対して、演算開始信号である割込み信号１００ｅを印加する。
【００３３】
ＣＰＵ２８は、タイミング制御回路１８からサイクリックに出力される割込み信号１００ｅに応答して保護演算を行うとともに、ディジタルフィルタ演算処理を行う保護演算手段として構成されている。
【００３４】
具体的には、ＣＰＵ２８は図４（ａ）に示すように、ディジタルフィルタとして乗算ブロック９０、９６、９８、１０４、１０６、遅延回路ブロック１００、１０２、加算回路ブロック９２、９４、１０８、１１０を備えて構成されている。
【００３５】
ＣＰＵ２８によるディジタルフィルタは、２次バイクワッド形ＩＩＲフィルタ（ＩｎｆｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｃｅ再帰形フィルタ）で構成されており、次の（２）式で示す伝達関数で表される。
【００３６】
【数２】

ＣＰＵ２８によるディジタルフィルタは、入力信号をＸｎ、出力信号をＹｎとしたときに、出力信号Ｙｎを次の（３）式にしたがって求めるようになっている。
【００３７】
【数３】

ここで、Ｗｎは次の（４）式で表される。
【００３８】
【数４】

ただし、Ｗｎ^−１はＷｎの１サンプル前のデータ
Ｗｎ^−２はＷｎの２サンプル前のデータ（Ｗｎ^−１の１サンプル前のデータ）（２）〜（４）式において、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｈｏはフィルタ係数を示す。
【００３９】
ＣＰＵ２８を用いて２次バイクワッド形ＩＩＲフィルタを構成した場合、図４（ｂ）に示すように、高調波除去用のディジタルフィルタとしての特性を示す。
【００４０】
すなわち、基本波である５０Ｈｚがゲイン１．０であるときに、１２倍の高調波である６００Ｈｚに伝送ゼロ点が存在する特性を示す。この特性例では、高調波除去と保護演算が電気角３０°で行われるため、６００Ｈｚ±５０Ｈｚ点で折り返し成分を除去するときのものを示している。
【００４１】
次に、ディジタル保護リレーの作用を図５のタイムチャートにしたがって説明する。電力系統からアナログ信号として電圧信号、電流信号が入力変換器１０ａ〜１０ｎに入力されると、電圧信号と電流信号はそれぞれ電圧信号に変換されたあと、その信号成分のうち低周波成分がアナログフィルタ１２ａ〜１２ｎを通過してマルチプレクサ１４に入力される。マルチプレクサ１４に入力された電圧信号は順次Ａ／Ｄ変換器２０に入力される。Ａ／Ｄ変換器２０に入力された電圧信号はＡ／Ｄ変換器２０により、サンプリング周波数４８ｋＨｚにしたがって順次ディジタルデータに変換される。このディジタルデータはディジタルフィルタ２２に順次書き込まれ、オーバーサンプリング処理が行われ、３８４ｋＨｚのデータとして処理される。さらにこのディジタルデータは信号間引き回路によりディシメーション処理され、電気角７．５°に間引されたあとバッファメモリ２４に２４００Ｈｚのデータとして書き込まれる。バッファメモリ２４に書き込まれたディジタルデータはＣＰＵ２８からの指令により、システムバス３２を介してＣＰＵ２８に取り込まれる。この場合、ＣＰＵ２８は、２４００Ｈｚのデータを４個まとめて取り込み、６００Ｈｚのデータとして処理する。すなわちＣＰＵ２８は電気角３０°ごとにデータの読み出しを行い、高調波除去、リレーシーケンス演算、常時監視演算を行ったあと、各演算結果を出力するための処理を行うようになっている。この演算として、保護演算を行ったときには電力系統を保護するための保護信号が生成され、この保護信号が入出力部３６を介して電力系統の保護対象に出力される。また演算結果はメモリ３０に格納されるとともに、演算結果を基に、外部に対して通信部３４を介して通信が行われ、外部からは外部条件などの情報が入出力部３６を介してＣＰＵ２８に取り込まれる。この場合、ＣＰＵ２８は全てのバス制御権を有し、各デバイスは受動体の関係となっている。
【００４２】
このように、本実施形態においては、ディジタルフィルタ２２においては、８倍のオーバーサンプリングを実行しているため、ディジタルフィルタ２２としては、図６（ａ）に示すような周波数−ゲイン特性を示すようになっている。この図から、ディジタルフィルタ２２の最終的な特性は、サンプリング周波数の４倍の周波数からミラー状に折り返された特性になっていることが分かる。すなわち、ディジタルフィルタ２２によるオーバーサンプリングによって、折り返し点を高域（高周波領域）に移行することができる。
【００４３】
さらに、図６（ｂ）に示すように、オーバーサンプリングによるディジタルフィルタ２２の周波数特性４００ａと、アナログフィルタ１２ａ〜１２ｎを構成するローパスフィルタの周波数特性４００ｂとを組合わせた特性となる。
【００４４】
図６（ｂ）に示す特性から明らかなように、ディジタルフィルタ２２のオーバーサンプリングにより、ディジタルフィルタ演算による折り返し分が４倍以上となり、折り返し点を高域に移行させることができ、この折り返し分は１次遅れ要素のローパスフィルタの減衰特性によって除去することができる。
【００４５】
また図６の特性から明らかなように、アナログフィルタ１２ａ〜１２ｎを構成するローパスフィルタは主にサンプリング周波数の７倍以上（＝３３６ｋＨｚ）の周波数帯域を減衰させればよいため、ローパスフィルタの周波数特性をなだらかな特性にすることができ、部品のばらつきや素子の劣化による特性変動は基本波である５０Ｈｚおよび６０Ｈｚにおいてはほとんど発生しない。したがって、初期値偏差５％から１０％程度の部品を使用してフィルタを構成しても問題ないことは明らかである。
【００４６】
さらに、アナログフィルタ１２ａ〜１２ｎの遮断周波数を高くすることができるため、各アナログフィルタを構成する部品についても低容量のキャパシタを用いることができ、アナログフィルタを大幅に小型化することができる。
【００４７】
次に、本発明の他の実施形態を図７にしたがって説明する。本実施形態は、ＣＰＵ２８の代わりに、ＣＰＵコア１１４を用い、ＣＰＵコア１１４とＦＰＧＡ（フィールドプログラマブルゲートアレイ）１１６などを用いて複合ＬＳＩ１１８を構成し、ＦＰＧＡ１１６をシリアル／パラレル変換回路１２０、ディジタルフィルタ２２、バッファメモリ２４、タイミング制御回路１８で構成し、バッファメモリ２４とシステム３２との間にＣＰＵコア１１４を配置し、メモリ（ＲＯＭ）１２２からデータを読み出してＦＰＧＡ１１６内のロジックのマッピングを行うローダ１２４を複合ＬＳＩ１１８に設けたものであり、他の構成は図１のものと同様である。複合ＬＳＩ１１８はオシレータ１６からのクロックをベースに動作するようになっている。
【００４８】
ディジタルフィルタ２２では、タイミング制御回路１８からの演算開始信号１００ｃにしたがってディジタルフィルタ演算処理を実行する。そしてディジタルフィルタ２２では８倍のオーバーサンプリングによる演算を行うようになっており、ディジタルフィルタ２２は、前記実施形態と同様に、電力系統に重畳する高調波信号を除去するものではなく、Ａ／Ｄ変換回路２０のＡ／Ｄ変換時に発生する変換誤差を除去することを主目的として、サンプリング周波数の１／２（＝２４ｋＨｚ）までを通過させるようになっている。ＣＰＵコア１１４は、システムバス３２を駆動し、通信部３４を介して外部と通信を行うとともに、入出力部３６を介して外部から情報を入力するとともに外部に保護信号（遮断器をトリップするための信号）などを出力するようになっている。
【００４９】
このように、本実施形態においては、複合ＬＳＩ１１８に搭載されたＦＰＧＡ１１６内でハードウエアを用いてディジタルフィルタ演算処理を行うようにしたため、装置の小型化および低消費電力化を図ることができる。
【００５０】
また本実施形態によれば、ＣＰＵ本来の処理負担をなくし、オーバーサンプリングによる高速サンプリングが可能となり、高速サンプリング化によってアナログフィルタ１２ａ〜１２ｎの小型化および低コスト化を図ることができるとともに、素子感度を極めて低くすることができる。
【００５１】
本実施形態では、ＣＰＵコア１１４を用いて高調波除去を行うためのディジタルフィルタ演算を行うようにしているが、この高調波除去ディジタルフィルタをハードウエアにて実現することも可能であり、この場合、ＣＰＵの負荷をより少なくすることが可能になる。
【００５２】
また、低消費電力化を図ることで、発熱量を押えることが可能になり、装置の信頼性の向上を図ることができるとともに、故障要因を極力少なくすることが可能になる。特にアナログ回路に占める消費電力はアナログフィルタが多いため、その効果は大きくなる。
【００５３】
また入力データを保管するオーバーサンプリング方式を採用しているため高速なＡ／Ｄ変換器が不要であり、低コスト化および低消費電力化を達成することができる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、アナログ回路を構成する回路素子の小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すディジタル保護リレーのブロック構成図である。
【図２】（ａ）、（ｂ）は、１次遅れ要素のローパスフィルタの回路構成図である。
【図３】（ａ）はオーバーサンプリングディジタルフィルタの信号処理フローを示す図、（ｂ）はオーバーサンプリングディジタルフィルタのブロック構成図である。
【図４】（ａ）は高調波除去用ディジタルフィルタの構成図、（ｂ）は高調波除去用ディジタルフィルタの周波数−ゲイン特性図である。
【図５】図１に示すディジタル保護リレーの作用を説明するためのタイムチャートである。
【図６】（ａ）はオーバーサンプリングによるディジタルフィルタの周波数−ゲイン特性図、（ｂ）はオーバーサンプリングディジタルフィルタの周波数特性と１次遅れ要素の周波数特性を説明するための図である。
【図７】本発明の他の実施形態を示すディジタル保護リレーのブロック構成図である。
【符号の説明】
１０ａ〜１０ｎ入力変換器
１２ａ〜１２ｎアナログフィルタ
１４マルチプレクサ
１８タイミング制御回路
２０Ａ／Ｄ変換器
２２ディジタルフィルタ
２４バッファメモリ
２８ＣＰＵ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital protection relay, and in particular, converts an analog signal of a power system into digital data, performs digital filter arithmetic processing on the digital data, and protects the power system based on the processing result. The present invention relates to a digital protection relay suitable for performing a protection operation.
[0002]
[Prior art]
As a conventional digital protection control device, for example, a digital protection relay (second generation digital relay) is known (see Non-Patent Document 1).
[0003]
[Non-Patent Document 1]
“Electrical Cooperative Research” Vol. 50, No. 1 [0004]
A conventional digital protection relay includes an analog input unit, a digital protection arithmetic processing unit, a settling unit, and an output unit. The analog input unit is provided with, for example, a digital signal processing device including an analog filter for preventing aliasing errors, a sampling hold circuit, a multiplexer, an A / D converter, and a buffer.
[0005]
The digital signal processing apparatus is divided into an input board for digital filter processing using high-speed sampling data and an arithmetic board for protection control calculation. For example, the input board samples a signal from the system at an electrical angle of 3.75 °, executes a digital filter operation, and passes data obtained by the calculation result to the protection operation unit once every 30 ° of electrical angle. ing. The protection arithmetic board captures data from the input board, and executes arithmetic processing based on the acquired data and a protection arithmetic algorithm.
[0006]
In this type of apparatus, high-speed sampling data is applied to a DSP (digital signal processor) or the like to execute digital filter processing.
[0007]
[Problems to be solved by the invention]
The prior art described in Non-Patent Document 1 has the following problems. That is, a dedicated processing unit for digital filter calculation is required, and it is difficult to reduce the size of the entire apparatus, reduce power consumption, and reduce costs.
[0008]
The conventional technique is configured on the premise that high-speed sampling is performed. However, due to the performance problem of the arithmetic processing unit of the digital filter operation, an electrical angle of about 3.75 ° (4800 Hz or 5760 Hz) is the upper limit of the sampling frequency. there were. For this reason, the analog filter for preventing aliasing errors due to sampling is composed of a third-order low-pass filter in order to attenuate the characteristic by 60 dB or more in the vicinity of the sampling frequency of 4800 Hz or 5760 Hz. In addition to the need for a circuit, it has been difficult to save space and significantly reduce the size.
[0009]
In addition, in order to monitor the aging of the resistors and capacitors constituting the analog filter, the analog filter is configured to superimpose a harmonic signal of the fourth or twelfth times of the fundamental wave of the system in addition to the system signal. Is adopted. For this reason, the processing load and the volume of hardware are increased. Furthermore, a large number of operational amplifier circuits (op-amps) are required, and it is difficult to significantly reduce power consumption.
[0010]
Although it is possible to reduce the circuit scale of the analog filter by simply increasing the sampling speed, it is necessary to increase the digital filter processing burden on the high-speed A / D converter and CPU. There was a risk of a significant increase in cost and power consumption.
[0011]
An object of the present invention is to realize a sampling technique capable of reducing the circuit scale of an analog filter circuit without increasing the speed of the A / D converter and increasing the processing load of the digital filter in the CPU. .
[0012]
[Means for Solving the Problems]
In order to solve the above problems, digital protection relay of the present invention, an analog into a digital data by an analog signal of the power system and therefore sampled in sampling frequency through an analog filter circuit - and the digital conversion means, wherein Digital filter means for oversampling the digital data at a sampling frequency n times (n is an integer equal to or greater than 2) the sampling frequency of the analog-digital conversion means to remove conversion errors associated with analog-digital conversion, and the digital filter run the filter for removing harmonic signals included in the digital data output from the unit, and a protection operation means for performing the protective relay computation on the basis of the digital data the filtering, said digital filter means , Sump Ring frequency is configured by connecting a plurality of different digital filter circuits in multiple stages, the sampling frequency of the digital filter circuit of each stage and sets sequentially higher integral multiples toward the first stage to the final stage.
[0013]
In this case, if there is a difference between the calculation frequency of the protection calculation means and the calculation frequency of the digital filter means, the digital data output from the last digital filter circuit of the digital filter means is thinned and output to the protection calculation means. It is preferable to provide decimation means.
[0014]
According to the present invention , the digital filter means is configured by connecting a plurality of digital filter circuits having different sampling frequencies in multiple stages, and the sampling frequency of each stage of the digital filter circuit is sequentially increased by an integer multiple from the first stage to the last stage. Since it is set high, the sampling frequency of the digital filter can be increased from several times to several tens of times, for example. As a result, since the sampling frequency can be increased without increasing the sampling frequency of the A / D converter, the analog filter for preventing the aliasing error of the sampling is configured with a very simple attenuation characteristic (primary delay element). Therefore, the circuit scale constituting the analog circuit can be reduced.
[0015]
Further, it is possible to ignore a gain error and a phase error of frequency characteristics due to variations of components constituting the analog circuit and aging of components such as resistors and capacitors.
[0016]
Furthermore, by setting the cutoff frequency of the analog filter in a high frequency region, the component constant can be reduced, and the analog circuit can be significantly reduced in size and space.
[0017]
Further, the digital filter means and the decimation means are configured by user logic capable program elements built in the CPU, for example, FPGA (field programmable gate array), or the digital filter means, the decimation means and the protection arithmetic means are It is possible to further reduce the size and reduce power consumption by configuring the CPU with a user-programmable program element, for example, an FPGA.
[0018]
Furthermore, when setting the frequency-gain characteristics of the digital filter means, the characteristics can be made variable by loading and reconfiguring the digital filter configuration data with different characteristics in the ROM, and the hardware can be shared. Is possible.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is an overall configuration diagram of a digital protection relay showing an embodiment of the present invention. In FIG. 1, a digital protection relay as a digital protection control device includes a plurality of input converters 10a to 10n, a plurality of analog filters 12a to 12n, a multiplexer 14, an oscillator 16, a timing control circuit 18, an A / D converter 20, The digital filter 22, buffer memory 24, oscillator 26, CPU 28, memory 30, system bus 32, communication unit 34, and input / output unit 36 are provided.
[0020]
The plurality of input converters 10a to 10n includes a CT (current transformer), a transformer (PT), etc., and each input converter 10i receives a current signal and a voltage signal as analog signals from the power system. All the captured signals are converted into voltage signals, the amplitude of which is converted to ± 10 V or less, and output to the next-stage analog filters 12a to 12n. Each analog filter 12i is composed of, for example, a low-pass filter of a first-order lag element as a low-pass filter for reducing a high-frequency region in order to prevent a folding error during sampling.
[0021]
When the analog filters 12a to 12n are configured by low-pass filters having a first-order lag element, they can be configured using a resistor 38, a capacitor 40, a resistor 42, and an operational amplifier 44, as shown in FIG. The frequency characteristic at this time can be determined by the integration element of the resistor 42 and the capacitor 40. Further, when the analog filters 12a to 12n are constituted by low-pass filters having first-order lag elements, they can be constituted by using a resistor 46, a capacitor 48, and an operational amplifier 50 as shown in FIG. The frequency characteristic in this case can be determined by the integration element of the resistor 46 and the capacitor 48.
[0022]
Signals that have passed through the analog filters 12 a to 12 n are input to the multiplexer 14. The multiplexer 14 sequentially selects signals that have passed through the analog filters 12 a to 12 n and outputs the selected signals to the A / D converter 20. In this case, the multiplexer 14 multiplexes the signals by switching the signals from the analog filters 12i in a time division manner according to the switching signal 100a output from the timing control circuit 18, and the multiplexed signals are converted into A / D signals. The data is output to the converter 20.
[0023]
In response to the A / D conversion start signal 100b output from the timing control circuit 18, the A / D converter 20 sequentially samples the output signal of the multiplexer 14 according to the sampling frequency and converts it into digital data. An analog-digital conversion means for outputting data to the digital filter 22 is constructed. In this A / D converter 20, for example, a 16-bit conversion code is output in the cycle of the A / D conversion start signal 100b. In this embodiment, the sampling frequency of the A / D converter 20 is It is set to 48 kHz.
[0024]
The digital filter 22 is an oversampled digital filter, which is n times the sampling frequency 48 kHz (n is an integer of 2 or more), for example, 8 times the frequency (= 384 kHz) with respect to the digital data output from the A / D converter 20. ) Is provided with a function as a digital filter means for executing the filter calculation process, and also has a function as a decimation means for thinning out digital data and outputting it to the buffer memory 24.
[0025]
Specifically, the digital filter 22 is an acyclic digital filter, and is configured of an FIR (Finite Impulse Response) type. For example, as shown in FIG. 60, 62, 64, delay devices (Z ⁻¹ ) 54, 56, 58, and

adders

66, 68, 70. The digital filter 22 is composed of a forward-only circuit having no feedback loop, and an input signal Xn is multiplied by a coefficient Ho by a multiplier 52 to become Wn. The signal Wn is delayed respectively by

respective delay units

54, 56, 58 to produce a _{_{W n-1, W n-}} 2, W n-N. The delayed signals are multiplied by the coefficients A1, A2, and AN in the

multipliers

60, 62, and 64, respectively, and then added by the

adders

66, 68, and 70, and output as the output signal Yn. Yes. An arithmetic expression at this time is shown in the following expression (1).
[0026]
[Expression 1]

FIG. 3B shows a filter configuration when the basic FIR digital filter shown in FIG. 3A is connected in a plurality of stages.
[0027]
In this example, filters 72, 74, 76 and a signal decimation circuit (decimation circuit) 78 are connected in cascade, and the

filters

72, 74, 76, and the signal decimation circuit 78 are respectively connected to the oscillator 16. A signal obtained by dividing the output signal is input. For example, a signal (2 fs) that is twice the basic sampling frequency fs (= 48 kHz) is input to the filter 72 via the

frequency dividing circuits

80, 82, 84, and the

frequency dividing circuits

80, 82 are connected to the filter 74. A signal four times the basic sampling frequency fs (= 4 fs) is input to the filter 76, and a signal eight times the basic sampling frequency fs (= 8 fs) is input from the frequency divider circuit 80 to the filter 76. Is supplied with a signal (= 1/160 fs) that is 1/160 times the basic sampling frequency fs via the frequency divider circuit 86. In other words, the

filters

72, 74, 76 and the signal thinning circuit 78 are all operated synchronously with the oscillator 16 as a clock source at twice, four times, eight times and 1/160 times the basic sampling frequency fs, respectively. It has become.
[0028]
When oversampling is performed using the

filters

72, 74, and 76, zero data is sequentially inserted into input data to generate data (fine data) having a frequency higher than that of the input data. Specifically, when 48 kHz sampling data is input to the filter 72 as input data, zero data is inserted between the input data and the input data to generate double frequency data. 2 outputs data having a frequency twice as high as the input data. The filter 72 outputs 96 kHz data, the filter 74 outputs four times as much data as 192 kHz data, and the filter 76 outputs data. 384 kHz data is output as 8 times the data.
[0029]
That is, each of the

filters

72, 74, and 76 performs the calculation according to the above equation (1), and executes the calculation of the equation (1) with a period of 96 kHz, 192 kHz, and 384 kHz. In other words, in each of the

filters

72, 74, and 76, when interpolation is performed to insert a zero point for the input data, the filter 72 has a cycle of an electrical angle of 0.375 (= 48 kHz). When analog data is input, the digital filter operation is performed with a period of 0.375 ° / 2. The filter 74 performs the digital filter operation with a period of 0.375 ° / 4. The digital filter operation is executed at a cycle of 375 ° / 8, and the final stage filter 76 performs eight times oversampling. Thereafter, in order to match the calculation cycle of the CPU 28, the output data of the filter 76 is thinned out by the signal thinning circuit 78 to the electrical angle of 7.5 ° and output to the buffer memory 24 at the next stage. ing. For example, 384 kHz data is thinned out to 2400 Hz data and output.
[0030]
The digital filter 22 does not remove the harmonic signal superimposed on the signal of the power system, but mainly removes the conversion error generated at the time of A / D conversion by the A / D converter 20. It has a characteristic of allowing a signal up to 1/2 (= 24 kHz) to pass.
[0031]
The output data of the digital filter 22 is sequentially stored in the buffer memory 22 shown in FIG. In this case, the write operation to the buffer memory 24 is performed in accordance with a write signal from the timing control circuit 18 and an address signal 100d designating a write address. That is, everything from A / D conversion to data writing is performed synchronously.
[0032]
After the data is written in the buffer memory 24, the timing control circuit 18 applies an interrupt signal 100e that is an operation start signal to the CPU 28.
[0033]
The CPU 28 is configured as protection calculation means for performing protection calculation in response to the interrupt signal 100e cyclically output from the timing control circuit 18 and performing digital filter calculation processing.
[0034]
Specifically, as shown in FIG. 4A, the CPU 28 includes multiplication blocks 90, 96, 98, 104, 106, delay circuit blocks 100, 102, and addition circuit blocks 92, 94, 108, 110 as digital filters. It is prepared for.
[0035]
The digital filter by the CPU 28 is composed of a secondary biquad IIR filter (Infinite Impulse Response recursive filter), and is represented by a transfer function expressed by the following equation (2).
[0036]
[Expression 2]

The digital filter by the CPU 28 obtains the output signal Yn according to the following equation (3) when the input signal is Xn and the output signal is Yn.
[0037]
[Equation 3]

Here, Wn is expressed by the following equation (4).
[0038]
[Expression 4]

However, Wn- ¹ is the data Wn- ² before one sample Wn- ² is the data two samples before Wn (data before one sample of Wn- ¹ ) In the equations (2) to (4), A1, A2, B1 , B2, and Ho indicate filter coefficients.
[0039]
When a secondary biquad IIR filter is configured using the CPU 28, the characteristic as a digital filter for removing harmonics is shown as shown in FIG. 4B.
[0040]
That is, when the fundamental frequency of 50 Hz has a gain of 1.0, the transmission zero point is present at 600 Hz which is 12 times higher harmonics. In this characteristic example, since harmonic removal and protection calculation are performed at an electrical angle of 30 °, the case where the aliasing component is removed at 600 Hz ± 50 Hz is shown.
[0041]
Next, the operation of the digital protection relay will be described with reference to the time chart of FIG. When a voltage signal and a current signal are input as analog signals from the power system to the input converters 10a to 10n, the voltage signal and the current signal are converted into voltage signals, respectively, and the low frequency component of the signal component is converted to an analog filter. The signal passes through 12a to 12n and is input to the multiplexer 14. The voltage signals input to the multiplexer 14 are sequentially input to the A / D converter 20. The voltage signal input to the A / D converter 20 is sequentially converted into digital data by the A / D converter 20 in accordance with a sampling frequency of 48 kHz. This digital data is sequentially written to the digital filter 22, subjected to oversampling processing, and processed as 384 kHz data. Further, this digital data is decimated by a signal thinning circuit, thinned to an electrical angle of 7.5 °, and then written to the buffer memory 24 as 2400 Hz data. The digital data written in the buffer memory 24 is taken into the CPU 28 via the system bus 32 in response to a command from the CPU 28. In this case, the CPU 28 collects four pieces of 2400 Hz data and processes them as 600 Hz data. That is, the CPU 28 reads out data every 30 electrical angles, performs harmonic removal, relay sequence calculation, and constant monitoring calculation, and then performs processing for outputting each calculation result. As this calculation, when a protection calculation is performed, a protection signal for protecting the power system is generated, and this protection signal is output to the protection target of the power system via the input / output unit 36. The calculation result is stored in the memory 30, and communication is performed to the outside via the communication unit 34 based on the calculation result. Information such as an external condition is externally input to the CPU 28 via the input / output unit 36. Is taken in. In this case, the CPU 28 has all bus control rights, and each device has a passive relationship.
[0042]
Thus, in the present embodiment, since the digital filter 22 performs oversampling eight times, the digital filter 22 has a frequency-gain characteristic as shown in FIG. It has become. From this figure, it can be seen that the final characteristic of the digital filter 22 is a characteristic that is folded back in a mirror shape from a frequency four times the sampling frequency. In other words, the turning point can be shifted to a high frequency range (high frequency range) by oversampling by the digital filter 22.
[0043]
Further, as shown in FIG. 6B, the frequency characteristic 400a of the digital filter 22 by oversampling is combined with the frequency characteristic 400b of the low-pass filter constituting the analog filters 12a to 12n.
[0044]
As is apparent from the characteristics shown in FIG. 6B, the folding by the digital filter operation becomes four times or more by the oversampling of the digital filter 22, and the folding point can be shifted to a high frequency. It can be removed by the attenuation characteristic of the low-pass filter of the first order lag element.
[0045]
Further, as is clear from the characteristics of FIG. 6, the low-pass filters constituting the analog filters 12a to 12n mainly have to attenuate a frequency band of 7 times or more (= 336 kHz) of the sampling frequency. The characteristic variation due to component variations and element degradation hardly occurs at the fundamental waves of 50 Hz and 60 Hz. Therefore, it is clear that there is no problem even if the filter is configured using parts having an initial value deviation of about 5% to 10%.
[0046]
Furthermore, since the cutoff frequency of the analog filters 12a to 12n can be increased, a capacitor having a low capacity can be used for the components constituting each analog filter, and the analog filter can be greatly reduced in size.
[0047]
Next, another embodiment of the present invention will be described with reference to FIG. In the present embodiment, a CPU core 114 is used instead of the CPU 28, and a composite LSI 118 is configured using the CPU core 114 and an FPGA (field programmable gate array) 116. The FPGA 116 is converted into a serial / parallel conversion circuit 120, a digital filter 22. , A buffer memory 24, and a timing control circuit 18, a CPU core 114 is arranged between the buffer memory 24 and the system 32, and a loader 124 for mapping data in the FPGA 116 by reading data from the memory (ROM) 122. Are provided in the composite LSI 118, and other configurations are the same as those in FIG. The composite LSI 118 operates based on the clock from the oscillator 16.
[0048]
The digital filter 22 executes digital filter calculation processing according to the calculation start signal 100 c from the timing control circuit 18. The digital filter 22 performs an operation by oversampling 8 times, and the digital filter 22 does not remove the harmonic signal superimposed on the power system, as in the above embodiment. The main purpose is to remove conversion errors that occur during A / D conversion of the conversion circuit 20, and up to 1/2 the sampling frequency (= 24 kHz) is passed. The CPU core 114 drives the system bus 32, communicates with the outside through the communication unit 34, inputs information from the outside through the input / output unit 36, and trips the protection signal (for tripping the circuit breaker) to the outside. Signal) and so on.
[0049]
As described above, in this embodiment, since the digital filter arithmetic processing is performed using hardware in the FPGA 116 mounted on the composite LSI 118, the apparatus can be reduced in size and power consumption can be reduced.
[0050]
Further, according to the present embodiment, the processing burden inherent to the CPU is eliminated, high-speed sampling by oversampling is possible, and the analog filters 12a to 12n can be reduced in size and cost by high-speed sampling, and the element sensitivity can be reduced. Can be made extremely low.
[0051]
In the present embodiment, the digital filter operation for performing harmonic removal is performed using the CPU core 114, but this harmonic removal digital filter can also be realized by hardware. The load on the CPU can be further reduced.
[0052]
Further, by reducing the power consumption, it is possible to suppress the heat generation amount, improve the reliability of the apparatus, and reduce the cause of failure as much as possible. In particular, the power consumption of the analog circuit is large because the analog filter has a large effect.
[0053]
In addition, since an oversampling method for storing input data is employed, a high-speed A / D converter is unnecessary, and cost reduction and power consumption can be achieved.
[0054]
【The invention's effect】
As described above, according to the present invention, the circuit elements constituting the analog circuit can be reduced in size.
[Brief description of the drawings]
FIG. 1 is a block diagram of a digital protection relay showing an embodiment of the present invention.
FIGS. 2A and 2B are circuit configuration diagrams of a low-pass filter of a first-order lag element. FIG.
3A is a diagram showing a signal processing flow of an oversampling digital filter, and FIG. 3B is a block configuration diagram of the oversampling digital filter.
4A is a configuration diagram of a digital filter for removing harmonics, and FIG. 4B is a frequency-gain characteristic diagram of the digital filter for removing harmonics.
FIG. 5 is a time chart for explaining the operation of the digital protection relay shown in FIG. 1;
6A is a frequency-gain characteristic diagram of a digital filter by oversampling, and FIG. 6B is a diagram for explaining a frequency characteristic of an oversampling digital filter and a frequency characteristic of a first-order lag element.
FIG. 7 is a block diagram of a digital protection relay showing another embodiment of the present invention.
[Explanation of symbols]
10a to 10n Input converters 12a to 12n Analog filter 14 Multiplexer 18 Timing control circuit 20 A / D converter 22 Digital filter 24 Buffer memory 28 CPU

Claims

電力系統のアナログ信号をアナログフィルタ回路を介してサンプリング周波数に従ってサンプリングしてディジタルデータに変換するアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段のサンプリング周波数のｎ倍（ｎは２以上の整数）のサンプリング周波数で前記ディジタルデータをオーバーサンプリングしてアナログ−ディジタル変換に伴う変換誤差を除去するディジタルフィルタ手段と、前記ディジタルフィルタ手段から出力されるディジタルデータに含まれる高調波信号を除去するフィルタ処理を実行し、該フィルタ処理されたディジタルデータに基づいて保護リレー演算を実行する保護演算手段とを備え、前記ディジタルフィルタ手段は、サンプリング周波数が異なる複数のディジタルフィルタ回路を多段階に接続して構成され、各段のディジタルフィルタ回路のサンプリング周波数は初段から終段に向って整数倍で順次高く設定されてなるディジタル保護リレー。Converted into digital data by an analog signal of the power system and therefore sampled in sampling frequency through an analog filter circuit analog - and digital conversion means, said analog - n times the sampling frequency of the digital converting means (n is 2 or more Digital filter means for oversampling the digital data at a sampling frequency of integer) to remove conversion errors associated with analog-digital conversion, and removing harmonic signals contained in the digital data output from the digital filter means run the filtering and a protective operation means for performing the protective relay computation on the basis of the digital data the filtering, said digital filter means, a plurality of digital filter circuit sampling frequency is different in multiple steps Is constructed by connection to the sampling frequency of the digital filter circuit of each stage digital protective relay formed by successively set higher integral multiples toward the first stage to the final stage.

前記ディジタルフィルタ手段の最終段のディジタルフィルタ回路から出力されるディジタルデータを間引いて前記保護演算手段に出力するディシメーション手段を備えてなる請求項１に記載のディジタル保護リレー。 2. The digital protection relay according to claim 1, further comprising decimation means for thinning out digital data output from a digital filter circuit at a final stage of the digital filter means and outputting the thinned data to the protection arithmetic means .

請求項１又は２に記載のディジタル保護リレーにおいて、前記アナログフィルタ回路は、一次遅れ要素のローパスフィルタで構成されてなることを特徴とするディジタル保護リレー。 3. The digital protection relay according to claim 1 or 2 , wherein the analog filter circuit is constituted by a low-pass filter having a first-order lag element.