JP2009268162A - Protective relay - Google Patents
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Abstract
Description
本発明は保護継電器に係り、特に、保護する対象に合わせて、演算する回路をＦＰＧＡ（フィールドプログラマブルゲートアレイ）にて複数チャンネルを並列に構成することで、単一部品故障で誤動作しない小形化するに好適な保護継電器に関する。 The present invention relates to a protective relay, and in particular, by configuring a plurality of channels in parallel with an FPGA (Field Programmable Gate Array) in accordance with an object to be protected, the circuit can be miniaturized so as not to malfunction due to a single component failure. The present invention relates to a suitable protective relay.
従来の保護継電器は、電力系統からの入力信号を取り込み、演算増幅器を中心としたアナログ演算素子にて信号処理を実行し、系統事故が発生しているかどうかを判定するアナログ形として実現している。 The conventional protective relay is realized as an analog type that takes in the input signal from the power system, performs signal processing with analog arithmetic elements centered on operational amplifiers, and determines whether a system fault has occurred .
この種の装置においては、保護演算をアナログ素子にて実行していたため、連続量にての演算が可能なため、保護継電器としては、理想的ではあるが、保護要素・方式ごとの回路をそれぞれ個別に設ける必要があり、ハードウエアの標準化が図れず、非常に多種多様なハードウエアを形式管理しなければならない課題があった。 In this type of device, since the protection operation was performed with analog elements, it was possible to perform a continuous operation, so as a protective relay, although ideal, each circuit for each protection element / system There is a problem that it is necessary to individually provide the hardware, standardization of the hardware cannot be achieved, and a great variety of hardware must be managed.
また、それぞれが、シングル構成することが一般的であり、多重化するには、複数の保護継電器を外部にて並列または直列にして構成しなければならなかった。 In general, each of them has a single configuration, and in order to multiplex, a plurality of protective relays must be externally arranged in parallel or in series.
さらに、保護演算には演算増幅器やアナログ素子（抵抗・コンデンサ）が必要であり、これらの初期値偏差や、温度変動による特性変動、ならびに経年による特性劣化が生じ、これらは直接的に保護性能へ影響を与える課題があり、非常にデリケートな扱いが必要であった。また、アナログ回路がゆえに調整作業が必要であり、メンテナンスも含め、人手による作業が多いという課題もあった。 In addition, operational amplifiers and analog elements (resistors / capacitors) are required for protection calculations, and these initial value deviations, characteristic fluctuations due to temperature fluctuations, and characteristic deterioration due to aging occur, which directly contribute to protection performance. There was an issue that had an impact, and a very delicate treatment was necessary. In addition, because of the analog circuit, adjustment work is required, and there is a problem that there are many manual operations including maintenance.
一方、例えば特許第２６９４９９３号公報に記載されているように、アナログ量をＡ／Ｄ変換し、Ａ／Ｄ変換したデータをマイクロコンピュータなどのディジタル演算手段にて、予め定めたプログラムに基づき、ディジタル演算処理して系統事故の有無を検出するディジタル形保護継電器が提案され、変電所向けの保護装置には、ほぼ主流として構成されている。 On the other hand, as described in, for example, Japanese Patent No. 2694993, the analog quantity is A / D converted, and the A / D converted data is converted into digital data by a digital operation means such as a microcomputer based on a predetermined program. A digital type protective relay that detects the presence or absence of a system fault through arithmetic processing has been proposed, and a protection device for a substation is configured as a mainstream.
しかしながら、ディジタル形保護継電器は、マイクロコンピュータによるディジタル演算処理により、プログラム可変で各種の保護要素が実現でき、ハードウエアを標準化できるメリットがある一方、マイクロコンピュータシステム構成を構築する必要があり、マイクロコンピュータはもちろんのこと、プログラムメモリ手段，ワーク用のメモリ手段、などディジタル化の最低限のハードウエアを備える必要があり、アナログ保護継電器に比べ、コストアップとなる要因が多くあった。 However, the digital type protective relay has the merit that various protection elements can be realized by changing the program by the digital arithmetic processing by the microcomputer and the hardware can be standardized. On the other hand, it is necessary to construct the microcomputer system configuration. Of course, it is necessary to provide minimum hardware for digitization such as program memory means and work memory means, and there are many factors that increase the cost compared to the analog protection relay.
この１つとして、処理プログラムの作成があり、この処理については、完全な自動化ができず、外部からはブラックボックス化されたものであり、デバッグも含め、仕様設計から実装まで多くの工数がかかっていた。 One of these is the creation of a processing program. This process cannot be fully automated and is externally black-boxed, requiring a lot of man-hours from specification design to implementation, including debugging. It was.
本発明は上述の点に鑑みなされたもので、その目的とするところは、演算処理機能であるＣＰＵ、即ちソフトウエアを不要として回路内部の可視化を可能とし、低コスト化を図った保護継電器を提供することにある。 The present invention has been made in view of the above points, and the object of the present invention is to provide a protective relay that can reduce the cost by enabling the CPU, which is an arithmetic processing function, that is, software to be visualized without the need for software. It is to provide.
上記目的を達成するために、本発明の保護継電器は、電力系統のアナログ交流電気量を取り込み、該アナログ交流電気量をディジタル量に変換するアナログディジタル変換手段と、該アナログディジタル変換手段にて変換したアナログ交流電気量を取り込み、予め定めた論理演算回路及び整定値を設定する整定回路手段とがそれぞれ並列に設けられ、前記論理演算回路の出力を論理積するようにした保護継電器において、前記論理演算回路を論理再編成可能な素子（フィールドプログラマブルゲートアレイ（ＦＰＧＡ））にて構成し、それぞれの配置を相互に影響の無いように論理回路演算手段に実装したことを特徴とする。 In order to achieve the above object, the protection relay of the present invention takes in an analog AC electric quantity of a power system, converts the analog AC electric quantity into a digital quantity, and converts the analog AC electric quantity into a digital quantity. In the protective relay, which takes in the analog AC electric quantity, and is provided in parallel with a predetermined logic operation circuit and a settling circuit means for setting a set value, respectively, and logically ANDs the outputs of the logic operation circuit. The arithmetic circuit is composed of elements (field programmable gate array (FPGA)) capable of logical reorganization, and each arrangement is mounted on the logical circuit arithmetic means so as not to affect each other.
即ち、本発明は、マイクロコンピュータを実装せず、任意に論理回路が実装できるＦＰＧＡにて、各保護継電器に必要な回路を加算回路・乗算回路・記憶回路に代表するディジタル回路にて実現し、該回路を並列または直列に組合せ接続して高密度化実装し、ハードウエアシミュレーションにより、予め機能検証して実装するようにしている。 That is, the present invention realizes a circuit necessary for each protection relay by a digital circuit represented by an adder circuit, a multiplier circuit, and a memory circuit in an FPGA in which a logic circuit can be arbitrarily mounted without mounting a microcomputer. The circuits are combined and connected in parallel or in series for high-density mounting, and function verification is performed in advance by hardware simulation.
また、サンプリング折返し防止のアナログフィルタを設け、このアナログフィルタ通過後、アナログ信号を多重化して、アナログ／ディジタル変換（Ａ／Ｄ変換）し、Ａ／Ｄ変換した信号を該ハードウエア演算回路に入力して、ディジタル演算するように構成している。 In addition, an analog filter for preventing sampling aliasing is provided. After passing through the analog filter, the analog signal is multiplexed, analog / digital converted (A / D conversion), and the A / D converted signal is input to the hardware arithmetic circuit. Thus, the digital operation is performed.
また、前記ＦＰＧＡ内にディジタル化した保護演算回路を２組並列に実装し、それぞれの回路の出力信号を独立して取り出し、この信号をＦＰＧＡ外部にてＡＮＤ条件にて最終出力とするように構成することで、単一部品不良にて誤動作しないように構成している。 Also, two sets of digitized protection operation circuits are mounted in parallel in the FPGA, the output signals of each circuit are taken out independently, and this signal is output outside the FPGA as the final output under AND conditions. By doing so, it is configured not to malfunction due to a single component failure.
本発明の保護継電器は、保護演算をＦＰＧＡにてハードウエア回路により実行することにより、演算処理機能であるＣＰＵを不要とし、このため、ソフトウエアが不要であり、回路内部が可視化が可能である。 The protection relay of the present invention eliminates the need for a CPU, which is an arithmetic processing function, by executing a protection operation with a hardware circuit in an FPGA, and therefore, no software is required and the inside of the circuit can be visualized. .
しかも主検出機能と事故検出機能を並列に備えることで、部品単一不良による誤動作がなく、高信頼度化が低コストで実現できる効果がある。 In addition, by providing the main detection function and the accident detection function in parallel, there is no malfunction due to a single component failure, and high reliability can be realized at low cost.
また、本発明によれば、ＦＰＧＡの論理をＦＰＧＡ外部から書換えできるようにすることで、ハードウエアを標準化でき、このため、従来多品種であったハードウエアを集約することができるため、種類を少なくすることが可能であり、将来の部品保守においても保守種類がすくないため保守費用の削減が可能である。 In addition, according to the present invention, the hardware can be standardized by enabling the logic of the FPGA to be rewritten from outside the FPGA. For this reason, hardware that has conventionally been a wide variety of products can be consolidated, so the types can be selected. The maintenance cost can be reduced because there are not many types of maintenance in the future parts maintenance.
また、Ａ／Ｄ変換後の保護演算回路は全てハードウエアであることであり、アナログ回路特有の素子変動・劣化の心配がない安定した特性を得ることが可能である。 Further, the protection arithmetic circuit after A / D conversion is all hardware, and it is possible to obtain a stable characteristic without worrying about element variation / deterioration peculiar to an analog circuit.
これらにより、高信頼度を維持しつつ、ソフトレスにてディジタル化が達成でき、大幅な小形化と低消費電力化が達成できると共に、内部回路及び動作を明確に可視化することが容易にできるメリットがある。 As a result, it is possible to achieve digitalization without software while maintaining high reliability, and to achieve significant miniaturization and low power consumption, as well as the ability to clearly visualize internal circuits and operations. There is.
以下、本発明の保護継電器を実施例に基づいて説明する。 Hereinafter, the protection relay of the present invention will be described based on examples.
以下、本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、本発明の保護継電器の第１の実施例を示す構成図である。 FIG. 1 is a block diagram showing a first embodiment of the protective relay of the present invention.
図１において、電力系統からの複数の電圧・電流信号１００，１０１を入力変換器（ＰＴ，ＣＴ）１ａにて電子回路で扱える複数のアナログ電圧信号に変換する。
In FIG. 1, a plurality of voltage /
この取り込んだアナログ信号をサンプリングによる折返し誤差防止用のアナログフィルタ１ｂに通して、入力信号を帯域制限する。
The taken analog signal is passed through an
アナログフィルタ１ｂの出力信号をアナログマルチプレクサ１ｃに印加し、アナログ信号を多重化後、アナログディジタル変換器（Ａ／Ｄ変換）１ｄにてディジタル信号に変換する。
The output signal of the
ディジタル変換された入力信号を、保護継電用の信号処理を行うＦＰＧＡ（フィールドプログラマブルゲートアレイ）１ｅに印加する。 The digitally converted input signal is applied to an FPGA (Field Programmable Gate Array) 1e that performs signal processing for protective relay.
ＦＰＧＡは、外部よりＦＰＧＡ内の論理回路を任意に書換えが可能なデバイスにて構成し、主に、電源が切れても内部情報を保持する不揮発性タイプが好ましい。 The FPGA is preferably a non-volatile type in which a logic circuit in the FPGA can be arbitrarily rewritten from the outside, and mainly retains internal information even when the power is turned off.
また、保護継電用の整定値を、設定手段１０ａ，１０ｂ，１０ｃから該ＦＰＧＡに取り込むように構成する。この設定手段１０ａは、パラレルのディジタルデータを設定する、一般的にロータリースイッチや、ＤＩＰスイッチにて構成する。 Further, the setting value for protection relay is configured to be taken into the FPGA from the setting means 10a, 10b, 10c. The setting means 10a is generally constituted by a rotary switch or a DIP switch for setting parallel digital data.
ＦＰＧＡでは、ディジタル化した入力信号を、保護継電器の機能に併せて、論理セルの組合せにて実現したハードウエアにて処理する。ＦＰＧＡの内部回路については後述する。 In the FPGA, the digitized input signal is processed by hardware realized by a combination of logic cells in addition to the function of the protective relay. The internal circuit of the FPGA will be described later.
次に、ＦＰＧＡにて信号処理した出力信号を、ＦＰＧＡ外部に設けた補助リレードライバＩＣ１ｆに印加し、該補助リレードライバＩＣ１ｆにて、補助リレーのコイル１ｇを励磁し、補助接点１ｈを引き外すように動作させる。
Next, the output signal processed by the FPGA is applied to an auxiliary
以上説明した構成１００ａは、保護継電器の主検出機能として動作させるものであり、全く同じ構成を並列に備えた構成１００ｂは保護継電器の事故検出機能として動作させる。
The
構成１００ａと構成１００ｂは、前述した通り、完全にハードウエアが分離されており、かつ、双方にて動作しないと、最終的な保護継電器としての出力（トリップ信号）が出せないため、入力変換器を除く、構成部品の単一の不良による誤動作を防止している。
As described above, the
入力変換器は受動回路であり、故障率が著しく低いことから、主検出機能および事故検出機能で共用しているものである。 Since the input converter is a passive circuit and its failure rate is extremely low, it is shared by the main detection function and the accident detection function.
次に、図２を用いて、図１の１ｅにて示した、ＦＰＧＡ内部の処理ブロックを説明する。 Next, the processing block inside the FPGA shown by 1e in FIG. 1 will be described with reference to FIG.
図２は、保護継電器の一例として地絡方向継電器（６７Ｇ）について説明するものである。 FIG. 2 illustrates a ground fault direction relay (67G) as an example of a protective relay.
図２において、ＦＰＧＡの入力信号として、零相電圧Ｖ０（２０ａ），零相電流Ｉ０（２０ｂ），零相電流Ｉ０用整定値（２０ｃ），零相電流Ｉ０感度整定値（２０ｄ），零相電圧Ｖ０感度整定値（２０ｅ），オンディレイタイマ値（２０ｆ）を与える。 In FIG. 2, the input signals of the FPGA include zero phase voltage V0 (20a), zero phase current I0 (20b), zero phase current I0 settling value (20c), zero phase current I0 sensitivity settling value (20d), zero phase. A voltage V0 sensitivity settling value (20e) and an on-delay timer value (20f) are given.
零相電圧Ｖ０及び零相電流Ｉ０は基本波信号抽出用のディジタルフィルタ２ａ及び２ｂにてフィルタ処理実行し、低周波及び高周波を除去し、基本波を抽出する。零相電流Ｉ０は最大感度角を７５°とするため移相回路２ｃを介して、信号を移相する（例えば電気角７５°）。
The zero-phase voltage V0 and the zero-phase current I0 are filtered by the fundamental wave signal extracting
上記の零相電圧Ｖ０と移相回路２ｃにて移相させた零相電流Ｉ０に基づき有効電力処理を２ｅにて実行する。
Based on the zero phase voltage V0 and the zero phase current I0 phase-shifted by the
次に、実効値変換回路２ｄに上記のディジタルフィルタ処理した零相電流Ｉ０を与え、実効値を算出し、この実効値と零相電流用整定値２０ｃとを比較回路２ｆにて信号の大きさを比較する。零相電流Ｉ０の実効値が零相電流用整定値２０ｃより大きいと、比較回路の出力を“真：出力＝１“とし、小さい場合は比較回路の出力を“偽：出力＝０“とするように動作させる。
Next, the digital value processed zero-phase current I0 is applied to the effective
次に、有効電力処理回路２ｅの出力と零相電流比較回路２ｆを方向判定回路２ｇに印加し、方向判定する。方向判定は零相電圧Ｖ０と零相電流Ｉ０の位相関係により、内部事故か外部事故かの判定をするものである。
Next, the output of the active
有効電力演算Ｐを下記に示す。なおＩ０′（ｔ）は信号を移相させた零相電流を示す。 The active power calculation P is shown below. Note that I0 '(t) indicates a zero-phase current obtained by shifting the phase of the signal.
実効値演算Ｉ０ｒ，Ｖ０ｒについて下記に示す。 The effective value operations I0r and V0r will be described below.
方向判定回路２ｇは内部事故と方向判定した場合、出力を“真：出力＝１”とし、外部事故と方向判定した場合、出力を“偽：出力＝０”とする。 The direction determination circuit 2g sets the output to “true: output = 1” when the direction is determined to be an internal accident, and sets the output to “false: output = 0” when the direction is determined to be an external accident.
次に、零相電圧Ｖ０及び零相電流Ｉ０の基本波信号抽出用ディジタルフィルタ２ａ及び２ｂの出力から、零相電圧Ｖ０と零相電流Ｉ０の実効値を実効値変換回路２ｈ及び２ｉにて算出し、それぞれ、零相電圧Ｖ０感度整定値２０ｄと零相電流Ｉ０感度整定値２０ｅを感度比較回路２ｊ及び２ｋにて比較判定する。
Next, the effective values of the zero-phase voltage V0 and the zero-phase current I0 are calculated by the effective
比較回路２ｊ及び２ｋは、入力した信号が整定値より大きい場合、出力を“真：出力＝１”とし整定値より小さい場合、出力を“偽：出力＝０”とする。
The
次に、論理積回路２ｌにて上記した、方向判定回路２ｇ，零相電流感度比較回路２ｊ，零相電圧感度比較回路２ｋの出力信号を論理積をとる。
Next, the
すなわち、事故ケースが内部事故であり、かつ、零相電流Ｉ０，零相電圧Ｖ０が感度整定値より大きいと、保護すべきと判断し、出力を“真：出力＝１”と出力する。 That is, if the accident case is an internal accident and the zero-phase current I0 and the zero-phase voltage V0 are greater than the sensitivity set value, it is determined that protection is required, and the output is “true: output = 1”.
また、何れかの条件を満たさない場合は、出力を“偽：出力＝０”と出力するように動作するものである。 Further, when any of the conditions is not satisfied, the operation is performed to output “false: output = 0”.
次に、上記の論理積回路２ｌの出力の継続性を確認するために、論理積回路２ｌの出力をタイマ回路２ｍに入力し、タイマ動作させると共に、タイマ整定値２０ｆと比較し、最終的なＦＰＧＡ出力２０ｇを出力する。
Next, in order to confirm the continuity of the output of the AND circuit 2l, the output of the AND circuit 2l is input to the
タイマ回路は、例えば、クロック信号をカウントするカウンタ回路にて実現し、入力信号が“１”の時に、このカウンタ回路が動作するように構成しておき、このカウンタ出力と整定値と比較する比較回路（コンパレータ）にて比較するようにして構成することが可能である。 The timer circuit is realized by, for example, a counter circuit that counts clock signals. When the input signal is “1”, the counter circuit is configured to operate, and the counter output is compared with the set value. The circuit (comparator) can be used for comparison.
以上、ＦＰＧＡ１ｅの内部回路と動作概要を説明したが、次に、ＦＰＧＡ１ｅ内に実装するディジタルフィルタ回路２ａ及び２ｂの詳細な回路を図３に示す。
The internal circuit and operation outline of the
図３において、３ａ，３ｂ，３ｃ，３ｄ，３ｅは乗算回路、３ｆ，３ｇは１サンプル分信号遅延させる遅延回路、３ｈ，３ｉ，３ｊ，３ｋは加算回路をそれぞれ示す。 In FIG. 3, 3a, 3b, 3c, 3d, and 3e are multiplication circuits, 3f and 3g are delay circuits that delay the signal by one sample, and 3h, 3i, 3j, and 3k are addition circuits.
以下に図３に示したディジタルフィルタの一例である２次バイクワッド形ＩＩＲフィルタの伝達関数を示す（ＩＩＲ：Infinaite Inpulse Responce 再帰形フィルタ）。 The transfer function of a second-order biquad IIR filter, which is an example of the digital filter shown in FIG. 3, is shown below (IIR: Infinaite Inpulse Response Recursive Filter).
このフィルタの伝達関数の中のＡ１，Ａ２，Ｂ１，Ｂ２，Ｈｏを適時設計することで所望のフィルタ特性を実現できるものである。 Desired filter characteristics can be realized by designing A1, A2, B1, B2, and Ho in the transfer function of this filter in a timely manner.
Ａ１，Ａ２，Ｂ１，Ｂ２，Ｈｏはそれぞれ、３ｄ，３ｅ，３ｂ，３ｃ，３ａの乗算回路にて乗算される。
A1, A2, B1, B2, and Ho are multiplied by
移相回路２ｃは詳細回路は記載していないが、サンプリング周期が決定されると、この周期毎に信号遅延させれば、所望の位相遅れは実現できる。
Although a detailed circuit is not described for the
次に、実効値変換回路２ｄ，２ｈ，２ｉの詳細回路例を図４に示す。
Next, FIG. 4 shows a detailed circuit example of the effective
図４において、４ａは乗算回路であり、実際は同じ信号が入力されるため、信号の２乗算出回路となる。
In FIG. 4,
また、４ｂ，４ｃ，４ｄ，４ｅ，４ｆは１サンプル分信号遅延させる遅延回路、４ｇ，４ｈ，４ｉ，４ｊ，４ｋは加算回路である。 4b, 4c, 4d, 4e and 4f are delay circuits for delaying the signal by one sample, and 4g, 4h, 4i, 4j and 4k are addition circuits.
（２）式及び（３）式に演算式を示したが、この回路により、基本波の半サイクル分（６サンプル）の信号から、下記の演算が実現でき、実効値Ｙが算出できる。 Equations (2) and (3) show the arithmetic expressions. With this circuit, the following calculation can be realized from the half-cycle (6 samples) signal of the fundamental wave, and the effective value Y can be calculated.
基本波の１サイクル分（１２サンプル）については、上記と同様に１１個の遅延回路と１１個の加算回路より実現できることは容易に理解できることである。 It can be easily understood that one cycle (12 samples) of the fundamental wave can be realized by 11 delay circuits and 11 adder circuits as described above.
図５は、保護継電器の一例である地絡方向継電器（６７Ｇ）の静特性（位相特性）例を示すものである。 FIG. 5 shows an example of static characteristics (phase characteristics) of a ground fault direction relay (67G) which is an example of a protective relay.
入力信号である零相電圧Ｖ０と零相電流Ｉ０の大きさと位相関係により、５ａにて示す特性曲線の左側が動作領域であり、右側が不動作領域である。 Depending on the magnitude and phase relationship of the zero-phase voltage V0 and the zero-phase current I0 that are input signals, the left side of the characteristic curve indicated by 5a is the operating region, and the right side is the non-operating region.
すなわち、零相電圧Ｖ０と零相電流Ｉ０の位相関係が外部事故側（５ａの右側）であれば、零相電圧Ｖ０と零相電流Ｉ０の大きさに関係なく不動作となるものである。 That is, if the phase relationship between the zero-phase voltage V0 and the zero-phase current I0 is on the external accident side (the right side of 5a), the zero-phase voltage V0 and the zero-phase current I0 do not operate regardless of the magnitude.
また、感度（零相電圧Ｖ０と零相電流Ｉ０の大きさ）については、原点を中心に描く円特性５ｂより大きい場合が動作領域となる。 Further, the sensitivity (the magnitude of the zero-phase voltage V0 and the zero-phase current I0) is an operation region when it is larger than the circular characteristic 5b drawn around the origin.
この方向要素と感度要素のＡＮＤ条件で地絡方向継電器（６７Ｇ）の動作と判定する。 The operation of the ground fault direction relay (67G) is determined based on the AND condition of the direction element and the sensitivity element.
図６（１）は内部事故ケースの各部の波形例を示すものである。ここで注目するところは、（ｃ）の零相電圧Ｖ０と零相電流Ｉ０の積をとるところであり、この積の結果が正側であると、内部事故方向と判断するものである。このように、基本周波数の積であるため、周波数が２倍になり、直流オフセットが正方向になる。 FIG. 6 (1) shows an example of the waveform of each part of the internal accident case. What is noticed here is that the product of the zero-phase voltage V0 and the zero-phase current I0 in (c) is taken, and if the result of this product is on the positive side, it is determined that the internal accident direction. Thus, since it is the product of the fundamental frequency, the frequency is doubled and the DC offset is in the positive direction.
この信号（ｃ）を２乗して１２サンプル加算することにより、図６（ｄ）となり、交流成分が除去され直流分が出力される。この信号を整定値と比較することにより、出力（ｅ）が得られる。 When the signal (c) is squared and 12 samples are added, the result shown in FIG. 6D is obtained, and the AC component is removed and the DC component is output. By comparing this signal with a settling value, an output (e) is obtained.
図６（２）は外部事故ケースの各部の波形例を示すものである。 FIG. 6 (2) shows an example of the waveform of each part of the external accident case.
注目するところは、（Ｃ）の波形であり、内部事故ケースの時には正側の直流成分が得られた波形が、このケースでは負側の直流成分が得られることである。 What is noticed is the waveform of (C), in which a waveform with a positive DC component obtained in the case of an internal accident is obtained, and a negative DC component is obtained in this case.
整定値より比較判定するため、整定値は正側の値であるため、このケースでは、動作とはならない。 Since the comparison value is determined from the set value, the set value is a positive value, and in this case, no operation is performed.
このようにして、地絡方向継電器（６７Ｇ）を実現できる。 In this way, a ground fault direction relay (67G) can be realized.
図７は本発明の変形例を示すものである。 FIG. 7 shows a modification of the present invention.
図７において、図１に示した、アナログフィルタ１ｂ，アナログマルチプレクサ１ｃ，Ａ／Ｄ変換器１ｄ及びＦＰＧＡ１ｅを同一の構成７０ａに実装したケースである。
In FIG. 7, the
この変形例を実現するには、ディジタル素子のみならず、アナログ回路も実装可能なＦＰＧＡを適用することが前提条件となる。この種のＦＰＧＡは例えば、Ａｃｔｅｌ社製のミックスドシグナルタイプのＦＰＧＡ“Ｆｕｓｉｏｎ”などのデバイスで実現できる。 In order to realize this modified example, it is a precondition to apply an FPGA that can mount not only a digital element but also an analog circuit. This type of FPGA can be realized by a device such as a mixed signal type FPGA “Fusion” manufactured by Actel.
このように、同一の構成７０ａに実装することは可能であるが、ＦＰＧＡ内の単一部の不良にて誤動作することがないように、回路を完全に分離した状態で実現しているところがポイントである。したがって、本ＦＰＧＡには主検出機能用と事故検出用の整定手段１０ａ，１０ｂ，１０ｃ及び１０ｄは夫々分離している。
As described above, the circuit can be mounted in the
このようにすることにより、高集積化が可能であり、大幅な小形化が図れる。 In this way, high integration can be achieved and a significant reduction in size can be achieved.
図８は、上記図７にて説明した、主検出機能用と事故検出用の回路が実装されたＦＰＧＡにおいて、外部より内部回路情報（配線情報）を書き込むための回路構成例を示すものである。 FIG. 8 shows a circuit configuration example for externally writing internal circuit information (wiring information) in the FPGA on which the main detection function circuit and the accident detection circuit described in FIG. 7 are mounted. .
図８において、８０ａは配線情報をＦＰＧＡに書き込むための、計算機（ＰＣ）を示す。
In FIG. 8,
この配線情報は図９（ａ）（ｂ）（ｃ）（ｄ）に示す、信号線ＴＭＳ，ＴＤＩ，ＴＣＫ，ＴＤＯであり、それぞれ８ａ，８ｂ，８ｃ，８ｄにて表され、図９にはそのタイミング波形例を示すものである。 The wiring information is signal lines TMS, TDI, TCK, and TDO shown in FIGS. 9A, 9B, 9C, and 9D, which are represented by 8a, 8b, 8c, and 8d, respectively. An example of the timing waveform is shown.
この配線情報をＦＰＧＡに書き込むための手順は、一般的にIEEE Std.1149.1（ＪＴＡＧ）で標準化されている。 The procedure for writing the wiring information to the FPGA is generally standardized by IEEE Std. 1149.1 (JTAG).
図１０には、ＦＰＧＡ内部の回路（論理）設計から、ＦＰＧＡに配線データを書き込むまでの一連の流れを示すものである。 FIG. 10 shows a series of flow from designing the circuit (logic) inside the FPGA to writing the wiring data to the FPGA.
まず、上記した図７に示した回路設計（論理設計）を行う（１０ａ）。 First, the circuit design (logic design) shown in FIG. 7 is performed (10a).
次に論理設計データより、ＦＰＧＡのレジスタベースの記述となるソースコードを生成し、論理合成を行う（１０ｂ，１０ｃ）。 Next, source code that is a register-based description of the FPGA is generated from the logic design data, and logic synthesis is performed (10b, 10c).
次に所期の動作を行うか、シミュレーションを実施し、シミュレーション結果より機能確認する（１０ｄ，１０ｅ）。 Next, the expected operation is performed or a simulation is performed, and the function is confirmed from the simulation result (10d, 10e).
機能上問題がなければ、ＦＰＧＡの配置配線を行い、配置配線による遅延データを模擬したシミュレーションを実施する（１０ｆ，１０ｇ）。 If there is no functional problem, FPGA placement and routing is performed, and a simulation simulating delay data by placement and routing is performed (10f, 10g).
次に所期の性能を満足できているかどうかの確認を実施し、ＦＰＧＡに書き込む配線データを生成する（１０ｈ，１０ｉ）。 Next, it is confirmed whether or not the desired performance is satisfied, and wiring data to be written into the FPGA is generated (10h, 10i).
最後に、図８に示した計算機８０ａから、書き込み動作を行うための信号接続し、データ書き込み実施する。
Finally, a signal for performing a write operation is connected from the
本発明により、ＦＰＧＡ内に保護継電器の主たる機能を実装でき、また、主検出機能と事故検出用と合わせて実装することで、ＦＰＧＡ内の単一不良による、保護継電器としての誤動作を防止することが可能であるため、大幅な小形化と、低消費電力化が可能である。 According to the present invention, the main function of the protective relay can be implemented in the FPGA, and the malfunction can be prevented as a protective relay due to a single failure in the FPGA by being implemented together with the main detection function and the accident detection. Therefore, significant downsizing and low power consumption are possible.
また、ＦＰＧＡ内のデータ書き換えで、入出条件が満たせれば、複数の異なる要素を実装することが可能であることから、ハードウエアの標準化が可能となる。 Also, if data entry / exit conditions can be satisfied by rewriting data in the FPGA, a plurality of different elements can be mounted, so that hardware can be standardized.
さらに、ＦＰＧＡ内部がハードウエアのみであり、ＣＰＵの実行コード（プログラム）ないため、ソフトウエアを製作する必要がなく、また、設計データとＦＰＧＡ内部が一致することで、プログラミングによるヒューマンエラーを防止することができる。 In addition, since the FPGA is only hardware and there is no CPU execution code (program), there is no need to produce software, and design data and FPGA internal match to prevent human errors due to programming. be able to.
このように構成することで、ソフトレスにでき、また、マイクロコンピュータによるディジタル信号処理に処理を移行することなく実現可能であることから、従来のアナログ保護継電器単体を使用していたユーザに対し、性能互換にて製品供給することが可能であり、リプレース対応を容易にできるというメリットが創生できるものである。 By configuring in this way, it can be made softwareless and can be realized without shifting to digital signal processing by a microcomputer, so for users who have used a conventional analog protective relay alone It is possible to supply products with performance compatibility, and it is possible to create the advantage that replacement can be easily performed.
１ａ 入力変換器
１ｂ アナログフィルタ
１ｃ アナログマルチプレクサ
１ｄ Ａ／Ｄ変換
１ｅ ＦＰＧＡ（フィルドプルグラマブルゲートアレイ）
１ｇ 補助リレーコイル
１０ 整定値
２０ａ 零相電圧
２０ｂ 零相電流
１００ 電圧・電流信号
1g
Claims (7)
前記論理演算回路を論理再編成可能な素子にて構成し、それぞれの配置を相互に影響の無いように論理回路演算手段に実装したことを特徴とする保護継電器。 An analog-to-digital conversion means for taking in an analog AC electric quantity of a power system and converting the analog AC electric quantity into a digital quantity; an analog AC electric quantity converted by the analog-digital conversion means; In a protective relay provided with a settling circuit means for setting a settling value in parallel, and logically ANDing the outputs of the logic operation circuit,
A protective relay, wherein the logic operation circuit is composed of elements capable of logic reorganization, and each arrangement is mounted on a logic circuit operation means so as not to affect each other.
前記論理演算回路は、不揮発性論理素子を用い、かつ保護要素に応じて論理回路を入れ替えるようにしたことを特徴とする保護継電器。 The protective relay according to claim 1,
The logic operation circuit uses a non-volatile logic element, and the logic circuit is switched according to a protection element.
前記論理演算回路を論理再編成可能な素子は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であることを特徴とする保護継電器。 The protective relay according to claim 1,
An element capable of logically reorganizing the logical operation circuit is a field programmable gate array (FPGA).
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段を同一回路内の論理再構成可能な素子にて構成したことを特徴とする保護継電器。 An analog-to-digital conversion means for tackling an analog AC electricity quantity of a power system, converting the analog AC electricity quantity into a digital quantity, an analog AC electricity quantity converted by the analog-digital conversion means, and a predetermined logic operation circuit; In a protective relay provided with a settling circuit means for setting a settling value in parallel, and logically ANDing the outputs of the logic operation circuit,
A protective relay characterized in that the analog-digital conversion circuit means, the settling circuit means, and the protection arithmetic circuit means are composed of elements in the same circuit that can reconfigure logic.
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段は、それぞれ相互に影響を及ぼさない論理セルにて構成して接続され、単一セルの故障にて相互の出力信号の生成を妨げさせないようにしたことを特徴とする保護継電器。 The protective relay according to claim 4,
The analog-digital conversion circuit means, the settling circuit means, and the protection arithmetic circuit means are configured and connected with logic cells that do not affect each other, and do not hinder the generation of mutual output signals due to the failure of a single cell. A protective relay characterized by the above.
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段は、論理接続設計手段にて、回路構成及び回路動作を可視化するようにしたことを特徴とする保護継電器。 The protective relay according to claim 4,
A protective relay characterized in that the analog-digital conversion circuit means, the settling circuit means, and the protection arithmetic circuit means visualize the circuit configuration and circuit operation by the logic connection design means.
前記アナログディジタル変換回路手段，整定回路手段，保護演算回路手段を同一回路内の論理再構成可能な素子は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であることを特徴とする保護継電器。 The protective relay according to claim 4,
A protective relay comprising a field programmable gate array (FPGA), wherein the logic-reconfigurable element in the same circuit of the analog-digital conversion circuit means, the settling circuit means, and the protection arithmetic circuit means.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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2008
- 2008-04-22 JP JP2008110860A patent/JP2009268162A/en active Pending
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