JP3765056B2 - ディジタル保護リレー - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディジタル保護リレーに係り、特に、電力系統のアナログ信号をディジタルデータに変換し、このディジタルデータに対してディジタルフィルタ演算処理を行い、この処理結果を基に電力系統を保護するための保護演算を行うに好適なディジタル保護リレーに関する。
【0002】
【従来の技術】
従来のディジタル保護制御装置としては、例えば、ディジタル保護リレー(第二世代ディジタルリレー)が知られている(非特許文献1参照)。
【0003】
【非特許文献1】
「電気協同研究」第50巻第1号
【0004】
従来のディジタル保護リレーは、アナログ入力部、ディジタル保護演算処理部、整定部、出力部を備えて構成されている。アナログ入力部には、例えば、折り返し誤差防止用のアナログフィルタ、サンプリングホールド回路、マルチプレクサ、A/D変換器、バッファを備えたディジタル信号処理装置が設けられている。
【0005】
ディジタル信号処理装置は、高速サンプリングデータを用いるディジタルフィルタ処理用の入力基板と、保護制御演算用の演算基板とに分かれて構成されている。入力基板は、例えば、系統からの信号を電気角3.75°でサンプリングしてディジタルフィルタ演算を実行し、この演算結果によるデータを電気角30°に1回ずつ保護演算部に渡すようになっている。保護演算基板は、入力基板からデータを取り込み、取り込んだデータと保護演算アルゴリズムに基づいて演算処理を実行するようになっている。
【0006】
この種の装置では、高速サンプリングデータをDSP(ディジタル信号処理プロセッサ)などに適用してディジタルフィルタ処理を実行している。
【0007】
【発明が解決しようとする課題】
上記非特許文献1に記載されている従来技術では、以下のような課題がある。すなわち、専用のディジタルフィルタ演算のための演算処理部が必要であり、装置全体の小型化、消費電力の低減およびコスト削減が困難であった。
【0008】
また従来技術では、高速サンプリングすることを前提として構成されているが、ディジタルフィルタ演算の演算処理部の性能上の問題から、電気角3.75°程度(4800Hzまたは5760Hz)がサンプリング周波数の上限であった。このため、サンプリングによる折り返し誤差防止用のアナログフィルタは、その特性をサンプリング周波数である4800Hzまたは5760Hz近傍で60dB以上減衰させるために、3次ローパスフィルタで構成されており、多数の部品を使用したアナログ回路が必要であるとともに、省スペース化および大幅な小型化が困難であった。
【0009】
またアナログフィルタを構成する抵抗、キャパシタの経年劣化を監視するために、アナログフィルタには、系統の信号の他に、系統の基本波の第4倍または第12倍の高調波信号を重畳する構成が採用されている。このため、処理負担やハード量のボリューム増大を招いている。さらに、演算増幅回路(オペアンプ)が多数必要であり、大幅な低消費電力化が困難である。
【0010】
またサンプリングを単純に高速化してアナログフィルタの回路規模を小さくすることは可能であるが、実現のためには、高速なA/D変換器およびCPUでのディジタルフィルタ処理負担を増大させる必要があり、大幅なコストアップと消費電力の増大を招く恐れがあった。
【0011】
本発明の課題は、A/D変換器の高速化及びCPUでのディジタルフィルタの処理負担を増大させることなく、アナログフィルタ回路の回路規模を小型化することができるサンプリング技術を実現することにある。
【0012】
【課題を解決するための手段】
前記課題を解決するために、本発明のディジタル保護リレーは、電力系統のアナログ信号をアナログフィルタ回路を介してサンプリング周波数に従ってサンプリングしてディジタルデータに変換するアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段のサンプリング周波数のn倍(nは2以上の整数)のサンプリング周波数で前記ディジタルデータをオーバーサンプリングしてアナログ−ディジタル変換に伴う変換誤差を除去するディジタルフィルタ手段と、前記ディジタルフィルタ手段から出力されるディジタルデータに含まれる高調波信号を除去するフィルタ処理を実行し、該フィルタ処理されたディジタルデータに基づいて保護リレー演算を実行する保護演算手段とを備え、前記ディジタルフィルタ手段は、サンプリング周波数が異なる複数のディジタルフィルタ回路を多段階に接続して構成され、各段のディジタルフィルタ回路のサンプリング周波数は初段から終段に向って整数倍で順次高く設定することを特徴とする。
【0013】
この場合において、保護演算手段の演算周波数とディジタルフィルタ手段の演算周波数との間に差があるときには、ディジタルフィルタ手段の最終段のディジタルフィルタ回路から出力されるディジタルデータを間引いて保護演算手段に出力するディシメーション手段を備えることが好ましい。
【0014】
本発明によれば、ディジタルフィルタ手段をサンプリング周波数が異なる複数のディジタルフィルタ回路を多段階に接続して構成し、各段のディジタルフィルタ回路のサンプリング周波数は初段から終段に向って整数倍で順次高く設定したことから、ディジタルフィルタのサンプリング周波数を例えば数倍から数10倍に高くすることができる。その結果、A/D変換器のサンプリング周波数を高周波化することなく、サンプリング周波数を高くできるから、サンプリングの折り返し誤差防止用のアナログフィルタを非常に簡易な減衰特性(一次遅れ要素)のもので構成することができ、アナログ回路を構成する回路規模の小型化を図ることができる。
【0015】
また、アナログ回路を構成する部品のばらつきや抵抗・コンデンサなどの部品の経年変化による周波数特性のゲイン誤差や位相誤差を無視することができる。
【0016】
さらにアナログフィルタの遮断周波数を高周波数領域に設定することで、部品定数を小さくすることができ、アナログ回路の大幅な小型化および省スペース化が達成できる。
【0017】
また、ディジタルフィルタ手段とディシメーション手段を、CPUに内蔵したユーザ論理可能なプログラム素子、例えば、FPGA(フィールドプログラマブルゲートアレイ)で構成したり、あるいはディジタルフィルタ手段とディシメーション手段および保護演算手段を、CPUに内蔵したユーザ論理可能なプログラム素子、例えば、FPGAで構成したりすることで、さらに小型化を図ることができるとともに、低消費電力化を図ることができる。
【0018】
さらにディジタルフィルタ手段の周波数−ゲイン特性を設定するに際して、ROMにて異なる特性のディジタルフィルタの構成データをローディングして再構成することで、特性を可変にすることができるとともに、ハードウエアの共通化が可能になる。
【0019】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図1は本発明の一実施形態を示すディジタル保護リレーの全体構成図である。図1において、ディジタル保護制御装置としてのディジタル保護リレーは、複数の入力変換器10a〜10n、複数のアナログフィルタ12a〜12n、マルチプレクサ14、オシレータ16、タイミング制御回路18、A/D変換器20、ディジタルフィルタ22、バッファメモリ24、オシレータ26、CPU28、メモリ30、システムバス32、通信部34、入出力部36を備えて構成されている。
【0020】
複数の入力変換器10a〜10nは、CT(変流器)、変圧器(PT)などを備えて構成されており、各入力変換器10iは、電力系統からアナログ信号として電流信号、電圧信号を取り込み、取り込んだ信号を全て電圧信号としてその振幅を±10V以下に変換して、次段のアナログフィルタ12a〜12nに出力するようになっている。各アナログフィルタ12iはサンプリング時の折り返し誤差を防止するために、高周波領域を低減させるローパスフィルタとして、例えば、一次遅れ要素のローパスフィルタで構成されている。
【0021】
アナログフィルタ12a〜12nを1次遅れ要素のローパスフィルタで構成する場合、図2(a)に示すように、抵抗38、キャパシタ40、抵抗42、演算増幅器44を用いて構成することができる。このときの周波数特性は抵抗42とキャパシタ40の積分要素で決定することができる。またアナログフィルタ12a〜12nを1次遅れ要素のローパスフィルタで構成する場合には、図2(b)に示すように、抵抗46、キャパシタ48、演算増幅器50を用いて構成することができる。この場合の周波数特性は、抵抗46とキャパシタ48の積分要素で決定することができる。
【0022】
アナログフィルタ12a〜12nを通過した信号はマルチプレクサ14に入力されるようになっている。マルチプレクサ14は、各アナログフィルタ12a〜12nを通過した信号を順次選択し、選択した信号をA/D変換器20に出力するようになっている。この場合、マルチプレクサ14は、タイミング制御回路18から出力される切替信号100aにしたがって、各アナログフィルタ12iからの信号を時分割で切替て信号の多重化を行い、多重化された信号をA/D変換器20に出力するようになっている。
【0023】
A/D変換器20は、タイミング制御回路18から出力されるA/D変換開始信号100bに応答して、マルチプレクサ14の出力信号をサンプリング周波数にしたがって順次サンプリングしてディジタルデータに変換し、このディジタルデータをディジタルフィルタ22に出力するアナログ−ディジタル変換手段として構成されている。このA/D変換器20では、例えば、16ビットの変換コードをA/D変換開始信号100bの周期で出力するようになっており、本実施形態では、A/D変換器20のサンプリング周波数は48kHzに設定されている。
【0024】
ディジタルフィルタ22は、オーバーサンプルディジタルフィルタとして、A/D変換器20の出力によるディジタルデータに対して、サンプリング周波数48kHzのn倍(nは2以上の整数)、例えば、8倍の周波数(=384kHz)でフィルタ演算処理を実行するディジタルフィルタ手段としての機能を備えて構成されているとともに、ディジタルデータを間引いてバッファメモリ24に出力するデシメーション手段としての機能を備えて構成されている。
【0025】
具体的には、ディジタルフィルタ22は、非巡回型ディジタルフィルタであって、FIR(Finite Impulse Response)タイプのもので構成されており、例えば、図3(a)に示すように、乗算器52、60、62、64、遅延器(Z−1)54、56、58、加算器66、68、70を備えて構成されている。このディジタルフィルタ22は、フィードバックループを持たない前向きのみの回路で構成されており、入力信号Xnは乗算器52で係数Hoと乗算されてWnとなる。この信号Wnをそれぞれ遅延器54、56、58でそれぞれ遅延させてWn−1、Wn−2、Wn−Nを生成する。上記遅延した信号はそれぞれ乗算器60、62、64にて係数A1、A2、ANと乗算されたあと、全て加算器66、68、70で加算されて出力信号Ynとして出力されるようになっている。このときの演算式を次の(1)式に示す。
【0026】
【数1】
図3(b)は、図3(a)にて示した基本のFIRディジタルフィルタを複数段接続して構成したときのフィルタ構成を示すものである。
【0027】
この例では、フィルタ72、74、76、信号間引き回路(ディシメーション回路)78がそれぞれカスケードに接続されて構成されており、フィルタ72、74、76、信号間引き回路78には、それぞれオシレータ16の出力信号を分周して得られた信号が入力されている。例えば、フィルタ72には、分周回路80、82、84を介して、基本サンプリング周波数fs(=48kHz)の2倍の信号(2fs)が入力され、フィルタ74には分周回路80、82を介して基本サンプリング周波数fsの4倍の信号(=4fs)が入力され、フィルタ76には分周回路80から基本サンプリング周波数fsの8倍の信号(=8fs)が入力され、信号間引き回路78には、分周回路86を介して基本サンプリング周波数fsの1/160倍の信号(=1/160fs)が入力されている。すなわち、フィルタ72、74、76、信号間引き回路78は、オシレータ16をクロック源として、基本サンプリング周波数fsのそれぞれ2倍、4倍、8倍、1/160倍で全て同期して動作するようになっている。
【0028】
フィルタ72、74、76を用いてオーバーサンプリングを行うに際しては、入力データに対して零点データを順次挿入し、入力データよりも周波数の高いデータ(きめの細かいデータ)を生成することとしている。具体的には、フィルタ72に入力データとして48kHzのサンプリングデータが入力されたときに、入力データと入力データとの間に零点データを挿入して、2倍の周波数のデータを生成し、フィルタ72から入力データの2倍の周波数のデータを出力するようになっており、フィルタ72からは96kHzのデータが出力され、フィルタ74からは4倍のデータとして192kHzのデータが出力され、フィルタ76からは8倍のデータとして384kHzのデータが出力されるようになっている。
【0029】
すなわち、各フィルタ72、74、76では前記(1)式にしたがった演算を行い、96kHz、192kHz、384kHzの周期で(1)式の演算を実行するようになっている。言い替えれば、各フィルタ72、74、76においては、入力データに対してゼロ点挿入を行うインターポレーションを実施する際しては、フィルタ72では、電気角0.375(=48kHz)の周期でアナログデータが入力されたときに、0.375°/2の周期にてディジタルフィルタ演算を行い、フィルタ74では、0.375°/4の周期でディジタルフィルタ演算を行い、フィルタ76では、0.375°/8の周期でディジタルフィルタ演算を実行し、最終段のフィルタ76では8倍のオーバーサンプリングを行うようになっている。このあとは、CPU28の演算周期に合わせるために、フィルタ76の出力データを、信号間引き回路78により、電気角7.5°にディジタルデータを間引いて次段のバッファメモリ24に出力するようになっている。例えば、384kHzのデータを2400Hzのデータに間引いて出力するようになっている。
【0030】
ディジタルフィルタ22は、電力系統の信号に重畳する高調波信号を除去するものではなく、A/D変換器20によるA/D変換時に発生する変換誤差を除去することを主目的として、サンプリング周波数の1/2(=24kHz)までの信号を通過させる特性となっている。
【0031】
ディジタルフィルタ22の出力データは、図1に示すバッファメモリ22に順次格納されるようになっている。この場合、バッファメモリ24への書き込み動作は、タイミング制御回路18からの書き込み信号および書き込みアドレスを指定するアドレス信号100dにしたがって行われる。すなわちA/D変換からデータ書き込みまでは全て同期して行われる。
【0032】
バッファメモリ24にデータが書き込まれたあとは、タイミング制御回路18はCPU28に対して、演算開始信号である割込み信号100eを印加する。
【0033】
CPU28は、タイミング制御回路18からサイクリックに出力される割込み信号100eに応答して保護演算を行うとともに、ディジタルフィルタ演算処理を行う保護演算手段として構成されている。
【0034】
具体的には、CPU28は図4(a)に示すように、ディジタルフィルタとして乗算ブロック90、96、98、104、106、遅延回路ブロック100、102、加算回路ブロック92、94、108、110を備えて構成されている。
【0035】
CPU28によるディジタルフィルタは、2次バイクワッド形IIRフィルタ(Infinite Impulse Responce 再帰形フィルタ)で構成されており、次の(2)式で示す伝達関数で表される。
【0036】
【数2】
CPU28によるディジタルフィルタは、入力信号をXn、出力信号をYnとしたときに、出力信号Ynを次の(3)式にしたがって求めるようになっている。
【0037】
【数3】
ここで、Wnは次の(4)式で表される。
【0038】
【数4】
ただし、Wn−1はWnの1サンプル前のデータ
Wn−2はWnの2サンプル前のデータ(Wn−1の1サンプル前のデータ)(2)〜(4)式において、A1、A2、B1、B2、Hoはフィルタ係数を示す。
【0039】
CPU28を用いて2次バイクワッド形IIRフィルタを構成した場合、図4(b)に示すように、高調波除去用のディジタルフィルタとしての特性を示す。
【0040】
すなわち、基本波である50Hzがゲイン1.0であるときに、12倍の高調波である600Hzに伝送ゼロ点が存在する特性を示す。この特性例では、高調波除去と保護演算が電気角30°で行われるため、600Hz±50Hz点で折り返し成分を除去するときのものを示している。
【0041】
次に、ディジタル保護リレーの作用を図5のタイムチャートにしたがって説明する。電力系統からアナログ信号として電圧信号、電流信号が入力変換器10a〜10nに入力されると、電圧信号と電流信号はそれぞれ電圧信号に変換されたあと、その信号成分のうち低周波成分がアナログフィルタ12a〜12nを通過してマルチプレクサ14に入力される。マルチプレクサ14に入力された電圧信号は順次A/D変換器20に入力される。A/D変換器20に入力された電圧信号はA/D変換器20により、サンプリング周波数48kHzにしたがって順次ディジタルデータに変換される。このディジタルデータはディジタルフィルタ22に順次書き込まれ、オーバーサンプリング処理が行われ、384kHzのデータとして処理される。さらにこのディジタルデータは信号間引き回路によりディシメーション処理され、電気角7.5°に間引されたあとバッファメモリ24に2400Hzのデータとして書き込まれる。バッファメモリ24に書き込まれたディジタルデータはCPU28からの指令により、システムバス32を介してCPU28に取り込まれる。この場合、CPU28は、2400Hzのデータを4個まとめて取り込み、600Hzのデータとして処理する。すなわちCPU28は電気角30°ごとにデータの読み出しを行い、高調波除去、リレーシーケンス演算、常時監視演算を行ったあと、各演算結果を出力するための処理を行うようになっている。この演算として、保護演算を行ったときには電力系統を保護するための保護信号が生成され、この保護信号が入出力部36を介して電力系統の保護対象に出力される。また演算結果はメモリ30に格納されるとともに、演算結果を基に、外部に対して通信部34を介して通信が行われ、外部からは外部条件などの情報が入出力部36を介してCPU28に取り込まれる。この場合、CPU28は全てのバス制御権を有し、各デバイスは受動体の関係となっている。
【0042】
このように、本実施形態においては、ディジタルフィルタ22においては、8倍のオーバーサンプリングを実行しているため、ディジタルフィルタ22としては、図6(a)に示すような周波数−ゲイン特性を示すようになっている。この図から、ディジタルフィルタ22の最終的な特性は、サンプリング周波数の4倍の周波数からミラー状に折り返された特性になっていることが分かる。すなわち、ディジタルフィルタ22によるオーバーサンプリングによって、折り返し点を高域(高周波領域)に移行することができる。
【0043】
さらに、図6(b)に示すように、オーバーサンプリングによるディジタルフィルタ22の周波数特性400aと、アナログフィルタ12a〜12nを構成するローパスフィルタの周波数特性400bとを組合わせた特性となる。
【0044】
図6(b)に示す特性から明らかなように、ディジタルフィルタ22のオーバーサンプリングにより、ディジタルフィルタ演算による折り返し分が4倍以上となり、折り返し点を高域に移行させることができ、この折り返し分は1次遅れ要素のローパスフィルタの減衰特性によって除去することができる。
【0045】
また図6の特性から明らかなように、アナログフィルタ12a〜12nを構成するローパスフィルタは主にサンプリング周波数の7倍以上(=336kHz)の周波数帯域を減衰させればよいため、ローパスフィルタの周波数特性をなだらかな特性にすることができ、部品のばらつきや素子の劣化による特性変動は基本波である50Hzおよび60Hzにおいてはほとんど発生しない。したがって、初期値偏差5%から10%程度の部品を使用してフィルタを構成しても問題ないことは明らかである。
【0046】
さらに、アナログフィルタ12a〜12nの遮断周波数を高くすることができるため、各アナログフィルタを構成する部品についても低容量のキャパシタを用いることができ、アナログフィルタを大幅に小型化することができる。
【0047】
次に、本発明の他の実施形態を図7にしたがって説明する。本実施形態は、CPU28の代わりに、CPUコア114を用い、CPUコア114とFPGA(フィールドプログラマブルゲートアレイ)116などを用いて複合LSI118を構成し、FPGA116をシリアル/パラレル変換回路120、ディジタルフィルタ22、バッファメモリ24、タイミング制御回路18で構成し、バッファメモリ24とシステム32との間にCPUコア114を配置し、メモリ(ROM)122からデータを読み出してFPGA116内のロジックのマッピングを行うローダ124を複合LSI118に設けたものであり、他の構成は図1のものと同様である。複合LSI118はオシレータ16からのクロックをベースに動作するようになっている。
【0048】
ディジタルフィルタ22では、タイミング制御回路18からの演算開始信号100cにしたがってディジタルフィルタ演算処理を実行する。そしてディジタルフィルタ22では8倍のオーバーサンプリングによる演算を行うようになっており、ディジタルフィルタ22は、前記実施形態と同様に、電力系統に重畳する高調波信号を除去するものではなく、A/D変換回路20のA/D変換時に発生する変換誤差を除去することを主目的として、サンプリング周波数の1/2(=24kHz)までを通過させるようになっている。CPUコア114は、システムバス32を駆動し、通信部34を介して外部と通信を行うとともに、入出力部36を介して外部から情報を入力するとともに外部に保護信号(遮断器をトリップするための信号)などを出力するようになっている。
【0049】
このように、本実施形態においては、複合LSI118に搭載されたFPGA116内でハードウエアを用いてディジタルフィルタ演算処理を行うようにしたため、装置の小型化および低消費電力化を図ることができる。
【0050】
また本実施形態によれば、CPU本来の処理負担をなくし、オーバーサンプリングによる高速サンプリングが可能となり、高速サンプリング化によってアナログフィルタ12a〜12nの小型化および低コスト化を図ることができるとともに、素子感度を極めて低くすることができる。
【0051】
本実施形態では、CPUコア114を用いて高調波除去を行うためのディジタルフィルタ演算を行うようにしているが、この高調波除去ディジタルフィルタをハードウエアにて実現することも可能であり、この場合、CPUの負荷をより少なくすることが可能になる。
【0052】
また、低消費電力化を図ることで、発熱量を押えることが可能になり、装置の信頼性の向上を図ることができるとともに、故障要因を極力少なくすることが可能になる。特にアナログ回路に占める消費電力はアナログフィルタが多いため、その効果は大きくなる。
【0053】
また入力データを保管するオーバーサンプリング方式を採用しているため高速なA/D変換器が不要であり、低コスト化および低消費電力化を達成することができる。
【0054】
【発明の効果】
以上説明したように、本発明によれば、アナログ回路を構成する回路素子の小型化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示すディジタル保護リレーのブロック構成図である。
【図2】(a)、(b)は、1次遅れ要素のローパスフィルタの回路構成図である。
【図3】(a)はオーバーサンプリングディジタルフィルタの信号処理フローを示す図、(b)はオーバーサンプリングディジタルフィルタのブロック構成図である。
【図4】(a)は高調波除去用ディジタルフィルタの構成図、(b)は高調波除去用ディジタルフィルタの周波数−ゲイン特性図である。
【図5】図1に示すディジタル保護リレーの作用を説明するためのタイムチャートである。
【図6】(a)はオーバーサンプリングによるディジタルフィルタの周波数−ゲイン特性図、(b)はオーバーサンプリングディジタルフィルタの周波数特性と1次遅れ要素の周波数特性を説明するための図である。
【図7】本発明の他の実施形態を示すディジタル保護リレーのブロック構成図である。
【符号の説明】
10a〜10n 入力変換器
12a〜12n アナログフィルタ
14 マルチプレクサ
18 タイミング制御回路
20 A/D変換器
22 ディジタルフィルタ
24 バッファメモリ
28 CPU
Claims (3)
- 電力系統のアナログ信号をアナログフィルタ回路を介してサンプリング周波数に従ってサンプリングしてディジタルデータに変換するアナログ−ディジタル変換手段と、前記アナログ−ディジタル変換手段のサンプリング周波数のn倍(nは2以上の整数)のサンプリング周波数で前記ディジタルデータをオーバーサンプリングしてアナログ−ディジタル変換に伴う変換誤差を除去するディジタルフィルタ手段と、前記ディジタルフィルタ手段から出力されるディジタルデータに含まれる高調波信号を除去するフィルタ処理を実行し、該フィルタ処理されたディジタルデータに基づいて保護リレー演算を実行する保護演算手段とを備え、前記ディジタルフィルタ手段は、サンプリング周波数が異なる複数のディジタルフィルタ回路を多段階に接続して構成され、各段のディジタルフィルタ回路のサンプリング周波数は初段から終段に向って整数倍で順次高く設定されてなるディジタル保護リレー。
- 前記ディジタルフィルタ手段の最終段のディジタルフィルタ回路から出力されるディジタルデータを間引いて前記保護演算手段に出力するディシメーション手段を備えてなる請求項1に記載のディジタル保護リレー。
- 請求項1又は2に記載のディジタル保護リレーにおいて、前記アナログフィルタ回路は、一次遅れ要素のローパスフィルタで構成されてなることを特徴とするディジタル保護リレー。
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