JP3762281B2 - テスト回路及びテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に組み込まれた発振回路のテスト回路及びテスト方法に関し、特にジッタの測定と発振信号のデューティ比率測定とを可能とするテスト回路及びテスト方法に関する。
【０００２】
【従来の技術】
半導体集積回路に関する技術の進歩に伴い、LSI の内部処理部や外部機器とのインタフェース部のみをシステムクロックよりも高速で動作させるために、LSI 内部にクロック源としてPLL(Phase Locked Loop)回路を搭載する技術が開発され、広く利用されている。PLL 回路を使用する際には、ジッタ( クロック信号のゆらぎ) が発生する。このジッタは、PLL 回路が組み込まれたLSI とともに使用する他の回路に悪影響を及ぼすことがある。そのため、製造したLSI に組み込まれたPLL 回路の評価及び出荷検査において、ジッタのデータを正確に測定する必要がある。
【０００３】
ジッタの測定には、高性能のアナログLSI テスタや計測機器を使用するのが一般的であり、PLL 回路が生成した高速なクロックは、LSI の端子を介して外部に出力され、その端子に計測機器を接続してジッタを計測することになる。この計測方法では、LSI チップのパッド、ワイヤ、パッケージ端子及び計測装置までのケーブルを介して、PLL 回路の出力クロックを取り出すことになる。そのため、配線容量や配線抵抗の影響で、クロック波形が鈍ってしまうとともに、ノイズの影響を受けてしまい、正確なジッタ測定ができないという問題がある。また、前記のようにジッタ測定には、高性能のアナログLSI テスタや計測機器が必要となるため、LSI 生産時の出荷検査のコストが増加するという問題がある。
【０００４】
これらの問題を解決するために、PLL の信号を外部に取り出さずに測定する方法がある。例えば、Stephen Sunter＆ Aubin Roy, LogicVision,Inc."BIST for Phase-Locked Loops in Digital Applications" ，Proceedings IEEE International Test Conference,1999,pp.532-540には、LSI 内部に測定回路を組み込み、ロジックテスタで試験を行う方法が提案されている。図２０は、従来技術の回路構成を示したブロック図である。本稿によれば、図２０に示したように、組み込みジッタテスト回路１０１は、Constant Delayブロック１１１、Adjustable Delayブロック１１２、Ｄフリップフロップ１１３、Error Counter ブロック１１４、OSC.Freq. Counter ブロック１１５、セレクタ１１６から成る。また、PLL 回路１０２への供給クロックfREFと、PLL 回路１０２のVCO １２４から出力されてＮ分周器１２５で１／Ｎ倍された信号と、を使用する構造となっている。本回路１０１での動作は、PLL 回路１０２への供給クロックfREF、及びPLL 回路１０２でVCO １２４で１／Ｎ倍された信号のタイミングの差をAdjustable Delay１１２を動作させながらError Counter １１４で観測する動作と、Adjustable Delay１１２の絶対遅延時間をOSC.Freq. Counter １１５で計測する動作と、から成る。これにより、高精度なジッタ測定及びロジックテスタでの測定を可能にしている。
【０００５】
【発明が解決しようとする課題】
従来技術である"BIST for Phase-Locked Loops in Digital Applications" では、Ｎ分周器１２５によって１／Ｎ倍された後の信号の出力点が、ジッタの測定ポイントとなっている。また、ジッタテスト回路１０１では、Ｎ分周器１２５によって１／Ｎされた後の信号と、PLL 回路１０２への供給クロック（基準クロック）fREFと、を比較することで測定を実施している。しかしながら、実際にLSI 内部で使用される信号は、PLL 回路１０２のVCO １２４から出力された直後のものであり、ジッタ値は、このVCO １２４直後で測定した値をスペックとして規定しているケースが多い。よって、この従来技術の測定方法は、実際にLSI 内部で使用される信号と異なる信号を測定するため、採用し難い。また、PLL 回路１０２に入力されている基準クロックと、Ｎ分周器１２５を介して帰還された信号と、の位相差を検出している回路構成となっているため、PLL 回路以外の発振回路に適用することができない。さらに、従来の回路では、VCO 回路１２４から出力される発振クロックのデューティ比を測定できない構成となっている。
【０００６】
そこで、本発明は上記の問題を解決するために創作したものであり、その目的は精度の高いジッタ測定をロジック回路のみで実現できる発振回路のテスト回路及びテスト方法を提供することである。
【０００７】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【０００８】
【発明が解決しようとする課題】
(1) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を１周期分または半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した発振信号と、の信号到達時間を比較し、前記発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、を備え、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した発振周波数を用いて、前記両遅延量の設定値における遅延量を算出して、その差からジッタを算出することを特徴とする。
【０００９】
この構成においては、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路は、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差からジッタを算出する。したがって、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することが可能となる。また、比較的安価なロジックテスタのみで、ジッタを測定できる。さらに、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタ測定が可能である。
【００１４】
(2) 前記発振回路の出力端子の直後に、接離可能なインバータ素子を設けたことを特徴とする。
【００１５】
この構成において、発振回路のジッタ試験を行うためのテスト回路は、発振回路の出力端子の直後に、接離可能なインバータ素子を備えている。したがって、発振回路の出力信号の立ち下がりエッジから立ち上がりエッジまでの時間を測定することが可能となり、発振回路のデューティ比率試験を行うことが可能となる。
【００１６】
(3) 前記回数カウンタ及び前記周波数カウンタに代えて、前記回数カウンタの機能及び前記周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えたことを特徴とする。
【００１７】
この構成において、発振回路のジッタ試験を行うためのテスト回路は、回数カウンタ及び周波数カウンタに代えて、回数カウンタの機能及び周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えている。したがって、回路規模を小さくすることができ、製品コストを低減することが可能となる。
【００１８】
(4) 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した遅延信号と、の信号到達時間を比較し、前記発振回路が出力した発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、
前記発振回路の直後に接離可能に接続されたインバータ素子と、を備え、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出し、
また、前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、
前記第１平均時間と前記第２平均時間の差からデューティ比率を算出することを特徴とする。
【００１９】
この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路は、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、周波数カウンタで測定した発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第２平均時間を測定する。そして、第１平均時間と第２平均時間の差からデューティ比率を算出する。
【００２０】
したがって、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定が可能となる。
【００２１】
(5) （１）乃至（３）のいずれかに記載のテスト回路により、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト方法において、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出して、その差からジッタを算出するジッタ算出工程と、を備えたを特徴とする。
【００２２】
この構成においては、半導体集積回路に組み込まれた発振回路のジッタ試験を行うために、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差をジッタとして求める。したがって、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することが可能となる。また、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタ測定が可能である。
【００２５】
(6) 請求項４に記載のテスト回路により、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト方法において、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第１計数工程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する第１平均時間測定工程と、
前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第２計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出する第２平均時間測定工程と、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び前記発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、前記第１平均時間と前記第２平均時間との差からデューティ比率を算出するデューティ比算出工程と、を備えたことを特徴とする。
【００２６】
この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うために、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を周波数カウンタで測定する。そして、周波数カウンタで測定した両発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、第１平均時間と第２平均時間との差からデューティ比率を算出する。
【００２７】
したがって、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定が可能となる。
【００２８】
(7) (1)乃至(6) の構成において、前記発振回路を、ＰＬＬ回路とすることができる。
【００２９】
したがって、ＰＬＬ回路で問題となるジッタやデューティ比の試験を正確に行うことが可能となる。
【００３０】
【発明の実施の形態】
図１は、本発明の実施形態に係る発振回路のテスト回路の構成を示したブロック図である。図１は、Oscillator（発振回路）１の出力信号Output２をシステムクロック供給ラインSystem CLK（以下、System CLKと称する。）３として使用する半導体集積回路に対して、ジッタのテスト回路６１を組み込んだ例である。テスト回路６１は、セレクタ４、第１のディレイ回路ブロックであるBase Delay（基本遅延回路）６、第２のディレイ回路ブロックであるAdjustable Delay（可調整遅延回路）７、Ｄフリップフロップ８、Meas Counter（回数カウンタ）９、及びFreq. Counter （周波数カウンタ）１０から成る。
【００３１】
セレクタ４は、一方の入力端子がSystem CLK３に接続され、他方の入力端子がAdjustable Delay７の出力端子に接続され、出力端子がBase Delay６の入力端子及びＤフリップフロップ８のデータ入力端子に接続されている。Base Delay６の出力端子は、Adjustable Delay７の入力端子に接続されている。Adjustable Delay７の出力端子は、Ｄフリップフロップ８のクロック入力端子、セレクタ４の他方の入力端子、及びFreq. Counter １０の一方の入力端子に接続されている。また、Ｄフリップフロップ８の出力端子は、Meas Counter９の入力端子に接続されている。さらに、Freq. Counter １０の他方の入力端子は、基準クロックであるRef CK１１に接続されている。
【００３２】
セレクタ４は、Jitter/OSCセレクト信号５が“０”の場合はジッタ測定モード、“１”の場合はBase Delay６及びAdjustable Delay７をリング状に接続したリング発振モードとなる。Base Delay６は、遅延値を外部から可変制御可能で、出力信号Output２を１周期、または半周期分遅らせる役割を持ち、Adjustable Delay７はBase Delay６に比べ、微細なステップで遅延量を外部から制御可能な構造を持った回路である。Meas Counter９は、ジッタ測定モードにおいて、指定された周期分の期間にＤフリップフロップ８が“１”をラッチした回数をカウントする機能を持つ。Freq. Counter １０は、リング発振モードにおいて、基準クロックであるRef CK１１における指定されたサイクル分の期間で、Base Delay６及びAdjustable Delay７にて構成されたリング発振器の発振回数をカウントする機能を持つ。
【００３３】
本回路で測定する周期ジッタ（以下、Period Jitter と称する。）テストについて、概略を説明する。図２は、Oscillatorの出力サイクルを表した波形図である。図３は、周期ジッタの概念を示した波形図である。図２に示したように、Oscillator１から出力された信号のサイクル毎のクロック周期幅１２を逐次測定する。その結果は、図３に示したようになる。この時、クロック周期幅の最大値Tmax１３と、クロック周期幅の最小値Tmin１４と、の差をとった値、すなわちTmax１３−Tmin１４がPeak-to-PeakのPeriod Jitter １５となる。なお、一般的に、Oscillatorの出力サイクル数は、数万サイクル程度とすることが多い。
【００３４】
測定原理は、Oscillator１のクロック周期幅１２に対して、Base Delay６及びAdjustable Delay７による遅延量が、小さい時はフリップフロップ８に“０”がラッチされ、逆に大きい時は、Ｄフリップフロップ８には“１”がラッチされることを利用している。すなわち、Base Delay６及びAdjustable Delay７による遅延量を決定し、予め決めたサイクル数Ｎ回に対してＤフリップフロップ８が“１”をラッチしている回数をMeas Counter９で数える。サイクル数Ｎが終了した時点で、Meas Counter９の内容を読み出すことで、その時のBase Delay６及びAdjustable Delay７による遅延量と、クロックのサイクル幅１２と、の関係が判る。この時、Meas Counter９の値が”０”であったなら、サイクル幅１２＞Base Delay６及びAdjustable Delay７による遅延量、となる。また、Meas Counter９の値が“Ｎ”であったなら、サイクル幅１２＜Base Delay６及びAdjustable Delay７による遅延量、となる。さらに、Meas Counter９の値が“１”〜“Ｎ−１”となった場合は、フリップフロップ８が“０”と“１”の両方の値をとっているので、その時のBase Delay６及びAdjustable Delay７による遅延量は、ジッタ内にあることとなる。これらの計測をBase Delay６及びAdjustable Delay７による遅延量を微妙に変えながら繰り返し行うことで、Tmax１３とTmin１４とを求め、Peak-to-PeakのPeriod Jitter １５を算出する。
【００３５】
次に、本回路例を用いた場合のジッタ測定方法の詳細を、図４に基づいて説明する。図４は、ジッタ測定方法を説明するためのフローチャートである。図５は、Ｄフリップフロップの入力信号のタイムチャート図である。
【００３６】
半導体集積回路（ＬＳＩ）に設けた発振回路のジッタ測定を行う場合は、まずJitterモードに設定する（Ｓ１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００３７】
続いて、Base Delay６を調整する（Ｓ２）。すなわち、図５に示したように、出力信号Output２を１周期分だけ遅延させる。この動作により、Ｄフリップフロップ８のck入力が、D 入力の信号よりも１周期分遅れて入ることになる。Base Delay６の遅延値が予め判っている場合はその値にする。しかしながら、Base Delay６の値が明らかでない場合は、Base Delay６の値を変えながら１周期分になるように調整する。この時の調整は、大まかに１周期分遅延させれば良いため、Ｄフリップフロップ８にラッチされる値が“０”から“１”に変わる時のBase Delay６の値を使用する。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００３８】
次に、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す。
【００３９】
ここで、本ステップの処理を、図６を用いて詳細に説明する。図６は、Ｄフリップフロップの入力信号の変化部分を拡大したタイムチャート図であり、図５の１周期遅れた信号１７の部分を拡大したもので、Ｄフリップフロップ８のD 入力波形とck入力波形を記している。ジッタ１８は、各サイクルにおいて１周期の幅が微妙にずれていることを示した。Ｓ３において、Adjustable Delay７は図６の（１）から（３）まで微増させ、逐次Meas Counter９の値を記録する。ここで、Ｄフリップフロップ８はck入力波形の立ち上がりエッジでラッチする。よって、図６の（１）のポイントでは、Ｄフリップフロップ８は常に“０”をラッチするため、Meas Counter９の値は“０”となる。また、図６の（２）のポイントでは、Ｄフリップフロップ８は“０”と“１”とをラッチするため、Meas Counter９の値は、中間的な値となる。さらに、図６の（３）のポイントでは、Ｄフリップフロップ８は常に“１”をラッチするため、Meas Counter９の値は測定サイクル数Ｎと同じ値となる。
【００４０】
図７は、ディレイ値とMeas Counterのカウント値との関係を表したグラフであり、Ｓ３のステップで測定された結果をグラフ化したものである。縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。図６に示した測定ポイント（１）（２）（３）と、図７に示した測定ポイント（１）（２）（３）とは、同一の値である。ここで、カウント値が“０”から切り替わった所がTmin２０であり、カウント値がFullになる直前がTmax２１となる。そして、ジッタ値（Period Jitter ）は、Tmax２１−Tmin２０となる。
【００４１】
この時、Tmax,Tmin の正確な遅延時間が判っているか否かを判定する（Ｓ４）。すなわち、Tmax２１,Tmin ２０の正確な遅延時間が判っている場合、Tmax２１−Tmin２０を計算する（Ｓ７）。しかしながら、LSI にBase Delay６及びAdjustable Delay７を組み込んだ場合、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受け、その時の真の遅延時間は特定できないのが普通である。よって、その場合は次のステップとして、Tmax２１,Tmin ２０の時間測定を行う。
【００４２】
まず、OSC モードに設定する（Ｓ５）。すなわち、Jitter/OSCセレクト信号５として“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。ここで、必ず発振動作を行うようにするため、Base Delay６とAdjustable Delay７を合わせた回路が、奇数段のインバータ回路となるようにしておく。
【００４３】
次に、Tmin、Tmax値での発振周波数を計測する（Ｓ６）。すなわち、Base Delay６とAdjustable Delay７の状態をTmin２０に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする。
【００４４】
ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間において、リングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCminとして記録しておく。同様に、Base Delay６とAdjustable Delay７の状態をTmax２１に設定してカウント値を計測する。そして、そのカウント値をCmaxとして記録しておく。
【００４５】
次に、Jitter幅を計算する（Ｓ７）。すなわち、Tmin２０とTmax２１の時のBase Delay６及びAdjustable Delay７による遅延量を算出する。Base Delay６及びAdjustable Delay７による遅延量は、リングオシレータの周期の１/ ２となることより、以下に示す式１で遅延量を計算できる。つまり、Base Delay６とAdjustable Delay７の遅延量をＤ、Freq. Counter １０でカウントした値をＣ、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、
Ｄ＝Ｗ×Ｍ／Ｃ／２………式１
で遅延量を求めることができる。ここで、カウント値ＣにＳ６で記録されているCminを代入すると、Tmin２０の時のBase Delay６及びAdjustable Delay７による遅延値が求まる。この値をDminとする。同様に、Cmaxを代入すると、Tmax２１の時のBase Delay６及びAdjustable Delay７による遅延値が求まる。この値をDmaxとする。そして、ジッタ幅２２を以下の式２で算出する。
【００４６】
Jitter＝Dmax−Dmin………式２
以上の方法で、発振回路の信号の立ち上がりエッジから次の立ち上がりエッジまでの１周期を単位としたPeak-to-PeakのPeriod Jitter ２２を求めることができる。
【００４７】
図８は、本発明の実施形態に係る発振回路のテスト回路でPLL 回路をテストする構成を示した回路図である。図９は、本発明の実施形態に係る発振回路のテスト回路におけるカウンタの変形例の構成図である。図８に示したように、図１に示したOscillator１を、PLL 回路２３に置き換えても、図４のフローチャートに基づいて説明した手順と同様に、全く問題なく測定できる。なお、PLL 回路２３は、PHASE DETECTOR（位相検出器）２４、CHARGE PUMP ２５、VCO （電圧制御発振器）２６、DIVIDER （Ｎ分周器）２７からなる。また、VCO ２６の出力端子をセレクタ４の一方の入力端子に接続している。
【００４８】
また、図４のフローチャートに基づいて説明した実施例において、Meas Counter９及びFreq. Counter １０が同時に使用されることはない。そこで、図９に示したように、Adjustable Delay７の出力端子JitterモードとOSC モードでの接続切替えを行うController２８を設けて、Adjustable Delay７の出力端子、Ｄフリップフロップ８の出力端子、及びRef CK１１の入力端子をController２８に接続するとともに、Controller２８の出力端子をCounter ２９に接続して、Counter ２９を共有化させる構成とする。これにより、回路規模を小さくすることが可能である。
【００４９】
次に、本発明の発振回路のテスト回路で、Oscillator１が出力する信号の立ち上がりエッジから立ち下がりエッジまでの間におけるジッタの測定方法について説明する。図１０は、発振回路の出力の立ち上がりエッジから立ち下がりエッジを表す波形図である。図１１は、半周期のPeriod Jitter の概念を示した図である。図１２は、Ｄフリップフロップの入力信号の第２タイムチャート図である。本測定方法においては、図１０に示したように、各サイクルの立ち上がりエッジから立ち下がりエッジまでの時間３０を逐次測定する。そして、その結果により図１１に示した最大値Tmax３１と最小値Tmin３２の差をとった値、すなわち、Tmax３１-Tmin ３２が、立ち上がりエッジから立ち下がりエッジまでの間におけるPeak-to-PeakのPeriod Jitter ３３となる。
【００５０】
測定回路は、図１に示したテスト回路６１を使用する。また、測定方法の手順については、図４に示したフローチャートに基づいて説明する。まず、Jitterモードに設定する（Ｓ１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００５１】
次に、Base Delay６を調整する（Ｓ２）。すなわち、図１２に示したように出力信号Output２を半周期分だけ遅延させる。この動作により、Ｄフリップフロップ８のck入力がD 入力の信号より、半周期分遅れて入ることになる。Base Delay６の値が予め判っている場合はその値にする。しかしながら、Base Delay６の値が明らかでない場合は、Base Delay６の値を変えながら半周期分になるように調整する。この時の調整は、大まかに半周期分遅延させれば良いため、Ｄフリップフロップ８にラッチされる値が“１”から“０”に変わる時のBase Delay６の値を使用する。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００５２】
続いて、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す。
【００５３】
ここで、本ステップの処理を、図１３を用いて詳細に説明する。図１３は、Ｄフリップフロップの入力信号の変化部分を拡大した第２のタイムチャート図であり、図１２の半周期遅れた信号３５の部分を拡大しており、Ｄフリップフロップ８の、D 入力波形とck入力波形を記している。ジッタ３６は、各サイクルにおいて半周期の幅が微妙にずれにいることを示した。Ｓ３において、Adjustable Delay７は図１３の（１）から（３）まで微増させ、逐次Meas Counter９の値を記録する。ここで、図１３の（１）のポイントでは、Ｄフリップフロップ８は常に“１”をラッチするため、Meas Counter９の値は測定サイクル数Ｎと同じ値となる。また、図１３の（２）のポイントでは、Ｄフリップフロップ８は“１”と“０”をとるため、Meas Counter９の値は、中間的な値となる。さらに、図１３の（３）のポイントでは、Ｄフリップフロップ８は常に“０”をラッチするため、Meas Counter９の値は“０”となる。
【００５４】
図１４は、ディレイ値とMeas Counterのカウント値との関係を表した第２のグラフであり、Ｓ３のステップで測定された結果をグラフ化したものである。縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。図１３に示した測定ポイント（１）（２）（３）と、図１４に示した測定ポイント（１）（２）（３）とは、同一の値である。ここで、カウント値がFullから切り替わった所がTmin３８であり、カウント値が“０”になる直前がTmax３９となる。そして、ジッタ値（Period Jitter ）４０は、Tmax３９−Tmin３８となる。
【００５５】
この時、Tmax,Tmin の正確な遅延時間が判っているか否かを判定する（Ｓ４）。すなわち、Tmax３９,Tmin ３８の正確な遅延時間が判っていれば、Tmax３９−Tmin３８を計算する（Ｓ７）。しかしながら、LSI にBase Delay６及びAdjustable Delay７を組み込んだ場合、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受け、その時の真の遅延時間は特定できないのが普通である。よって、その場合は次のステップとして、Tmax３９，Tmin３８の時間測定を行う。
【００５６】
まず、OSC モードに設定する（Ｓ５）。すなわち、Jitter/OSCセレクト信号５として“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。ここで、必ず発振動作を行うようにするため、Base Delay６及びAdjustable Delay７を合わせた回路が、奇数段のインバータ回路となるようにしておく。
【００５７】
次に、Tmin,Tmax での発振周波数を計測する（Ｓ６）。すなわち、Base Delay６及びAdjustable Delay７の状態をTmin３８に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする。
【００５８】
ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間においてリングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCmaxとして記録しておく。同様に、Base Delay６及びAdjustable Delay７の状態をTmax３９に設定してカウントを計測する。そして、そのカウント値をCmaxとして記録しておく。
【００５９】
次に、Jitter幅を計算する（Ｓ７）。すなわち、Tmax３９とTmin３８の時のBase Delay６及びAdjustable Delay７の遅延量を算出し、前記の式１と式２を用いて発振回路の信号の立ち上がりエッジから立ち下がりエッジまでの半周期を単位としたPeak-to-PeakのPeriod Jitter ４０を求める。
【００６０】
図１５は、発振回路の出力の立ち下がりエッジから立ち上がりエッジまでを表す波形図である。図１６は、本発明の実施形態に係るテスト回路にインバータ素子を加えた構成図である。ここで、図１５に示した発振回路の信号の立ち下がりエッジから次の立ち上がりエッジまでの半周期を単位としたジッタを求めるには、図１６に示したように、Oscillator１の出力端子とセレクタ４の一方の入力端子との間に、インバータ素子であるINV ４２を設ける。そして、Oscillator１の出力信号Output２をINV ４２にて反転してやることで、先に示した立ち上がりエッジから次の立ち下がりエッジまでの半周期のジッタを求める手法と全く同じ方法で計測できる。
【００６１】
なお、図１６では、Oscillator１の出力端子とセレクタ４の一方の入力端子との間に、INV ４２を設けた構成としたが、実際にはセレクタ等を回路に組み込んで、INV ４２を回路に接続するか否かを選択できる構成にすると良い。これにより、図１及び図１６の両方の回路を設けることなく、１つの回路で対応が可能となる。
【００６２】
次に、立ち上がりエッジから次の立ち下がりエッジまでの半周期のジッタ測定方法と、立ち下がりエッジから次の立ち上がりエッジまでの半周期のジッタ測定方法と、を利用した、発振回路のデューティ比率を求める方法について、図１７に示したフローチャートに基づいて説明する。図１７は、本発明のテスト回路を用いて発振回路のデューティ比率を求める方法を説明するためのフローチャート図である。図１８は、ディレイ値とMeas Counterのカウント値との関係を表した第３のグラフである。図１９は、発振回路のデューティ比率を示した波形図である。
【００６３】
発振回路のデューティ比率を求める際には、まずJitterモードに設定する（Ｓ１１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００６４】
そして、立ち上がりエッジから次の立ち下がりエッジまでの半周期についてジッタ測定を行う。まず、Base Delay６を調整する（Ｓｌ２）。すなわち、出力信号Output２を半周期分だけ遅延させる。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００６５】
次に、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ１３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す（計数工程）。それにより、図１８に示したRise to Fall４３の結果が得られる。なお、図１８において、グラフの縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。
【００６６】
続いて、Meas Counter値が５０% となるTaを探す（Ｓ１４）。すなわち、カウント値が“０”〜Fullの中間値となる時のTa４５を記録する（第１平均時間測定工程）。
【００６７】
次に、立ち下がりエッジから次の立ち上がりエッジまでの半周期について測定を行う。まず、Oscillatorの出力を反転する（Ｓ１５）。すなわち、Output信号２をINV ４２にて反転してやることで、先に示した立ち上がりエッジから次の立ち下がりエッジまでの半周期の測定を行う。
【００６８】
次に、Base Delay６を調整する（Ｓ１６）。そして、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ１７）。すなわち、Ｓ１２、Ｓ１３と全く同じ処理である。これにより、図１８に示したFall to Riseの結果４４が得られる。 続いて、Meas Counter値が５０% となるTbを探す（Ｓ１８）。すなわち、カウント値が“０”〜Fullの中間値となる時のTb４６を記録する（第２平均時間測定工程）。
【００６９】
ここで、Ta,Tb の正確な遅延時間が判っているか否かを判定する（Ｓ１９）。この時、Ta４５,Tb ４６の正確な時間が判っていれば、Tb４６−Ta４５を計算してΔt ４７とし、Ｓ２２で説明する式３, 式４にて、デューティ比率を計算する（Ｓ２２）。
【００７０】
一方、Ta４５,Tb ４６の時間が不明である時は、OSC モードに設定する（Ｓ２０）。すなわち、Jitter/OSCセレクト信号５に“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。
【００７１】
次に、Ta,Tb 値での発振周波数を計測する（Ｓ２１）。すなわち、Base Delay６及びAdjustable Delay７の状態をTa４５に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする（周波数測定工程）。ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間においてリングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCaとして記録しておく。同様に、Base Delay６及びAdjustable Delay７の状態を、Tb４６に設定してカウントを計測する。そして、そのカウント値をCbとして記録しておく。
【００７２】
次に、デューティ比率を計算する（Ｓ２２）。すなわち、Ta４５とTb４６の時のBase Delay６とAdjustable Delay７の遅延量を式１にて算出する。その結果、Caの時の遅延量DaとCb時の遅延量Dbとを求め、その差分Δt ４７をDb−Daにて算出する。Δt ４７によって、図１９に示した立ち上がりエッジから立ち下がりエッジまでの時間と、立ち下がりエッジから立ち上がりエッジまでの時間と、の比率であるデューティ比率を求める（デューティ比算出工程）。図１９のTcycleの中央で変化が起こった時、立ち上がりエッジから立ち下がりエッジまでのTr-f４９と、立ち下がりエッジから立ち上がりエッジまでのTf-r５０と、の比率が同じで、この時のデューティ比率５０% となる。つまり、Δt ４７が０の場合がこれに当たる。
【００７３】
また、Δt ４７が０でない場合のTr-f４９と、Tf-r５０と、の期間は、下記の式３及び式４で計算できる。
【００７４】
Tr-f＝(Tcycle ／２) −( Δt ／２) ………式３
Tf-r＝(Tcycle ／２) ＋( Δt ／２) ………式４
Δt ４７が０でない場合、式３及び式４の計算結果の比であるTr-f:Tf-r がデューティ比率となる。
【００７５】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００７６】
(1) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路は、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差からジッタを算出する。これにより、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することができる。また、比較的安価なロジックテスタのみで、ジッタを測定できる。さらに、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタを測定できる。
【００７９】
(2) 発振回路のジッタ試験を行うためのテスト回路は、発振回路の出力端子の直後に、接離可能なインバータ素子を備えているので、発振回路の出力信号の立ち下がりエッジから立ち上がりエッジまでの時間を測定することが可能となり、発振回路のデューティ比率試験を行うことができる。
【００８０】
(3) 発振回路のジッタ試験を行うためのテスト回路は、回数カウンタ及び周波数カウンタに代えて、回数カウンタの機能及び周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えているので、回路規模を小さくすることができ、製品コストを低減することができる。
【００８１】
(4) この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路は、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、周波数カウンタで測定した発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第２平均時間を測定する。そして、第１平均時間と第２平均時間の差からデューティ比率を算出する。これにより、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率を測定できる。
【００８２】
(5) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うために、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差をジッタとして求める。これにより、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することができる。また、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタを測定できる。
【００８４】
(6) 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うために、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を周波数カウンタで測定する。そして、周波数カウンタで測定した両発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、第１平均時間と第２平均時間との差からデューティ比率を算出する。これにより、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る発振回路のテスト回路の構成を示したブロック図である。
【図２】Oscillatorの出力サイクルを表した波形図である。
【図３】周期ジッタの概念を示した波形図である。
【図４】ジッタ測定方法を説明するためのフローチャートである。
【図５】Ｄフリップフロップの入力信号のタイムチャート図である。
【図６】Ｄフリップフロップの入力信号の変化部分を拡大したタイムチャート図である。
【図７】ディレイ値とMeas Counterのカウント値との関係を表したグラフである。
【図８】本発明の実施形態に係る発振回路のテスト回路でPLL 回路をテストする構成を示した回路図である。
【図９】本発明の実施形態に係る発振回路のテスト回路におけるカウンタの変形例の構成図である。
【図１０】発振回路の出力の立ち上がりエッジから立ち下がりエッジを表す波形図である。
【図１１】半周期のPeriod Jitter の概念を示した図である。
【図１２】Ｄフリップフロップの入力信号の第２タイムチャート図である。
【図１３】Ｄフリップフロップの入力信号の変化部分を拡大した第２のタイムチャート図である。
【図１４】ディレイ値とMeas Counterのカウント値との関係を表した第２のグラフである。
【図１５】発振回路の出力の立ち下がりエッジから立ち上がりエッジまでを表す波形図である。
【図１６】本発明の実施形態に係るテスト回路にインバータ素子を加えた構成図である。
【図１７】本発明のテスト回路を用いて発振回路のデューティ比率を求める方法を説明するためのフローチャート図である。
【図１８】ディレイ値とMeas Counterのカウント値との関係を表した第３のグラフである。
【図１９】発振回路のデューティ比率を示した波形図である。
【図２０】従来技術の回路構成を示したブロック図である。
【符号の説明】
１−Oscillator（発振回路）
４−セレクタ
５−Jitter/OSCセレクト信号
６−Base Delay（基本遅延回路）
７−Adjustable Delay（可調整遅延回路）
８−Ｄフリップフロップ
９−Meas Counter（回数カウンタ）
１０−Freq. Counter （周波数カウンタ）
１１−Ref CK（基準信号）
２３−PLL 回路
２６−VCO （電圧制御発振器）
６１−テスト回路
【発明の属する技術分野】
本発明は、半導体集積回路に組み込まれた発振回路のテスト回路及びテスト方法に関し、特にジッタの測定と発振信号のデューティ比率測定とを可能とするテスト回路及びテスト方法に関する。
【０００２】
【従来の技術】
半導体集積回路に関する技術の進歩に伴い、LSI の内部処理部や外部機器とのインタフェース部のみをシステムクロックよりも高速で動作させるために、LSI 内部にクロック源としてPLL(Phase Locked Loop)回路を搭載する技術が開発され、広く利用されている。PLL 回路を使用する際には、ジッタ( クロック信号のゆらぎ) が発生する。このジッタは、PLL 回路が組み込まれたLSI とともに使用する他の回路に悪影響を及ぼすことがある。そのため、製造したLSI に組み込まれたPLL 回路の評価及び出荷検査において、ジッタのデータを正確に測定する必要がある。
【０００３】
ジッタの測定には、高性能のアナログLSI テスタや計測機器を使用するのが一般的であり、PLL 回路が生成した高速なクロックは、LSI の端子を介して外部に出力され、その端子に計測機器を接続してジッタを計測することになる。この計測方法では、LSI チップのパッド、ワイヤ、パッケージ端子及び計測装置までのケーブルを介して、PLL 回路の出力クロックを取り出すことになる。そのため、配線容量や配線抵抗の影響で、クロック波形が鈍ってしまうとともに、ノイズの影響を受けてしまい、正確なジッタ測定ができないという問題がある。また、前記のようにジッタ測定には、高性能のアナログLSI テスタや計測機器が必要となるため、LSI 生産時の出荷検査のコストが増加するという問題がある。
【０００４】
これらの問題を解決するために、PLL の信号を外部に取り出さずに測定する方法がある。例えば、Stephen Sunter＆ Aubin Roy, LogicVision,Inc."BIST for Phase-Locked Loops in Digital Applications" ，Proceedings IEEE International Test Conference,1999,pp.532-540には、LSI 内部に測定回路を組み込み、ロジックテスタで試験を行う方法が提案されている。図２０は、従来技術の回路構成を示したブロック図である。本稿によれば、図２０に示したように、組み込みジッタテスト回路１０１は、Constant Delayブロック１１１、Adjustable Delayブロック１１２、Ｄフリップフロップ１１３、Error Counter ブロック１１４、OSC.Freq. Counter ブロック１１５、セレクタ１１６から成る。また、PLL 回路１０２への供給クロックfREFと、PLL 回路１０２のVCO １２４から出力されてＮ分周器１２５で１／Ｎ倍された信号と、を使用する構造となっている。本回路１０１での動作は、PLL 回路１０２への供給クロックfREF、及びPLL 回路１０２でVCO １２４で１／Ｎ倍された信号のタイミングの差をAdjustable Delay１１２を動作させながらError Counter １１４で観測する動作と、Adjustable Delay１１２の絶対遅延時間をOSC.Freq. Counter １１５で計測する動作と、から成る。これにより、高精度なジッタ測定及びロジックテスタでの測定を可能にしている。
【０００５】
【発明が解決しようとする課題】
従来技術である"BIST for Phase-Locked Loops in Digital Applications" では、Ｎ分周器１２５によって１／Ｎ倍された後の信号の出力点が、ジッタの測定ポイントとなっている。また、ジッタテスト回路１０１では、Ｎ分周器１２５によって１／Ｎされた後の信号と、PLL 回路１０２への供給クロック（基準クロック）fREFと、を比較することで測定を実施している。しかしながら、実際にLSI 内部で使用される信号は、PLL 回路１０２のVCO １２４から出力された直後のものであり、ジッタ値は、このVCO １２４直後で測定した値をスペックとして規定しているケースが多い。よって、この従来技術の測定方法は、実際にLSI 内部で使用される信号と異なる信号を測定するため、採用し難い。また、PLL 回路１０２に入力されている基準クロックと、Ｎ分周器１２５を介して帰還された信号と、の位相差を検出している回路構成となっているため、PLL 回路以外の発振回路に適用することができない。さらに、従来の回路では、VCO 回路１２４から出力される発振クロックのデューティ比を測定できない構成となっている。
【０００６】
そこで、本発明は上記の問題を解決するために創作したものであり、その目的は精度の高いジッタ測定をロジック回路のみで実現できる発振回路のテスト回路及びテスト方法を提供することである。
【０００７】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【０００８】
【発明が解決しようとする課題】
(1) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を１周期分または半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した発振信号と、の信号到達時間を比較し、前記発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、を備え、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した発振周波数を用いて、前記両遅延量の設定値における遅延量を算出して、その差からジッタを算出することを特徴とする。
【０００９】
この構成においては、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路は、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差からジッタを算出する。したがって、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することが可能となる。また、比較的安価なロジックテスタのみで、ジッタを測定できる。さらに、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタ測定が可能である。
【００１４】
(2) 前記発振回路の出力端子の直後に、接離可能なインバータ素子を設けたことを特徴とする。
【００１５】
この構成において、発振回路のジッタ試験を行うためのテスト回路は、発振回路の出力端子の直後に、接離可能なインバータ素子を備えている。したがって、発振回路の出力信号の立ち下がりエッジから立ち上がりエッジまでの時間を測定することが可能となり、発振回路のデューティ比率試験を行うことが可能となる。
【００１６】
(3) 前記回数カウンタ及び前記周波数カウンタに代えて、前記回数カウンタの機能及び前記周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えたことを特徴とする。
【００１７】
この構成において、発振回路のジッタ試験を行うためのテスト回路は、回数カウンタ及び周波数カウンタに代えて、回数カウンタの機能及び周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えている。したがって、回路規模を小さくすることができ、製品コストを低減することが可能となる。
【００１８】
(4) 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した遅延信号と、の信号到達時間を比較し、前記発振回路が出力した発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、
前記発振回路の直後に接離可能に接続されたインバータ素子と、を備え、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出し、
また、前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、
前記第１平均時間と前記第２平均時間の差からデューティ比率を算出することを特徴とする。
【００１９】
この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路は、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、周波数カウンタで測定した発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第２平均時間を測定する。そして、第１平均時間と第２平均時間の差からデューティ比率を算出する。
【００２０】
したがって、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定が可能となる。
【００２１】
(5) （１）乃至（３）のいずれかに記載のテスト回路により、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト方法において、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出して、その差からジッタを算出するジッタ算出工程と、を備えたを特徴とする。
【００２２】
この構成においては、半導体集積回路に組み込まれた発振回路のジッタ試験を行うために、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差をジッタとして求める。したがって、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することが可能となる。また、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタ測定が可能である。
【００２５】
(6) 請求項４に記載のテスト回路により、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト方法において、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第１計数工程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する第１平均時間測定工程と、
前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第２計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出する第２平均時間測定工程と、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び前記発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、前記第１平均時間と前記第２平均時間との差からデューティ比率を算出するデューティ比算出工程と、を備えたことを特徴とする。
【００２６】
この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うために、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を周波数カウンタで測定する。そして、周波数カウンタで測定した両発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、第１平均時間と第２平均時間との差からデューティ比率を算出する。
【００２７】
したがって、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定が可能となる。
【００２８】
(7) (1)乃至(6) の構成において、前記発振回路を、ＰＬＬ回路とすることができる。
【００２９】
したがって、ＰＬＬ回路で問題となるジッタやデューティ比の試験を正確に行うことが可能となる。
【００３０】
【発明の実施の形態】
図１は、本発明の実施形態に係る発振回路のテスト回路の構成を示したブロック図である。図１は、Oscillator（発振回路）１の出力信号Output２をシステムクロック供給ラインSystem CLK（以下、System CLKと称する。）３として使用する半導体集積回路に対して、ジッタのテスト回路６１を組み込んだ例である。テスト回路６１は、セレクタ４、第１のディレイ回路ブロックであるBase Delay（基本遅延回路）６、第２のディレイ回路ブロックであるAdjustable Delay（可調整遅延回路）７、Ｄフリップフロップ８、Meas Counter（回数カウンタ）９、及びFreq. Counter （周波数カウンタ）１０から成る。
【００３１】
セレクタ４は、一方の入力端子がSystem CLK３に接続され、他方の入力端子がAdjustable Delay７の出力端子に接続され、出力端子がBase Delay６の入力端子及びＤフリップフロップ８のデータ入力端子に接続されている。Base Delay６の出力端子は、Adjustable Delay７の入力端子に接続されている。Adjustable Delay７の出力端子は、Ｄフリップフロップ８のクロック入力端子、セレクタ４の他方の入力端子、及びFreq. Counter １０の一方の入力端子に接続されている。また、Ｄフリップフロップ８の出力端子は、Meas Counter９の入力端子に接続されている。さらに、Freq. Counter １０の他方の入力端子は、基準クロックであるRef CK１１に接続されている。
【００３２】
セレクタ４は、Jitter/OSCセレクト信号５が“０”の場合はジッタ測定モード、“１”の場合はBase Delay６及びAdjustable Delay７をリング状に接続したリング発振モードとなる。Base Delay６は、遅延値を外部から可変制御可能で、出力信号Output２を１周期、または半周期分遅らせる役割を持ち、Adjustable Delay７はBase Delay６に比べ、微細なステップで遅延量を外部から制御可能な構造を持った回路である。Meas Counter９は、ジッタ測定モードにおいて、指定された周期分の期間にＤフリップフロップ８が“１”をラッチした回数をカウントする機能を持つ。Freq. Counter １０は、リング発振モードにおいて、基準クロックであるRef CK１１における指定されたサイクル分の期間で、Base Delay６及びAdjustable Delay７にて構成されたリング発振器の発振回数をカウントする機能を持つ。
【００３３】
本回路で測定する周期ジッタ（以下、Period Jitter と称する。）テストについて、概略を説明する。図２は、Oscillatorの出力サイクルを表した波形図である。図３は、周期ジッタの概念を示した波形図である。図２に示したように、Oscillator１から出力された信号のサイクル毎のクロック周期幅１２を逐次測定する。その結果は、図３に示したようになる。この時、クロック周期幅の最大値Tmax１３と、クロック周期幅の最小値Tmin１４と、の差をとった値、すなわちTmax１３−Tmin１４がPeak-to-PeakのPeriod Jitter １５となる。なお、一般的に、Oscillatorの出力サイクル数は、数万サイクル程度とすることが多い。
【００３４】
測定原理は、Oscillator１のクロック周期幅１２に対して、Base Delay６及びAdjustable Delay７による遅延量が、小さい時はフリップフロップ８に“０”がラッチされ、逆に大きい時は、Ｄフリップフロップ８には“１”がラッチされることを利用している。すなわち、Base Delay６及びAdjustable Delay７による遅延量を決定し、予め決めたサイクル数Ｎ回に対してＤフリップフロップ８が“１”をラッチしている回数をMeas Counter９で数える。サイクル数Ｎが終了した時点で、Meas Counter９の内容を読み出すことで、その時のBase Delay６及びAdjustable Delay７による遅延量と、クロックのサイクル幅１２と、の関係が判る。この時、Meas Counter９の値が”０”であったなら、サイクル幅１２＞Base Delay６及びAdjustable Delay７による遅延量、となる。また、Meas Counter９の値が“Ｎ”であったなら、サイクル幅１２＜Base Delay６及びAdjustable Delay７による遅延量、となる。さらに、Meas Counter９の値が“１”〜“Ｎ−１”となった場合は、フリップフロップ８が“０”と“１”の両方の値をとっているので、その時のBase Delay６及びAdjustable Delay７による遅延量は、ジッタ内にあることとなる。これらの計測をBase Delay６及びAdjustable Delay７による遅延量を微妙に変えながら繰り返し行うことで、Tmax１３とTmin１４とを求め、Peak-to-PeakのPeriod Jitter １５を算出する。
【００３５】
次に、本回路例を用いた場合のジッタ測定方法の詳細を、図４に基づいて説明する。図４は、ジッタ測定方法を説明するためのフローチャートである。図５は、Ｄフリップフロップの入力信号のタイムチャート図である。
【００３６】
半導体集積回路（ＬＳＩ）に設けた発振回路のジッタ測定を行う場合は、まずJitterモードに設定する（Ｓ１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００３７】
続いて、Base Delay６を調整する（Ｓ２）。すなわち、図５に示したように、出力信号Output２を１周期分だけ遅延させる。この動作により、Ｄフリップフロップ８のck入力が、D 入力の信号よりも１周期分遅れて入ることになる。Base Delay６の遅延値が予め判っている場合はその値にする。しかしながら、Base Delay６の値が明らかでない場合は、Base Delay６の値を変えながら１周期分になるように調整する。この時の調整は、大まかに１周期分遅延させれば良いため、Ｄフリップフロップ８にラッチされる値が“０”から“１”に変わる時のBase Delay６の値を使用する。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００３８】
次に、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す。
【００３９】
ここで、本ステップの処理を、図６を用いて詳細に説明する。図６は、Ｄフリップフロップの入力信号の変化部分を拡大したタイムチャート図であり、図５の１周期遅れた信号１７の部分を拡大したもので、Ｄフリップフロップ８のD 入力波形とck入力波形を記している。ジッタ１８は、各サイクルにおいて１周期の幅が微妙にずれていることを示した。Ｓ３において、Adjustable Delay７は図６の（１）から（３）まで微増させ、逐次Meas Counter９の値を記録する。ここで、Ｄフリップフロップ８はck入力波形の立ち上がりエッジでラッチする。よって、図６の（１）のポイントでは、Ｄフリップフロップ８は常に“０”をラッチするため、Meas Counter９の値は“０”となる。また、図６の（２）のポイントでは、Ｄフリップフロップ８は“０”と“１”とをラッチするため、Meas Counter９の値は、中間的な値となる。さらに、図６の（３）のポイントでは、Ｄフリップフロップ８は常に“１”をラッチするため、Meas Counter９の値は測定サイクル数Ｎと同じ値となる。
【００４０】
図７は、ディレイ値とMeas Counterのカウント値との関係を表したグラフであり、Ｓ３のステップで測定された結果をグラフ化したものである。縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。図６に示した測定ポイント（１）（２）（３）と、図７に示した測定ポイント（１）（２）（３）とは、同一の値である。ここで、カウント値が“０”から切り替わった所がTmin２０であり、カウント値がFullになる直前がTmax２１となる。そして、ジッタ値（Period Jitter ）は、Tmax２１−Tmin２０となる。
【００４１】
この時、Tmax,Tmin の正確な遅延時間が判っているか否かを判定する（Ｓ４）。すなわち、Tmax２１,Tmin ２０の正確な遅延時間が判っている場合、Tmax２１−Tmin２０を計算する（Ｓ７）。しかしながら、LSI にBase Delay６及びAdjustable Delay７を組み込んだ場合、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受け、その時の真の遅延時間は特定できないのが普通である。よって、その場合は次のステップとして、Tmax２１,Tmin ２０の時間測定を行う。
【００４２】
まず、OSC モードに設定する（Ｓ５）。すなわち、Jitter/OSCセレクト信号５として“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。ここで、必ず発振動作を行うようにするため、Base Delay６とAdjustable Delay７を合わせた回路が、奇数段のインバータ回路となるようにしておく。
【００４３】
次に、Tmin、Tmax値での発振周波数を計測する（Ｓ６）。すなわち、Base Delay６とAdjustable Delay７の状態をTmin２０に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする。
【００４４】
ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間において、リングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCminとして記録しておく。同様に、Base Delay６とAdjustable Delay７の状態をTmax２１に設定してカウント値を計測する。そして、そのカウント値をCmaxとして記録しておく。
【００４５】
次に、Jitter幅を計算する（Ｓ７）。すなわち、Tmin２０とTmax２１の時のBase Delay６及びAdjustable Delay７による遅延量を算出する。Base Delay６及びAdjustable Delay７による遅延量は、リングオシレータの周期の１/ ２となることより、以下に示す式１で遅延量を計算できる。つまり、Base Delay６とAdjustable Delay７の遅延量をＤ、Freq. Counter １０でカウントした値をＣ、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、
Ｄ＝Ｗ×Ｍ／Ｃ／２………式１
で遅延量を求めることができる。ここで、カウント値ＣにＳ６で記録されているCminを代入すると、Tmin２０の時のBase Delay６及びAdjustable Delay７による遅延値が求まる。この値をDminとする。同様に、Cmaxを代入すると、Tmax２１の時のBase Delay６及びAdjustable Delay７による遅延値が求まる。この値をDmaxとする。そして、ジッタ幅２２を以下の式２で算出する。
【００４６】
Jitter＝Dmax−Dmin………式２
以上の方法で、発振回路の信号の立ち上がりエッジから次の立ち上がりエッジまでの１周期を単位としたPeak-to-PeakのPeriod Jitter ２２を求めることができる。
【００４７】
図８は、本発明の実施形態に係る発振回路のテスト回路でPLL 回路をテストする構成を示した回路図である。図９は、本発明の実施形態に係る発振回路のテスト回路におけるカウンタの変形例の構成図である。図８に示したように、図１に示したOscillator１を、PLL 回路２３に置き換えても、図４のフローチャートに基づいて説明した手順と同様に、全く問題なく測定できる。なお、PLL 回路２３は、PHASE DETECTOR（位相検出器）２４、CHARGE PUMP ２５、VCO （電圧制御発振器）２６、DIVIDER （Ｎ分周器）２７からなる。また、VCO ２６の出力端子をセレクタ４の一方の入力端子に接続している。
【００４８】
また、図４のフローチャートに基づいて説明した実施例において、Meas Counter９及びFreq. Counter １０が同時に使用されることはない。そこで、図９に示したように、Adjustable Delay７の出力端子JitterモードとOSC モードでの接続切替えを行うController２８を設けて、Adjustable Delay７の出力端子、Ｄフリップフロップ８の出力端子、及びRef CK１１の入力端子をController２８に接続するとともに、Controller２８の出力端子をCounter ２９に接続して、Counter ２９を共有化させる構成とする。これにより、回路規模を小さくすることが可能である。
【００４９】
次に、本発明の発振回路のテスト回路で、Oscillator１が出力する信号の立ち上がりエッジから立ち下がりエッジまでの間におけるジッタの測定方法について説明する。図１０は、発振回路の出力の立ち上がりエッジから立ち下がりエッジを表す波形図である。図１１は、半周期のPeriod Jitter の概念を示した図である。図１２は、Ｄフリップフロップの入力信号の第２タイムチャート図である。本測定方法においては、図１０に示したように、各サイクルの立ち上がりエッジから立ち下がりエッジまでの時間３０を逐次測定する。そして、その結果により図１１に示した最大値Tmax３１と最小値Tmin３２の差をとった値、すなわち、Tmax３１-Tmin ３２が、立ち上がりエッジから立ち下がりエッジまでの間におけるPeak-to-PeakのPeriod Jitter ３３となる。
【００５０】
測定回路は、図１に示したテスト回路６１を使用する。また、測定方法の手順については、図４に示したフローチャートに基づいて説明する。まず、Jitterモードに設定する（Ｓ１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００５１】
次に、Base Delay６を調整する（Ｓ２）。すなわち、図１２に示したように出力信号Output２を半周期分だけ遅延させる。この動作により、Ｄフリップフロップ８のck入力がD 入力の信号より、半周期分遅れて入ることになる。Base Delay６の値が予め判っている場合はその値にする。しかしながら、Base Delay６の値が明らかでない場合は、Base Delay６の値を変えながら半周期分になるように調整する。この時の調整は、大まかに半周期分遅延させれば良いため、Ｄフリップフロップ８にラッチされる値が“１”から“０”に変わる時のBase Delay６の値を使用する。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００５２】
続いて、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す。
【００５３】
ここで、本ステップの処理を、図１３を用いて詳細に説明する。図１３は、Ｄフリップフロップの入力信号の変化部分を拡大した第２のタイムチャート図であり、図１２の半周期遅れた信号３５の部分を拡大しており、Ｄフリップフロップ８の、D 入力波形とck入力波形を記している。ジッタ３６は、各サイクルにおいて半周期の幅が微妙にずれにいることを示した。Ｓ３において、Adjustable Delay７は図１３の（１）から（３）まで微増させ、逐次Meas Counter９の値を記録する。ここで、図１３の（１）のポイントでは、Ｄフリップフロップ８は常に“１”をラッチするため、Meas Counter９の値は測定サイクル数Ｎと同じ値となる。また、図１３の（２）のポイントでは、Ｄフリップフロップ８は“１”と“０”をとるため、Meas Counter９の値は、中間的な値となる。さらに、図１３の（３）のポイントでは、Ｄフリップフロップ８は常に“０”をラッチするため、Meas Counter９の値は“０”となる。
【００５４】
図１４は、ディレイ値とMeas Counterのカウント値との関係を表した第２のグラフであり、Ｓ３のステップで測定された結果をグラフ化したものである。縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。図１３に示した測定ポイント（１）（２）（３）と、図１４に示した測定ポイント（１）（２）（３）とは、同一の値である。ここで、カウント値がFullから切り替わった所がTmin３８であり、カウント値が“０”になる直前がTmax３９となる。そして、ジッタ値（Period Jitter ）４０は、Tmax３９−Tmin３８となる。
【００５５】
この時、Tmax,Tmin の正確な遅延時間が判っているか否かを判定する（Ｓ４）。すなわち、Tmax３９,Tmin ３８の正確な遅延時間が判っていれば、Tmax３９−Tmin３８を計算する（Ｓ７）。しかしながら、LSI にBase Delay６及びAdjustable Delay７を組み込んだ場合、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受け、その時の真の遅延時間は特定できないのが普通である。よって、その場合は次のステップとして、Tmax３９，Tmin３８の時間測定を行う。
【００５６】
まず、OSC モードに設定する（Ｓ５）。すなわち、Jitter/OSCセレクト信号５として“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。ここで、必ず発振動作を行うようにするため、Base Delay６及びAdjustable Delay７を合わせた回路が、奇数段のインバータ回路となるようにしておく。
【００５７】
次に、Tmin,Tmax での発振周波数を計測する（Ｓ６）。すなわち、Base Delay６及びAdjustable Delay７の状態をTmin３８に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする。
【００５８】
ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間においてリングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCmaxとして記録しておく。同様に、Base Delay６及びAdjustable Delay７の状態をTmax３９に設定してカウントを計測する。そして、そのカウント値をCmaxとして記録しておく。
【００５９】
次に、Jitter幅を計算する（Ｓ７）。すなわち、Tmax３９とTmin３８の時のBase Delay６及びAdjustable Delay７の遅延量を算出し、前記の式１と式２を用いて発振回路の信号の立ち上がりエッジから立ち下がりエッジまでの半周期を単位としたPeak-to-PeakのPeriod Jitter ４０を求める。
【００６０】
図１５は、発振回路の出力の立ち下がりエッジから立ち上がりエッジまでを表す波形図である。図１６は、本発明の実施形態に係るテスト回路にインバータ素子を加えた構成図である。ここで、図１５に示した発振回路の信号の立ち下がりエッジから次の立ち上がりエッジまでの半周期を単位としたジッタを求めるには、図１６に示したように、Oscillator１の出力端子とセレクタ４の一方の入力端子との間に、インバータ素子であるINV ４２を設ける。そして、Oscillator１の出力信号Output２をINV ４２にて反転してやることで、先に示した立ち上がりエッジから次の立ち下がりエッジまでの半周期のジッタを求める手法と全く同じ方法で計測できる。
【００６１】
なお、図１６では、Oscillator１の出力端子とセレクタ４の一方の入力端子との間に、INV ４２を設けた構成としたが、実際にはセレクタ等を回路に組み込んで、INV ４２を回路に接続するか否かを選択できる構成にすると良い。これにより、図１及び図１６の両方の回路を設けることなく、１つの回路で対応が可能となる。
【００６２】
次に、立ち上がりエッジから次の立ち下がりエッジまでの半周期のジッタ測定方法と、立ち下がりエッジから次の立ち上がりエッジまでの半周期のジッタ測定方法と、を利用した、発振回路のデューティ比率を求める方法について、図１７に示したフローチャートに基づいて説明する。図１７は、本発明のテスト回路を用いて発振回路のデューティ比率を求める方法を説明するためのフローチャート図である。図１８は、ディレイ値とMeas Counterのカウント値との関係を表した第３のグラフである。図１９は、発振回路のデューティ比率を示した波形図である。
【００６３】
発振回路のデューティ比率を求める際には、まずJitterモードに設定する（Ｓ１１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００６４】
そして、立ち上がりエッジから次の立ち下がりエッジまでの半周期についてジッタ測定を行う。まず、Base Delay６を調整する（Ｓｌ２）。すなわち、出力信号Output２を半周期分だけ遅延させる。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００６５】
次に、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ１３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す（計数工程）。それにより、図１８に示したRise to Fall４３の結果が得られる。なお、図１８において、グラフの縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。
【００６６】
続いて、Meas Counter値が５０% となるTaを探す（Ｓ１４）。すなわち、カウント値が“０”〜Fullの中間値となる時のTa４５を記録する（第１平均時間測定工程）。
【００６７】
次に、立ち下がりエッジから次の立ち上がりエッジまでの半周期について測定を行う。まず、Oscillatorの出力を反転する（Ｓ１５）。すなわち、Output信号２をINV ４２にて反転してやることで、先に示した立ち上がりエッジから次の立ち下がりエッジまでの半周期の測定を行う。
【００６８】
次に、Base Delay６を調整する（Ｓ１６）。そして、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ１７）。すなわち、Ｓ１２、Ｓ１３と全く同じ処理である。これにより、図１８に示したFall to Riseの結果４４が得られる。 続いて、Meas Counter値が５０% となるTbを探す（Ｓ１８）。すなわち、カウント値が“０”〜Fullの中間値となる時のTb４６を記録する（第２平均時間測定工程）。
【００６９】
ここで、Ta,Tb の正確な遅延時間が判っているか否かを判定する（Ｓ１９）。この時、Ta４５,Tb ４６の正確な時間が判っていれば、Tb４６−Ta４５を計算してΔt ４７とし、Ｓ２２で説明する式３, 式４にて、デューティ比率を計算する（Ｓ２２）。
【００７０】
一方、Ta４５,Tb ４６の時間が不明である時は、OSC モードに設定する（Ｓ２０）。すなわち、Jitter/OSCセレクト信号５に“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。
【００７１】
次に、Ta,Tb 値での発振周波数を計測する（Ｓ２１）。すなわち、Base Delay６及びAdjustable Delay７の状態をTa４５に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする（周波数測定工程）。ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間においてリングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCaとして記録しておく。同様に、Base Delay６及びAdjustable Delay７の状態を、Tb４６に設定してカウントを計測する。そして、そのカウント値をCbとして記録しておく。
【００７２】
次に、デューティ比率を計算する（Ｓ２２）。すなわち、Ta４５とTb４６の時のBase Delay６とAdjustable Delay７の遅延量を式１にて算出する。その結果、Caの時の遅延量DaとCb時の遅延量Dbとを求め、その差分Δt ４７をDb−Daにて算出する。Δt ４７によって、図１９に示した立ち上がりエッジから立ち下がりエッジまでの時間と、立ち下がりエッジから立ち上がりエッジまでの時間と、の比率であるデューティ比率を求める（デューティ比算出工程）。図１９のTcycleの中央で変化が起こった時、立ち上がりエッジから立ち下がりエッジまでのTr-f４９と、立ち下がりエッジから立ち上がりエッジまでのTf-r５０と、の比率が同じで、この時のデューティ比率５０% となる。つまり、Δt ４７が０の場合がこれに当たる。
【００７３】
また、Δt ４７が０でない場合のTr-f４９と、Tf-r５０と、の期間は、下記の式３及び式４で計算できる。
【００７４】
Tr-f＝(Tcycle ／２) −( Δt ／２) ………式３
Tf-r＝(Tcycle ／２) ＋( Δt ／２) ………式４
Δt ４７が０でない場合、式３及び式４の計算結果の比であるTr-f:Tf-r がデューティ比率となる。
【００７５】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００７６】
(1) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路は、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差からジッタを算出する。これにより、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することができる。また、比較的安価なロジックテスタのみで、ジッタを測定できる。さらに、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタを測定できる。
【００７９】
(2) 発振回路のジッタ試験を行うためのテスト回路は、発振回路の出力端子の直後に、接離可能なインバータ素子を備えているので、発振回路の出力信号の立ち下がりエッジから立ち上がりエッジまでの時間を測定することが可能となり、発振回路のデューティ比率試験を行うことができる。
【００８０】
(3) 発振回路のジッタ試験を行うためのテスト回路は、回数カウンタ及び周波数カウンタに代えて、回数カウンタの機能及び周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えているので、回路規模を小さくすることができ、製品コストを低減することができる。
【００８１】
(4) この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路は、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、周波数カウンタで測定した発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第２平均時間を測定する。そして、第１平均時間と第２平均時間の差からデューティ比率を算出する。これにより、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率を測定できる。
【００８２】
(5) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うために、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差をジッタとして求める。これにより、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することができる。また、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタを測定できる。
【００８４】
(6) 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うために、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を周波数カウンタで測定する。そして、周波数カウンタで測定した両発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、第１平均時間と第２平均時間との差からデューティ比率を算出する。これにより、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る発振回路のテスト回路の構成を示したブロック図である。
【図２】Oscillatorの出力サイクルを表した波形図である。
【図３】周期ジッタの概念を示した波形図である。
【図４】ジッタ測定方法を説明するためのフローチャートである。
【図５】Ｄフリップフロップの入力信号のタイムチャート図である。
【図６】Ｄフリップフロップの入力信号の変化部分を拡大したタイムチャート図である。
【図７】ディレイ値とMeas Counterのカウント値との関係を表したグラフである。
【図８】本発明の実施形態に係る発振回路のテスト回路でPLL 回路をテストする構成を示した回路図である。
【図９】本発明の実施形態に係る発振回路のテスト回路におけるカウンタの変形例の構成図である。
【図１０】発振回路の出力の立ち上がりエッジから立ち下がりエッジを表す波形図である。
【図１１】半周期のPeriod Jitter の概念を示した図である。
【図１２】Ｄフリップフロップの入力信号の第２タイムチャート図である。
【図１３】Ｄフリップフロップの入力信号の変化部分を拡大した第２のタイムチャート図である。
【図１４】ディレイ値とMeas Counterのカウント値との関係を表した第２のグラフである。
【図１５】発振回路の出力の立ち下がりエッジから立ち上がりエッジまでを表す波形図である。
【図１６】本発明の実施形態に係るテスト回路にインバータ素子を加えた構成図である。
【図１７】本発明のテスト回路を用いて発振回路のデューティ比率を求める方法を説明するためのフローチャート図である。
【図１８】ディレイ値とMeas Counterのカウント値との関係を表した第３のグラフである。
【図１９】発振回路のデューティ比率を示した波形図である。
【図２０】従来技術の回路構成を示したブロック図である。
【符号の説明】
１−Oscillator（発振回路）
４−セレクタ
５−Jitter/OSCセレクト信号
６−Base Delay（基本遅延回路）
７−Adjustable Delay（可調整遅延回路）
８−Ｄフリップフロップ
９−Meas Counter（回数カウンタ）
１０−Freq. Counter （周波数カウンタ）
１１−Ref CK（基準信号）
２３−PLL 回路
２６−VCO （電圧制御発振器）
６１−テスト回路
Claims (6)
- 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を１周期分または半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した発振信号と、の信号到達時間を比較し、前記発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、を備え、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した発振周波数を用いて、前記両遅延量の設定値における遅延量を算出して、その差からジッタを算出することを特徴とするテスト回路。 - 前記発振回路の出力端子の直後に、接離可能なインバータ素子を設けたことを特徴とする請求項１に記載のテスト回路。
- 前記回数カウンタ及び前記周波数カウンタに代えて、前記回数カウンタの機能及び前記周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えたことを特徴とする請求項１または２に記載のテスト回路。
- 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した遅延信号と、の信号到達時間を比較し、前記発振回路が出力した発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、
前記発振回路の直後に接離可能に接続されたインバータ素子と、を備え、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出し、
また、前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、
前記第１平均時間と前記第２平均時間の差からデューティ比率を算出することを特徴とするテスト回路。 - 請求項１乃至３のいずれかに記載のテスト回路により、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト方法において、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出して、その差からジッタを算出するジッタ算出工程と、を備えたを特徴とするテスト方法。 - 請求項４に記載のテスト回路により、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト方法において、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第１計数工程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する第１平均時間測定工程と、
前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第２計数工 程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する第２平均時間測定工程と、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び前記発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、前記第１平均時間と前記第２平均時間との差からデューティ比率を算出するデューティ比算出工程と、を備えたことを特徴とするテスト方法。
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