CN104124945B - 占空比校准电路 - Google Patents

Abstract

一种占空比校准电路，包括半周期延迟电路、控制信号产生电路以及触发电路。所述半周期延迟电路适于对输入时钟进行半周期延迟处理以产生第一延迟时钟；所述控制信号产生电路适于根据所述输入时钟产生控制信号，所述控制信号在所述输入时钟的触发沿时刻为第一电平，否则为第二电平；所述触发电路适于根据所述第一延迟时钟和所述控制信号产生输出时钟，所述输出时钟的状态在所述第一延迟时钟的触发沿到来时更新为所述第二电平，在所述控制信号为所述第一电平时更新为所述第一电平。本发明提供的占空比校准电路稳定时间短。

Description

占空比校准电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种占空比校准电路。

背景技术

随着集成电路的工艺更新换代和设计技术的不断革新，芯片的工作速度得以持续提高。高速度意味着更苛刻的时序精度，对***的时钟性能要求也相应提高，其中一个重要的性能指标便是时钟的占空比。通常来说，一个占空比为百分之五十的时钟对于数据的传播最有利。

在实际应用中，***的时钟往往通过锁相环或者延时锁相环来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经过倍频、同步后产生的时钟往往不能保证占空比为百分之五十。另外，在时钟的传播过程中，由于传播链路中同样存在着***及工艺的偏差，也将引起时钟的占空比失调。特别是在高频应用时，占空比的失调甚至会使时钟不能正常地翻转，从而造成严重的时序错误。因此，在对占空比要求严格的场合中，加入占空比校准电路(DDC，Duty Cycle Corrector)是十分必要的。

占空比校准电路被广泛应用于双倍速率同步动态随机存储器、双采样模数转换器、锁相环以及时钟数据恢复等电路中，以产生一个占空比为百分之五十的时钟，从而保障***的正常运作和效能的最佳发挥。现有技术中，占空比校准电路通常采用模拟方式进行校准。模拟式占空比校准电路中的检测方式和调整方式都是连续的，因而具有校准精度高、可调频率范围宽的优点。然而，模拟式占空比校准电路多采用反馈结构，需要较长的稳定时间，即需要较长时间才能输出占空比为百分之五十的时钟。

发明内容

本发明解决的是模拟式占空比校准电路稳定时间长的问题。

为解决上述问题，本发明提供一种占空比校准电路，包括：半周期延迟电路、控制信号产生电路以及触发电路；

所述半周期延迟电路适于对输入时钟进行半周期延迟处理以产生第一延迟时钟；

所述控制信号产生电路适于根据所述输入时钟产生控制信号，所述控制信号在所述输入时钟的触发沿时刻为第一电平，否则为第二电平；

所述触发电路适于根据所述第一延迟时钟和所述控制信号产生输出时钟，所述输出时钟的状态在所述第一延迟时钟的触发沿到来时更新为所述第二电平，在所述控制信号为所述第一电平时更新为所述第一电平。

可选的，所述控制信号产生电路包括第一D触发器和第一非门电路；

所述第一D触发器的时钟端适于接收所述输入时钟，所述第一D触发器的数据端适于接收第一数据信号，所述第一D触发器的控制端适于接收所述输出时钟，所述第一D触发器的输出端连接所述第一非门电路的输入端，所述第一数据信号为所述第二电平；

所述第一非门电路的输出端适于产生所述控制信号。

可选的，所述触发电路包括第二D触发器；

所述第二D触发器的时钟端适于接收所述第一延迟时钟，所述第二D触发器的数据端适于接收第二数据信号，所述第二D触发器的控制端适于接收所述控制信号，所述第二D触发器的输出端适于产生所述输出时钟，所述第二数据信号为所述第二电平。

可选的，所述第一电平为低电平，所述第二电平为高电平。

可选的，所述第一电平为高电平，所述第二电平为低电平。

可选的，所述半周期延迟电路包括：状态信号产生单元、状态控制单元以及(2×N)个第一延迟单元，N≥1且N为正整数；

所述第一延迟单元的控制端适于接收调节信号，所述调节信号适于调节所述第一延迟单元的延迟时间，所述第一延迟单元的初始延迟时间根据Td＜T0÷(2×N)确定，其中，Td为所述第一延迟单元的初始延迟时间，T0为所述输入时钟的周期；

所述(2×N)个第一延迟单元呈串联连接结构，第一个第一延迟单元的输入端适于接收所述输入时钟，第N个第一延迟单元的输出端适于产生所述第一延迟时钟，第(2×N)个第一延迟单元的输出端适于产生第二延迟时钟；

所述状态信号产生单元适于根据所述输入时钟和所述第二延迟时钟产生状态信号，所述状态信号在所述输入时钟的上升沿和所述第二延迟时钟的上升沿同一时刻到来时为高电平，否则为低电平；

所述状态控制单元适于根据所述状态信号产生所述调节信号，所述调节信号在所述状态信号为低电平时控制所述第一延迟单元的延迟时间增加，在所述状态信号为高电平时控制所述第一延迟单元的延迟时间保持不变。

可选的，所述状态信号产生单元包括第二延迟单元、第三D触发器、第四D触发器、第二非门电路以及与门电路，所述第三D触发器和所述第四D触发器为下降沿D触发器；

所述第二延迟单元适于对所述输入时钟进行延迟处理以产生第三延迟时钟；

所述第三D触发器的时钟端适于接收所述输入时钟，所述第三D触发器的数据端连接所述第四D触发器的数据端并适于接收所述第二延迟时钟，所述第三D触发器的输出端连接所述与门电路的第一输入端；

所述第四D触发器的时钟端适于接收所述第三延迟时钟，所述第四D触发器的输出端连接所述第二非门电路的输入端；

所述第二非门电路的输出端连接所述与门电路的第二输入端；

所述与门电路的输出端适于产生所述状态信号。

可选的，所述第一延迟单元为反相器。

可选的，所述调节信号适于调节所述反相器中尾电流源提供的电流值。

可选的，所述调节信号适于调节所述反相器中负载电容的容值。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的占空比校准电路，通过对输入时钟进行半周期延迟获得第一延迟时钟，并采用所述第一延迟时钟的触发沿和所述输入时钟的触发沿改变触发电路的输出状态。由于所述第一延迟时钟滞后所述输入时钟的时间为所述输入时钟的半个周期，因而所述第一延迟时钟的触发沿和所述输入时钟的触发沿间隔时间为所述输入时钟的半个周期，也就是说，所述触发电路的输出状态每隔所述输入时钟的半个周期就改变一次，因此，所述触发电路产生的输出时钟的占空比为百分之五十。本发明提供的占空比校准电路最多在所述输入时钟的两个周期内产生所述输出时钟，缩短了占空比校准电路的稳定时间。

本发明的可选方案中，所述占空比校准电路采用了D触发器和非门电路实现，由于数字电路从一个工艺到另一个工艺很容易转换，因而所述占空比校准电路能够简单移植。

附图说明

图1是本发明实施方式的占空比校准电路的结构示意图；

图2是本发明实施例提供的一种占空比校准电路的结构示意图；

图3是图2所示的占空比校准电路的一种工作时序图；

图4是图2所示的占空比校准电路的另一种工作时序图；

图5是图2所示的占空比校准电路的另一种工作时序图；

图6是图2所示的占空比校准电路的另一种工作时序图；

图7是本发明实施例提供的另一种占空比校准电路的结构示意图；

图8是图7所示的占空比校准电路的一种工作时序图；

图9是图7所示的占空比校准电路的另一种工作时序图；

图10是图7所示的占空比校准电路的另一种工作时序图；

图11是图7所示的占空比校准电路的另一种工作时序图；

图12是本发明实施例提供的一种半周期延迟电路的结构示意图；

图13是本发明实施例提供的一种状态信号产生单元的结构示意图；

图14是本发明实施例的状态信号产生单元的一种工作时序图；

图15是本发明实施例的状态信号产生单元的另一种工作时序图。

具体实施方式

图1是本发明实施方式的占空比校准电路的结构示意图，所述占空比校准电路包括半周期延迟电路11、控制信号产生电路12以及触发电路13。

具体地，所述半周期延迟电路11适于对输入时钟CKI进行半周期延迟处理以产生第一延迟时钟CKD1。所述输入时钟CKI作为待校准的时钟，其占空比是随机的，可能小于百分之五十，也可能大于百分之五十。经过所述半周期延迟处理，所述第一延迟时钟CKD1滞后于所述输入时钟CKI、占空比与所述输入时钟CKI的占空比相等，滞后时间为所述输入时钟CKI的半个周期，即所述第一延迟时钟CKD1的第一个上升沿与所述输入时钟CKI的第一个上升沿间隔时间为所述输入时钟CKI的半个周期。

所述控制信号产生电路12适于根据所述输入时钟CKI产生控制信号CKC，所述控制信号CKC在所述输入时钟CKI的触发沿时刻为第一电平，否则为第二电平。所述第一电平和所述第二电平为相对的电平，所述第一电平可以为高电平，相应地所述第二电平为低电平；所述第一电平也可以为低电平，相应地所述第二电平为高电平。所述输入时钟CKI的触发沿可以为所述输入时钟CKI的上升沿，也可以为所述输入时钟CKI的下降沿，在本发明实施例中将作具体说明。

所述触发电路13适于根据所述第一延迟时钟CKD1和所述控制信号CKC产生输出时钟CKO，所述输出时钟CKO的状态在所述第一延迟时钟CKD1的触发沿到来时更新为所述第二电平，所述输出时钟CKO的状态在所述控制信号CKC为所述第一电平时更新为所述第一电平。所述第一延迟时钟CKD1的触发沿类型与所述输入时钟CKI的触发沿类型相同，即所述输入时钟CKI的触发沿为所述输入时钟CKI的上升沿，则所述第一延迟时钟CKD1的触发沿为所述第一延迟时钟CKD1的上升沿；所述输入时钟CKI的触发沿为所述输入时钟CKI的下降沿，则所述第一延迟时钟CKD1的触发沿为所述第一延迟时钟CKD1的下降沿。

本发明技术方案提供的占空比校准电路，由于所述第一延迟时钟CKD1滞后所述输入时钟CKI的时间为所述输入时钟CKI的半个周期，因而所述第一延迟时钟CKD1的触发沿和所述输入时钟CKI的触发沿间隔时间为所述输入时钟CKI的半个周期，因而所述输出时钟CKO的状态每隔所述输入时钟CKI的半个周期就改变一次，因此，所述输出时钟CKO的占空比为百分之五十。本发明提供的占空比校准电路最多在所述输入时钟CKI的两个周期内产生所述输出时钟CKO，缩短了占空比校准电路的稳定时间。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

以所述第一电平为低电平、所述第二电平为高电平为例，图2是本发明实施例提供的一种占空比校准电路的结构示意图，所述占空比校准电路包括半周期延迟电路21、控制信号产生电路22以及触发电路23。

在本实施例中，所述控制信号产生电路22包括第一D触发器221和第一非门电路222。所述第一D触发器221的时钟端Cl适于接收所述输入时钟CKI；所述第一D触发器221的数据端D适于接收第一数据信号，所述第一数据信号为所述第二电平，即所述第一数据信号为高电平，通常在数字电路中，高电平为电源电压信号、低电平为地电压信号，因此，所述第一D触发器221的数据端D适于接收电源电压Vdd；所述第一D触发器221的控制端C适于接收所述输出时钟CKO；所述第一D触发器221的输出端Q连接所述第一非门电路222的输入端；所述第一非门电路222的输出端适于产生所述控制信号CKC。

所述第一D触发器221的触发类型根据所述输入时钟CKI的触发沿确定：所述输入时钟CKI的触发沿为所述输入时钟CKI的上升沿，则所述第一D触发器221为上升沿D触发器；所述输入时钟CKI的触发沿为所述输入时钟CKI的下升沿，则所述第一D触发器221为下升沿D触发器。

本领域技术人员知晓，D触发器包括带控制端的D触发器和不带控制端的D触发器。不带控制端的D触发器的输出状态仅在触发沿到来时更新为数据信号，而带控制端的D触发器的输出状态不仅在触发沿到来时更新为数据信号，还在其控制端接收的电平为有效电平时更新为所述有效电平。在本实施例中，所述第一D触发器221为带控制端的D触发器，且所述第一D触发器221的控制端C接收的有效电平为低电平，所述第一数据信号为高电平，因此，所述第一D触发器221的输出状态在所述输入时钟CKI的触发沿到来时更新为高电平，所述第一D触发器221的输出状态在所述输出时钟CKO为低电平时更新为低电平。

所述第一非门电路222对所述第一D触发器221输出的信号进行非处理，产生所述控制信号CKC，所述控制信号CKC与所述第一D触发器221输出的信号的状态相反，即所述第一D触发器221输出的信号为高电平，则所述控制信号CKC为低电平；所述第一D触发器221输出的信号为低电平，则所述控制信号CKC为高电平。

所述触发电路23包括第二D触发器231。所述第二D触发器231的时钟端Cl适于接收所述第一延迟时钟CKD1；所述第二D触发器231的数据端D适于接收第二数据信号，所述第二数据信号为所述第二电平，即所述第二数据信号为高电平，所述第二D触发器231的数据端D适于接收所述电源电压Vdd；所述第二D触发器231的控制端C适于接收所述控制信号CKC，即所述第二D触发器231的控制端C连接所述第一非门电路222的输出端；所述第二D触发器231的输出端Q适于产生所述输出时钟CKO。

所述第二D触发器231的触发类型根据所述第一延迟时钟CKD1的触发沿确定：所述第一延迟时钟CKD1的触发沿为所述第一延迟时钟CKD1的上升沿，则所述第二D触发器231为上升沿D触发器；所述第一延迟时钟CKD1的触发沿为所述第一延迟时钟CKD1的下升沿，则所述第二D触发器231为下升沿D触发器。在本实施例中，由于所述输入时钟CKI的触发沿和所述第一延迟时钟CKD1的触发沿类型相同，因此，所述第二D触发器231和所述第一D触发器221的触发类型一样。

所述第二D触发器231的工作原理与所述第一D触发器221的工作原理类似：所述第二D触发器231为带控制端的D触发器，且所述第二D触发器231的控制端C接收的有效电平为低电平，所述第二数据信号为高电平，因此，所述输出时钟CKO在所述第一延迟时钟CKD1的触发沿到来时更新为高电平，所述输出时钟CKO在所述控制信号CKC为低电平时更新为低电平。

如前所述，所述输入时钟CKI的占空比可能小于百分之五十，也可能大于百分之五十；所述第一D触发器221和所述第二D触发器231可以是上升沿D触发器，也可以是下降沿D触发器。因此，图2所示的占空比校准电路具有多种工作时序。以所述输入时钟CKI的占空比小于百分之五十、所述第一D触发器221和所述第二D触发器231是上升沿D触发器为例，图3是所述占空比校准电路的工作时序图。

参考图2和图3，经过所述半周期延迟电路21的半周期延迟处理，所述第一延迟时钟CKD1滞后所述输入时钟CKI的时间为所述输入时钟CKI的半个周期；在所述第一延迟时钟CKD1的上升沿时刻，所述输出时钟CKO更新为高电平；在所述输入时钟CKI的上升沿时刻，所述第一D触发器221的输出状态更新为高电平；经过所述第一非门电路222的非处理，所述控制信号CKC为低电平，控制所述输出时钟CKO更新为低电平；所述输出时钟CKO输入所述第一D触发器221的控制端C，使所述控制信号CKC更新为高电平，使所述第二D触发器231等待下次触发。

图4～图6是图2所示的占空比校准电路的另三种工作时序图，其中，图4是所述输入时钟CKI的占空比大于百分之五十、所述第一D触发器221和所述第二D触发器231是上升沿D触发器时图2所示的占空比校准电路的工作时序；图4是所述输入时钟CKI的占空比小于百分之五十、所述第一D触发器221和所述第二D触发器231是下降沿D触发器时图2所示的占空比校准电路的工作时序；图4是所述输入时钟CKI的占空比大于百分之五十、所述第一D触发器221和所述第二D触发器231是下降沿D触发器时图2所示的占空比校准电路的工作时序。图4～图6的工作时序与图3类似，在此不再赘述。

以所述第一电平为高电平、所述第二电平为低电平为例，图7是本发明实施例提供的另一种占空比校准电路的结构示意图，所述占空比校准电路包括半周期延迟电路71、控制信号产生电路72以及触发电路73。所述控制信号产生电路72包括第一D触发器721和第一非门电路722，所述触发电路73包括第二D触发器731。所述第一D触发器721、所述第一非门电路722以及所述第二D触发器731的结构及功能与图2中对应的模块类似，区别在于：所述第一D触发器721的数据端D和所述第二D触发器731的数据端D接收低电平数据，即所述第一D触发器721的数据端D和所述第二D触发器731的数据端D接地；所述第一D触发器721的控制端C和所述第二D触发器731的控制端C接收的有效电平为高电平。

与图2所示的占空比校准电路类似，图7所示的占空比校准电路也具有多种工作时序。以所述输入时钟CKI的占空比小于百分之五十、所述第一D触发器721和所述第二D触发器731是上升沿D触发器为例，图8是所述占空比校准电路的工作时序图。

参考图7和图8，经过所述半周期延迟电路21的半周期延迟处理，所述第一延迟时钟CKD1滞后所述输入时钟CKI的时间为所述输入时钟CKI的半个周期；在所述第一延迟时钟CKD1的上升沿时刻，所述输出时钟CKO更新为低电平；在所述输入时钟CKI的上升沿时刻，所述第一D触发器721的输出状态更新为低电平；经过所述第一非门电路722的非处理，所述控制信号CKC为高电平，控制所述输出时钟CKO更新为高电平；所述输出时钟CKO输入所述第一D触发器721的控制端C，使所述控制信号CKC更新为低电平，使所述第二D触发器731等待下次触发。

图9～图11是图7所示的占空比校准电路的另三种工作时序图，其中，图9是所述输入时钟CKI的占空比大于百分之五十、所述第一D触发器721和所述第二D触发器731是上升沿D触发器时图7所示的占空比校准电路的工作时序；图10是所述输入时钟CKI的占空比小于百分之五十、所述第一D触发器721和所述第二D触发器731是下降沿D触发器时图7所示的占空比校准电路的工作时序；图11是所述输入时钟CKI的占空比大于百分之五十、所述第一D触发器721和所述第二D触发器731是下降沿D触发器时图7所示的占空比校准电路的工作时序。图9～图11的工作时序与图8类似，在此不再赘述。

本发明实施例的占空比校准电路采用了D触发器和非门电路实现，由于数字电路从一个工艺到另一个工艺很容易转换，因而所述占空比校准电路能够简单移植。

图12是本发明实施例的半周期延迟电路的结构示意图，所述半周期延迟电路包括状态信号产生单元121、状态控制单元122以及(2×N)个第一延迟单元：第一延迟单元D11、…、第一延迟单元D1N、第一延迟单元D1(N+1)、…、第一延迟单元D1(2×N)，N≥1且N为正整数。

具体地，所述第一延迟单元包括输入端、输出端以及控制端，所述第一延迟单元的控制端适于接收调节信号Ctr，所述调节信号Ctr适于调节所述第一延迟单元的延迟时间。所述第一延迟单元的初始延迟时间根据Td＜T0÷(2×N)确定，其中，Td为所述第一延迟单元的初始延迟时间，T0为所述输入时钟CKI的周期。所述(2×N)个第一延迟单元呈串联连接结构，即第n个第一延迟单元的输出端连接第(n+1)个第一延迟单元的输入端，1≤n≤(2×N)；第一个第一延迟单元D11的输入端适于接收所述输入时钟CKI，第N个第一延迟单元D1N的输出端适于产生所述第一延迟时钟CKD1，第(2×N)个第一延迟单元D1(2×N)的输出端适于产生第二延迟时钟CKD2。

所述状态信号产生单元121适于根据所述输入时钟CKI和所述第二延迟时钟CKD2产生状态信号Flag。若所述第二延迟时钟CKD2滞后所述输入时钟CKI的时间等于所述输入时钟CKI的一个周期，即所述输入时钟CKI的上升沿和所述第二延迟时钟CKD2的上升沿同一时刻到来，所述状态信号Flag为高电平；若所述第二延迟时钟CKD2滞后所述输入时钟CKI的时间小于所述输入时钟CKI的一个周期，所述状态信号Flag为低电平。

所述状态控制单元122适于根据所述状态信号Flag产生所述调节信号Ctr。在所述状态信号Flag为低电平时，即所述第二延迟时钟CKD2滞后所述输入时钟CKI的时间小于所述输入时钟CKI的一个周期时，所述调节信号Ctr控制所述第一延迟单元的延迟时间增加；在所述状态信号Flag为高电平时，即所述第二延迟时钟CKD2滞后所述输入时钟CKI的时间等于所述输入时钟CKI的一个周期时，所述调节信号Ctr控制所述第一延迟单元的延迟时间保持不变，因而所述第一延迟时钟CKD1滞后所述输入时钟CKI的时间为所述输入时钟的半个周期。

在本实施例中，所述第一延迟单元可以为反相器。通过调节反相器中尾电流源提供的电流值，或者调节反相器中负载电容的容值，均可以调节所述第一延迟单元的延迟时间。因此，所述状态控制单元122根据所述状态信号Flag产生的调节信号Ctr可以为控制电压或者控制电流，数字信号转换为模拟信号控制。本领域技术人员知晓如何将所述状态信号Flag转换为所述调节信号Ctr，即知晓所述状态控制单元122的具体电路结构，在此不再赘述。

需要说明的是，本发明技术方案中的半周期延迟电路可以采用图12所示的电路结构，也可以采用现有技术中的半周期延迟电路，本发明对此不作限定。

图13是本发明实施例的状态信号产生单元121的结构示意图，所述状态信号产生单元121包括第二延迟单元131、第三D触发器132、第四D触发器133、第二非门电路134以及与门电路135，所述第三D触发器132和所述第四D触发器133为下降沿D触发器。

所述第二延迟单元131适于对所述输入时钟CKI进行延迟处理以产生第三延迟时钟CKD3，所述第三延迟时钟CKD3滞后所述输入时钟CKI的时间可根据实际需求进行设置，只要足以鉴别所述第三延迟时钟CKD3的时钟边沿即可。与所述第一延迟单元类似，所述第二延迟单元131也可以为反相器。所述第三D触发器132的时钟端Cl适于接收所述输入时钟CKI；所述第三D触发器132的数据端D连接所述第四D触发器133的数据端D并适于接收所述第二延迟时钟CKD2；所述第三D触发器132的输出端Q连接所述与门电路135的第一输入端。所述第四D触发器133的时钟端Cl适于接收所述第三延迟时钟CKD3；所述第四D触发器133的输出端Q连接所述第二非门134电路的输入端。所述第二非门电路134的输出端连接所述与门电路135的第二输入端；所述与门电路135的输出端适于产生所述状态信号Flag。

以所述输入时钟CKI的占空比小于百分之五十为例，图14是所述状态信号产生单元的工作时序图。在所述输入时钟CKI的下降沿时刻，若所述第二延迟时钟CKD2的下降沿未到来，即所述第二延迟时钟CKD2滞后所述输入时钟CKI的时间小于所述输入时钟CKI的一个周期，则所述第三D触发器132和所述第四D触发器133输出的电平可能存在三种组合：所述第三D触发器132输出高电平，所述第四D触发器133输出高电平，即数字信号11；所述第三D触发器132输出低电平，所述第四D触发器133输出高电平，即数字信号01；所述第三D触发器132输出低电平，所述第四D触发器133输出低电平，即数字信号00。上述三种情况，所述与门电路135均输出低电平，即所述状态信号Flag为低电平。在所述输入时钟CKI的下降沿时刻，若所述第二延迟时钟CKD2的下降沿到来，即所述第二延迟时钟CKD2滞后所述输入时钟CKI的时间等于所述输入时钟CKI的一个周期，则所述第三D触发器132输出高电平、所述第四D触发器133输出低电平，即数字信号10。此时，所述与门电路135输出高电平，即所述状态信号Flag为高电平。

以所述输入时钟CKI的占空比大于百分之五十为例，图15是所述状态信号产生单元的工作时序图。图15的工作时序图与图14的工作时序图类似，可参考对图14的描述，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种占空比校准电路，其特征在于，包括：半周期延迟电路、控制信号产生电路以及触发电路；

所述半周期延迟电路适于对输入时钟进行半周期延迟处理以产生第一延迟时钟；

所述控制信号产生电路适于根据所述输入时钟产生控制信号，所述控制信号在所述输入时钟的触发沿时刻为第一电平，否则为第二电平；

所述触发电路适于根据所述第一延迟时钟和所述控制信号产生输出时钟，所述输出时钟的状态在所述第一延迟时钟的触发沿到来时更新为所述第二电平，在所述控制信号为所述第一电平时更新为所述第一电平；

所述控制信号产生电路包括第一D触发器和第一非门电路；

所述第一D触发器的时钟端适于接收所述输入时钟，所述第一D触发器的数据端适于接收第一数据信号，所述第一D触发器的控制端适于接收所述输出时钟，所述第一D触发器的输出端连接所述第一非门电路的输入端，所述第一数据信号为所述第二电平；

所述第一非门电路的输出端适于产生所述控制信号。

2.如权利要求1所述的占空比校准电路，其特征在于，所述触发电路包括第二D触发器；

所述第二D触发器的时钟端适于接收所述第一延迟时钟，所述第二D触发器的数据端适于接收第二数据信号，所述第二D触发器的控制端适于接收所述控制信号，所述第二D触发器的输出端适于产生所述输出时钟，所述第二数据信号为所述第二电平。

3.如权利要求1所述的占空比校准电路，其特征在于，所述第一电平为低电平，所述第二电平为高电平。

4.如权利要求1所述的占空比校准电路，其特征在于，所述第一电平为高电平，所述第二电平为低电平。

5.如权利要求1至4任一项所述的占空比校准电路，其特征在于，所述半周期延迟电路包括：状态信号产生单元、状态控制单元以及(2×N)个第一延迟单元，N≥1且N为正整数；

所述第一延迟单元的控制端适于接收调节信号，所述调节信号适于调节所述第一延迟单元的延迟时间，所述第一延迟单元的初始延迟时间根据Td＜T0÷(2×N)确定，其中，Td为所述第一延迟单元的初始延迟时间，T0为所述输入时钟的周期；

所述(2×N)个第一延迟单元呈串联连接结构，第一个第一延迟单元的输入端适于接收所述输入时钟，第N个第一延迟单元的输出端适于产生所述第一延迟时钟，第(2×N)个第一延迟单元的输出端适于产生第二延迟时钟；

所述状态信号产生单元适于根据所述输入时钟和所述第二延迟时钟产生状态信号，所述状态信号在所述输入时钟的上升沿和所述第二延迟时钟的上升沿同一时刻到来时为高电平，否则为低电平；

所述状态控制单元适于根据所述状态信号产生所述调节信号，所述调节信号在所述状态信号为低电平时控制所述第一延迟单元的延迟时间增加，在所述状态信号为高电平时控制所述第一延迟单元的延迟时间保持不变。

6.如权利要求5所述的占空比校准电路，其特征在于，所述状态信号产生单元包括第二延迟单元、第三D触发器、第四D触发器、第二非门电路以及与门电路，所述第三D触发器和所述第四D触发器为下降沿D触发器；

所述第二延迟单元适于对所述输入时钟进行延迟处理以产生第三延迟时钟；

所述第三D触发器的时钟端适于接收所述输入时钟，所述第三D触发器的数据端连接所述第四D触发器的数据端并适于接收所述第二延迟时钟，所述第三D触发器的输出端连接所述与门电路的第一输入端；

所述第四D触发器的时钟端适于接收所述第三延迟时钟，所述第四D触发器的输出端连接所述第二非门电路的输入端；

所述第二非门电路的输出端连接所述与门电路的第二输入端；

所述与门电路的输出端适于产生所述状态信号。

7.如权利要求5所述的占空比校准电路，其特征在于，所述第一延迟单元为反相器。

8.如权利要求7所述的占空比校准电路，其特征在于，所述调节信号适于调节所述反相器中尾电流源提供的电流值。

9.如权利要求7所述的占空比校准电路，其特征在于，所述调节信号适于调节所述反相器中负载电容的容值。