JP3762281B2

JP3762281B2 - Test circuit and test method

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Publication number: JP3762281B2
Application number: JP2001319026A
Authority: JP
Inventors: 浩一神鳥
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-10-17
Filing date: 2001-10-17
Publication date: 2006-04-05
Anticipated expiration: 2021-10-17
Also published as: JP2003121505A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に組み込まれた発振回路のテスト回路及びテスト方法に関し、特にジッタの測定と発振信号のデューティ比率測定とを可能とするテスト回路及びテスト方法に関する。
【０００２】
【従来の技術】
半導体集積回路に関する技術の進歩に伴い、LSI の内部処理部や外部機器とのインタフェース部のみをシステムクロックよりも高速で動作させるために、LSI 内部にクロック源としてPLL(Phase Locked Loop)回路を搭載する技術が開発され、広く利用されている。PLL 回路を使用する際には、ジッタ( クロック信号のゆらぎ) が発生する。このジッタは、PLL 回路が組み込まれたLSI とともに使用する他の回路に悪影響を及ぼすことがある。そのため、製造したLSI に組み込まれたPLL 回路の評価及び出荷検査において、ジッタのデータを正確に測定する必要がある。
【０００３】
ジッタの測定には、高性能のアナログLSI テスタや計測機器を使用するのが一般的であり、PLL 回路が生成した高速なクロックは、LSI の端子を介して外部に出力され、その端子に計測機器を接続してジッタを計測することになる。この計測方法では、LSI チップのパッド、ワイヤ、パッケージ端子及び計測装置までのケーブルを介して、PLL 回路の出力クロックを取り出すことになる。そのため、配線容量や配線抵抗の影響で、クロック波形が鈍ってしまうとともに、ノイズの影響を受けてしまい、正確なジッタ測定ができないという問題がある。また、前記のようにジッタ測定には、高性能のアナログLSI テスタや計測機器が必要となるため、LSI 生産時の出荷検査のコストが増加するという問題がある。
【０００４】
これらの問題を解決するために、PLL の信号を外部に取り出さずに測定する方法がある。例えば、Stephen Sunter＆ Aubin Roy, LogicVision,Inc."BIST for Phase-Locked Loops in Digital Applications" ，Proceedings IEEE International Test Conference,1999,pp.532-540には、LSI 内部に測定回路を組み込み、ロジックテスタで試験を行う方法が提案されている。図２０は、従来技術の回路構成を示したブロック図である。本稿によれば、図２０に示したように、組み込みジッタテスト回路１０１は、Constant Delayブロック１１１、Adjustable Delayブロック１１２、Ｄフリップフロップ１１３、Error Counter ブロック１１４、OSC.Freq. Counter ブロック１１５、セレクタ１１６から成る。また、PLL 回路１０２への供給クロックfREFと、PLL 回路１０２のVCO １２４から出力されてＮ分周器１２５で１／Ｎ倍された信号と、を使用する構造となっている。本回路１０１での動作は、PLL 回路１０２への供給クロックfREF、及びPLL 回路１０２でVCO １２４で１／Ｎ倍された信号のタイミングの差をAdjustable Delay１１２を動作させながらError Counter １１４で観測する動作と、Adjustable Delay１１２の絶対遅延時間をOSC.Freq. Counter １１５で計測する動作と、から成る。これにより、高精度なジッタ測定及びロジックテスタでの測定を可能にしている。
【０００５】
【発明が解決しようとする課題】
従来技術である"BIST for Phase-Locked Loops in Digital Applications" では、Ｎ分周器１２５によって１／Ｎ倍された後の信号の出力点が、ジッタの測定ポイントとなっている。また、ジッタテスト回路１０１では、Ｎ分周器１２５によって１／Ｎされた後の信号と、PLL 回路１０２への供給クロック（基準クロック）fREFと、を比較することで測定を実施している。しかしながら、実際にLSI 内部で使用される信号は、PLL 回路１０２のVCO １２４から出力された直後のものであり、ジッタ値は、このVCO １２４直後で測定した値をスペックとして規定しているケースが多い。よって、この従来技術の測定方法は、実際にLSI 内部で使用される信号と異なる信号を測定するため、採用し難い。また、PLL 回路１０２に入力されている基準クロックと、Ｎ分周器１２５を介して帰還された信号と、の位相差を検出している回路構成となっているため、PLL 回路以外の発振回路に適用することができない。さらに、従来の回路では、VCO 回路１２４から出力される発振クロックのデューティ比を測定できない構成となっている。
【０００６】
そこで、本発明は上記の問題を解決するために創作したものであり、その目的は精度の高いジッタ測定をロジック回路のみで実現できる発振回路のテスト回路及びテスト方法を提供することである。
【０００７】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【０００８】
【発明が解決しようとする課題】
(1) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を１周期分または半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した発振信号と、の信号到達時間を比較し、前記発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、を備え、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した発振周波数を用いて、前記両遅延量の設定値における遅延量を算出して、その差からジッタを算出することを特徴とする。
【０００９】
この構成においては、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路は、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差からジッタを算出する。したがって、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することが可能となる。また、比較的安価なロジックテスタのみで、ジッタを測定できる。さらに、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタ測定が可能である。
【００１４】
(2) 前記発振回路の出力端子の直後に、接離可能なインバータ素子を設けたことを特徴とする。
【００１５】
この構成において、発振回路のジッタ試験を行うためのテスト回路は、発振回路の出力端子の直後に、接離可能なインバータ素子を備えている。したがって、発振回路の出力信号の立ち下がりエッジから立ち上がりエッジまでの時間を測定することが可能となり、発振回路のデューティ比率試験を行うことが可能となる。
【００１６】
(3) 前記回数カウンタ及び前記周波数カウンタに代えて、前記回数カウンタの機能及び前記周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えたことを特徴とする。
【００１７】
この構成において、発振回路のジッタ試験を行うためのテスト回路は、回数カウンタ及び周波数カウンタに代えて、回数カウンタの機能及び周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えている。したがって、回路規模を小さくすることができ、製品コストを低減することが可能となる。
【００１８】
(4) 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した遅延信号と、の信号到達時間を比較し、前記発振回路が出力した発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、
前記発振回路の直後に接離可能に接続されたインバータ素子と、を備え、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出し、
また、前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、
前記第１平均時間と前記第２平均時間の差からデューティ比率を算出することを特徴とする。
【００１９】
この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路は、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、周波数カウンタで測定した発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第２平均時間を測定する。そして、第１平均時間と第２平均時間の差からデューティ比率を算出する。
【００２０】
したがって、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定が可能となる。
【００２１】
(5) （１）乃至（３）のいずれかに記載のテスト回路により、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト方法において、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出して、その差からジッタを算出するジッタ算出工程と、を備えたを特徴とする。
【００２２】
この構成においては、半導体集積回路に組み込まれた発振回路のジッタ試験を行うために、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差をジッタとして求める。したがって、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することが可能となる。また、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタ測定が可能である。
【００２５】
(6) 請求項４に記載のテスト回路により、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト方法において、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第１計数工程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する第１平均時間測定工程と、
前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第２計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出する第２平均時間測定工程と、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び前記発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、前記第１平均時間と前記第２平均時間との差からデューティ比率を算出するデューティ比算出工程と、を備えたことを特徴とする。
【００２６】
この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うために、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を周波数カウンタで測定する。そして、周波数カウンタで測定した両発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、第１平均時間と第２平均時間との差からデューティ比率を算出する。
【００２７】
したがって、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定が可能となる。
【００２８】
(7) (1)乃至(6) の構成において、前記発振回路を、ＰＬＬ回路とすることができる。
【００２９】
したがって、ＰＬＬ回路で問題となるジッタやデューティ比の試験を正確に行うことが可能となる。
【００３０】
【発明の実施の形態】
図１は、本発明の実施形態に係る発振回路のテスト回路の構成を示したブロック図である。図１は、Oscillator（発振回路）１の出力信号Output２をシステムクロック供給ラインSystem CLK（以下、System CLKと称する。）３として使用する半導体集積回路に対して、ジッタのテスト回路６１を組み込んだ例である。テスト回路６１は、セレクタ４、第１のディレイ回路ブロックであるBase Delay（基本遅延回路）６、第２のディレイ回路ブロックであるAdjustable Delay（可調整遅延回路）７、Ｄフリップフロップ８、Meas Counter（回数カウンタ）９、及びFreq. Counter （周波数カウンタ）１０から成る。
【００３１】
セレクタ４は、一方の入力端子がSystem CLK３に接続され、他方の入力端子がAdjustable Delay７の出力端子に接続され、出力端子がBase Delay６の入力端子及びＤフリップフロップ８のデータ入力端子に接続されている。Base Delay６の出力端子は、Adjustable Delay７の入力端子に接続されている。Adjustable Delay７の出力端子は、Ｄフリップフロップ８のクロック入力端子、セレクタ４の他方の入力端子、及びFreq. Counter １０の一方の入力端子に接続されている。また、Ｄフリップフロップ８の出力端子は、Meas Counter９の入力端子に接続されている。さらに、Freq. Counter １０の他方の入力端子は、基準クロックであるRef CK１１に接続されている。
【００３２】
セレクタ４は、Jitter/OSCセレクト信号５が“０”の場合はジッタ測定モード、“１”の場合はBase Delay６及びAdjustable Delay７をリング状に接続したリング発振モードとなる。Base Delay６は、遅延値を外部から可変制御可能で、出力信号Output２を１周期、または半周期分遅らせる役割を持ち、Adjustable Delay７はBase Delay６に比べ、微細なステップで遅延量を外部から制御可能な構造を持った回路である。Meas Counter９は、ジッタ測定モードにおいて、指定された周期分の期間にＤフリップフロップ８が“１”をラッチした回数をカウントする機能を持つ。Freq. Counter １０は、リング発振モードにおいて、基準クロックであるRef CK１１における指定されたサイクル分の期間で、Base Delay６及びAdjustable Delay７にて構成されたリング発振器の発振回数をカウントする機能を持つ。
【００３３】
本回路で測定する周期ジッタ（以下、Period Jitter と称する。）テストについて、概略を説明する。図２は、Oscillatorの出力サイクルを表した波形図である。図３は、周期ジッタの概念を示した波形図である。図２に示したように、Oscillator１から出力された信号のサイクル毎のクロック周期幅１２を逐次測定する。その結果は、図３に示したようになる。この時、クロック周期幅の最大値Tmax１３と、クロック周期幅の最小値Tmin１４と、の差をとった値、すなわちTmax１３−Tmin１４がPeak-to-PeakのPeriod Jitter １５となる。なお、一般的に、Oscillatorの出力サイクル数は、数万サイクル程度とすることが多い。
【００３４】
測定原理は、Oscillator１のクロック周期幅１２に対して、Base Delay６及びAdjustable Delay７による遅延量が、小さい時はフリップフロップ８に“０”がラッチされ、逆に大きい時は、Ｄフリップフロップ８には“１”がラッチされることを利用している。すなわち、Base Delay６及びAdjustable Delay７による遅延量を決定し、予め決めたサイクル数Ｎ回に対してＤフリップフロップ８が“１”をラッチしている回数をMeas Counter９で数える。サイクル数Ｎが終了した時点で、Meas Counter９の内容を読み出すことで、その時のBase Delay６及びAdjustable Delay７による遅延量と、クロックのサイクル幅１２と、の関係が判る。この時、Meas Counter９の値が”０”であったなら、サイクル幅１２＞Base Delay６及びAdjustable Delay７による遅延量、となる。また、Meas Counter９の値が“Ｎ”であったなら、サイクル幅１２＜Base Delay６及びAdjustable Delay７による遅延量、となる。さらに、Meas Counter９の値が“１”〜“Ｎ−１”となった場合は、フリップフロップ８が“０”と“１”の両方の値をとっているので、その時のBase Delay６及びAdjustable Delay７による遅延量は、ジッタ内にあることとなる。これらの計測をBase Delay６及びAdjustable Delay７による遅延量を微妙に変えながら繰り返し行うことで、Tmax１３とTmin１４とを求め、Peak-to-PeakのPeriod Jitter １５を算出する。
【００３５】
次に、本回路例を用いた場合のジッタ測定方法の詳細を、図４に基づいて説明する。図４は、ジッタ測定方法を説明するためのフローチャートである。図５は、Ｄフリップフロップの入力信号のタイムチャート図である。
【００３６】
半導体集積回路（ＬＳＩ）に設けた発振回路のジッタ測定を行う場合は、まずJitterモードに設定する（Ｓ１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００３７】
続いて、Base Delay６を調整する（Ｓ２）。すなわち、図５に示したように、出力信号Output２を１周期分だけ遅延させる。この動作により、Ｄフリップフロップ８のck入力が、D 入力の信号よりも１周期分遅れて入ることになる。Base Delay６の遅延値が予め判っている場合はその値にする。しかしながら、Base Delay６の値が明らかでない場合は、Base Delay６の値を変えながら１周期分になるように調整する。この時の調整は、大まかに１周期分遅延させれば良いため、Ｄフリップフロップ８にラッチされる値が“０”から“１”に変わる時のBase Delay６の値を使用する。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００３８】
次に、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す。
【００３９】
ここで、本ステップの処理を、図６を用いて詳細に説明する。図６は、Ｄフリップフロップの入力信号の変化部分を拡大したタイムチャート図であり、図５の１周期遅れた信号１７の部分を拡大したもので、Ｄフリップフロップ８のD 入力波形とck入力波形を記している。ジッタ１８は、各サイクルにおいて１周期の幅が微妙にずれていることを示した。Ｓ３において、Adjustable Delay７は図６の（１）から（３）まで微増させ、逐次Meas Counter９の値を記録する。ここで、Ｄフリップフロップ８はck入力波形の立ち上がりエッジでラッチする。よって、図６の（１）のポイントでは、Ｄフリップフロップ８は常に“０”をラッチするため、Meas Counter９の値は“０”となる。また、図６の（２）のポイントでは、Ｄフリップフロップ８は“０”と“１”とをラッチするため、Meas Counter９の値は、中間的な値となる。さらに、図６の（３）のポイントでは、Ｄフリップフロップ８は常に“１”をラッチするため、Meas Counter９の値は測定サイクル数Ｎと同じ値となる。
【００４０】
図７は、ディレイ値とMeas Counterのカウント値との関係を表したグラフであり、Ｓ３のステップで測定された結果をグラフ化したものである。縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。図６に示した測定ポイント（１）（２）（３）と、図７に示した測定ポイント（１）（２）（３）とは、同一の値である。ここで、カウント値が“０”から切り替わった所がTmin２０であり、カウント値がFullになる直前がTmax２１となる。そして、ジッタ値（Period Jitter ）は、Tmax２１−Tmin２０となる。
【００４１】
この時、Tmax,Tmin の正確な遅延時間が判っているか否かを判定する（Ｓ４）。すなわち、Tmax２１,Tmin ２０の正確な遅延時間が判っている場合、Tmax２１−Tmin２０を計算する（Ｓ７）。しかしながら、LSI にBase Delay６及びAdjustable Delay７を組み込んだ場合、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受け、その時の真の遅延時間は特定できないのが普通である。よって、その場合は次のステップとして、Tmax２１,Tmin ２０の時間測定を行う。
【００４２】
まず、OSC モードに設定する（Ｓ５）。すなわち、Jitter/OSCセレクト信号５として“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。ここで、必ず発振動作を行うようにするため、Base Delay６とAdjustable Delay７を合わせた回路が、奇数段のインバータ回路となるようにしておく。
【００４３】
次に、Tmin、Tmax値での発振周波数を計測する（Ｓ６）。すなわち、Base Delay６とAdjustable Delay７の状態をTmin２０に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする。
【００４４】
ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間において、リングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCminとして記録しておく。同様に、Base Delay６とAdjustable Delay７の状態をTmax２１に設定してカウント値を計測する。そして、そのカウント値をCmaxとして記録しておく。
【００４５】
次に、Jitter幅を計算する（Ｓ７）。すなわち、Tmin２０とTmax２１の時のBase Delay６及びAdjustable Delay７による遅延量を算出する。Base Delay６及びAdjustable Delay７による遅延量は、リングオシレータの周期の１/ ２となることより、以下に示す式１で遅延量を計算できる。つまり、Base Delay６とAdjustable Delay７の遅延量をＤ、Freq. Counter １０でカウントした値をＣ、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、
Ｄ＝Ｗ×Ｍ／Ｃ／２………式１
で遅延量を求めることができる。ここで、カウント値ＣにＳ６で記録されているCminを代入すると、Tmin２０の時のBase Delay６及びAdjustable Delay７による遅延値が求まる。この値をDminとする。同様に、Cmaxを代入すると、Tmax２１の時のBase Delay６及びAdjustable Delay７による遅延値が求まる。この値をDmaxとする。そして、ジッタ幅２２を以下の式２で算出する。
【００４６】
Jitter＝Dmax−Dmin………式２
以上の方法で、発振回路の信号の立ち上がりエッジから次の立ち上がりエッジまでの１周期を単位としたPeak-to-PeakのPeriod Jitter ２２を求めることができる。
【００４７】
図８は、本発明の実施形態に係る発振回路のテスト回路でPLL 回路をテストする構成を示した回路図である。図９は、本発明の実施形態に係る発振回路のテスト回路におけるカウンタの変形例の構成図である。図８に示したように、図１に示したOscillator１を、PLL 回路２３に置き換えても、図４のフローチャートに基づいて説明した手順と同様に、全く問題なく測定できる。なお、PLL 回路２３は、PHASE DETECTOR（位相検出器）２４、CHARGE PUMP ２５、VCO （電圧制御発振器）２６、DIVIDER （Ｎ分周器）２７からなる。また、VCO ２６の出力端子をセレクタ４の一方の入力端子に接続している。
【００４８】
また、図４のフローチャートに基づいて説明した実施例において、Meas Counter９及びFreq. Counter １０が同時に使用されることはない。そこで、図９に示したように、Adjustable Delay７の出力端子JitterモードとOSC モードでの接続切替えを行うController２８を設けて、Adjustable Delay７の出力端子、Ｄフリップフロップ８の出力端子、及びRef CK１１の入力端子をController２８に接続するとともに、Controller２８の出力端子をCounter ２９に接続して、Counter ２９を共有化させる構成とする。これにより、回路規模を小さくすることが可能である。
【００４９】
次に、本発明の発振回路のテスト回路で、Oscillator１が出力する信号の立ち上がりエッジから立ち下がりエッジまでの間におけるジッタの測定方法について説明する。図１０は、発振回路の出力の立ち上がりエッジから立ち下がりエッジを表す波形図である。図１１は、半周期のPeriod Jitter の概念を示した図である。図１２は、Ｄフリップフロップの入力信号の第２タイムチャート図である。本測定方法においては、図１０に示したように、各サイクルの立ち上がりエッジから立ち下がりエッジまでの時間３０を逐次測定する。そして、その結果により図１１に示した最大値Tmax３１と最小値Tmin３２の差をとった値、すなわち、Tmax３１-Tmin ３２が、立ち上がりエッジから立ち下がりエッジまでの間におけるPeak-to-PeakのPeriod Jitter ３３となる。
【００５０】
測定回路は、図１に示したテスト回路６１を使用する。また、測定方法の手順については、図４に示したフローチャートに基づいて説明する。まず、Jitterモードに設定する（Ｓ１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００５１】
次に、Base Delay６を調整する（Ｓ２）。すなわち、図１２に示したように出力信号Output２を半周期分だけ遅延させる。この動作により、Ｄフリップフロップ８のck入力がD 入力の信号より、半周期分遅れて入ることになる。Base Delay６の値が予め判っている場合はその値にする。しかしながら、Base Delay６の値が明らかでない場合は、Base Delay６の値を変えながら半周期分になるように調整する。この時の調整は、大まかに半周期分遅延させれば良いため、Ｄフリップフロップ８にラッチされる値が“１”から“０”に変わる時のBase Delay６の値を使用する。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００５２】
続いて、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す。
【００５３】
ここで、本ステップの処理を、図１３を用いて詳細に説明する。図１３は、Ｄフリップフロップの入力信号の変化部分を拡大した第２のタイムチャート図であり、図１２の半周期遅れた信号３５の部分を拡大しており、Ｄフリップフロップ８の、D 入力波形とck入力波形を記している。ジッタ３６は、各サイクルにおいて半周期の幅が微妙にずれにいることを示した。Ｓ３において、Adjustable Delay７は図１３の（１）から（３）まで微増させ、逐次Meas Counter９の値を記録する。ここで、図１３の（１）のポイントでは、Ｄフリップフロップ８は常に“１”をラッチするため、Meas Counter９の値は測定サイクル数Ｎと同じ値となる。また、図１３の（２）のポイントでは、Ｄフリップフロップ８は“１”と“０”をとるため、Meas Counter９の値は、中間的な値となる。さらに、図１３の（３）のポイントでは、Ｄフリップフロップ８は常に“０”をラッチするため、Meas Counter９の値は“０”となる。
【００５４】
図１４は、ディレイ値とMeas Counterのカウント値との関係を表した第２のグラフであり、Ｓ３のステップで測定された結果をグラフ化したものである。縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。図１３に示した測定ポイント（１）（２）（３）と、図１４に示した測定ポイント（１）（２）（３）とは、同一の値である。ここで、カウント値がFullから切り替わった所がTmin３８であり、カウント値が“０”になる直前がTmax３９となる。そして、ジッタ値（Period Jitter ）４０は、Tmax３９−Tmin３８となる。
【００５５】
この時、Tmax,Tmin の正確な遅延時間が判っているか否かを判定する（Ｓ４）。すなわち、Tmax３９,Tmin ３８の正確な遅延時間が判っていれば、Tmax３９−Tmin３８を計算する（Ｓ７）。しかしながら、LSI にBase Delay６及びAdjustable Delay７を組み込んだ場合、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受け、その時の真の遅延時間は特定できないのが普通である。よって、その場合は次のステップとして、Tmax３９，Tmin３８の時間測定を行う。
【００５６】
まず、OSC モードに設定する（Ｓ５）。すなわち、Jitter/OSCセレクト信号５として“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。ここで、必ず発振動作を行うようにするため、Base Delay６及びAdjustable Delay７を合わせた回路が、奇数段のインバータ回路となるようにしておく。
【００５７】
次に、Tmin,Tmax での発振周波数を計測する（Ｓ６）。すなわち、Base Delay６及びAdjustable Delay７の状態をTmin３８に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする。
【００５８】
ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間においてリングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCmaxとして記録しておく。同様に、Base Delay６及びAdjustable Delay７の状態をTmax３９に設定してカウントを計測する。そして、そのカウント値をCmaxとして記録しておく。
【００５９】
次に、Jitter幅を計算する（Ｓ７）。すなわち、Tmax３９とTmin３８の時のBase Delay６及びAdjustable Delay７の遅延量を算出し、前記の式１と式２を用いて発振回路の信号の立ち上がりエッジから立ち下がりエッジまでの半周期を単位としたPeak-to-PeakのPeriod Jitter ４０を求める。
【００６０】
図１５は、発振回路の出力の立ち下がりエッジから立ち上がりエッジまでを表す波形図である。図１６は、本発明の実施形態に係るテスト回路にインバータ素子を加えた構成図である。ここで、図１５に示した発振回路の信号の立ち下がりエッジから次の立ち上がりエッジまでの半周期を単位としたジッタを求めるには、図１６に示したように、Oscillator１の出力端子とセレクタ４の一方の入力端子との間に、インバータ素子であるINV ４２を設ける。そして、Oscillator１の出力信号Output２をINV ４２にて反転してやることで、先に示した立ち上がりエッジから次の立ち下がりエッジまでの半周期のジッタを求める手法と全く同じ方法で計測できる。
【００６１】
なお、図１６では、Oscillator１の出力端子とセレクタ４の一方の入力端子との間に、INV ４２を設けた構成としたが、実際にはセレクタ等を回路に組み込んで、INV ４２を回路に接続するか否かを選択できる構成にすると良い。これにより、図１及び図１６の両方の回路を設けることなく、１つの回路で対応が可能となる。
【００６２】
次に、立ち上がりエッジから次の立ち下がりエッジまでの半周期のジッタ測定方法と、立ち下がりエッジから次の立ち上がりエッジまでの半周期のジッタ測定方法と、を利用した、発振回路のデューティ比率を求める方法について、図１７に示したフローチャートに基づいて説明する。図１７は、本発明のテスト回路を用いて発振回路のデューティ比率を求める方法を説明するためのフローチャート図である。図１８は、ディレイ値とMeas Counterのカウント値との関係を表した第３のグラフである。図１９は、発振回路のデューティ比率を示した波形図である。
【００６３】
発振回路のデューティ比率を求める際には、まずJitterモードに設定する（Ｓ１１）。すなわち、Jitter/OSCセレクト信号５に“０”を入力し、セレクタ４によりOscillator１の出力信号Output２を選択する。
【００６４】
そして、立ち上がりエッジから次の立ち下がりエッジまでの半周期についてジッタ測定を行う。まず、Base Delay６を調整する（Ｓｌ２）。すなわち、出力信号Output２を半周期分だけ遅延させる。このＳ２の処理時には、Adjustable Delay７は調整可能範囲のほぼ中央値としておく。
【００６５】
次に、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ１３）。すなわち、Adjustable Delay７を最小値にセットし、サイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。次に、Adjustable Delay７を微増させ、同様にサイクル数Ｎ回分Meas Counter９を動作させた後、Meas Counter９の値を読み出し、Adjustable Delay７の設定値とともに記録する。この動作をAdjustable Delay７の調整が最大値となるまで繰り返す（計数工程）。それにより、図１８に示したRise to Fall４３の結果が得られる。なお、図１８において、グラフの縦軸はMeas Counter９の値であり、原点を“０”とし、サイクル数ＮをFull値としている。横軸はBase Delay６及びAdjustable Delay７によるディレイ値である。
【００６６】
続いて、Meas Counter値が５０% となるTaを探す（Ｓ１４）。すなわち、カウント値が“０”〜Fullの中間値となる時のTa４５を記録する（第１平均時間測定工程）。
【００６７】
次に、立ち下がりエッジから次の立ち上がりエッジまでの半周期について測定を行う。まず、Oscillatorの出力を反転する（Ｓ１５）。すなわち、Output信号２をINV ４２にて反転してやることで、先に示した立ち上がりエッジから次の立ち下がりエッジまでの半周期の測定を行う。
【００６８】
次に、Base Delay６を調整する（Ｓ１６）。そして、Adjustable Delay７を順次増加させて、Meas Counter値を読む（Ｓ１７）。すなわち、Ｓ１２、Ｓ１３と全く同じ処理である。これにより、図１８に示したFall to Riseの結果４４が得られる。続いて、Meas Counter値が５０% となるTbを探す（Ｓ１８）。すなわち、カウント値が“０”〜Fullの中間値となる時のTb４６を記録する（第２平均時間測定工程）。
【００６９】
ここで、Ta,Tb の正確な遅延時間が判っているか否かを判定する（Ｓ１９）。この時、Ta４５,Tb ４６の正確な時間が判っていれば、Tb４６−Ta４５を計算してΔt ４７とし、Ｓ２２で説明する式３, 式４にて、デューティ比率を計算する（Ｓ２２）。
【００７０】
一方、Ta４５,Tb ４６の時間が不明である時は、OSC モードに設定する（Ｓ２０）。すなわち、Jitter/OSCセレクト信号５に“１”を入力し、セレクタ４でAdjustable Delay７の出力をBase Delay６の入力とし、リングオシレータの構造を作る。
【００７１】
次に、Ta,Tb 値での発振周波数を計測する（Ｓ２１）。すなわち、Base Delay６及びAdjustable Delay７の状態をTa４５に設定し、一定周期のRef CK１１を外部から入力し、指定されたサイクル分の期間で、リングオシレータの発振回数をFreq. Counter １０でカウントする（周波数測定工程）。ここで、Ref CK１１の周期をＷ、指定されたサイクル数をＭとすると、Ｗ×Ｍの期間においてリングオシレータが何回発振したかが、Freq. Counter １０でカウントされる。そして、そのカウント値をCaとして記録しておく。同様に、Base Delay６及びAdjustable Delay７の状態を、Tb４６に設定してカウントを計測する。そして、そのカウント値をCbとして記録しておく。
【００７２】
次に、デューティ比率を計算する（Ｓ２２）。すなわち、Ta４５とTb４６の時のBase Delay６とAdjustable Delay７の遅延量を式１にて算出する。その結果、Caの時の遅延量DaとCb時の遅延量Dbとを求め、その差分Δt ４７をDb−Daにて算出する。Δt ４７によって、図１９に示した立ち上がりエッジから立ち下がりエッジまでの時間と、立ち下がりエッジから立ち上がりエッジまでの時間と、の比率であるデューティ比率を求める（デューティ比算出工程）。図１９のTcycleの中央で変化が起こった時、立ち上がりエッジから立ち下がりエッジまでのTr-f４９と、立ち下がりエッジから立ち上がりエッジまでのTf-r５０と、の比率が同じで、この時のデューティ比率５０% となる。つまり、Δt ４７が０の場合がこれに当たる。
【００７３】
また、Δt ４７が０でない場合のTr-f４９と、Tf-r５０と、の期間は、下記の式３及び式４で計算できる。
【００７４】
Tr-f＝(Tcycle ／２) −( Δt ／２) ………式３
Tf-r＝(Tcycle ／２) ＋( Δt ／２) ………式４
Δt ４７が０でない場合、式３及び式４の計算結果の比であるTr-f:Tf-r がデューティ比率となる。
【００７５】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００７６】
(1) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路は、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差からジッタを算出する。これにより、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することができる。また、比較的安価なロジックテスタのみで、ジッタを測定できる。さらに、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタを測定できる。
【００７９】
(2) 発振回路のジッタ試験を行うためのテスト回路は、発振回路の出力端子の直後に、接離可能なインバータ素子を備えているので、発振回路の出力信号の立ち下がりエッジから立ち上がりエッジまでの時間を測定することが可能となり、発振回路のデューティ比率試験を行うことができる。
【００８０】
(3) 発振回路のジッタ試験を行うためのテスト回路は、回数カウンタ及び周波数カウンタに代えて、回数カウンタの機能及び周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えているので、回路規模を小さくすることができ、製品コストを低減することができる。
【００８１】
(4) この構成においては、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路は、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、周波数カウンタで測定した発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第２平均時間を測定する。そして、第１平均時間と第２平均時間の差からデューティ比率を算出する。これにより、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率を測定できる。
【００８２】
(5) 半導体集積回路に組み込まれた発振回路のジッタ試験を行うために、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。そして、発振信号が先に到達した回数が、最小値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における第２ディレイ回路ブロックの遅延量の設定値と、を検出する。続いて、切替回路を切り替えてリングオシレータを構成して、両遅延量の設定値におけるリングオシレータの発振周波数を周波数カウンタで測定し、前記数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出し、その差をジッタとして求める。これにより、発振回路の出力信号のみを使用するため、比較対象となる基準信号を必要としないことより、PLL 回路に限らず発振回路すべてに適応可能であり、発振回路の出力直後のジッタを正確に測定することができる。また、 LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なジッタを測定できる。
【００８４】
(6) 半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うために、インバータ素子を切り離した状態で、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数する。そして、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。また、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する。また、インバータ素子を接続して、発振回路が出力した発振信号と、第１のディレイ回路ブロック及び第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、発振信号が先に到達した回数を回数カウンタで計数し、この計数値と第２ディレイ回路ブロックの遅延量の設定値とを記録すると、第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す。さらに、発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する。また、切替回路を切り替えてリングオシレータを構成して、遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を周波数カウンタで測定する。そして、周波数カウンタで測定した両発振周波数を用いて、発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、第１平均時間と第２平均時間との差からデューティ比率を算出する。これにより、LSI 製造プロセスのばらつき、温度、電源電圧の影響を受けることなく、正確なデューティ比率の測定を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る発振回路のテスト回路の構成を示したブロック図である。
【図２】Oscillatorの出力サイクルを表した波形図である。
【図３】周期ジッタの概念を示した波形図である。
【図４】ジッタ測定方法を説明するためのフローチャートである。
【図５】Ｄフリップフロップの入力信号のタイムチャート図である。
【図６】Ｄフリップフロップの入力信号の変化部分を拡大したタイムチャート図である。
【図７】ディレイ値とMeas Counterのカウント値との関係を表したグラフである。
【図８】本発明の実施形態に係る発振回路のテスト回路でPLL 回路をテストする構成を示した回路図である。
【図９】本発明の実施形態に係る発振回路のテスト回路におけるカウンタの変形例の構成図である。
【図１０】発振回路の出力の立ち上がりエッジから立ち下がりエッジを表す波形図である。
【図１１】半周期のPeriod Jitter の概念を示した図である。
【図１２】Ｄフリップフロップの入力信号の第２タイムチャート図である。
【図１３】Ｄフリップフロップの入力信号の変化部分を拡大した第２のタイムチャート図である。
【図１４】ディレイ値とMeas Counterのカウント値との関係を表した第２のグラフである。
【図１５】発振回路の出力の立ち下がりエッジから立ち上がりエッジまでを表す波形図である。
【図１６】本発明の実施形態に係るテスト回路にインバータ素子を加えた構成図である。
【図１７】本発明のテスト回路を用いて発振回路のデューティ比率を求める方法を説明するためのフローチャート図である。
【図１８】ディレイ値とMeas Counterのカウント値との関係を表した第３のグラフである。
【図１９】発振回路のデューティ比率を示した波形図である。
【図２０】従来技術の回路構成を示したブロック図である。
【符号の説明】
１−Oscillator（発振回路）
４−セレクタ
５−Jitter/OSCセレクト信号
６−Base Delay（基本遅延回路）
７−Adjustable Delay（可調整遅延回路）
８−Ｄフリップフロップ
９−Meas Counter（回数カウンタ）
１０−Freq. Counter （周波数カウンタ）
１１−Ref CK（基準信号）
２３−PLL 回路
２６−VCO （電圧制御発振器）
６１−テスト回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test circuit and a test method for an oscillation circuit incorporated in a semiconductor integrated circuit, and more particularly to a test circuit and a test method capable of measuring jitter and measuring a duty ratio of an oscillation signal.
[0002]
[Prior art]
Along with advances in technology related to semiconductor integrated circuits, a PLL (Phase Locked Loop) circuit is installed as a clock source inside the LSI so that only the internal processing unit of the LSI and the interface unit with external devices can operate faster than the system clock. Technology has been developed and widely used. When using a PLL circuit, jitter (clock signal fluctuation) occurs. This jitter can adversely affect other circuits used with LSIs that incorporate PLL circuits. Therefore, it is necessary to accurately measure jitter data in the evaluation and shipping inspection of the PLL circuit incorporated in the manufactured LSI.
[0003]
Jitter is typically measured using a high-performance analog LSI tester or measurement device, and the high-speed clock generated by the PLL circuit is output to the outside via the LSI terminal and measured at that terminal. Jitter is measured by connecting equipment. In this measurement method, the output clock of the PLL circuit is taken out through the LSI chip pads, wires, package terminals, and the cable to the measurement device. For this reason, there is a problem that the clock waveform becomes dull due to the influence of wiring capacitance and wiring resistance and is also affected by noise, so that accurate jitter measurement cannot be performed. In addition, as described above, since jitter measurement requires a high-performance analog LSI tester and measurement equipment, there is a problem that the cost of shipping inspection during LSI production increases.
[0004]
In order to solve these problems, there is a method of measuring the PLL signal without taking it out. For example, in Stephen Sunter & Aubin Roy, LogicVision, Inc. "BIST for Phase-Locked Loops in Digital Applications", Proceedings IEEE International Test Conference, 1999, pp.532-540 A method of conducting a test has been proposed. FIG. 20 is a block diagram showing a conventional circuit configuration. As shown in FIG. 20, the built-in jitter test circuit 101 includes a constant delay block 111, an adjustable delay block 112, a D flip-flop 113, an error counter block 114, an OSC.Freq. Counter block 115, and a selector 116. Consists of. Further, a structure is used in which a supply clock fREF to the PLL circuit 102 and a signal output from the VCO 124 of the PLL circuit 102 and multiplied by 1 / N by the N frequency divider 125 are used. The operation of the circuit 101 is an operation of observing the difference between the supply clock fREF to the PLL circuit 102 and the signal timing multiplied by 1 / N by the VCO 124 in the PLL circuit 102 with the error counter 114 while the adjustable delay 112 is operated. And the operation of measuring the absolute delay time of the Adjustable Delay 112 by the OSC.Freq. Counter 115. This enables highly accurate jitter measurement and measurement with a logic tester.
[0005]
[Problems to be solved by the invention]
In the conventional technique “BIST for Phase-Locked Loops in Digital Applications”, the output point of the signal after being multiplied by 1 / N by the N divider 125 is a jitter measurement point. In the jitter test circuit 101, the measurement is performed by comparing the signal after being 1 / N-divided by the N frequency divider 125 and the supply clock (reference clock) fREF to the PLL circuit 102. However, the signal actually used in the LSI is the signal immediately after being output from the VCO 124 of the PLL circuit 102, and the jitter value is specified as a spec value measured immediately after the VCO 124. Many. Therefore, this conventional measurement method is difficult to employ because it measures a signal different from the signal actually used in the LSI. Further, since the circuit configuration detects the phase difference between the reference clock input to the PLL circuit 102 and the signal fed back via the N frequency divider 125, an oscillation circuit other than the PLL circuit Cannot be applied to. Furthermore, the conventional circuit is configured such that the duty ratio of the oscillation clock output from the VCO circuit 124 cannot be measured.
[0006]
Accordingly, the present invention has been created to solve the above-described problems, and an object of the present invention is to provide an oscillation circuit test circuit and a test method capable of realizing highly accurate jitter measurement with only a logic circuit.
[0007]
[Means for Solving the Problems]
The present invention has the following configuration as means for solving the above problems.
[0008]
[Problems to be solved by the invention]
  (1) In a test circuit for performing a jitter test of an oscillation circuit incorporated in a semiconductor integrated circuit,
  A first delay circuit block capable of adjusting a delay value from the outside of the semiconductor integrated circuit and outputting a delay signal obtained by delaying the oscillation signal output from the oscillation circuit by one cycle or half cycle;
  The delay amount can be adjusted from the outside of the semiconductor integrated circuit, and the phase of the delay signal output from the first delay circuit block is shifted from the phase advanced from the edge of the oscillation signal output from the oscillation circuit. A second delay circuit block for slightly increasing the delay amount by a predetermined amount until the state is delayed,
  The signal arrival time of the delay signal delayed by the first delay circuit block and the second delay circuit block and the oscillation signal output by the oscillation circuit are compared, and the number of times the oscillation signal has reached first is determined. A count counter to count,
  A switching circuit that connects the input terminal of the first delay circuit block and the output terminal of the second delay circuit block to switch the configuration to a ring oscillator;
  A frequency counter for measuring the oscillation frequency of the ring oscillator,
Comparing the signal arrival time of the oscillation signal output from the oscillation circuit with the delay signal delayed by the first delay circuit block and the second delay circuit block, the oscillation signal arrives first When the count value is counted by the count counter and the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure of slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated,
The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value, and the second delay circuit block at the count value immediately before the maximum value. Detect the set value of the delay amount,
A ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the set value of both delay amounts is measured by the frequency counter,
Using the oscillation frequency measured by the frequency counter, calculate the delay amount at the set value of both delay amounts, and from the differenceJitterCalculationIt is characterized by doing.
[0009]
  In this configurationIsTest cycle for performing jitter tests on oscillation circuits incorporated in semiconductor integrated circuitsAs for the path, the oscillation signal arrived first by comparing the signal arrival time of the oscillation signal output by the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block for a certain period of time. When the number of times is counted by the number counter and the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated. The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value and the delay of the second delay circuit block at the count value immediately before the maximum value are reached. The amount set value is detected. Subsequently, the switching circuit is switched to configure a ring oscillator, the oscillation frequency of the ring oscillator at the set value of both delay amounts is measured with a frequency counter, and the amount of both delay amounts is measured using the oscillation frequency measured with the number counter. Calculate the amount of delay in the set value,JitterCalculationTo do. Therefore, since only the output signal of the oscillation circuit is used, the reference signal to be compared is not required, so that it can be applied not only to the PLL circuit but also to all oscillation circuits, and the jitter immediately after the output of the oscillation circuit is accurately It becomes possible to measure. In addition, jitter can be measured only with a relatively inexpensive logic tester.further, LSI Accurate jitter measurement is possible without being affected by manufacturing process variations, temperature, and power supply voltage.
[0014]
  (2) An inverter element capable of contacting and separating is provided immediately after the output terminal of the oscillation circuit.
[0015]
In this configuration, the test circuit for performing the jitter test of the oscillation circuit includes an inverter element that can be contacted and separated immediately after the output terminal of the oscillation circuit. Therefore, the time from the falling edge to the rising edge of the output signal of the oscillation circuit can be measured, and the duty ratio test of the oscillation circuit can be performed.
[0016]
  (3) Instead of the number counter and the frequency counter, the number counter function and the frequency counter functionHave both functionsA switching counter capable of switching is provided.
[0017]
  In this configuration, the test circuit for performing the jitter test of the oscillation circuit has the function of the frequency counter and the function of the frequency counter instead of the frequency counter and the frequency counter.Have both functionsA switchable switching counter is provided. Therefore, the circuit scale can be reduced and the product cost can be reduced.
[0018]
  (Four) In a test circuit for performing a duty ratio test of an oscillation circuit incorporated in a semiconductor integrated circuit,
  The delay value can be adjusted from the outside of the semiconductor integrated circuit,Oscillator circuitOscillation output byDelay the signal by half a cycleOutput delayed signalA first delay circuit block,
  SaidFrom outside the semiconductor integrated circuitThe delay amount can be adjusted, from the state in which the edge of the delay signal output from the first delay circuit block is advanced in phase to the state in which the phase is delayed from the edge of the oscillation signal output from the oscillation circuit.Delay amount by a predetermined amountSlightly increaseA second delay circuit block;
  By the first delay circuit block and the second delay circuit block,LateExtendeddelaySignal andSaidOscillator circuitButoutputDelayedSignal andCompare signal arrival times forThe oscillation circuitButoutputOscillationA count counter that counts the number of times the signal has arrived first;
  SaidFirst delay circuit blockInput terminal andSecond delay circuit blockConnect to the output terminal ofRing oscillatorSwitching circuit to switch the configuration to,
  SaidRing oscillatorofDepartureVibrationA frequency counter to measure the wave number;
  SaidAn inverter element connected so as to be able to come in and out immediately after the oscillation circuit, and
  SaidDisconnect the inverter element,SaidOscillator circuitButoutputOscillationSignal andThe first delay circuit block and the second delay circuit blockDelay circuit blockLateExtendeddelaySignal andThe faithNo. arrival timeFixed periodCompared to,OscillationThe number of times the signal arrives first isCountingAndWhen the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated.
Detecting the first set value of the delay amount of the second delay circuit block at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first;
  Further, the inverter element is connected to the oscillation circuitButoutputOscillationSignal andThe first delay circuit block and the second delay circuit blockDelayed by delay circuit blockdelaySignal andThe faithNo. arrival timeFixed periodIn comparison, the number of times the oscillation signal has reached first isCountingAndWhen the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated.
  Detecting the second set value of the delay amount of the second delay circuit block at a 50% count value in which the number of times the oscillation signal has reached first is an intermediate value between the minimum value and the maximum value;
A ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount is measured by the frequency counter,
  Using both oscillation frequencies measured by the frequency counter, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit and the second average time from the falling edge to the rising edge are calculated. And
  The first average time and the second average timeCalculate the duty ratio from the difference betweenDoIt is characterized by that.
[0019]
  In this configurationIsTest cycle for testing the duty ratio of an oscillation circuit incorporated in a semiconductor integrated circuitRoad,The oscillation signal output from the oscillation circuit and the delay signals delayed by the first delay circuit block and the second delay circuit block in a state where the inverter element is disconnected is compared for a certain period, and the oscillation signal The number of times that the first reached is counted by the number counter. When the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated. Further, the first set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first. In addition, by connecting an inverter element, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period, and the oscillation is performed. The number of times that the signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block is repeated. . Further, the second set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value as the number of times the oscillation signal has reached first. The ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount is measured by the frequency counter, and the oscillation frequency measured by the frequency counter is used. Then, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit and the second average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit are measured. Then, the duty ratio is calculated from the difference between the first average time and the second average time.
[0020]
  Therefore, variation in LSI manufacturing process, temperature,An accurate duty ratio can be measured without being affected by the power supply voltage.
[0021]
  (Five) By the test circuit according to any one of (1) to (3),In a test method for performing a jitter test of an oscillation circuit incorporated in a semiconductor integrated circuit,
Comparing the signal arrival time of the oscillation signal output from the oscillation circuit with the delay signal delayed by the first delay circuit block and the second delay circuit block, the oscillation signal arrives first The counting step of repeating the procedure of slightly increasing the delay amount of the second delay circuit block by a predetermined amount when the count is counted by the number counter and the count value and the set value of the delay amount of the second delay circuit block are recorded When,
The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value, and the second delay circuit block at the count value immediately before the maximum value. Detect the set value of the delay amount,
A frequency measuring step of configuring a ring oscillator by switching the switching circuit, and measuring the oscillation frequency of the ring oscillator at the set value of both delay amounts with the frequency counter;
A jitter calculating step of calculating a delay amount at a set value of both delay amounts using the oscillation frequency measured by the frequency counter, and calculating a jitter from the difference between the delay amounts;It is characterized by.
[0022]
  In this configurationIsOf oscillation circuits built into semiconductor integrated circuitsIn order to perform the jitter test, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period, and the oscillation signal is When the number of times reached first is counted by the number counter and the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block is repeated. The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value and the delay of the second delay circuit block at the count value immediately before the maximum value are reached. The amount set value is detected. Subsequently, the switching circuit is switched to configure a ring oscillator, the oscillation frequency of the ring oscillator at the set value of both delay amounts is measured with a frequency counter, and the amount of both delay amounts is measured using the oscillation frequency measured with the number counter. Calculate the delay amount at the set value and use the difference as jitterAsk. Therefore, since only the output signal of the oscillation circuit is used, the reference signal to be compared is not required, so that it can be applied not only to the PLL circuit but also to all oscillation circuits, and the jitter immediately after the output of the oscillation circuit is accurately determined. It becomes possible to measure.Also, LSI Accurate jitter measurement is possible without being affected by manufacturing process variations, temperature, and power supply voltage.
[0025]
  (6) According to the test circuit of claim 4,In a test method for performing a duty ratio test of an oscillation circuit incorporated in a semiconductor integrated circuit,
  By separating the inverter element, comparing the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block for a certain period, The number of times the oscillation signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the delay amount of the second delay circuit block is set to a predetermined amount. A first counting step for repeating a slightly increasing procedure;
A first average time measuring step of detecting a first set value of a delay amount of the second delay circuit block at a 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first When,
By connecting the inverter element, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period. The number of times the oscillation signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the delay amount of the second delay circuit block is determined. A second counting step that repeats the procedure for slightly increasing the quantity;
The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value, and the second delay circuit block at the count value immediately before the maximum value. A second average time measuring step for detecting a set value of the delay amount;
A frequency measuring step of configuring a ring oscillator by switching the switching circuit, and measuring the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount by the frequency counter;
Using both oscillation frequencies measured by the frequency counter, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit, and the rising edge from the falling edge of the oscillation signal output from the oscillation circuit A second average time to an edge is calculated, and the first average time and the second average timeAnd a duty ratio calculation step of calculating a duty ratio from the difference between the two.
[0026]
  In this configurationIsIn order to test the duty ratio of an oscillation circuit incorporated in a semiconductor integrated circuitIn addition, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block with the inverter element disconnected is compared for a certain period, The number of times the oscillation signal has reached first is counted by the number counter. When the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated. Further, the first set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first. In addition, by connecting an inverter element, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period, and the oscillation is performed. The number of times that the signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block is repeated. . Further, the second set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first. Further, the ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount is measured by the frequency counter. Then, using both oscillation frequencies measured by the frequency counter, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit, and the rising edge from the falling edge of the oscillation signal output from the oscillation circuit The second average time is calculated, and the duty ratio is calculated from the difference between the first average time and the second average time.
[0027]
  Therefore, variation in LSI manufacturing process, temperature,An accurate duty ratio can be measured without being affected by the power supply voltage.
[0028]
  (7) (1) to(6) In the configuration, the oscillation circuit can be a PLL circuit.
[0029]
Therefore, it becomes possible to accurately perform a jitter and duty ratio test which are problematic in the PLL circuit.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing a configuration of an oscillation circuit test circuit according to an embodiment of the present invention. FIG. 1 shows an example in which a jitter test circuit 61 is incorporated in a semiconductor integrated circuit that uses an output signal Output2 of an oscillator (oscillator circuit) 1 as a system clock supply line System CLK (hereinafter referred to as System CLK) 3. It is. The test circuit 61 includes a selector 4, a base delay (basic delay circuit) 6 as a first delay circuit block, an adjustable delay (adjustable delay circuit) 7 as a second delay circuit block, a D flip-flop 8, and a Meas Counter. (Count counter) 9 and Freq. Counter (frequency counter) 10.
[0031]
The selector 4 has one input terminal connected to the System CLK 3, the other input terminal connected to the output terminal of the Adjustable Delay 7, and the output terminal connected to the input terminal of the Base Delay 6 and the data input terminal of the D flip-flop 8. Yes. The output terminal of Base Delay 6 is connected to the input terminal of Adjustable Delay 7. The output terminal of Adjustable Delay 7 is connected to the clock input terminal of D flip-flop 8, the other input terminal of selector 4, and one input terminal of Freq. Counter 10. The output terminal of the D flip-flop 8 is connected to the input terminal of the Meas Counter 9. Further, the other input terminal of the Freq. Counter 10 is connected to a reference clock Ref CK11.
[0032]
The selector 4 is in the jitter measurement mode when the Jitter / OSC select signal 5 is “0”, and in the ring oscillation mode in which the Base Delay 6 and the Adjustable Delay 7 are connected in a ring shape when it is “1”. Base Delay 6 can variably control the delay value from the outside, and has the role of delaying the output signal Output 2 by one cycle or half cycle. Adjustable Delay 7 can control the delay amount from the outside in fine steps compared to Base Delay 6. It is a circuit with a structure. The Meas Counter 9 has a function of counting the number of times that the D flip-flop 8 has latched “1” during a specified period in the jitter measurement mode. The Freq. Counter 10 has a function of counting the number of oscillations of the ring oscillator configured by the Base Delay 6 and the Adjustable Delay 7 in the ring oscillation mode in a period corresponding to the designated cycle in the reference clock Ref CK11.
[0033]
An outline of the periodic jitter (hereinafter referred to as Period Jitter) test measured by this circuit will be described. FIG. 2 is a waveform diagram showing the output cycle of the oscillator. FIG. 3 is a waveform diagram showing the concept of periodic jitter. As shown in FIG. 2, the clock cycle width 12 for each cycle of the signal output from the Oscillator 1 is sequentially measured. The result is as shown in FIG. At this time, the value obtained by taking the difference between the maximum value Tmax13 of the clock cycle width and the minimum value Tmin14 of the clock cycle width, that is, Tmax13−Tmin14 becomes the Peak Jitter 15 of Peak-to-Peak. In general, the number of output cycles of the oscillator is often about tens of thousands of cycles.
[0034]
The measurement principle is that “0” is latched in the flip-flop 8 when the delay amount by the Base Delay 6 and the Adjustable Delay 7 is small with respect to the clock cycle width 12 of the Oscillator 1, and conversely, when the delay amount is large, the D flip-flop 8 The fact that “1” is latched is used. That is, the delay amount by the Base Delay 6 and the Adjustable Delay 7 is determined, and the number of times that the D flip-flop 8 is latching “1” for the predetermined number of cycles N is counted by the Meas Counter 9. By reading the contents of Meas Counter 9 when the number of cycles N is completed, the relationship between the amount of delay due to Base Delay 6 and Adjustable Delay 7 at that time and the cycle width 12 of the clock can be determined. At this time, if the value of Meas Counter 9 is “0”, the cycle width 12> the delay amount due to Base Delay 6 and Adjustable Delay 7. If the value of Meas Counter 9 is “N”, the cycle width 12 <the delay amount due to Base Delay 6 and Adjustable Delay 7. Further, when the value of the Meas Counter 9 is “1” to “N−1”, the flip-flop 8 takes both the values “0” and “1”. Therefore, the Base Delay 6 and the Adjustable Delay 7 at that time The amount of delay due to is within the jitter. By repeating these measurements while changing the delay amounts by Base Delay 6 and Adjustable Delay 7 slightly, Tmax 13 and Tmin 14 are obtained, and Peak-to-Peak Period Jitter 15 is calculated.
[0035]
Next, details of the jitter measurement method using this circuit example will be described with reference to FIG. FIG. 4 is a flowchart for explaining the jitter measurement method. FIG. 5 is a time chart of the input signal of the D flip-flop.
[0036]
When jitter measurement is performed on an oscillation circuit provided in a semiconductor integrated circuit (LSI), the Jitter mode is first set (S1). That is, “0” is input to the Jitter / OSC select signal 5, and the output signal Output 2 of the Oscillator 1 is selected by the selector 4.
[0037]
Subsequently, Base Delay 6 is adjusted (S2). That is, as shown in FIG. 5, the output signal Output2 is delayed by one cycle. By this operation, the ck input of the D flip-flop 8 is delayed by one cycle from the signal of the D input. If the delay value of Base Delay 6 is known in advance, use that value. However, if the value of Base Delay 6 is not clear, the value is adjusted so as to be one period while changing the value of Base Delay 6. Since the adjustment at this time may be roughly delayed by one cycle, the value of the Base Delay 6 when the value latched in the D flip-flop 8 changes from “0” to “1” is used. During the process of S2, Adjustable Delay 7 is set to a substantially central value of the adjustable range.
[0038]
Next, the Adjustable Delay 7 is sequentially increased and the Meas Counter value is read (S3). That is, Adjustable Delay 7 is set to the minimum value, Meas Counter 9 is operated for N cycles, and then the value of Meas Counter 9 is read and recorded together with the set value of Adjustable Delay 7. Next, the Adjustable Delay 7 is slightly increased, and after the Meas Counter 9 is similarly operated for N cycles, the value of the Meas Counter 9 is read and recorded together with the set value of the Adjustable Delay 7. This operation is repeated until the adjustment of Adjustable Delay 7 reaches the maximum value.
[0039]
  Here, the processing of this step will be described in detail with reference to FIG. FIG. 6 is a time chart in which the change portion of the input signal of the D flip-flop is enlarged. The portion of the signal 17 delayed by one cycle in FIG. 5 is enlarged, and the D input waveform and ck input of the D flip-flop 8 are shown. The waveform is shown. Jitter 18 showed that the width of one period slightly shifted in each cycle. In S3, Adjustable Delay 7 is slightly increased from (1) to (3) in FIG.ofRecord the value. Here, the D flip-flop 8 latches at the rising edge of the ck input waveform. Therefore, at the point (1) in FIG. 6, since the D flip-flop 8 always latches “0”, the value of the Meas Counter 9 becomes “0”. Further, at the point (2) in FIG. 6, since the D flip-flop 8 latches “0” and “1”, the value of the Meas Counter 9 becomes an intermediate value. Further, at the point (3) in FIG. 6, the D flip-flop 8 always latches “1”, so the value of the Meas Counter 9 is the same as the number N of measurement cycles.
[0040]
FIG. 7 is a graph showing the relationship between the delay value and the count value of the Meas Counter, and is a graph showing the results measured in step S3. The vertical axis represents the value of Meas Counter 9, the origin is “0”, and the cycle number N is the full value. The horizontal axis is the delay value based on Base Delay 6 and Adjustable Delay 7. The measurement points (1), (2), and (3) shown in FIG. 6 and the measurement points (1), (2), and (3) shown in FIG. 7 have the same value. Here, the place where the count value is switched from “0” is Tmin20, and the time immediately before the count value becomes Full is Tmax21. The jitter value (Period Jitter) is Tmax21−Tmin20.
[0041]
At this time, it is determined whether or not an accurate delay time of Tmax and Tmin is known (S4). That is, if the exact delay time of Tmax21, Tmin20 is known, Tmax21-Tmin20 is calculated (S7). However, when Base Delay 6 and Adjustable Delay 7 are incorporated into an LSI, the true delay time at that time cannot usually be specified due to variations in the LSI manufacturing process, temperature, and power supply voltage. Therefore, in that case, time measurement of Tmax21 and Tmin20 is performed as the next step.
[0042]
First, the OSC mode is set (S5). That is, “1” is input as the Jitter / OSC select signal 5 and the output of the Adjustable Delay 7 is input to the Base Delay 6 by the selector 4 to create a ring oscillator structure. Here, in order to ensure that the oscillation operation is performed, a circuit in which the Base Delay 6 and the Adjustable Delay 7 are combined is configured as an odd-numbered inverter circuit.
[0043]
Next, the oscillation frequency at the Tmin and Tmax values is measured (S6). That is, the states of Base Delay 6 and Adjustable Delay 7 are set to Tmin 20, Ref CK 11 having a constant period is input from the outside, and the number of oscillations of the ring oscillator is counted by Freq. Counter 10 for a specified cycle period.
[0044]
Here, assuming that the period of Ref CK11 is W and the designated number of cycles is M, how many times the ring oscillator oscillates in the period of W × M is counted by Freq. Counter 10. The count value is recorded as Cmin. Similarly, the state of Base Delay 6 and Adjustable Delay 7 is set to Tmax21, and the count value is measured. The count value is recorded as Cmax.
[0045]
Next, the Jitter width is calculated (S7). That is, the delay amount by Base Delay 6 and Adjustable Delay 7 at Tmin 20 and Tmax 21 is calculated. Since the delay amount due to Base Delay 6 and Adjustable Delay 7 is ½ of the period of the ring oscillator, the delay amount can be calculated by Equation 1 shown below. In other words, if the delay amount of Base Delay 6 and Adjustable Delay 7 is D, the value counted by Freq. Counter 10 is C, the cycle of Ref CK11 is W, and the designated number of cycles is M,
D = W × M / C / 2 ......... Formula 1
To obtain the delay amount. Here, by substituting Cmin recorded in S6 for the count value C, the delay value by Base Delay 6 and Adjustable Delay 7 at Tmin 20 is obtained. This value is Dmin. Similarly, when Cmax is substituted, the delay value by Base Delay 6 and Adjustable Delay 7 at Tmax 21 is obtained. This value is Dmax. Then, the jitter width 22 is calculated by the following formula 2.
[0046]
Jitter = Dmax−Dmin ……… Formula 2
With the above method, the Peak-to-Peak Period Jitter 22 in units of one period from the rising edge of the signal of the oscillation circuit to the next rising edge can be obtained.
[0047]
FIG. 8 is a circuit diagram showing a configuration in which a PLL circuit is tested by a test circuit for an oscillation circuit according to an embodiment of the present invention. FIG. 9 is a configuration diagram of a modified example of the counter in the test circuit of the oscillation circuit according to the embodiment of the present invention. As shown in FIG. 8, even if the Oscillator 1 shown in FIG. 1 is replaced with the PLL circuit 23, the measurement can be performed without any problem as in the procedure described based on the flowchart of FIG. The PLL circuit 23 includes a PHASE DETECTOR (phase detector) 24, a CHARGE PUMP 25, a VCO (voltage controlled oscillator) 26, and a DIVIDER (N frequency divider) 27. Further, the output terminal of the VCO 26 is connected to one input terminal of the selector 4.
[0048]
In the embodiment described based on the flowchart of FIG. 4, the Meas Counter 9 and the Freq. Counter 10 are not used at the same time. Therefore, as shown in FIG. 9, the controller 28 for switching the connection between the output terminal Jitter mode and the OSC mode of the Adjustable Delay 7 is provided, the output terminal of the Adjustable Delay 7, the output terminal of the D flip-flop 8, and the input of the Ref CK11. The terminal is connected to the Controller 28 and the output terminal of the Controller 28 is connected to the Counter 29 so that the Counter 29 is shared. Thereby, the circuit scale can be reduced.
[0049]
Next, a method for measuring jitter between the rising edge and the falling edge of the signal output from the Oscillator 1 in the test circuit of the oscillation circuit of the present invention will be described. FIG. 10 is a waveform diagram showing the falling edge from the rising edge of the output of the oscillation circuit. FIG. 11 is a diagram showing the concept of a half-period period jitter. FIG. 12 is a second time chart of the input signal of the D flip-flop. In this measurement method, as shown in FIG. 10, the time 30 from the rising edge to the falling edge of each cycle is sequentially measured. As a result, a value obtained by taking the difference between the maximum value Tmax31 and the minimum value Tmin32 shown in FIG. 11, that is, Tmax31-Tmin32 is the peak-to-peak period jitter between the rising edge and the falling edge. 33.
[0050]
As the measurement circuit, the test circuit 61 shown in FIG. 1 is used. The procedure of the measuring method will be described based on the flowchart shown in FIG. First, the Jitter mode is set (S1). That is, “0” is input to the Jitter / OSC select signal 5, and the output signal Output 2 of the Oscillator 1 is selected by the selector 4.
[0051]
  Next, Base Delay6Is adjusted (S2). That is, as shown in FIG. 12, the output signal Output2 is delayed by a half cycle. With this operation, the ck input of the D flip-flop 8 is delayed by half a period from the signal of the D input. If the value of Base Delay 6 is known in advance, use that value. However, if the value of Base Delay 6 is not clear, the value is adjusted so as to be a half cycle while changing the value of Base Delay 6. Since the adjustment at this time may be roughly delayed by a half cycle, the value of the Base Delay 6 when the value latched in the D flip-flop 8 changes from “1” to “0” is used. During the process of S2, Adjustable Delay 7 is set to a substantially central value of the adjustable range.
[0052]
  Next, Adjustable Delay7Are sequentially increased to read the Meas Counter value (S3). That is, Adjustable Delay 7 is set to the minimum value, Meas Counter 9 is operated for N cycles, and then the value of Meas Counter 9 is read and recorded together with the set value of Adjustable Delay 7. Next, the Adjustable Delay 7 is slightly increased, and after the Meas Counter 9 is similarly operated for N cycles, the value of the Meas Counter 9 is read and recorded together with the set value of the Adjustable Delay 7. This operation is repeated until the adjustment of Adjustable Delay 7 reaches the maximum value.
[0053]
Here, the processing of this step will be described in detail with reference to FIG. FIG. 13 is a second time chart in which the changing portion of the input signal of the D flip-flop is enlarged, and the portion of the signal 35 delayed by a half cycle in FIG. Waveform and ck input waveform are shown. Jitter 36 showed that the width of the half period was slightly shifted in each cycle. In S3, Adjustable Delay 7 is slightly increased from (1) to (3) in FIG. 13, and the value of Meas Counter 9 is sequentially recorded. Here, at the point (1) in FIG. 13, the D flip-flop 8 always latches “1”, so the value of the Meas Counter 9 is the same as the number N of measurement cycles. Further, at the point (2) in FIG. 13, since the D flip-flop 8 takes “1” and “0”, the value of the Meas Counter 9 is an intermediate value. Further, at the point of (3) in FIG. 13, the D flip-flop 8 always latches “0”, so the value of the Meas Counter 9 becomes “0”.
[0054]
FIG. 14 is a second graph showing the relationship between the delay value and the count value of the Meas Counter, and is a graph showing the results measured in step S3. The vertical axis represents the value of Meas Counter 9, the origin is “0”, and the cycle number N is the full value. The horizontal axis is the delay value based on Base Delay 6 and Adjustable Delay 7. The measurement points (1), (2), and (3) shown in FIG. 13 and the measurement points (1), (2), and (3) shown in FIG. 14 have the same value. Here, the place where the count value is switched from Full is Tmin38, and the time immediately before the count value becomes “0” is Tmax39. The jitter value (Period Jitter) 40 is Tmax39−Tmin38.
[0055]
At this time, it is determined whether or not an accurate delay time of Tmax and Tmin is known (S4). That is, if an accurate delay time of Tmax39, Tmin38 is known, Tmax39-Tmin38 is calculated (S7). However, when Base Delay 6 and Adjustable Delay 7 are incorporated into an LSI, the true delay time at that time cannot usually be specified due to variations in the LSI manufacturing process, temperature, and power supply voltage. Therefore, in that case, time measurement of Tmax39 and Tmin38 is performed as the next step.
[0056]
First, the OSC mode is set (S5). That is, “1” is input as the Jitter / OSC select signal 5 and the output of the Adjustable Delay 7 is input to the Base Delay 6 by the selector 4 to create a ring oscillator structure. Here, in order to make sure that the oscillation operation is performed, a circuit including the Base Delay 6 and the Adjustable Delay 7 is an odd-numbered inverter circuit.
[0057]
Next, the oscillation frequency at Tmin and Tmax is measured (S6). That is, the states of Base Delay 6 and Adjustable Delay 7 are set to Tmin 38, Ref CK11 having a fixed period is input from the outside, and the number of oscillations of the ring oscillator is counted by Freq. Counter 10 for a specified cycle period.
[0058]
Here, assuming that the cycle of Ref CK11 is W and the designated number of cycles is M, how many times the ring oscillator oscillates in the period of W × M is counted by Freq. Counter 10. The count value is recorded as Cmax. Similarly, the state of Base Delay 6 and Adjustable Delay 7 is set to Tmax39, and the count is measured. The count value is recorded as Cmax.
[0059]
Next, the Jitter width is calculated (S7). That is, the delay amounts of Base Delay 6 and Adjustable Delay 7 at Tmax 39 and Tmin 38 are calculated, and Peak using the half cycle from the rising edge to the falling edge of the signal of the oscillation circuit as a unit using Equation 1 and Equation 2 above. -Per-Peak Period Jitter 40 is calculated.
[0060]
FIG. 15 is a waveform diagram showing from the falling edge to the rising edge of the output of the oscillation circuit. FIG. 16 is a configuration diagram in which an inverter element is added to the test circuit according to the embodiment of the present invention. Here, in order to obtain the jitter in the unit of a half cycle from the falling edge of the signal of the oscillation circuit shown in FIG. 15 to the next rising edge, as shown in FIG. 16, the output terminal of the oscillator 1 and the selector 4 An INV 42 that is an inverter element is provided between the first input terminal and the other input terminal. Then, by inverting the output signal Output2 of the Oscillator 1 with the INV 42, measurement can be performed in exactly the same manner as the method for obtaining the half-cycle jitter from the rising edge to the next falling edge described above.
[0061]
In FIG. 16, the INV 42 is provided between the output terminal of the Oscillator 1 and one input terminal of the selector 4. In practice, however, the selector is incorporated in the circuit and the INV 42 is connected to the circuit. It is good to make it the structure which can select whether to do. Thereby, it is possible to cope with one circuit without providing both circuits of FIG. 1 and FIG.
[0062]
Next, the duty ratio of the oscillation circuit is obtained by using a half cycle jitter measurement method from the rising edge to the next falling edge and a half cycle jitter measurement method from the falling edge to the next rising edge. The method will be described based on the flowchart shown in FIG. FIG. 17 is a flowchart for explaining a method of obtaining the duty ratio of the oscillation circuit using the test circuit of the present invention. FIG. 18 is a third graph showing the relationship between the delay value and the count value of Meas Counter. FIG. 19 is a waveform diagram showing the duty ratio of the oscillation circuit.
[0063]
When determining the duty ratio of the oscillation circuit, first the Jitter mode is set (S11). That is, “0” is input to the Jitter / OSC select signal 5, and the output signal Output 2 of the Oscillator 1 is selected by the selector 4.
[0064]
  Then, jitter measurement is performed for a half period from the rising edge to the next falling edge. First, Base Delay6Is adjusted (Sl2). That is, the output signal Output2 is delayed by a half cycle. During the process of S2, Adjustable Delay 7 is set to a substantially central value of the adjustable range.
[0065]
  Next, Adjustable Delay7Are sequentially increased to read the Meas Counter value (S13). That is, Adjustable Delay 7 is set to the minimum value, Meas Counter 9 is operated for N cycles, and then the value of Meas Counter 9 is read and recorded together with the set value of Adjustable Delay 7. Next, the Adjustable Delay 7 is slightly increased, and after the Meas Counter 9 is similarly operated for N cycles, the value of the Meas Counter 9 is read and recorded together with the set value of the Adjustable Delay 7. This operation is repeated until the adjustment of Adjustable Delay 7 reaches the maximum value (counting step). Thereby, the result of Rise to Fall 43 shown in FIG. 18 is obtained. In FIG. 18, the vertical axis of the graph is the value of Meas Counter 9, the origin is “0”, and the cycle number N is the Full value. The horizontal axis is the delay value based on Base Delay 6 and Adjustable Delay 7.
[0066]
Subsequently, a Ta having a Meas Counter value of 50% is searched (S14). That is, Ta45 is recorded when the count value is an intermediate value between “0” and Full (first average time measurement step).
[0067]
Next, measurement is performed for a half period from the falling edge to the next rising edge. First, the output of the oscillator is inverted (S15). That is, the output signal 2 is inverted by the INV 42 to measure the half cycle from the rising edge to the next falling edge.
[0068]
  Next, Base Delay6Is adjusted (S16). And Adjustable Delay7Are sequentially increased and the Meas Counter value is read (S17). That is, the process is exactly the same as S12 and S13. As a result, a Fall to Rise result 44 shown in FIG. 18 is obtained. Subsequently, a Tb having a Meas Counter value of 50% is searched (S18). That is, Tb 46 when the count value becomes an intermediate value between “0” and Full is recorded (second average time measurement step).
[0069]
Here, it is determined whether or not an accurate delay time of Ta and Tb is known (S19). At this time, if the accurate times of Ta45 and Tb46 are known, Tb46-Ta45 is calculated to be Δt47, and the duty ratio is calculated using Equations 3 and 4 described in S22 (S22).
[0070]
On the other hand, when the time of Ta45, Tb 46 is unknown, the OSC mode is set (S20). That is, “1” is input to the Jitter / OSC select signal 5 and the output of the Adjustable Delay 7 is input to the Base Delay 6 by the selector 4 to create a ring oscillator structure.
[0071]
Next, the oscillation frequency at the Ta and Tb values is measured (S21). That is, the states of Base Delay 6 and Adjustable Delay 7 are set to Ta45, Ref CK11 having a fixed period is input from the outside, and the number of oscillations of the ring oscillator is counted by Freq. Counter 10 in a specified cycle period (frequency) Measurement process). Here, assuming that the cycle of Ref CK11 is W and the designated number of cycles is M, how many times the ring oscillator oscillates in the period of W × M is counted by Freq. Counter 10. The count value is recorded as Ca. Similarly, the state of Base Delay 6 and Adjustable Delay 7 is set to Tb46, and the count is measured. The count value is recorded as Cb.
[0072]
Next, a duty ratio is calculated (S22). That is, the delay amounts of Base Delay 6 and Adjustable Delay 7 at Ta 45 and Tb 46 are calculated by Equation 1. As a result, the delay amount Da for Ca and the delay amount Db for Cb are obtained, and the difference Δt 47 is calculated as Db−Da. A duty ratio that is a ratio between the time from the rising edge to the falling edge and the time from the falling edge to the rising edge shown in FIG. 19 is obtained from Δt 47 (duty ratio calculation step). When the change occurs in the center of the Tcycle in FIG. 19, the ratio of Tr-f49 from the rising edge to the falling edge and Tf-r50 from the falling edge to the rising edge is the same, and the duty ratio at this time 50%. That is, this is the case when Δt 47 is zero.
[0073]
Further, the period between Tr-f49 and Tf-r50 when Δt 47 is not 0 can be calculated by the following equations 3 and 4.
[0074]
Tr-f = (Tcycle / 2)-(Δt / 2) ......... Formula 3
Tf-r = (Tcycle / 2) + (Δt / 2) ......... Formula 4
When Δt 47 is not 0, Tr-f: Tf-r, which is the ratio of the calculation results of Equation 3 and Equation 4, becomes the duty ratio.
[0075]
【The invention's effect】
According to the present invention, the following effects can be obtained.
[0076]
  (1) Test cycle for performing jitter tests on oscillation circuits incorporated in semiconductor integrated circuitsAs for the path, the oscillation signal arrived first by comparing the signal arrival time of the oscillation signal output by the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block for a certain period of time. When the number of times is counted by the number counter and the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated. The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value and the delay of the second delay circuit block at the count value immediately before the maximum value are reached. The amount set value is detected. Subsequently, the switching circuit is switched to configure a ring oscillator, the oscillation frequency of the ring oscillator at the set value of both delay amounts is measured with a frequency counter, and the amount of both delay amounts is measured using the oscillation frequency measured with the number counter. Calculate the amount of delay in the set value,JitterCalculationDo. ThisSince only the output signal of the oscillation circuit is used, the reference signal to be compared is not required, so it can be applied to all oscillation circuits, not just the PLL circuit, and the jitter immediately after the output of the oscillation circuit is accurately measured can do. In addition, jitter can be measured only with a relatively inexpensive logic tester.further, LSI Accurate jitter can be measured without being affected by manufacturing process variations, temperature, and power supply voltage.
[0079]
  (2) Since the test circuit for performing the jitter test of the oscillation circuit has an inverter element that can be contacted and separated immediately after the output terminal of the oscillation circuit, it takes time from the falling edge to the rising edge of the output signal of the oscillation circuit. It becomes possible to measure, and the duty ratio test of the oscillation circuit can be performed.
[0080]
  (3) The test circuit for performing the jitter test of the oscillation circuit has the function of the frequency counter and the function of the frequency counter instead of the frequency counter and the frequency counter.Have both functionsSince the switchable switching counter is provided, the circuit scale can be reduced and the product cost can be reduced.
[0081]
  (4) In this configurationIsTest cycle for testing the duty ratio of an oscillation circuit incorporated in a semiconductor integrated circuitRoad,The oscillation signal output from the oscillation circuit and the delay signals delayed by the first delay circuit block and the second delay circuit block in a state where the inverter element is disconnected is compared for a certain period, and the oscillation signal The number of times that the first reached is counted by the number counter. When the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated. Further, the first set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first. In addition, by connecting an inverter element, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period, and the oscillation is performed. The number of times that the signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block is repeated. . Further, the second set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value as the number of times the oscillation signal has reached first. The ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount is measured by the frequency counter, and the oscillation frequency measured by the frequency counter is used. Then, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit and the second average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit are measured. Then, the duty ratio is calculated from the difference between the first average time and the second average time. ThisLSI manufacturing process variation, temperature,Accurate duty ratio can be measured without being affected by power supply voltage.
[0082]
  (Five) Of the oscillation circuit built in the semiconductor integrated circuitIn order to perform the jitter test, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period, and the oscillation signal is When the number of times reached first is counted by the number counter and the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block is repeated. The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value and the delay of the second delay circuit block at the count value immediately before the maximum value are reached. The amount set value is detected. Subsequently, the switching circuit is switched to configure a ring oscillator, the oscillation frequency of the ring oscillator at the set value of both delay amounts is measured with a frequency counter, and the amount of both delay amounts is measured using the oscillation frequency measured with the number counter. Calculate the delay amount at the set value and use the difference as jitterAsk. ThisSince only the output signal of the oscillation circuit is used, the reference signal to be compared is not required, so it can be applied to all oscillation circuits, not just the PLL circuit, and the jitter immediately after the output of the oscillation circuit is accurately measured can do.Also, LSI Accurate jitter can be measured without being affected by manufacturing process variations, temperature, and power supply voltage.
[0084]
  (6) To perform a duty ratio test of an oscillation circuit incorporated in a semiconductor integrated circuitIn addition, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block with the inverter element disconnected is compared for a certain period, The number of times the oscillation signal has reached first is counted by the number counter. When the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated. Further, the first set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first. In addition, by connecting an inverter element, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period, and the oscillation is performed. The number of times that the signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure for slightly increasing the delay amount of the second delay circuit block is repeated. . Further, the second set value of the delay amount of the second delay circuit block is detected at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first. Further, the ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount is measured by the frequency counter. Then, using both oscillation frequencies measured by the frequency counter, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit, and the rising edge from the falling edge of the oscillation signal output from the oscillation circuit The second average time is calculated, and the duty ratio is calculated from the difference between the first average time and the second average time. ThisLSI manufacturing process variation, temperature,Accurate duty ratio measurement can be performed without being affected by the power supply voltage.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an oscillation circuit test circuit according to an embodiment of the present invention.
FIG. 2 is a waveform diagram showing an output cycle of an oscillator.
FIG. 3 is a waveform diagram showing the concept of periodic jitter.
FIG. 4 is a flowchart for explaining a jitter measurement method;
FIG. 5 is a time chart of an input signal of a D flip-flop.
FIG. 6 is an enlarged time chart showing a change portion of an input signal of a D flip-flop.
FIG. 7 is a graph showing a relationship between a delay value and a count value of Meas Counter.
FIG. 8 is a circuit diagram showing a configuration for testing a PLL circuit with a test circuit for an oscillation circuit according to an embodiment of the present invention;
FIG. 9 is a configuration diagram of a modification of the counter in the test circuit of the oscillation circuit according to the embodiment of the invention.
FIG. 10 is a waveform diagram showing a rising edge to a falling edge of an output of the oscillation circuit.
FIG. 11 is a diagram illustrating the concept of a half-period period jitter.
FIG. 12 is a second time chart of the input signal of the D flip-flop.
FIG. 13 is a second time chart in which a changing portion of an input signal of the D flip-flop is enlarged.
FIG. 14 is a second graph showing the relationship between the delay value and the count value of Meas Counter.
FIG. 15 is a waveform diagram illustrating the output from the falling edge to the rising edge of the oscillation circuit.
FIG. 16 is a configuration diagram in which an inverter element is added to the test circuit according to the embodiment of the present invention.
FIG. 17 is a flowchart for explaining a method of obtaining a duty ratio of an oscillation circuit using the test circuit of the present invention.
FIG. 18 is a third graph showing the relationship between the delay value and the count value of Meas Counter.
FIG. 19 is a waveform diagram showing a duty ratio of an oscillation circuit.
FIG. 20 is a block diagram showing a circuit configuration of a conventional technique.
[Explanation of symbols]
1-Oscillator
4-selector
5-Jitter / OSC select signal
6-Base Delay (Basic delay circuit)
7-Adjustable Delay (Adjustable Delay Circuit)
8-D flip-flop
9-Meas Counter
10-Freq. Counter (frequency counter)
11-Ref CK (reference signal)
23-PLL circuit
26-VCO (Voltage Controlled Oscillator)
61-Test circuit

Claims

半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を１周期分または半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した発振信号と、の信号到達時間を比較し、前記発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、を備え、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した発振周波数を用いて、前記両遅延量の設定値における遅延量を算出して、その差からジッタを算出することを特徴とするテスト回路。In a test circuit for performing a jitter test of an oscillation circuit incorporated in a semiconductor integrated circuit,
A first delay circuit block capable of adjusting a delay value from the outside of the semiconductor integrated circuit and outputting a delay signal obtained by delaying the oscillation signal output from the oscillation circuit by one cycle or half cycle;
The delay amount can be adjusted from the outside of the semiconductor integrated circuit, and the phase of the delay signal output from the first delay circuit block is shifted from the phase advanced from the edge of the oscillation signal output from the oscillation circuit. A second delay circuit block for slightly increasing the delay amount by a predetermined amount until the state is delayed,
The signal arrival time of the delay signal delayed by the first delay circuit block and the second delay circuit block and the oscillation signal output by the oscillation circuit are compared, and the number of times the oscillation signal has reached first is determined. A count counter to count,
A switching circuit that connects the input terminal of the first delay circuit block and the output terminal of the second delay circuit block to switch the configuration to a ring oscillator;
A frequency counter for measuring the oscillation frequency of the ring oscillator,
Comparing the signal arrival time of the oscillation signal output from the oscillation circuit with the delay signal delayed by the first delay circuit block and the second delay circuit block, the oscillation signal arrives first When the count value is counted by the count counter and the count value and the set value of the delay amount of the second delay circuit block are recorded, the procedure of slightly increasing the delay amount of the second delay circuit block by a predetermined amount is repeated,
The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value, and the second delay circuit block at the count value immediately before the maximum value. Detect the set value of the delay amount,
A ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the set value of both delay amounts is measured by the frequency counter,
A test circuit , wherein a delay amount at a set value of both delay amounts is calculated using an oscillation frequency measured by the frequency counter, and jitter is calculated from a difference between the delay amounts .

前記発振回路の出力端子の直後に、接離可能なインバータ素子を設けたことを特徴とする請求項１に記載のテスト回路。 The test circuit according to claim 1, wherein an inverter element capable of contacting and separating is provided immediately after the output terminal of the oscillation circuit.

前記回数カウンタ及び前記周波数カウンタに代えて、前記回数カウンタの機能及び前記周波数カウンタの機能を有し、両機能を切替え可能な切替えカウンタを備えたことを特徴とする請求項１または２に記載のテスト回路。3. A switching counter having a function of the frequency counter and a function of the frequency counter instead of the frequency counter and the frequency counter, and capable of switching both functions . Test circuit.

半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト回路において、
前記半導体集積回路の外部から遅延値を調整可能であり、前記発振回路が出力した発振信号を半周期分遅延させた遅延信号を出力する第１のディレイ回路ブロックと、
前記半導体集積回路の外部から遅延量を調整可能であり、前記第１のディレイ回路ブロックが出力した遅延信号のエッジが、前記発振回路が出力した発振信号のエッジよりも位相が進んだ状態から位相が遅れた状態まで遅延量を所定量ずつ微増させる第２ディレイ回路ブロックと、
前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、前記発振回路が出力した遅延信号と、の信号到達時間を比較し、前記発振回路が出力した発振信号が先に到達した回数をカウントする回数カウンタと、
前記第１のディレイ回路ブロックの入力端子と前記第２ディレイ回路ブロックの出力端子とを接続してリングオシレータに構成を切り替える切替回路と、
前記リングオシレータの発振周波数を測定する周波数カウンタと、
前記発振回路の直後に接離可能に接続されたインバータ素子と、を備え、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出し、
また、前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返して、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定し、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、
前記第１平均時間と前記第２平均時間の差からデューティ比率を算出することを特徴とするテスト回路。In a test circuit for performing a duty ratio test of an oscillation circuit incorporated in a semiconductor integrated circuit,
The adjustable delay value from outside of the semiconductor integrated circuit, a first delay circuit block you outputs a delay signal the oscillation signal is delayed a half cycle of the oscillation circuit is output,
The delay amount can be adjusted from the outside of the semiconductor integrated circuit , and the phase of the delay signal output from the first delay circuit block is shifted from the phase advanced from the edge of the oscillation signal output from the oscillation circuit. A second delay circuit block for slightly increasing the delay amount by a predetermined amount until the state is delayed ,
Compares the delayed cast delay signal by the first delay circuit block and the second delay circuit block, a delayed signal the oscillation circuit has an output, the signal arrival time of the oscillation circuit is output oscillation A count counter that counts the number of times the signal has arrived first;
A switching circuit that connects the input terminal of the first delay circuit block and the output terminal of the second delay circuit block to switch the configuration to a ring oscillator;
And a frequency counter to measure the outgoing Fushu the wave number of the ring oscillator,
And a detachably-connected inverter elements immediately after the oscillation circuit,
Disconnecting said inverter device, wherein the oscillation signal oscillation circuit has an output, the first delay circuit block and the second delay circuit late by the block cast delay signal, a certain period of signal arrival time In comparison, the number of times the oscillation signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the delay of the second delay circuit block Repeat the procedure to slightly increase the amount by a predetermined amount,
Detecting the first set value of the delay amount of the second delay circuit block at the 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first;
Further, the by connecting the inverter device, the oscillation signal which the oscillation circuit is output, the first delay circuit block and a certain period of time signal arrival time of a delay signal delayed by the second delay circuit block In comparison, the number of times the oscillation signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the delay of the second delay circuit block Repeat the procedure to slightly increase the amount by a predetermined amount,
Detecting the second set value of the delay amount of the second delay circuit block at a 50% count value in which the number of times the oscillation signal has reached first is an intermediate value between the minimum value and the maximum value;
A ring oscillator is configured by switching the switching circuit, and the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount is measured by the frequency counter,
Using both oscillation frequencies measured by the frequency counter, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit and the second average time from the falling edge to the rising edge are calculated. And
Test circuit and calculates the duty ratio from the difference between the second average time between the first average time.

請求項１乃至３のいずれかに記載のテスト回路により、半導体集積回路に組み込まれた発振回路のジッタ試験を行うためのテスト方法において、
前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す計数工程と、
前記発振信号が先に到達した回数が、最小値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、最大値となる直前の計数値における前記第２ディレイ回路ブロックの遅延量の設定値と、を検出し、
前記切替回路を切り替えてリングオシレータを構成して、前記両遅延量の設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した発振周波数を用いて、両遅延量の設定値における遅延量を算出して、その差からジッタを算出するジッタ算出工程と、を備えたを特徴とするテスト方法。A test method for performing a jitter test of an oscillation circuit incorporated in a semiconductor integrated circuit by the test circuit according to claim 1 ,
Wherein the oscillation signal oscillation circuit has an output, wherein the first delay circuit block and the delay signal delayed by the second delay circuit blocks, the signal arrival time by a certain period comparison, the oscillation signal arrives first A counting step of repeating the procedure of slightly increasing the delay amount of the second delay circuit block by a predetermined amount when the count is counted by the number counter and the count value and the set value of the delay amount of the second delay circuit block are recorded When,
The set value of the delay amount of the second delay circuit block at the count value immediately before the oscillation signal reaches the minimum value, and the second delay circuit block at the count value immediately before the maximum value. Detect the set value of the delay amount,
A frequency measuring step of configuring a ring oscillator by switching the switching circuit, and measuring the oscillation frequency of the ring oscillator at the set value of both delay amounts with the frequency counter;
And a jitter calculating step of calculating a delay amount at a set value of both delay amounts using the oscillation frequency measured by the frequency counter and calculating a jitter from the difference between the delay amounts .

請求項４に記載のテスト回路により、半導体集積回路に組み込まれた発振回路のデューティ比率試験を行うためのテスト方法において、
前記インバータ素子を切り離して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第１計数工程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第１設定値を検出する第１平均時間測定工程と、
前記インバータ素子を接続して、前記発振回路が出力した発振信号と、前記第１のディレイ回路ブロック及び前記第２ディレイ回路ブロックによって遅延された遅延信号と、の信号到達時間を一定期間比較して、前記発振信号が先に到達した回数を前記回数カウンタで計数し、この計数値と前記第２ディレイ回路ブロックの遅延量の設定値とを記録すると、前記第２ディレイ回路ブロックの遅延量を所定量微増させる手順を繰り返す第２計数工程と、
前記発振信号が先に到達した回数が、最小値と最大値との中間値である５０％計数値における前記第２ディレイ回路ブロックの遅延量の第２設定値を検出する第２平均時間測定工程と、
前記切替回路を切り替えてリングオシレータを構成して、前記遅延量の第１設定値及び第２設定値におけるリングオシレータの発振周波数を前記周波数カウンタで測定する周波数測定工程と、
前記周波数カウンタで測定した両発振周波数を用いて、前記発振回路が出力した発振信号の立ち上がりエッジから立ち下がりエッジまでの第１平均時間、及び前記発振回路が出力した発振信号の立ち下がりエッジから立ち上がりエッジまでの第２平均時間を算出し、前記第１平均時間と前記第２平均時間との差からデューティ比率を算出するデューティ比算出工程と、を備えたことを特徴とするテスト方法。A test method for performing a duty ratio test of an oscillation circuit incorporated in a semiconductor integrated circuit by the test circuit according to claim 4 ,
By separating the inverter element, comparing the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block for a certain period, The number of times the oscillation signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the delay amount of the second delay circuit block is set to a predetermined amount. A first counting step for repeating a slightly increasing procedure;
A first average time measuring step of detecting a first set value of a delay amount of the second delay circuit block at a 50% count value, which is the intermediate value between the minimum value and the maximum value, the number of times the oscillation signal has reached first When,
By connecting the inverter element, the signal arrival time of the oscillation signal output from the oscillation circuit and the delay signal delayed by the first delay circuit block and the second delay circuit block is compared for a certain period. The number of times the oscillation signal has reached first is counted by the number counter, and when this count value and the set value of the delay amount of the second delay circuit block are recorded, the delay amount of the second delay circuit block is determined. and as the second counting factory to repeat the procedure for quantitatively increased slightly,
A second average time measuring step of detecting a second set value of the delay amount of the second delay circuit block at a 50% count value in which the number of times the oscillation signal has reached first is an intermediate value between the minimum value and the maximum value; When,
A frequency measuring step of configuring a ring oscillator by switching the switching circuit, and measuring the oscillation frequency of the ring oscillator at the first set value and the second set value of the delay amount by the frequency counter;
Using both oscillation frequencies measured by the frequency counter, the first average time from the rising edge to the falling edge of the oscillation signal output from the oscillation circuit, and the rising edge from the falling edge of the oscillation signal output from the oscillation circuit A test method comprising: a duty ratio calculating step of calculating a second average time to an edge and calculating a duty ratio from a difference between the first average time and the second average time .