JP3761845B2 - Manufacturing method of semiconductor optical multiplexer / demultiplexer - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体光合分波装置の製造方法に関し、特に、光情報通信等で用いられる半導体光合分波装置の製造方法に関する発明である。
【０００２】
【従来の技術】
近年、光通信はその大容量、超高速性により多くの情報通信網で用いられている。このような光通信網では発光素子や受光素子などに光半導体部品が広く利用されており、その研究開発が盛んである。
【０００３】
光半導体部品の研究開発は半導体レーザ（ＬＤ）やフォトダイオード（ＰＤ）のような個別部品は勿論のこと、ＬＤに代表されるアクティブ光デバイスや多モード干渉計（ＭＭＩ）やアレイ導波路グレーティング（ＡＷＧ）に代表されるパッシブ光デバイスなどを半導体基板上にモノリシック集積することも精力的に行われている。
【０００４】
光通信の大容量化を実現するため、ファイバ内に波長の異なる多数の光信号を伝搬させる波長分割多重（ＷＤＭ）伝送方式が用いられている。この方式では多数の光信号を１本のファイバで伝送することができるため、低コストで大容量化を実現できる。ここで各信号光を個別に変調したり受光したりする場合にはこれらを合分波する必要があり、このような機能を持ったデバイスとしてはＡＷＧが挙げられる。
【０００５】
ＡＷＧは入力光を複数のアレイ導波路に振り分け、各アレイ導波路間に所望の位相差を持たせた後に再度合波させ、このときの干渉現象を利用して波長毎に異なった点に集光させることで各出力導波路に異なった波長の光を振り分けるデバイスである。
【０００６】
ＡＷＧは半導体でも作製可能であるため、先に述べたような半導体光デバイスとモノリシック集積が可能となり、素子の小型化や低廉化が期待できる。
【０００７】
一方、ＡＷＧは入力光をなるべく減衰させずに合分波して出力できることが望ましい。しかしながら、図１に示すように、ＡＷＧには入力導波路１からの入力光を各アレイ導波路２へと振り分ける際及びアレイ導波路２からスラブ導波路３に伝搬させる際に、スラブ導波路３とアレイ導波路２との接続部での急激な屈折率不連続による光電界分布の不一致から伝搬損失が存在する。このような光電界分布の不一致は振り分け側と集光側の両方の接続部で同様に存在するため、伝搬損失の全体としては２倍となり、この伝搬損失が大きいと素子の挿入損失に大きく影響する。
【０００８】
上記の伝搬損失を低減するためには、スラブ導波路３とアレイ導波路２との接続部での急激な屈折率不運続を低減することが有効であり、アレイ導波路２の領域の導波路間を理想的にはテーパ状として徐々にアレイ導波路２の屈折率を変化させる方法が提案されている（例えば、C. van Dam, et al.,"Loss Reduction for Phased Array Demultiplexers Using a Double Etch Technique," proceedings of Integrated Photonics Research, pp. 52-55, 1996. 参照)。作製上、テーパ構造を形成するのは困難な場合には、テーパ状の代わりに、一段若しくは数段の階段状としても有効である。
【０００９】
上記の階段を一段とした場合の従来例を作製する方法を図４に示す。図において、アレイ導波路領域とスラブ導波路との間に挟まれた、クラッド層５に階段形状を形成する領域を階段領域と呼ぶ。なお、右側に示した側面図は、導波路パターンの櫛形の歯と歯の間の垂直断面を見た場合の側面図である。
まず、クラッドの役割を持つ基板上に導波路層４とクラッド層５とを積層してなる多層構造の表面上に形成した絶縁膜６に、導波路パターンを、絶縁膜６用のドライエッチングを用いるフォトリソグラフィにより転写して（ａ）に示した状態とする。
次に、半導体用のドライエッチングにより、導波路層４側のクラッド層５の、絶縁膜６で覆われていない部分を階段の深さまでエッチングして（ｂ）に示した状態とする。
次に、スラブ導波路領域と階段領域をフォトリソグラフィによりレジスト７で被覆して（ｃ）に示した状態とする。
次に、半導体用のドライエッチングにより、レジスト７又は絶縁膜６で覆われていない部分を、導波路層４の下の、クラッドの役割を持つ部分に達する深さにまでエッチングして（ｄ）に示した状態とする。これによって、アレイ導波路のアレイ構造、すなわち、複数の導波路が規則的に配列した構造が形成される。
次に、レジスト７を剥離して（ｅ）に示した状態とする。
【００１０】
以上のような方法で、クラッド層に段差を有する、スラブ導波路２とアレイ導波路１との接続部を作製することができる。
【００１１】
【発明が解決しようとする課題】
しかし、上記の作製方法には以下のような問題がある。
【００１２】
２回目のフォトリソグラフィ工程によって、（ｂ）に示した状態から（ｃ）に示した状態にする際に、この工程がμｍオーダーの段差領域で行われるため、塗布されるレジスト膜厚が不均一となり、さらにレジスト面が平面でないため解像精度が著しく劣化する。
【００１３】
２回目の半導体用のドライエッチング工程によって、（ｃ）に示した状態から（ｄ）に示した状態にする際に、エッチング耐性の低いレジストがマスクとして用いられるため、マスク自体のサイドエッチングや面内での不均一な膜厚減少などが生じやすい。そのためエッチング条件のトレランスが低下し、エッチング結果の再現性が損なわれる。
【００１４】
同じく、２回目の半導体のドライエッチングでは、導波路側壁等への反応生成物等の付着状況が１回目と異なるため、エッチング形状が変化する。これにより導波路途中に好ましくない段差等が発生し、位相誤差等の設計値からのずれが生じるため合分波特性が劣化する。
【００１５】
本発明は上記の問題に鑑みてなされたものであり、本発明の目的は、低挿入損失な半導体光合分波装置を作製することを可能とする半導体光合分波装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、請求項１に記載のように、
スラブ導波路とアレイ導波路とを有する半導体光合分波装置の製造方法であって、膜厚がアレイ導波路側からスラブ導波路側に向かって階段状に増加する絶縁膜をマスクとし、前記スラブ導波路とアレイ導波路とを構成する半導体のエッチング速度の１０分の１以上２分の１以下のエッチング速度で前記絶縁膜をもエッチングするエッチング加工を１回行うことによって、クラッド層に段差を形成するとともに、前記アレイ導波路のアレイ構造をも形成する工程を持つことを特徴とする半導体光合分波装置の製造方法を構成する。
【００１７】
【発明の実施の形態】
図２は本発明の実施の形態を説明する図である。図において、アレイ導波路領域とスラブ導波路との間に挟まれた、クラッド層５に階段形状を形成する領域を階段領域と呼ぶ。なお、右側に示した側面図は、導波路パターンの櫛形の歯と歯の間の垂直断面を見た場合の側面図である。
【００１８】
まず、クラッドの役割を持つ基板上に導波路層４とクラッド層５とを積層してなる多層構造の表面上に形成した絶縁膜６に、導波路パターンを、絶縁膜用のドライエッチングを用いるフォトリソグラフィにより転写する。その際のエッチングは、導波路パターン以外の絶縁膜６を完全に除去するのではなく、絶縁膜６の厚さが所望の厚さとなるまで行い、（ａ）に示した状態とする。
次に、階段領域とスラブ導波路領域とを覆うパターンをフォトリソグラフィによりレジスト７に転写して（ｂ）に示した状態とする。通常、絶縁膜６は数百ｎｍの厚さのものが用いられるため、従来例（図４）とは異なり、絶縁膜６の段差によって解像精度が劣化する心配はほとんど無い。本発明では、さらに段数を増やす場合でも段差は絶縁膜６の厚さ以下であるため、解像精度は全く段差の影響を受けない。
次に、レジスト７をマスクとして、絶縁膜６用のドライエッチングにより絶縁膜６をエッチングすることで、所望の厚さの絶縁膜６が階段領域の導波路パターン以外の場所にのみ残るようにして（ｃ）に示した状態とし、レジスト７を除去して（ｄ）に示した状態とする。
次に、上記のように膜厚が階段状に変化する絶縁膜６をマスクとし、半導体用のドライエッチングを用いて、クラッド層５、導波路層４及び導波路層４の下の基板をエッチングし、導波路構造を形成して（ｅ）に示した状態とする。この工程は本発明が特徴とする工程であって、この工程を１回行うことのみによって、階段領域とスラブ導波路領域との間で、クラッド層５に段差を形成し、階段領域のクラッド層５に階段形状を形成するとともに、アレイ導波路領域におけるアレイ構造、すなわち、複数の導波路が規則的に配列した構造をも形成することができる。従来例（図４）においては、上記段差を形成する加工と上記アレイ構造を形成する加工とは別々のエッチング、すなわち、図４の（ａ）から（ｂ）に移る際のエッチング及び（ｃ）から（ｄ）に移る際のエッチングによって行われる。本発明においては、この２回のエッチングに相当する加工を上記１回のエッチングによって行い、再現性の高い加工と工程の短縮とが可能となる。
【００１９】
一般的にドライエッチングでは、反応ガス等をＲＦ電源から供給される電力によりプラズマ化させ、試料に入射させる。このとき、反応性ガスのラジカル種による化学的エッチングとイオン種による物理的エッチングの両方によってエッチングが進行する。
【００２０】
導波路を形成する場合には、導波路幅や深さを再現性よく制御できるよう垂直なメサを作製できる物理的エッチングの要素の強いエッチング条件が望ましい。その場合、一般的に、マスクとなる絶縁膜６と被エッチング材料である半導体との選択エッチング比が取りにくい。そこで通常は２０：１程度以上の選択比（半導体のエッチング速度が絶縁膜６の２０倍）となるように化学的エッチングの要素を強めた条件が用いられる。
【００２１】
一方、本発明では絶縁膜６と半導体（導波路層４及びクラッド層５）との選択エッチング比が１０：１（半導体のエッチング速度が絶縁膜６の１０倍）以下の、比較的選択エッチング比が低いドライエッチング条件を用いる。この場合、従来例より物理的エッチングの要素を強くすることになるため、メサの垂直性は保たれる。また、絶縁膜６は十分なエッチング耐性をもつため、この程度の選択エッチング比であれば、前記従来例のようなエッチング条件のトレランスが低下してエッチング結果の再現性が損なわれる心配は全くない。上記選択エッチング比は１０：１以下２：１以上が適当である。この比が１０：１を超えると、絶縁膜６に形成する段差が小さくなり過ぎ、その段差の正確な制御が困難となり、２：１よりも小さくなると、絶縁膜６を厚くしなければならず、フォトリソグラフィの精度が低下する等の不都合が生じる。上記の適当な選択エッチング比の範囲は、絶縁膜６のエッチング速度が、半導体のエッチング速度の１０分の１以上２分の１以下であることに対応する。
【００２２】
上記の条件でエッチングすると、階段部分はマスク残厚分だけ半導体のエッチングが遅れて開始されるため、階段形状が１回のエッチングで実現できるため、前記従来例のような導波路に段差等が発生して位相誤差等の設計値からのずれが生じたりする心配は全くない。例えば、全メサ深さを３μｍとし、１μｍ毎に二段の階段形状を形成する場合を考える。このとき絶縁膜６は全厚を６００ｎｍとし、各階段部の厚さを各々１００ｎｍ、２００ｎｍとする。選択エッチング比が１０：１とすると１００ｎｍの絶縁膜６をエッチングする間に半導体は１μｍまでエッチングされる。従って階段部分は１μｍずつの段差が形成される。
【００２３】
以上のように、本発明を用いると前記従来例の課題を解決できるため、低挿入損失な半導体光合分波装置を作製することができる。
【００２４】
以下に、本発明の具体的実施の形態例について図３を用いて述べる。
【００２５】
まず、有機金属気相成長法を用いて、ＩｎＰ基板８上に、ＡＷＧ導波路層であるＧａＩｎＡｓＰ９と、クラッド層であるＩｎＰ１０を順次全面に成長させて（ａ）に示した状態とする。ＩｎＰ基板８はクラッドの役割も果たす。
次に、プラズマＣＶＤ法により絶縁膜であるＳｉＯ_２膜１１を６００ｍｍ厚で形成して（ｂ）に示した状態とする。
次に、導波路パターンをフォトリソグラフィにより、レジスト１２を用いて、ＳｉＯ_２膜１１に転写する。その際のエッチングは、導波路パターン以外のＳｉＯ_２膜１１を完全に除去するのではなく、ＳｉＯ_２膜１１の厚さが所望の厚さとなるまで行う。すなわち、導波路パターンを転写されたレジスト１２をマスクとして、ＣＦ_４/Ｈ_２-ＲＩＥにより、ＳｉＯ_２膜１１を階段領域の厚さである２００ｎｍ厚になるまでエッチングして（ｃ）に示した状態とする。
次に、レジスト１２を剥離した後に、再度、フォトリソグラフィにより階段領域とスラブ導波路領域とをレジスト１３で覆って（ｄ）に示した状態とし、このレジスト１３をマスクとしてＣＦ_４/Ｈ_２-ＲＩＥにより、アレイ導波路領域における導波路パターン以外のＳｉＯ_２膜１１を半導体面までエッチングして（ｅ）に示した状態とする。
次に、レジスト１３を剥離して（ｆ）に示した状態とした後に、Ｂｒ_２/Ｎ_２-ＲＩＥにより半導体層を深さ３μｍになるようにエッチングして（ｇ）に示した状態とし、クラッド層であるＩｎＰ１０に段差を形成するとともに、アレイ導波路のアレイ構造をも形成して、半導体光合分波装置のアレイ導波路とスラブ導波路の接合部分を形成する。
最後にＳｉＯ_２膜１１をウェットエッチングで除去し、入出射端面に無反射コーティングを施す。
【００２６】
上記ではＩｎＰ系について説明したが、ＧａＡｓ系などの半導体材料系を用いても良い。絶縁膜としてＳｉＯ_２膜を用いたがＳｉＮ_Ｘ膜など他の材料系を用いても良い。半導体用のドライエッチングとしてＢｒ_２/Ｎ_２-ＲＩＥを用いたが、選択エッチング比がおよそ１０：１であれば他の材料ガス系を用いたり、ＩＣＰ−ＲＩＥなど他のエッチング機構を用いたりしても良い。階段形状は一段としたが、上記工程の（ｄ）から（ｆ）にいたる部分を繰り返して多段としても良い。
【００２７】
以上説明したように、本発明を用いると、半導体光デバイスとモノリシック集積が可能で、素子の小型化や低廉化が期待できる低挿入損失な半導体光合分波装置が実現できる。
【００２８】
【発明の効果】
本発明の実施により、低挿入損失な半導体光合分波装置を作製することを可能とする半導体光合分波装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】ＡＷＧのスラブ導波路とアレイ導波路との接続部での急激な屈折率不連続を説明する図である。
【図２】本発明の実施の形態例によるＡＷＧのスラブ導波路とアレイ導波路との接続部の作製工程を説明する図である。
【図３】本発明の具体的実施の形態例によるＡＷＧのスラブ導波路とアレイ導波路との接続部の作製工程を説明する図である。
【図４】従来技術によるＡＷＧのスラブ導波路とアレイ導波路との接続部の作製工程を説明する図である。
【符号の説明】
１…入力導波路、２…アレイ導波路、３…スラブ導波路、４…導波路層、５…クラッド層、６…絶縁膜、７…レジスト、８…ＩｎＰ基板、９…ＩｎＧａＡｓＰ、１０…ＩｎＰ、１１…ＳｉＯ_２膜、１２、１３…レジスト。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor optical multiplexer / demultiplexer, and particularly relates to a method for manufacturing a semiconductor optical multiplexer / demultiplexer used in optical information communication or the like.
[0002]
[Prior art]
In recent years, optical communication has been used in many information communication networks due to its large capacity and ultra-high speed. In such an optical communication network, an optical semiconductor component is widely used for a light emitting element, a light receiving element, and the like, and its research and development is active.
[0003]
Research and development of optical semiconductor components include not only individual components such as semiconductor lasers (LD) and photodiodes (PD), but also active optical devices such as LDs, multimode interferometers (MMI), and arrayed waveguide gratings ( A passive optical device represented by AWG) is also monolithically integrated on a semiconductor substrate.
[0004]
In order to realize a large capacity of optical communication, a wavelength division multiplexing (WDM) transmission system that propagates a large number of optical signals having different wavelengths in a fiber is used. In this method, since a large number of optical signals can be transmitted through a single fiber, a large capacity can be realized at low cost. Here, when each signal light is individually modulated or received, it is necessary to multiplex and demultiplex them, and AWG is an example of a device having such a function.
[0005]
The AWG distributes the input light to a plurality of arrayed waveguides, multiplexes them again after giving a desired phase difference between the arrayed waveguides, and collects them at different points for each wavelength by using the interference phenomenon. It is a device that distributes light of different wavelengths to each output waveguide by making it light.
[0006]
Since the AWG can be manufactured even with a semiconductor, monolithic integration with the semiconductor optical device as described above is possible, and miniaturization and cost reduction of the element can be expected.
[0007]
On the other hand, it is desirable that the AWG can multiplex and demultiplex and output the input light without attenuating as much as possible. However, as shown in FIG. 1, in the AWG, when the input light from the input waveguide 1 is distributed to each array waveguide 2 and when it is propagated from the array waveguide 2 to the slab waveguide 3, the slab waveguide 3. There is a propagation loss due to a mismatch in the optical electric field distribution due to a sudden refractive index discontinuity at the connection between the optical waveguide and the arrayed waveguide 2. Since this mismatch in the optical electric field distribution exists in the same way at both the distribution side and the condensing side, the entire propagation loss is doubled. If this propagation loss is large, the insertion loss of the element is greatly affected. To do.
[0008]
In order to reduce the above-mentioned propagation loss, it is effective to reduce the sudden refractive index dysfunction at the connection portion between the slab waveguide 3 and the arrayed waveguide 2, and the waveguide in the region of the arrayed waveguide 2 is effective. A method has been proposed in which the gap is ideally tapered and the refractive index of the arrayed waveguide 2 is gradually changed (for example, C. van Dam, et al., “Loss Reduction for Phased Array Demultiplexers Using a Double Etch Technique, "proceedings of Integrated Photonics Research, pp. 52-55, 1996.). When it is difficult to form a taper structure for manufacturing, it is effective to use a one-step or several-step staircase instead of the taper shape.
[0009]
FIG. 4 shows a method of manufacturing a conventional example in the case where the above-described stairs are one step. In the figure, a region between the arrayed waveguide region and the slab waveguide that forms a staircase shape in the cladding layer 5 is called a staircase region. The side view shown on the right side is a side view when a vertical cross section between the comb-shaped teeth of the waveguide pattern is viewed.
First, a waveguide pattern is formed on the insulating film 6 formed on the surface of a multilayer structure in which the waveguide layer 4 and the cladding layer 5 are laminated on a substrate having a role of cladding, and dry etching for the insulating film 6 is performed. The state is transferred to the state shown in FIG.
Next, the portion of the clad layer 5 on the waveguide layer 4 side that is not covered with the insulating film 6 is etched to the depth of the staircase by dry etching for a semiconductor to obtain the state shown in FIG.
Next, the slab waveguide region and the staircase region are covered with a resist 7 by photolithography to obtain the state shown in FIG.
Next, by dry etching for semiconductor, the portion not covered with the resist 7 or the insulating film 6 is etched to a depth that reaches the portion under the waveguide layer 4 that serves as the cladding (d). The state shown in. Thereby, an array structure of the arrayed waveguide, that is, a structure in which a plurality of waveguides are regularly arranged is formed.
Next, the resist 7 is peeled off to obtain the state shown in FIG.
[0010]
By the method as described above, a connection portion between the slab waveguide 2 and the arrayed waveguide 1 having a step in the cladding layer can be produced.
[0011]
[Problems to be solved by the invention]
However, the above manufacturing method has the following problems.
[0012]
When changing from the state shown in (b) to the state shown in (c) by the second photolithography process, this step is performed in a step region of the order of μm, so that the resist film thickness to be applied is not uniform. Furthermore, since the resist surface is not flat, the resolution accuracy is significantly deteriorated.
[0013]
Since the resist having low etching resistance is used as a mask when changing from the state shown in (c) to the state shown in (d) by the second dry etching process for semiconductor, the side etching or surface of the mask itself is used. It is easy to cause non-uniform film thickness reduction. For this reason, the tolerance of etching conditions is lowered, and the reproducibility of etching results is impaired.
[0014]
Similarly, in the second dry etching of the semiconductor, since the adhesion state of reaction products and the like to the waveguide side wall and the like is different from that in the first time, the etching shape changes. As a result, an undesirable step or the like is generated in the middle of the waveguide, and a deviation from a design value such as a phase error occurs, so that the multiplexing / demultiplexing characteristics deteriorate.
[0015]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor optical multiplexer / demultiplexer that makes it possible to manufacture a semiconductor optical multiplexer / demultiplexer with low insertion loss. It is in.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, in the present invention, as described in claim 1,
A method of manufacturing a semiconductor optical multiplexer / demultiplexer having a slab waveguide and an arrayed waveguide, wherein the insulating film whose film thickness increases stepwise from the arrayed waveguide side toward the slab waveguide side is used as a mask. A step is formed in the cladding layer by performing etching once to etch the insulating film at an etching rate of 1/10 to 1/2 of the etching rate of the semiconductor constituting the waveguide and the arrayed waveguide. A method of manufacturing a semiconductor optical multiplexer / demultiplexer is provided that includes forming the arrayed waveguide structure and forming the arrayed waveguide structure.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 is a diagram for explaining an embodiment of the present invention. In the figure, a region between the arrayed waveguide region and the slab waveguide that forms a staircase shape in the cladding layer 5 is called a staircase region. The side view shown on the right side is a side view when a vertical cross section between the comb-shaped teeth of the waveguide pattern is viewed.
[0018]
First, a waveguide pattern is used for an insulating film 6 formed on the surface of a multilayer structure in which a waveguide layer 4 and a cladding layer 5 are laminated on a substrate having a role of cladding, and dry etching for the insulating film is used. Transfer by photolithography. Etching at that time is not performed until the insulating film 6 other than the waveguide pattern is completely removed, but until the thickness of the insulating film 6 reaches a desired thickness, and the state shown in FIG.
Next, a pattern covering the staircase region and the slab waveguide region is transferred to the resist 7 by photolithography to obtain the state shown in FIG. Usually, since the insulating film 6 having a thickness of several hundred nm is used, unlike the conventional example (FIG. 4), there is almost no fear that the resolution accuracy deteriorates due to the step of the insulating film 6. In the present invention, even when the number of steps is further increased, the level difference is equal to or less than the thickness of the insulating film 6, so that the resolution accuracy is not affected by the level difference at all.
Next, by using the resist 7 as a mask, the insulating film 6 is etched by dry etching for the insulating film 6 so that the insulating film 6 having a desired thickness remains only in a place other than the waveguide pattern in the staircase region. The state shown in (c) is obtained, and the resist 7 is removed to obtain the state shown in (d).
Next, the insulating film 6 whose film thickness changes stepwise as described above is used as a mask, and the cladding layer 5, the waveguide layer 4, and the substrate under the waveguide layer 4 are etched using dry etching for semiconductors. Then, a waveguide structure is formed and the state shown in FIG. This process is a process characterized by the present invention. By performing this process only once, a step is formed in the cladding layer 5 between the staircase region and the slab waveguide region. In addition to forming a staircase shape in FIG. 5, an array structure in the arrayed waveguide region, that is, a structure in which a plurality of waveguides are regularly arranged can be formed. In the conventional example (FIG. 4), the process for forming the step and the process for forming the array structure are separate etchings, that is, etching when moving from (a) to (b) in FIG. 4 and (c). This is performed by etching when moving from (d) to (d). In the present invention, the processing corresponding to these two etchings is performed by the above-mentioned one etching, so that processing with high reproducibility and shortening of the process are possible.
[0019]
In general, in dry etching, a reaction gas or the like is converted into plasma by electric power supplied from an RF power source and is incident on a sample. At this time, the etching proceeds by both chemical etching using reactive gas radical species and physical etching using ion species.
[0020]
In the case of forming a waveguide, it is desirable to have an etching condition with a strong physical etching element capable of producing a vertical mesa so that the waveguide width and depth can be controlled with good reproducibility. In that case, it is generally difficult to obtain a selective etching ratio between the insulating film 6 serving as a mask and the semiconductor as the material to be etched. Therefore, generally, a condition in which the element of chemical etching is strengthened so that the selectivity is about 20: 1 or more (the etching rate of the semiconductor is 20 times that of the insulating film 6) is used.
[0021]
On the other hand, in the present invention, the selective etching ratio between the insulating film 6 and the semiconductor (the waveguide layer 4 and the cladding layer 5) is 10: 1 (the etching rate of the semiconductor is 10 times that of the insulating film 6) or less. Low dry etching conditions are used. In this case, since the physical etching element is stronger than in the conventional example, the mesa verticality is maintained. In addition, since the insulating film 6 has sufficient etching resistance, there is no concern that the reproducibility of the etching result is impaired because the tolerance of the etching conditions is lowered as in the conventional example if the selective etching ratio is about this level. . The selective etching ratio is suitably 10: 1 or less and 2: 1 or more. If this ratio exceeds 10: 1, the step formed in the insulating film 6 becomes too small, and it is difficult to accurately control the step, and if it becomes smaller than 2: 1, the insulating film 6 must be thickened. Inconveniences such as reduction in photolithography accuracy occur. The range of the appropriate selective etching ratio corresponds to the etching rate of the insulating film 6 being not less than 1/10 and not more than 1/2 of the etching rate of the semiconductor.
[0022]
When etching is performed under the above conditions, the stepped portion is started by delaying the etching of the semiconductor by the remaining mask thickness, so that the stepped shape can be realized by a single etching. There is no concern that a deviation from a design value such as a phase error will occur. For example, consider a case where the total mesa depth is 3 μm and a two-step staircase shape is formed every 1 μm. At this time, the total thickness of the insulating film 6 is 600 nm, and the thickness of each stepped portion is 100 nm and 200 nm, respectively. If the selective etching ratio is 10: 1, the semiconductor is etched to 1 μm while the insulating film 6 having a thickness of 100 nm is etched. Accordingly, a step of 1 μm is formed in the staircase portion.
[0023]
As described above, when the present invention is used, the problems of the conventional example can be solved, so that a semiconductor optical multiplexer / demultiplexer with low insertion loss can be manufactured.
[0024]
A specific embodiment of the present invention will be described below with reference to FIG.
[0025]
First, GaInAsP9, which is an AWG waveguide layer, and InP10, which is a cladding layer, are sequentially grown on the entire surface of the InP substrate 8 by metal organic vapor phase epitaxy to obtain the state shown in FIG. The InP substrate 8 also serves as a cladding.
Next, an SiO ₂ film 11 which is an insulating film is formed with a thickness of 600 mm by plasma CVD, and the state shown in FIG.
Next, the waveguide pattern is transferred to the SiO ₂ film 11 by photolithography using a resist 12. Etching at this time is not performed until the SiO ₂ film 11 other than the waveguide pattern is completely removed, but is performed until the thickness of the SiO ₂ film 11 reaches a desired thickness. That is, using the resist 12 to which the waveguide pattern is transferred as a mask, the SiO ₂ film 11 is etched by CF ₄ / H ₂ -RIE until the thickness of the staircase region reaches 200 nm, which is shown in (c). State.
Next, after the resist 12 is peeled off, the staircase region and the slab waveguide region are again covered with the resist 13 by photolithography so as to be in the state shown in (d), and CF ₄ / H ₂ − is used with the resist 13 as a mask. The SiO ₂ film 11 other than the waveguide pattern in the arrayed waveguide region is etched to the semiconductor surface by RIE to obtain the state shown in FIG.
Next, after stripping the resist 13 to the state shown in (f), the semiconductor layer is etched to a depth of 3 μm by Br ₂ / N ₂ -RIE to obtain the state shown in (g). A step is formed in the InP 10 that is the clad layer, and an array structure of the arrayed waveguide is formed to form a junction between the arrayed waveguide and the slab waveguide of the semiconductor optical multiplexer / demultiplexer.
Finally, the SiO ₂ film 11 is removed by wet etching, and an antireflection coating is applied to the incident / exit end face.
[0026]
Although the InP system has been described above, a semiconductor material system such as a GaAs system may be used. Although the SiO ₂ film is used as the insulating film, other material systems such as a SiN _X film may be used. Br ₂ / N ₂ -RIE was used as dry etching for semiconductors, but if the selective etching ratio is about 10: 1, other material gas systems may be used, or other etching mechanisms such as ICP-RIE may be used. May be. Although the staircase shape is one step, the steps from (d) to (f) of the above steps may be repeated to make a multi-step.
[0027]
As described above, by using the present invention, it is possible to realize a semiconductor optical multiplexer / demultiplexer with a low insertion loss that can be monolithically integrated with a semiconductor optical device and can be expected to be smaller and cheaper.
[0028]
【The invention's effect】
By implementing the present invention, it is possible to provide a method of manufacturing a semiconductor optical multiplexer / demultiplexer that makes it possible to manufacture a semiconductor optical multiplexer / demultiplexer with low insertion loss.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a sudden refractive index discontinuity at a connection portion between an AWG slab waveguide and an arrayed waveguide;
FIG. 2 is a diagram for explaining a manufacturing process of a connecting portion between an AWG slab waveguide and an arrayed waveguide according to an embodiment of the present invention.
FIG. 3 is a diagram for explaining a manufacturing process of a connecting portion between an AWG slab waveguide and an arrayed waveguide according to a specific embodiment of the present invention.
FIG. 4 is a diagram for explaining a manufacturing process of a connection portion between an AWG slab waveguide and an arrayed waveguide according to the prior art.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Input waveguide, 2 ... Array waveguide, 3 ... Slab waveguide, 4 ... Waveguide layer, 5 ... Cladding layer, 6 ... Insulating film, 7 ... Resist, 8 ... InP substrate, 9 ... InGaAsP, 10 ... InP , 11 ... SiO ₂ film, 12, 13 ... resist.

Claims (1)

スラブ導波路とアレイ導波路とを有する半導体光合分波装置の製造方法であって、膜厚がアレイ導波路側からスラブ導波路側に向かって階段状に増加する絶縁膜をマスクとし、前記スラブ導波路とアレイ導波路とを構成する半導体のエッチング速度の１０分の１以上２分の１以下のエッチング速度で前記絶縁膜をもエッチングするエッチング加工を１回行うことによって、クラッド層に段差を形成するとともに、前記アレイ導波路のアレイ構造をも形成する工程を持つことを特徴とする半導体光合分波装置の製造方法。A method of manufacturing a semiconductor optical multiplexer / demultiplexer having a slab waveguide and an arrayed waveguide, wherein an insulating film whose thickness increases stepwise from the arrayed waveguide side toward the slab waveguide side is used as a mask. A step is formed in the cladding layer by performing etching once to etch the insulating film at an etching rate of 1/10 to 1/2 of the etching rate of the semiconductor constituting the waveguide and the arrayed waveguide. A method for manufacturing a semiconductor optical multiplexer / demultiplexer, comprising forming and forming an array structure of the arrayed waveguide.

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