JP5815390B2 - 半導体装置及び画像処理方法 - Google Patents
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Description
入力された画像に対して何らかの処理をする際、1つの画像入力に対して複数の画像出力を取得したい場合がある。例えば入力画像に対して、縦方向微分した画像と、横方向微分した画像の2つの画像を得たい場合がある。他にも、画像のコーナー検出法として知られるHarrisのコーナー検出(奥富正敏,清水雅夫,他編著、「ディジタル画像処理」、財団法人画像情報教育振興協会(CG−ARTS協会)出版、2004年参照)では、1つの入力画像に対して、縦微分の二乗、横微分の二乗、及び縦微分と横微分の積、のように1つの入力画像に対して3つの出力値が、演算の中間値として必要になる。
ここでは、先ず本発明の理解を容易とするため、比較例である画像処理装置のデータ出力方法について説明しておく。以下、時刻tで同期して画像処理部から出力される2種類のデータをat、btと表記することとする。
そこで、本願発明者等は、出力バッファを増やすことなく、結合出力方式と分配出力方式のいずれの方式であっても、処理結果を出力することができる画像処理機能を有する半導体装置を見出した。図1Aは、本発明の実施の形態1にかかる半導体装置を示す概念図である。
次に、本発明の実施の形態2にかかる半導体装置について説明する。図1Bは、本発明の実施の形態2にかかる半導体装置を搭載したシステムLSIを示すブロック図である。このシステムLSI100は、例えば、カーナビゲーション(Automotivenavigationsystem)等の画像処理装置に適用することができる。
次に、画像処理装置113の内部の構成について説明する。画像処理装置113は、メモリ108内の画像データを読み込み、画像処理部101で何らかの演算を施す。ここでの演算で画像処理部101が複数の演算結果(例えば図2のa1とb1)を時間単位毎に毎回出力する時のことを考える。ここで時間単位は、例えば、画像処理部101の動作周波数で決まる。動作周波数が100MHzで毎サイクル出力が可能とすると、この時間単位は10ナノ秒である。ただし、本実施の形態の構成によれば必ずしも毎回出力しなくともよい。
後段のデータ結合部102は上記の複数の演算結果を受けとり、その複数の演算結果の集合を1つの送信単位として、さらに後段の出力バッファ103に出力する。例えば1出力あたり8bitとすると、時刻t=2では、a1,b1のデータが画像処理部101から出力され、データ結合部102がa1,b1を16bitにまとめて、出力バッファ103に送信する。
次に、出力バッファ103について説明する。本実施の形態における出力バッファ103は、以下の2つの役割を有する。1つ目はバス106が混雑している際にFIFO等の構成を取ることで、配信待ちをさせる役割である。この場合は、バスインターフェース部105からの送信許可信号D118を受信するなどして後段のデータ分配部104にデータを出力する。2つ目は、データ結合部102からの受け取ったデータ(以下、結合データともいう。)を、バス106のデータ送信単位に纏めなおす役割である。バス106へのデータ送信単位を32bitとすると、データ結合部102から受信した結合データを2回分まとめ、後段のデータ分配部104に送出する。例えば、{a1,b1},{a2,b2}と受け取ったデータを{a1,b1,a2,b2}と32bit単位にまとめて後段のデータ分配部104に送出する。
次に、データ分配部104の構成について更に詳細に説明する。図1Bに戻って、データ分配部104は、アドレス生成部109、出力形式指定部110、データ分割部111及びデータ配信調整部112を有する。このデータ分配部104は、出力バッファ103からまとめられたデータを、出力形式指定部110で指定される出力形式、本実施の形態においては、分配出力形式又は結合出力形式、に従って整え、バスインターフェース部105に出力する機構を有する。
次に、データ分配部104の一具体例について詳細に説明する。図4は、データ分配部104の一具体例を示す図である。なお、図4の説明において、ブロック又は回路間を結ぶ線については、符号の先頭に「D」を付して示す。例えば、出力バッファ103とセレクタ411とを結ぶ線はD4121で示す。さらに、D4121で説明すると、D4121は、出力バッファ103とセレクタ411とを結ぶ「結線」、当該結線上を流れる「信号」又は「データ」のいずれも表わすものとして説明する
データ分割部111は、内部にデータステップ分割部406を有する。このデータ分割部111は分配出力形式のための機構である。通常、データ結合部102のデータ、及び出力バッファ103で整列されたデータは、データの種類ごとに見ると飛び石(ステップ)になっている。これを2出力とする場合には、入力されたデータ列を奇数番目のデータと偶数番目のデータに分割することと等しい。このことから、本明細書においては、ステップ分割とは、出力バッファ103からのデータを集めて、出力の種類ごとに分割することを示すもとする。
次に、データ配信調整部112について説明する。データ配信調整部112は、バス106に流す既定のビット長にデータを揃えなおしてバスインターフェース部105に出力する手段として機能する。ここでは、上述と同じく、バス106に流す既定のビット長が32bitであるとする。4091〜4094はそれぞれ16bitデータを蓄えるバッファである。入出力切り替え制御部405は、切り替え制御信号D4081〜D4084をバッファ4091〜4094へ出力する。
次に、アドレス生成部109について説明する。アドレス生成部109では、出力形式指定部110の設定に従って、アドレスの出力を変更する。具体的には、セレクタ404の選択により、結合出力201形式が選択された場合は、信号(結線)D4152を選択出力し、分配出力202形式が選択された場合は、出力形式指定部110により信号D4151を選択出力し、入出力切り替え制御部405によりD4151aとD4151bを交互に選択出力することで、両方式のアドレスを生成する。
次に、本発明の実施の形態3について説明する。本実施の形態においては、実施の形態2におけるデータ分配部104の構成を変更したものである。なお、その他の構成は実施の形態2と同様であるので説明を省略する。
701:出力バッファ103からの信号D810
702、703:データステップ分割部804からの出力D8051、D8052
704、705:バッファ8081、8082への入出力切り替え制御部801からの信号D8071、D8072
706、707、708:バッファ8081、8082、8085が保持するデータ
709、710:バッファ8083、8084への入出力切り替え制御部801からの信号D8073、D8074
711、712、713:バッファ8083、8084、8086が保持するデータ
714:入出力切り替え制御部801からセレクタ809への信号D812
715:データ分配部104からバスインターフェース部105への結線D811に流れるデータ
900:時刻τ
901:出力バッファ103の出力信号D810
902、903:信号D8031、D8032
904、905:信号D8071、D8072
909、910:信号D8073、D8074
906、907、911、912:バッファ8081、8082、8083、8084が保持する値
908、913:バッファ8085、8086が保持する値
914:入出力切り替え制御部801からセレクタ809への信号D812
915:セレクタ809より出力される信号D811
出力を受け取る構成も同様の考え方で取ることができる。
12 データ結合部
13 出力バッファ
14 データ分配部
100 システムLSI
101 画像処理部
102 データ結合部
103 出力バッファ
104 データ分配部
105 バスインターフェース部
106 バス
107 外部メモリインターフェース部
108 メモリ
109 アドレス生成部
110 出力形式指定部
111 データ分割部
112 データ配信調整部
113 画像処理装置
115 汎用演算装置
116 カメラインターフェース部
117 カメラ
118 送信許可信号
119 他のモジュール群
201 結合出力
202 分配出力
203 メモリ
301 画像処理ハードウェア
302 汎用演算装置
303 メモリ
304 バス
305 キャッシュ
401 オフセット指定部
402 基準アドレス生成部
404 セレクタ
405 入出力切り替え制御部
406 データステップ分割部
D4071 信号(結線)
D4072 信号(結線)
D4081 信号(結線)
D4082 信号(結線)
D4083 信号(結線)
D4084 信号(結線)
4091 バッファ
4092 バッファ
4093 バッファ
4094 バッファ
4095 バッファ
4096 バッファ
410 セレクタ
411 セレクタ
D4121 信号(結線)
D4122 信号(結線)
D413 信号(結線)
D414 信号(結線)
D4151 信号(結線)
D4152 信号(結線)
501 データ列
502 データ列(分割出力)
503 データ列(分割出力)
504 データ列(結合出力)
505 データ列(結合出力)
600 時刻τ
601 結線D4121を流れる信号
602 結線D413を流れる信号
700 時刻τ
701 結線D4122を流れる信号(出力バッファ103の出力)
702 データステップ分割部406からの出力(結線D4071を流れる信号)
703 データステップ分割部406からの出力(結線D4072を流れる信号)
704 入出力切り替え制御部405からバッファ4091への信号(結線D4081を流れる信号)
705 入出力切り替え制御部405からバッファ4092への信号(結線D4082を流れる信号)
706 バッファ4091が保持する値
707 バッファ4092が保持する値
708 バッファ4095が保持する値
709 入出力切り替え制御部405からバッファ4093への信号(結線D4083を流れる信号)
710 入出力切り替え制御部405からバッファ4094への信号(結線D4084を流れる信号)
711 バッファ4093が保持する値
712 バッファ4094が保持する値
713 バッファ4096が保持する値
714 入力切り替え制御部405からセレクタ410に流れる信号(結線D414に流れる信号)
715 結線D413を流れる信号
801 入出力切り替え制御部
802 データ順次分割部
D8031 (データ順次分割部802の出力)信号(結線)
D8032 (データ順次分割部802の出力)信号(結線)
804 データステップ分割部
805−1 (データステップ分割部804の出力)信号(結線)
805−2 (データステップ分割部804の出力)信号(結線)
806−1 セレクタ
806−2 セレクタ
806−3 セレクタ
806−4 セレクタ
D8071 信号(結線)
D8072 信号(結線)
D8073 信号(結線)
D8074 信号(結線)
8081 バッファ
8082 バッファ
8083 バッファ
8084 バッファ
8085 バッファ
8086 バッファ
809 セレクタ
D811 信号(結線)
D812 信号(結線)
900 時刻τ
901 結線D810に流れる信号
902 結線D8031に流れる信号
903 結線D8032に流れる信号
904 結線D8071に流れる信号
905 結線D8072に流れる信号
906 バッファ8081が保持する値
907 バッファ8082が保持する値
908 バッファ8085が保持する値
909 結線D8073に流れる信号
910 結線D8074に流れる信号
911 バッファ8083が保持する値
912 バッファ8084が保持する値
913 バッファ8086が保持する値
914 結線D812を流れる信号
915 結線D811を流れる信号
1101 リードポインタ
1102 ライトポインタ
1103 結合データ
1104 データ
1301 画像処理部
1303 データ結合部
1305 出力バッファ
1307 出力バッファ
1309 出力バッファ
Claims (13)
- 2以上の出力端子を有する画像処理部と、
前記画像処理部の前記2以上の出力端子からのデータを結合し、前記画像処理部の出力端子数未満の端子から結合データを出力するデータ結合部と、
バスを調停するバス調停手段からの指示に応じて前記結合データの出力タイミングを調整する出力バッファと、
前記出力バッファから出力された前記結合データを、外部からの結合分配指示に応じて結合データのまま又は分配して前記バスに出力するデータ分配部と、を有し、
前記データ分配部は、
前記出力バッファからの結合データを分割するデータ分割部と、
前記結合分配指示に基づき、前記結合データ又は前記データ分割部にて分割された分割データのいずれかを選択出力するセレクタと、を有する、
半導体装置。 - 2以上の出力端子を有する画像処理部と、
前記画像処理部の前記2以上の出力端子からのデータを結合した結合データを出力するデータ結合部と、
バスを調停するバス調停手段からの指示に応じて前記結合データの出力タイミングを調整するバッファであって、前記画像処理部の出力端子数未満の数の出力バッファと、
前記出力バッファから出力された前記結合データを、外部からの結合分配指示に応じて結合データのまま又は分配して前記バスに出力するデータ分配部と、を有し、
前記データ分配部は、
前記出力バッファからの結合データを分割するデータ分割部と、
前記結合分配指示に基づき、前記結合データ又は前記データ分割部にて分割された分割データのいずれかを選択出力するセレクタと、を有する、
半導体装置。 - 前記出力バッファは、前記データ結合部の出力端子毎に設けられる
請求項1又は2記載の半導体装置。 - 前記データ分配部は、前記結合分配指示に基づき、前記結合データ又は前記分割データのアドレスを生成するアドレス生成部を有する
請求項1乃至3のいずれか1項記載の半導体装置。 - 前記データ分配部は、前記データ分割部で分割されたデータを所定のサイズに調整するためのデータ配信調整部を有する
請求項1乃至4のいずれか1項記載の半導体装置。 - 前記アドレス生成部は、
基準アドレスを生成する基準アドレス生成部と、
前記基準アドレスに対してオフセットを付与するオフセット付与部と、
前記基準アドレス生成部で生成された基準アドレスか、前記オフセット付与部でオフセットを付与されたオフセットアドレスのいずれか一方を選択出力する第1のセレクタとを有する
請求項4記載の半導体装置。 - 前記画像処理部は、1ピクセルに対して2以上の演算結果を算出し、
前記アドレス生成部は、異なるオフセット値を付与する複数種類のオフセット付与部を有し、前記基準アドレス及び前記複数のオフセット付与部により生成された複数のオフセットアドレスを、前記分割データの分割アドレスとして出力するか、前記基準アドレスを前記結合データの結合アドレスとして出力するかを選択する第2のセレクタを有する
請求項6記載の半導体装置。 - 画像処理部により2種以上の画像データを算出する画像データ算出工程と、
前記画像データ算出工程で算出された2種以上の画像データを結合する結合工程と、
前記結合工程にて結合された結合データを1つの出力バッファに入力し、バス調停手段により出力許可があるまで当該結合データをバッファリングするバッファリング工程と、
前記出力バッファから出力許可された前記結合データについて、結合分配指示に基づき、当該結合データをそのまま、又は結合データを分配してバスへ出力するデータ分配工程と、を有し、
前記データ分配工程は、
前記出力バッファからの結合データを分割するデータ分割工程と、
前記結合分配指示に基づき、前記結合データ又は前記データ分割工程にて分割された分割データのいずれかを選択出力する出力工程と、を有する、
画像処理方法。 - 前記データ分配工程は、前記結合分配指示に基づき、前記結合データ又は前記分割データのアドレスを生成するアドレス生成工程を有する
請求項8記載の画像処理方法。 - 前記アドレス生成工程では、
基準アドレスを生成し、当該基準アドレスに対してオフセットを付与してオフセットアドレスを生成し、前記基準アドレスか、前記オフセットアドレスのいずれか一方を選択出力することで、前記結合データ及び分割データのアドレスを生成する
請求項9記載の画像処理方法。 - 前記アドレス生成工程では、異なる値のオフセットを前記基準アドレスに付与して複数種類のオフセットアドレスを生成し、前記結合分配指示により、前記基準アドレス及び複数のオフセットアドレスを前記分割データの分割アドレスとして順次出力するか、前記基準アドレスを前記結合データの結合アドレスとして出力する
請求項10記載の画像処理方法。 - 外部メモリと接続するメモリインターフェースと、
前記メモリインターフェースとバスを介して接続する半導体装置と、
前記バスの調停をするバス調停部と、
前記半導体装置を制御する汎用演算装置とを有し、
前記半導体装置は、
2以上の出力端子を有する画像処理部と、
前記画像処理部の前記2以上の出力端子からのデータを結合し、前記画像処理部の出力端子数未満の端子から結合データを出力するデータ結合部と、
バスを調停するバス調停部からの指示に応じて前記結合データの出力タイミングを調整する出力バッファと、
前記出力バッファからの前記結合データを、前記汎用演算装置からの結合分配指示に応じて結合データのまま又は分配して前記バスに出力するデータ分配部と、を有し、
前記データ分配部は、
前記出力バッファからの結合データを分割するデータ分割部と、
前記結合分配指示に基づき、前記結合データ又は前記データ分割部にて分割された分割データのいずれかを選択出力するセレクタと、を有する、
情報処理装置。 - 外部撮像装置に接続されるカメラインターフェースを更に有する
請求項12記載の情報処理装置。
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