JP3746673B2 - 圧電トランスの制御回路 - Google Patents
圧電トランスの制御回路 Download PDFInfo
- Publication number
- JP3746673B2 JP3746673B2 JP2000340771A JP2000340771A JP3746673B2 JP 3746673 B2 JP3746673 B2 JP 3746673B2 JP 2000340771 A JP2000340771 A JP 2000340771A JP 2000340771 A JP2000340771 A JP 2000340771A JP 3746673 B2 JP3746673 B2 JP 3746673B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- control
- oscillation
- piezoelectric transformer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Circuit Arrangements For Discharge Lamps (AREA)
- Discharge-Lamp Control Circuits And Pulse- Feed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、圧電トランスの制御回路に関し、例えば、冷陰極管の駆動装置に使用して好適な圧電トランスの制御回路に関する。
【０００２】
【従来の技術】
近年、持ち運びの容易なノート型パーソナルコンピュータ等には、その表示装置として液晶表示器が広く用いられている。この液晶表示装置の内部には、液晶表示パネルを背照すべく、所謂バックライトとして冷陰極管が備えられており、その冷陰極管を点灯させる昇圧インバータには、昇圧用トランスとして、圧電トランスが普及しつつある。
【０００３】
圧電トランスは、出力負荷（負荷抵抗）の大きさによって昇圧比が大きく変化するという一般には好ましくない特性を有しているが、一方でこの負荷抵抗への依存性が冷陰極管のインバータ電源の特性に適しており、液晶表示器の薄型化、高効率化の要求に応える小型高電圧電源として注目されている。このような圧電トランスの制御回路の一例を図８を参照して説明する。
【０００４】
図８は、従来例としての圧電トランスの制御回路のブロック構成図である。
【０００５】
図中、１０１は圧電トランス、１０２は圧電トランス１０１の出力側に接続された冷陰極管等の負荷、１０３は負荷に流れる電流を検出するための検出用抵抗Ｒdet、１０４は検出用抵抗１０３に生じた負荷電流の大きさを表わす交流電圧を直流電圧に変換する整流回路、１０５は整流回路１０４にて整流後の電圧Ｖriと基準電圧Ｖrefとを比較し、その比較結果である差を増幅する誤差増幅回路、１１８は誤差増幅回路１０５の出力電圧を充電すると共に、充電した電圧を外部に出力する積分コンデンサ、１０６は積分コンデンサ１１８の充電電圧（制御電圧Ｖctr）に応じて発振信号を出力する電圧制御発振回路、そして１０７は電圧制御発振回路１０６の発振信号に応じて圧電トランス１０１を駆動する駆動回路である。次に、上記の構成を備える制御回路の動作について図９乃至図１２を参照して説明する。
【０００６】
図９及び図１０は、図８に示す制御回路の動作特性と駆動効率とを説明する図であり、図９は当該制御回路の正常動作時の動作特性を示し、図１０は正常に駆動できなかった場合を示す。何れの図においても、横軸は電圧制御発振回路１０６の発振周波数ｆoscを表し、左側の縦軸は負荷電流を負荷電流検出電圧Ｖri、そして右側の縦軸は圧電トランス１０１の変動効率ηを表わす。
【０００７】
また、図１１及び図１２は、図８に示す制御回路の駆動開始からの発振周波数ｆosc、制御電圧Ｖctr、並びに負荷電流の変化を例示する図であり、図１１は当該制御回路の正常動作時の動作特性を示し、図１２は正常に駆動できなかった場合を示す。
【０００８】
図８に示す制御回路は、駆動されていない初期状態において、積分コンデンサ１１８には充電されておらず、且つ誤差増幅回路１０５の出力は零である。電圧制御発振回路１０６は、制御電圧Ｖctrが小さいときには高い周波数の信号（発振周波数ｆosc）を出力し、制御電圧Ｖctrが大きくなるのに応じて、低い周波数の信号を出力する。
【０００９】
このような回路系において、当該制御回路の駆動を開始した時点においては、積分コンデンサ１１８には全く充電がなされていない。このため、制御電圧Ｖctrはある低い初期電圧を示すので、電圧制御発振回路１０６は、その初期電圧に応じて、図９及び図１０に示すように、電圧制御発振回路１０６の周波数制御範囲における上限周波数（初期周波数ｆ0）から発振を開始する。
【００１０】
また、この発信開始の時点においては、電圧トランス１０１から流れ出る出力電流（負荷電流）は基準電圧Ｖref（図９及び図１０に示す基準値に相当）より小さいため、誤差増幅回路１０５の出力電圧（＝制御電圧Ｖctr）は徐々に大きくなり、出力電圧の上昇に伴って、電圧制御発振回路１０６から出力される発振周波数ｆoscの値は低下する。そして、発振周波数ｆoscが低くなるのに応じて、圧電トランス１０１の出力電流（電流検出電圧Ｖri）が増加し、図９に示す正常動作時においては、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路１０６による発振周波数の制御が収束し、これにより、温度変化や経時変化によって圧電トランス１０１の共振周波数が変化しても、それに応じて発振周波数ｆoscが調整されるので、出力電流（負荷電流）は略一定に保たれる（図１１参照）。
【００１１】
これに対して、何等かの要因によって出力電流が基準値（基準電圧Ｖref）に達しない場合には、図１０に示すように、発振周波数ｆoscが初期周波数ｆ0から下がり続け、結果として、電圧制御発振回路１０６による発振周波数の制御状態は発振周波数ｆoscが下限周波数ｆbにて留まることになる（図１２参照）。一般に、圧電トランス１０１の変動効率ηは、図９及び図１０に例示するように、所定の共振周波数より低い周波数領域では低いため、前記の如く発振周波数ｆoscが下限周波数ｆbにて留まった状態においては、圧電トランス１０１に発熱が生じ、そのトランスの素子に好ましくない負担がかかるという問題が起きる。
【００１２】
また、本願出願人は、先行する特開平１０−３２７５８７号において、このような圧電トランスの制御回路において負荷を冷陰極管とし、負荷である冷陰極管の管電流（負荷電流）を略一定に保つ機能と、間欠発振による広範囲な輝度調整機能との両立が可能であって、特に輝度調整による消灯・再点灯が可能な圧電トランスの制御回路を提案している。ここで、その制御回路について概説する。
【００１３】
図１３は、冷陰極管の調光機能を備える従来例としての圧電トランスの制御回路のブロック構成図であり、上述した図８の制御回路の構成に加えて、大別して、冷陰極管（負荷１０２）の輝度を変化させるためのパルス電源回路１０８と、負荷電流の制御機能と調光機能とを両立させるためのサンプルホールド回路１１２とを更に備える。
【００１４】
この制御回路において、パルス電源回路１０８は、冷陰極管の輝度を変化させるべく駆動回路１０７に供給するパルス状の電源電圧を入力電圧Ｖｉより生成し、且つそのパルス状の電源電圧におけるパルス幅及び間隔を制御する。また、サンプルホールド回路１１２は、誤差増幅回路１０５の出力電圧をパルス電源回路１０８からの信号に応じて保持する。このサンプルホールド回路１１２は、バッファ１１２ａ、充電用のコンデンサ１１２ｂ、スイッチング素子１１２ｃで構成される。
【００１５】
上記のような構成を備える圧電トランスの制御回路によれば、冷陰極管を調光すべく間欠的に圧電トランス１０１を駆動した場合において、パルス電源回路１０８の発振期間における管電流に相当する制御電圧Ｖctrは、サンプルホールド回路１１２の制御により保持できるため、パルス電源回路１０８の休止期間であっても該発振期間における駆動状態を保持可能となり、且つパルス電源回路１０８が出力するパルス信号の発振期間もしくは休止期間の長さを変えることによって平均管電流を調整できるため、冷陰極管の輝度の調整も可能となる。
【００１６】
しかしながら、図１３に示す従来の制御回路においては、圧電トランス１０１の出力容量が主な要因となって、冷陰極管の調光が行えない場合があることが判った。
【００１７】
具体的には、パルス電源回路１０８から出力されるパルス信号のデューティ比を調整することにより、冷陰極管の調光状態を１００％の状態から０％（消灯）の状態に調整した場合（即ち、当該パルス信号のＨｉｇｈ期間を１００％→０％にした場合）には、サンプルホールド回路１１２の機能により、電圧制御発振回路１０６に供給される制御電圧Ｖctrの大きさは、当該調整をする以前に出力電圧を略一定にしていたときの値のまま保持される。そして、この状態から調光状態を再点灯側に僅かに調整した場合（即ち、当該パルス信号のＨｉｇｈ期間を０％→数％にした場合）には、発振期間は生じるものの圧電トランスの出力の立ち上がり時の遅れにより、基準値（基準電圧Ｖref）より小さな負荷電流しか流れていない。
【００１８】
このため、誤差増幅回路１０５の動作によって制御電圧Ｖctrは大きくなっていき、依然として負荷電流が基準値に達しない場合（基準電圧Ｖref＞電流検出電圧Ｖri）には、図１０及び図１２を参照して上述したように、発信周波数が共振点を過ぎて下限周波数まで掃引され、下限周波数ｆbにおいて電圧制御発振回路１０６による発振周波数の制御状態が停滞してしまい、圧電トランス１０１に発熱が生じ、そのトランスの素子に好ましくない負担がかかると共に、その後、パルス電源回路１０８から出力されるパルス信号のデューティ比を大きく（発振期間を長く）調整しても、調光を行うことが不可能となる。
【００１９】
この問題の要因となっている上記の出力立ち上がり時の遅れは、素子（マス）の大きさが大きくなり、駆動開始時に素子全体が所定の機械的振動状態に安定するまでに時間を要する大出力の圧電トランス素子であるほど顕著に現れる。
【００２０】
【発明が解決しようとする課題】
上述した問題を含む図１３の制御回路において、圧電トランス素子の出力容量に関らずに、調光機能を確実に実現するためには、電圧制御発振回路１０６による発振周波数ｆoscの制御状態が下限周波数ｆbにおいて停滞してしまったときに、初期周波数ｆ0にリセットすれば良い。そこで本願出願人は、同出願において、図１３の回路を基本として、電圧制御発振回路１０６にストロ−ブ端子を設けると共に、制御電圧Ｖctrの大きさを検出する比較回路を設け、その比較回路によって係る制御状態を検出したときには、当該ストロ−ブ端子を介して電圧制御発振回路１０６をリセットさせることにより、発振周波数ｆoscを初期周波数ｆ0まで掃引する方法をも開示している。
【００２１】
また、圧電トランスを制御する電圧制御発振回路の発振周波数が下限周波数となったときに上限周波数に掃引するという考え方は、特許公報第２７５１８４２号にも提案されており、この公報においては、図１４に示すように、上限周波数への掃引時に圧電トランス素子に発生する不要な振動を防止すべく、下限周波数から上限周波数への掃引する期間にわたって駆動回路から圧電トランスへの出力を停止する旨が記載されているが、具体的な制御方法は提案されていない。また、出力の停止・発振の繰り返しはノイズを発生させる場合があり、更に駆動回路の出力停止時間は、制御回路全体の安定性という観点からはできるだけ短時間であることが望ましい。
【００２２】
ところで、制御回路の設計思想によっては、何等かの原因によって発振周波数ｆoscが下限周波数ｆbとなってしまったときに、上記の如く発振周波数ｆoscを初期周波数ｆ0まで掃引して制御動作を継続するよりは、係る制御状態に陥ってしまった場合には制御動作を速やかに中止し、その後の動作を、当該制御回路を含む電子機器のユーザの判断（例えば主電源のオフ・オン操作やリセット操作等）や、外部の他の制御回路に委ねるという考え方もある。この場合には、発振周波数ｆoscが下限周波数ｆbに留まることによる圧電トランス素子の発熱等による悪影響を最小限とすべく、何等かの方法により、発振周波数ｆoscが下限周波数ｆbとなるように制御している制御電圧Ｖctrの値を、小さな値に迅速に変更することが望まれる。
【００２３】
そこで本発明は、駆動に際して負荷電流の制御が良好に行われないために、発振周波数が所定の制御範囲の下限周波数にまで低減したときに、圧電トランスを迅速に保護する圧電トランスの制御回路の提供を第１の目的とする。
【００２４】
また、駆動に際して負荷電流の制御が良好に行われないために、発振周波数が所定の制御範囲の下限周波数にまで低減したときに、圧電トランスを迅速に保護すると共に、上限周波数からの制御を継続する圧電トランスの制御回路の提供を第２の目的とする。
【００２５】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る圧電トランスの制御回路は以下の構成を特徴とする。
【００２６】
即ち、入力される制御電圧に応じて発振信号を生成する発振手段と、その発振手段からの発振信号に応じて発生させた交流電圧により圧電トランスを駆動する駆動手段と、前記圧電トランスの出力側に接続された負荷の負荷電流を検出すると共に、その負荷電流を所定の基準値とすべく前記制御電圧を調整することによって前記発振手段の発振周波数を制御する制御手段とを備える圧電トランスの制御回路であって、
前記制御手段は、
前記負荷電流に対応する電圧を前記所定の基準値と比較し、その比較結果を増幅した電圧を出力する誤差増幅回路と、
前記誤差増幅回路の出力電圧と前記制御回路のグランド電位との電位差によって充電され、充電電圧を前記制御電圧として前記発振手段に印加する積分コンデンサと、
前記制御電圧を、前記発振周波数の所定の下限周波数に対応する第１基準電圧と比較し、その比較結果を出力する第１コンパレータと、
前記第１コンパレータの出力が一方の端子に設定されるセット・リセットラッチ回路と、
前記セット・リセットラッチ回路の出力状態に応じて、前記積分コンデンサの端子間を短絡・開放させるスイッチング素子と、
前記制御電圧を、前記発振周波数の所定の上限周波数に対応する第２基準電圧と比較し、その比較結果を、前記セット・リセットラッチ回路の他方の端子に出力する第２コンパレータを備え、
前記制御電圧が前記第１基準電圧より大きくなったことが前記第１コンパレータによって検出されることによって、前記発振周波数が前記下限周波数にまで低下したことが判明するのに応じて、前記セット・リセットラッチ回路が、それまでの出力を反転状態にラッチすると共に前記スイッチング素子を開放状態から短絡状態にすることにより、前記積分コンデンサの端子間電圧に等しい状態の前記制御電圧が前記発振周波数の１周期以内に、前記第２基準電圧より小さい電圧にまで強制的に調整され、
前記積分コンデンサの端子間電圧に等しい状態の前記制御電圧が、前記第２基準電圧より小さい電圧まで強制的に調整されたときに、前記制御電圧が前記第２基準電圧より小さくなったことが前記第２コンパレータによって検出されることよって、前記発振周波数が前記上限周波数にまで上昇したことが判明するのに応じて、前記セット・リセットラッチ回路が、それまでの出力を反転状態にラッチすると共に前記スイッチング素子を短絡状態から開放状態にすることにより、前記負荷電流に対応する電圧と前記基準値との比較結果を増幅した結果に基づいて、前記発振手段による発振周波数の掃引が開始されることを特徴とする。
【００３１】
尚、上記の回路構成において、前記上限周波数は、例えば、前記圧電トランスが複数有する共振特性のうち、前記制御手段が使用している共振特性における出力電圧が極小値を示す周波数である。
【００３２】
また、上記の下限周波数から上限周波数に迅速に掃引する制御回路に、特開平１０−３２７５８７号に開示されている冷陰極管等の調光機構を採用することにより、圧電トランス素子の出力容量に関らずに、冷陰極管の調光を確実に行うことができる。
【００３３】
【発明の実施の形態】
以下、本発明に係る圧電トランスの制御回路の実施形態を、図面を参照して詳細に説明する。
【００３４】
［第１の実施形態］
図１は、第１の実施形態における圧電トランスの制御回路のブロック構成図である。
【００３５】
図中、１は圧電トランスであり、２は圧電トランス１の出力側に接続された冷陰極管等の負荷である。３は負荷に流れる電流を検出するための検出用抵抗Ｒdetであり、４は検出用抵抗３に生じた負荷電流の大きさを表わす交流電圧を直流電圧に変換する整流回路である。
【００３６】
５は整流回路４にて整流後の電圧Ｖriと基準電圧Ｖrefとを比較し、その比較結果である差を増幅する誤差増幅回路であり、１８は誤差増幅回路５の出力電圧を充電すると共に、充電した電圧を外部に出力する積分コンデンサである。
【００３７】
９はラッチ回路１５の指示に応じて積分コンデンサ１８の端子間電圧を短絡・解放させるスイッチング素子である。６は積分コンデンサ１８の充電電圧（制御電圧Ｖctr）に応じて発振信号を出力する電圧制御発振回路であり、７は電圧制御発振回路６の発振信号ｆoscに応じて圧電トランス１を駆動する駆動回路である。
【００３８】
そして、１４は、制御電圧Ｖctrと基準電圧Ｖ１とを比較した結果を出力するコンパレータである。１５は、一般的なＳＲラッチデバイスからなるラッチ回路であり、本実施形態ではセットＳ端子に入力されるコンパレータ１４の出力電圧に応じて、スイッチング素子９のオン・オフ動作を行う。
【００３９】
上述した制御回路は、図８を参照して説明した制御回路を基本としており、圧電トランス１の基本的な駆動方法については同様であるため、重複する説明は省略するが、図８に示す回路構成に加えて、上記の如くスイッチング素子９、コンパレータ１４、並びにラッチ回路１５を備えることを特徴としている。このため、以下の説明においては、これらのデバイスによって達成される制御動作を中心として説明する。
【００４０】
本実施形態において、コンパレータ１４は、
制御電圧Ｖctr ＞ 基準電圧Ｖ１のときに出力電圧がＬｏｗ，
制御電圧Ｖctr ＜ 基準電圧Ｖ１のときに出力電圧がＨｉｇｈ，
となる動作を行う。
【００４１】
また、基準電圧Ｖ１は、図９と同様な電圧制御発振回路６の発振周波数ｆoscの制御範囲のうち、下限周波数ｆbに対応する所定のしきい値である。
【００４２】
また、ラッチ回路１５の動作は、表１に示す通りであり（Ｓはセット、Ｒはリセットを示す）、初期状態におけるラッチ回路１５の出力はＬ（Ｌｏｗ）と仮定する。また、初期状態において、積分コンデンサ１８の充電状態は空である。
【００４３】
【表１】
【００４４】
そして、スイッチング素子９は、ラッチ回路１５の出力がＬのときにＯＰＥＮ（開放）、当該出力がＨ（Ｈｉｇｈ）のときにＣＬＯＳＥ（短絡）となる。
【００４５】
上記のような回路構成を備える図１の制御回路が起動すると、図８の場合と同様に、積分コンデンサ１８には全く充電がなされていため、制御電圧Ｖctrはある低い初期電圧を示すので、電圧制御発振回路６は、その初期電圧に応じて上限周波数（初期周波数ｆ0）から発振を開始するとともに、積分コンデンサ１８には、電荷の蓄積が開始される。本実施形態において、上限周波数は、一例として、圧電トランス１が複数有する共振特性のうち、当該制御回路が使用している共振特性における出力電圧が極小値を示す周波数である。
【００４６】
そして、制御電圧Ｖctrが誤差増幅回路５の機能によって大きくなるのに応じて、発振周波数ｆoscが次第に低周波数側にシフトしていき、正常動作時には、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路６による発振周波数の制御が収束し、図１１に例示する如く、出力電流（負荷電流）は略一定に保たれる。この間、コンパレータ１４の出力はＨであるため、ラッチ回路１５の出力は、初期状態と同様にＬである。従って、スイッチング素子９は、ＯＰＥＮ状態のままであるため、積分コンデンサ１８は充電の状態を保持する。
【００４７】
これに対して、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合の動作を、図２及び図３を参照して説明する。
【００４８】
図２に示すように、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しないときには、発振周波数ｆoscが更に低周波数側にシフトしていくので、それに応じて制御電圧Ｖctrが更に大きな値となり、制御電圧Ｖctrが基準電圧Ｖ１を越えたとき（即ち、発振周波数ｆoscが下限周波数ｆbとなったとき：図２のｔｄのタイミングに相当）には、コンパレータ１４の出力がＬとなるため、ラッチ回路１５の出力はＨとなる。従って、スイッチング素子９はＣＬＯＳＥ状態となるため、積分コンデンサ１８の端子間電圧は当該制御回路のグランド電位に放電される。これにより、圧電トランス１に発熱等の好ましくない負担を加える程度に大きくなっていた制御電圧Ｖctrは、急激に減少する。
【００４９】
そして、制御電圧Ｖctrは、減少に転じた後すぐに基準電圧Ｖ１より小さくなるが、このときコンパレータ１４の出力は再びＨとなるので、ラッチ回路１５の出力はＨままであり、スイッチング素子９はＣＬＯＳＥ状態を維持する。このため、制御電圧Ｖctrは、当該制御回路のグランド電位にまで更に減少を続ける。
【００５０】
本実施形態では、上記のタイミングｔｄにおいて制御電圧Ｖctrの減少動作が開始されると、その減少に応じて、電圧制御発振回路６から出力される発振周波数ｆoscが下限周波数ｆbから高周波数側に変更されるため、圧電トランス１における発熱等の問題から確実に保護することができる。
【００５１】
更に、本実施形態では、積分コンデンサ１８の容量及び放電容量を、スイッチング素子９の開閉動作によって調整するのに応じて、電圧制御発振回路６から駆動回路７に出力されるパルス信号が、図３に示すように、当該タイミングｔｄを基準として次のオン期間に遷移するまでの間（即ち、発振周波数ｆoscの１周期以内の１０μ秒程度の短い時間）で変化することにより、発振周波数ｆoscは、下限周波数ｆbから共振点を飛び越えて上限周波数付近にまで変更される。これにより、駆動回路７による圧電トランス１の駆動を完全停止しなくても、圧電トランス素子に発生する不要な振動を防止することができる。
【００５２】
尚、上述した図１に示す制御回路においては、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合には２次的な不具合の発生を未然に防止すべく、圧電トランス素子を保護することを主な目的とした。このため、発振周波数ｆoscを高周波数側にシフトした後で、どのような動作をすべきかまでは考慮していないが、係る場合の動作を、外部（上位）の制御回路に委ねるという設計思想に基づく場合には、例えば、制御電圧Ｖctr＝基準電圧Ｖ１となった時点で図１に示す制御回路から外部に所定の信号を出力する方法等が考えられる。また、本実施形態では、駆動に際して負荷電流の制御が良好に行われないことが原因となって発振周波数ｆoscが下限周波数ｆbにまで低減したときに、圧電トランス１を迅速に保護することを主な目的とした。このため、発振周波数ｆoscを１周期以内の短時間で調整したが、制御回路の仕様によっては、採用する積分コンデンサ１８の容量を予め考慮することによって制御電圧Ｖctrの低下の度合を調整することにより、発振周波数ｆoscの変化に要する時間を、その制御回路に最適な少々長めの時間に調整しても良い。
【００５３】
また、本実施形態では、タイミングｔｄにおいて発振周波数ｆoscを高周波数側に強制的に調整するに際して、どのような周波数に調整するかを規定しなかったが、初期周波数ｆ0に調整することにより、圧電トランス１の制御動作を継続するように構成しても良く、この具体的な方法については、第２の実施形態にて詳述する。
【００５４】
［第２の実施形態］
次に、上述した第１の実施形態に係る圧電トランスの制御回路を基本とする第２の実施形態を説明する。以下の説明においては、第１の実施形態と同様な構成については重複する説明を省略し、本実施形態における特徴的な部分を中心に説明する。
【００５５】
図４は、第２の実施形態における圧電トランスの制御回路のブロック構成図であり、第１の実施形態における制御回路（図１）と同様な回路構成に加えて、コンパレータ１６を更に備える。
【００５６】
コンパレータ１６は、制御電圧Ｖctrと基準電圧Ｖ２（＜Ｖ２）とを比較した結果を、ラッチ回路１５のリセット端子に対して出力する。基準電圧Ｖ２は、図９と同様な電圧制御発振回路６の発振周波数ｆoscの制御範囲のうち、上限周波数（初期周波数）ｆ0に対応する所定のしきい値である。
【００５７】
そして、本実施形態において、コンパレータ１６は、
制御電圧Ｖctr ＞ 基準電圧Ｖ２のときに出力電圧がＨｉｇｈ，
制御電圧Ｖctr ＜ 基準電圧Ｖ２のときに出力電圧がＬｏｗ，
となる動作を行う。
【００５８】
上記のような回路構成を備える図２の制御回路が起動すると、第１の実施形態の場合と同様に、制御電圧Ｖctrが誤差増幅回路５の機能によって大きくなるのに応じて、発振周波数ｆoscが次第に低周波数側にシフトしていき、正常動作時には、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路６による発振周波数の制御が収束し、図１１に例示する如く、出力電流（負荷電流）は略一定に保たれる。この間、コンパレータ１４及びコンパレータ１６の出力は共にＨであるため、ラッチ回路１５の出力は、初期状態と同様にＬである。従って、スイッチング素子９は、ＯＰＥＮ状態のままであるため、積分コンデンサ１８は充電の状態を保持する。
【００５９】
これに対して、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合の動作を、図５を参照して説明する。
【００６０】
図５に示すように、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しないときには、発振周波数ｆoscが更に低周波数側にシフトしていくので、それに応じて制御電圧Ｖctrが更に大きな値となり、制御電圧Ｖctrが基準電圧Ｖ１を越えたとき（即ち、発振周波数ｆoscが下限周波数ｆbとなったとき：図５のｔｄのタイミングに相当）には、コンパレータ１４の出力がＬとなるため、ラッチ回路１５の出力はＨとなる。従って、第１の実施形態の場合と同様に、スイッチング素子９はＣＬＯＳＥ状態となるため、積分コンデンサ１８の端子間電圧はアースされる。これにより、圧電トランス１に発熱等の好ましくない負担を加える程度に大きくなっていた制御電圧Ｖctrは、急激に減少する。
【００６１】
そして、制御電圧Ｖctrは、減少に転じた後すぐに基準電圧Ｖ１より小さくなるが、このときコンパレータ１４及びコンパレータ１６の出力は再びＨとなるので、ラッチ回路１５はno changeの状態なので出力はＨままであり、スイッチング素子９はＣＬＯＳＥ状態を維持する。このため、制御電圧Ｖctrは、更に減少を続ける。
【００６２】
更に制御電圧Ｖctrが減少して、基準電圧Ｖ２より小さくなると、コンパレータ１６の出力がＬとなるため、ラッチ回路１５の出力はＬとなる。従って、スイッチング素子９はＯＰＥＮ状態となり、制御電圧Ｖctrはある低い初期電圧（＜基準電圧Ｖ２）を示すので、電圧制御発振回路６は、その初期電圧に応じて上限周波数（初期周波数ｆ0）から再び発振を開始するとともに、積分コンデンサ１８には、電荷の蓄積が開始されるので、それ以降、上述した一連の制御動作を繰り返すことができる。即ち、本実施形態の制御回路によれば、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合には、上述した初期周波数ｆ0から低周波数側への掃引動作を複数回繰り返す（リトライする）ことができる。
【００６３】
また、発振周波数ｆoscを下限周波数ｆbから初期周波数ｆ0に強制的に調整するのに要する時間は、本実施形態においても第１の実施形態と同様に、図３に示すタイミングｔｄを基準として、発振周波数ｆoscの１周期以内の短い時間で変更される。このため、駆動回路７による圧電トランス１の駆動を完全停止しなくても、圧電トランス素子に発生する不要な振動を防止することができる。
【００６４】
［第３の実施形態］
次に、上述した第２の実施形態に係る圧電トランスの制御回路を基本とする第３の実施形態を説明する。以下の説明においては、第２の実施形態と同様な構成については重複する説明を省略し、本実施形態における特徴的な部分を中心に説明する。
【００６５】
図６は、第３の実施形態における圧電トランスの制御回路のブロック構成図であり、本実施形態では、第２の実施形態において説明した制御回路（図４）に、更に負荷２である冷陰極管の調光機能を付加した制御回路について説明する。
【００６６】
本実施形態に係る制御回路は、第２の実施形態における制御回路と同様な回路構成に加え、大別して、冷陰極管（負荷２）の輝度を変化させるためのパルス電源回路８と、負荷電流の制御機能と調光機能とを両立させるためのサンプルホールド回路１２とを更に備える。
【００６７】
この制御回路において上記２つの機能を両立させる方法は、本願出願人が先行する特開平１０−３２７５８７号において開示している方法であり、本実施形態における詳細な説明は省略するが、パルス電源回路８は、冷陰極管の輝度を変化させるべく駆動回路７に供給するパルス状の電源電圧を入力電圧Ｖｉより生成し、且つそのパルス状の電源電圧におけるパルス幅及び間隔を制御する。また、サンプルホールド回路１２は、バッファ１２ａ、充電用のコンデンサ１２ｂ、スイッチング素子１２ｃで構成されており、誤差増幅回路５の出力電圧をパルス電源回路８からの信号に応じて保持する。ここで、本実施形態では、第２の実施形態における積分コンデンサ１８の機能を、充電コンデンサ１２ｂによって共用しているが、個別に設けてもよい。
【００６８】
上記のような構成を備える圧電トランスの制御回路によれば、当該制御回路を起動すると、第２の実施形態と同様な機能により、正常動作時には、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路６による発振周波数の制御が収束し、図１１に例示する如く、出力電流（負荷電流）は略一定に保たれる。また、パルス電源回路８の発振期間における管電流に相当する制御電圧Ｖctrは、サンプルホールド回路１２の制御により保持できるため、パルス電源回路８の休止期間であっても該発振期間における駆動状態を保持可能となり、且つパルス電源回路８が出力するパルス信号の発振期間もしくは休止期間の長さを変えることによって平均管電流を調整できるため、パルス電源回路８から出力されるパルス信号のデューティ比を不図示の調整手段によって調整することにより、冷陰極管の輝度の調整が可能となる。
【００６９】
これに対して、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合、図６に示す制御回路は、発振周波数ｆoscが下限周波数ｆbとなった時点で、第２の実施形態と同様な機能により、発振周波数ｆoscを初期周波数ｆ0まで瞬時に変更する。これにより、第２の実施形態に係る制御回路による効果に加え、図１３を参照して「従来の技術」にて説明した圧電トランスの出力の立ち上がり時の遅れ等が原因となる調光不能の問題を解決することができ、調光状態を１００％から消灯状態（０％）にした後で再点灯側に僅かに（数％程度）に調整した場合であっても冷陰極管を確実に調光することができる。
【００７０】
［第４の実施形態］
次に、上述した第３の実施形態に係る圧電トランスの制御回路を基本とする第４の実施形態を説明する。以下の説明においては、第３の実施形態と同様な構成については重複する説明を省略し、本実施形態における特徴的な部分を中心に説明する。
【００７１】
図７は、第４の実施形態における圧電トランスの制御回路のブロック構成図であり、第３の実施形態における制御回路（図６）において、トランジスタにより構成された所謂ハーフブリッジ型の駆動回路を、駆動回路７として採用した場合の回路構成を示す。
【００７２】
前述の図６の場合は、パルス電源回路８により駆動回路７自体を間欠駆動させて圧電トランス１を間欠駆動させた。一方、実施形態では、Ｐ型トランジスタ（ＦＥＴ：電界効果トランジスタ）７ａとＮ型トランジスタ（ＦＥＴ）７ｂとで構成されたハーフブリッジ型の回路を駆動回路７に採用し、パルス発振回路１３及びアンド（ＡＮＤ）回路１７を使用して、圧電トランス１の間欠駆動を実現させる。
【００７３】
図７において、パルス発振回路１３は、不図示の調整手段を備えており、出力するパルス信号のデューティー比の調整が可能である。アンド回路１７は、パルス発振回路１３が出力するパルス信号と電圧制御発振回路６の出力する発振信号との論理積信号を出力する。
【００７４】
本実施形態において、駆動回路７には、ハイ側にアンド回路１５からの論理積信号が入力され、ロー側に電圧制御発振回路６の出力する発振信号が入力されることにより、２つのトランジスタ７ａ，７ｂが交互にスイッチングを行う。従って、駆動回路７には入力電圧Ｖｉが入力されるが、２つのトランジスタ７ａ，７ｂによるスイッチング動作により、圧電トランス１には入力電圧Ｖｉを振幅とする駆動電圧（交流電圧）が間欠的に印加される。また、パルス発振回路１３が出力するパルス信号は、サンプルホールド回路１２のスイッチング素子１２ｃへ出力されており、そのパルス信号に同期してスイッチング素子１２ｃの切り換えを図６に示す制御回路と同様に制御する。
【００７５】
上記の構成以外は、第３の実施形態における制御回路の動作と同様なため、同一の参照番号を付して詳細な説明は省略する。このような回路構成によっても、上述した図６の制御回路と同様の効果が得られる。
【００７６】
尚、駆動回路７は、ハーフブリッジ型に限られるものではなく、フルブリッジ型の回路としてもよいことは言うまでもない。
【００７７】
【発明の効果】
以上説明した本発明によれば、駆動に際して負荷電流の制御が良好に行われないために、発振周波数が所定の制御範囲の下限周波数にまで低減したときに、圧電トランスを迅速に保護する圧電トランスの制御回路の提供が実現する。
【図面の簡単な説明】
【図１】第１の実施形態における圧電トランスの制御回路のブロック構成図である。
【図２】図１に示す制御回路の動作開始後に、電流検出電圧Ｖriが基準電圧Ｖrefに達しなかった場合の動作を説明する図である。
【図３】電圧制御発振回路６から出力されるパルス信号の発振周波数ｆoscがタイミングｔｄにおいて変化する様子を示すタイミングチャートである。
【図４】第２の実施形態における圧電トランスの制御回路のブロック構成図である。
【図５】図４に示す制御回路の動作開始後に、電流検出電圧Ｖriが基準電圧Ｖrefに達しなかった場合の動作を説明する図である。
【図６】第３の実施形態における圧電トランスの制御回路のブロック構成図である。
【図７】第４の実施形態における圧電トランスの制御回路のブロック構成図である。
【図８】従来例としての圧電トランスの制御回路のブロック構成図である。
【図９】図８に示す制御回路の正常動作時の動作特性と駆動効率とを説明する図である。
【図１０】図８に示す制御回路の異常動作時の動作特性と駆動効率とを説明する図である。
【図１１】図８に示す制御回路の駆動開始からの発振周波数ｆosc、制御電圧Ｖctr、並びに負荷電流の変化を例示する図である（正常動作時）。
【図１２】図８に示す制御回路の駆動開始からの発振周波数ｆosc、制御電圧Ｖctr、並びに負荷電流の変化を例示する図である（異常動作時）。
【図１３】冷陰極管の調光機能を備える従来例としての圧電トランスの制御回路のブロック構成図である。
【図１４】特許公報第２７５１８４２号における掃引動作を説明する図である。
【符号の説明】
１，１０１：圧電トランス，
２，１０２：負荷，
３：検出用抵抗，
４，１０４：整流回路，
５，１０５：誤差増幅回路，
９，９Ａ，１２ｃ，１１２ｃ：スイッチング素子，
７，１０７：駆動回路，
７ａ，７ｂ：トランジスタ，
１３：パルス発振回路，
８，１０８：パルス電源回路，
１０９：発振回路，
１２，１１２：サンプルホールド回路，
１２ａ，１１２ａ：バッファ，
１２ｂ，１１２ｂ：充電コンデンサ，
１４，１６：コンパレータ，
１５：ラッチ回路，
１７：ＡＮＤ回路，
１８，１１８：積分コンデンサ，
【発明の属する技術分野】
本発明は、圧電トランスの制御回路に関し、例えば、冷陰極管の駆動装置に使用して好適な圧電トランスの制御回路に関する。
【０００２】
【従来の技術】
近年、持ち運びの容易なノート型パーソナルコンピュータ等には、その表示装置として液晶表示器が広く用いられている。この液晶表示装置の内部には、液晶表示パネルを背照すべく、所謂バックライトとして冷陰極管が備えられており、その冷陰極管を点灯させる昇圧インバータには、昇圧用トランスとして、圧電トランスが普及しつつある。
【０００３】
圧電トランスは、出力負荷（負荷抵抗）の大きさによって昇圧比が大きく変化するという一般には好ましくない特性を有しているが、一方でこの負荷抵抗への依存性が冷陰極管のインバータ電源の特性に適しており、液晶表示器の薄型化、高効率化の要求に応える小型高電圧電源として注目されている。このような圧電トランスの制御回路の一例を図８を参照して説明する。
【０００４】
図８は、従来例としての圧電トランスの制御回路のブロック構成図である。
【０００５】
図中、１０１は圧電トランス、１０２は圧電トランス１０１の出力側に接続された冷陰極管等の負荷、１０３は負荷に流れる電流を検出するための検出用抵抗Ｒdet、１０４は検出用抵抗１０３に生じた負荷電流の大きさを表わす交流電圧を直流電圧に変換する整流回路、１０５は整流回路１０４にて整流後の電圧Ｖriと基準電圧Ｖrefとを比較し、その比較結果である差を増幅する誤差増幅回路、１１８は誤差増幅回路１０５の出力電圧を充電すると共に、充電した電圧を外部に出力する積分コンデンサ、１０６は積分コンデンサ１１８の充電電圧（制御電圧Ｖctr）に応じて発振信号を出力する電圧制御発振回路、そして１０７は電圧制御発振回路１０６の発振信号に応じて圧電トランス１０１を駆動する駆動回路である。次に、上記の構成を備える制御回路の動作について図９乃至図１２を参照して説明する。
【０００６】
図９及び図１０は、図８に示す制御回路の動作特性と駆動効率とを説明する図であり、図９は当該制御回路の正常動作時の動作特性を示し、図１０は正常に駆動できなかった場合を示す。何れの図においても、横軸は電圧制御発振回路１０６の発振周波数ｆoscを表し、左側の縦軸は負荷電流を負荷電流検出電圧Ｖri、そして右側の縦軸は圧電トランス１０１の変動効率ηを表わす。
【０００７】
また、図１１及び図１２は、図８に示す制御回路の駆動開始からの発振周波数ｆosc、制御電圧Ｖctr、並びに負荷電流の変化を例示する図であり、図１１は当該制御回路の正常動作時の動作特性を示し、図１２は正常に駆動できなかった場合を示す。
【０００８】
図８に示す制御回路は、駆動されていない初期状態において、積分コンデンサ１１８には充電されておらず、且つ誤差増幅回路１０５の出力は零である。電圧制御発振回路１０６は、制御電圧Ｖctrが小さいときには高い周波数の信号（発振周波数ｆosc）を出力し、制御電圧Ｖctrが大きくなるのに応じて、低い周波数の信号を出力する。
【０００９】
このような回路系において、当該制御回路の駆動を開始した時点においては、積分コンデンサ１１８には全く充電がなされていない。このため、制御電圧Ｖctrはある低い初期電圧を示すので、電圧制御発振回路１０６は、その初期電圧に応じて、図９及び図１０に示すように、電圧制御発振回路１０６の周波数制御範囲における上限周波数（初期周波数ｆ0）から発振を開始する。
【００１０】
また、この発信開始の時点においては、電圧トランス１０１から流れ出る出力電流（負荷電流）は基準電圧Ｖref（図９及び図１０に示す基準値に相当）より小さいため、誤差増幅回路１０５の出力電圧（＝制御電圧Ｖctr）は徐々に大きくなり、出力電圧の上昇に伴って、電圧制御発振回路１０６から出力される発振周波数ｆoscの値は低下する。そして、発振周波数ｆoscが低くなるのに応じて、圧電トランス１０１の出力電流（電流検出電圧Ｖri）が増加し、図９に示す正常動作時においては、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路１０６による発振周波数の制御が収束し、これにより、温度変化や経時変化によって圧電トランス１０１の共振周波数が変化しても、それに応じて発振周波数ｆoscが調整されるので、出力電流（負荷電流）は略一定に保たれる（図１１参照）。
【００１１】
これに対して、何等かの要因によって出力電流が基準値（基準電圧Ｖref）に達しない場合には、図１０に示すように、発振周波数ｆoscが初期周波数ｆ0から下がり続け、結果として、電圧制御発振回路１０６による発振周波数の制御状態は発振周波数ｆoscが下限周波数ｆbにて留まることになる（図１２参照）。一般に、圧電トランス１０１の変動効率ηは、図９及び図１０に例示するように、所定の共振周波数より低い周波数領域では低いため、前記の如く発振周波数ｆoscが下限周波数ｆbにて留まった状態においては、圧電トランス１０１に発熱が生じ、そのトランスの素子に好ましくない負担がかかるという問題が起きる。
【００１２】
また、本願出願人は、先行する特開平１０−３２７５８７号において、このような圧電トランスの制御回路において負荷を冷陰極管とし、負荷である冷陰極管の管電流（負荷電流）を略一定に保つ機能と、間欠発振による広範囲な輝度調整機能との両立が可能であって、特に輝度調整による消灯・再点灯が可能な圧電トランスの制御回路を提案している。ここで、その制御回路について概説する。
【００１３】
図１３は、冷陰極管の調光機能を備える従来例としての圧電トランスの制御回路のブロック構成図であり、上述した図８の制御回路の構成に加えて、大別して、冷陰極管（負荷１０２）の輝度を変化させるためのパルス電源回路１０８と、負荷電流の制御機能と調光機能とを両立させるためのサンプルホールド回路１１２とを更に備える。
【００１４】
この制御回路において、パルス電源回路１０８は、冷陰極管の輝度を変化させるべく駆動回路１０７に供給するパルス状の電源電圧を入力電圧Ｖｉより生成し、且つそのパルス状の電源電圧におけるパルス幅及び間隔を制御する。また、サンプルホールド回路１１２は、誤差増幅回路１０５の出力電圧をパルス電源回路１０８からの信号に応じて保持する。このサンプルホールド回路１１２は、バッファ１１２ａ、充電用のコンデンサ１１２ｂ、スイッチング素子１１２ｃで構成される。
【００１５】
上記のような構成を備える圧電トランスの制御回路によれば、冷陰極管を調光すべく間欠的に圧電トランス１０１を駆動した場合において、パルス電源回路１０８の発振期間における管電流に相当する制御電圧Ｖctrは、サンプルホールド回路１１２の制御により保持できるため、パルス電源回路１０８の休止期間であっても該発振期間における駆動状態を保持可能となり、且つパルス電源回路１０８が出力するパルス信号の発振期間もしくは休止期間の長さを変えることによって平均管電流を調整できるため、冷陰極管の輝度の調整も可能となる。
【００１６】
しかしながら、図１３に示す従来の制御回路においては、圧電トランス１０１の出力容量が主な要因となって、冷陰極管の調光が行えない場合があることが判った。
【００１７】
具体的には、パルス電源回路１０８から出力されるパルス信号のデューティ比を調整することにより、冷陰極管の調光状態を１００％の状態から０％（消灯）の状態に調整した場合（即ち、当該パルス信号のＨｉｇｈ期間を１００％→０％にした場合）には、サンプルホールド回路１１２の機能により、電圧制御発振回路１０６に供給される制御電圧Ｖctrの大きさは、当該調整をする以前に出力電圧を略一定にしていたときの値のまま保持される。そして、この状態から調光状態を再点灯側に僅かに調整した場合（即ち、当該パルス信号のＨｉｇｈ期間を０％→数％にした場合）には、発振期間は生じるものの圧電トランスの出力の立ち上がり時の遅れにより、基準値（基準電圧Ｖref）より小さな負荷電流しか流れていない。
【００１８】
このため、誤差増幅回路１０５の動作によって制御電圧Ｖctrは大きくなっていき、依然として負荷電流が基準値に達しない場合（基準電圧Ｖref＞電流検出電圧Ｖri）には、図１０及び図１２を参照して上述したように、発信周波数が共振点を過ぎて下限周波数まで掃引され、下限周波数ｆbにおいて電圧制御発振回路１０６による発振周波数の制御状態が停滞してしまい、圧電トランス１０１に発熱が生じ、そのトランスの素子に好ましくない負担がかかると共に、その後、パルス電源回路１０８から出力されるパルス信号のデューティ比を大きく（発振期間を長く）調整しても、調光を行うことが不可能となる。
【００１９】
この問題の要因となっている上記の出力立ち上がり時の遅れは、素子（マス）の大きさが大きくなり、駆動開始時に素子全体が所定の機械的振動状態に安定するまでに時間を要する大出力の圧電トランス素子であるほど顕著に現れる。
【００２０】
【発明が解決しようとする課題】
上述した問題を含む図１３の制御回路において、圧電トランス素子の出力容量に関らずに、調光機能を確実に実現するためには、電圧制御発振回路１０６による発振周波数ｆoscの制御状態が下限周波数ｆbにおいて停滞してしまったときに、初期周波数ｆ0にリセットすれば良い。そこで本願出願人は、同出願において、図１３の回路を基本として、電圧制御発振回路１０６にストロ−ブ端子を設けると共に、制御電圧Ｖctrの大きさを検出する比較回路を設け、その比較回路によって係る制御状態を検出したときには、当該ストロ−ブ端子を介して電圧制御発振回路１０６をリセットさせることにより、発振周波数ｆoscを初期周波数ｆ0まで掃引する方法をも開示している。
【００２１】
また、圧電トランスを制御する電圧制御発振回路の発振周波数が下限周波数となったときに上限周波数に掃引するという考え方は、特許公報第２７５１８４２号にも提案されており、この公報においては、図１４に示すように、上限周波数への掃引時に圧電トランス素子に発生する不要な振動を防止すべく、下限周波数から上限周波数への掃引する期間にわたって駆動回路から圧電トランスへの出力を停止する旨が記載されているが、具体的な制御方法は提案されていない。また、出力の停止・発振の繰り返しはノイズを発生させる場合があり、更に駆動回路の出力停止時間は、制御回路全体の安定性という観点からはできるだけ短時間であることが望ましい。
【００２２】
ところで、制御回路の設計思想によっては、何等かの原因によって発振周波数ｆoscが下限周波数ｆbとなってしまったときに、上記の如く発振周波数ｆoscを初期周波数ｆ0まで掃引して制御動作を継続するよりは、係る制御状態に陥ってしまった場合には制御動作を速やかに中止し、その後の動作を、当該制御回路を含む電子機器のユーザの判断（例えば主電源のオフ・オン操作やリセット操作等）や、外部の他の制御回路に委ねるという考え方もある。この場合には、発振周波数ｆoscが下限周波数ｆbに留まることによる圧電トランス素子の発熱等による悪影響を最小限とすべく、何等かの方法により、発振周波数ｆoscが下限周波数ｆbとなるように制御している制御電圧Ｖctrの値を、小さな値に迅速に変更することが望まれる。
【００２３】
そこで本発明は、駆動に際して負荷電流の制御が良好に行われないために、発振周波数が所定の制御範囲の下限周波数にまで低減したときに、圧電トランスを迅速に保護する圧電トランスの制御回路の提供を第１の目的とする。
【００２４】
また、駆動に際して負荷電流の制御が良好に行われないために、発振周波数が所定の制御範囲の下限周波数にまで低減したときに、圧電トランスを迅速に保護すると共に、上限周波数からの制御を継続する圧電トランスの制御回路の提供を第２の目的とする。
【００２５】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る圧電トランスの制御回路は以下の構成を特徴とする。
【００２６】
即ち、入力される制御電圧に応じて発振信号を生成する発振手段と、その発振手段からの発振信号に応じて発生させた交流電圧により圧電トランスを駆動する駆動手段と、前記圧電トランスの出力側に接続された負荷の負荷電流を検出すると共に、その負荷電流を所定の基準値とすべく前記制御電圧を調整することによって前記発振手段の発振周波数を制御する制御手段とを備える圧電トランスの制御回路であって、
前記制御手段は、
前記負荷電流に対応する電圧を前記所定の基準値と比較し、その比較結果を増幅した電圧を出力する誤差増幅回路と、
前記誤差増幅回路の出力電圧と前記制御回路のグランド電位との電位差によって充電され、充電電圧を前記制御電圧として前記発振手段に印加する積分コンデンサと、
前記制御電圧を、前記発振周波数の所定の下限周波数に対応する第１基準電圧と比較し、その比較結果を出力する第１コンパレータと、
前記第１コンパレータの出力が一方の端子に設定されるセット・リセットラッチ回路と、
前記セット・リセットラッチ回路の出力状態に応じて、前記積分コンデンサの端子間を短絡・開放させるスイッチング素子と、
前記制御電圧を、前記発振周波数の所定の上限周波数に対応する第２基準電圧と比較し、その比較結果を、前記セット・リセットラッチ回路の他方の端子に出力する第２コンパレータを備え、
前記制御電圧が前記第１基準電圧より大きくなったことが前記第１コンパレータによって検出されることによって、前記発振周波数が前記下限周波数にまで低下したことが判明するのに応じて、前記セット・リセットラッチ回路が、それまでの出力を反転状態にラッチすると共に前記スイッチング素子を開放状態から短絡状態にすることにより、前記積分コンデンサの端子間電圧に等しい状態の前記制御電圧が前記発振周波数の１周期以内に、前記第２基準電圧より小さい電圧にまで強制的に調整され、
前記積分コンデンサの端子間電圧に等しい状態の前記制御電圧が、前記第２基準電圧より小さい電圧まで強制的に調整されたときに、前記制御電圧が前記第２基準電圧より小さくなったことが前記第２コンパレータによって検出されることよって、前記発振周波数が前記上限周波数にまで上昇したことが判明するのに応じて、前記セット・リセットラッチ回路が、それまでの出力を反転状態にラッチすると共に前記スイッチング素子を短絡状態から開放状態にすることにより、前記負荷電流に対応する電圧と前記基準値との比較結果を増幅した結果に基づいて、前記発振手段による発振周波数の掃引が開始されることを特徴とする。
【００３１】
尚、上記の回路構成において、前記上限周波数は、例えば、前記圧電トランスが複数有する共振特性のうち、前記制御手段が使用している共振特性における出力電圧が極小値を示す周波数である。
【００３２】
また、上記の下限周波数から上限周波数に迅速に掃引する制御回路に、特開平１０−３２７５８７号に開示されている冷陰極管等の調光機構を採用することにより、圧電トランス素子の出力容量に関らずに、冷陰極管の調光を確実に行うことができる。
【００３３】
【発明の実施の形態】
以下、本発明に係る圧電トランスの制御回路の実施形態を、図面を参照して詳細に説明する。
【００３４】
［第１の実施形態］
図１は、第１の実施形態における圧電トランスの制御回路のブロック構成図である。
【００３５】
図中、１は圧電トランスであり、２は圧電トランス１の出力側に接続された冷陰極管等の負荷である。３は負荷に流れる電流を検出するための検出用抵抗Ｒdetであり、４は検出用抵抗３に生じた負荷電流の大きさを表わす交流電圧を直流電圧に変換する整流回路である。
【００３６】
５は整流回路４にて整流後の電圧Ｖriと基準電圧Ｖrefとを比較し、その比較結果である差を増幅する誤差増幅回路であり、１８は誤差増幅回路５の出力電圧を充電すると共に、充電した電圧を外部に出力する積分コンデンサである。
【００３７】
９はラッチ回路１５の指示に応じて積分コンデンサ１８の端子間電圧を短絡・解放させるスイッチング素子である。６は積分コンデンサ１８の充電電圧（制御電圧Ｖctr）に応じて発振信号を出力する電圧制御発振回路であり、７は電圧制御発振回路６の発振信号ｆoscに応じて圧電トランス１を駆動する駆動回路である。
【００３８】
そして、１４は、制御電圧Ｖctrと基準電圧Ｖ１とを比較した結果を出力するコンパレータである。１５は、一般的なＳＲラッチデバイスからなるラッチ回路であり、本実施形態ではセットＳ端子に入力されるコンパレータ１４の出力電圧に応じて、スイッチング素子９のオン・オフ動作を行う。
【００３９】
上述した制御回路は、図８を参照して説明した制御回路を基本としており、圧電トランス１の基本的な駆動方法については同様であるため、重複する説明は省略するが、図８に示す回路構成に加えて、上記の如くスイッチング素子９、コンパレータ１４、並びにラッチ回路１５を備えることを特徴としている。このため、以下の説明においては、これらのデバイスによって達成される制御動作を中心として説明する。
【００４０】
本実施形態において、コンパレータ１４は、
制御電圧Ｖctr ＞ 基準電圧Ｖ１のときに出力電圧がＬｏｗ，
制御電圧Ｖctr ＜ 基準電圧Ｖ１のときに出力電圧がＨｉｇｈ，
となる動作を行う。
【００４１】
また、基準電圧Ｖ１は、図９と同様な電圧制御発振回路６の発振周波数ｆoscの制御範囲のうち、下限周波数ｆbに対応する所定のしきい値である。
【００４２】
また、ラッチ回路１５の動作は、表１に示す通りであり（Ｓはセット、Ｒはリセットを示す）、初期状態におけるラッチ回路１５の出力はＬ（Ｌｏｗ）と仮定する。また、初期状態において、積分コンデンサ１８の充電状態は空である。
【００４３】
【表１】
そして、スイッチング素子９は、ラッチ回路１５の出力がＬのときにＯＰＥＮ（開放）、当該出力がＨ（Ｈｉｇｈ）のときにＣＬＯＳＥ（短絡）となる。
【００４５】
上記のような回路構成を備える図１の制御回路が起動すると、図８の場合と同様に、積分コンデンサ１８には全く充電がなされていため、制御電圧Ｖctrはある低い初期電圧を示すので、電圧制御発振回路６は、その初期電圧に応じて上限周波数（初期周波数ｆ0）から発振を開始するとともに、積分コンデンサ１８には、電荷の蓄積が開始される。本実施形態において、上限周波数は、一例として、圧電トランス１が複数有する共振特性のうち、当該制御回路が使用している共振特性における出力電圧が極小値を示す周波数である。
【００４６】
そして、制御電圧Ｖctrが誤差増幅回路５の機能によって大きくなるのに応じて、発振周波数ｆoscが次第に低周波数側にシフトしていき、正常動作時には、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路６による発振周波数の制御が収束し、図１１に例示する如く、出力電流（負荷電流）は略一定に保たれる。この間、コンパレータ１４の出力はＨであるため、ラッチ回路１５の出力は、初期状態と同様にＬである。従って、スイッチング素子９は、ＯＰＥＮ状態のままであるため、積分コンデンサ１８は充電の状態を保持する。
【００４７】
これに対して、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合の動作を、図２及び図３を参照して説明する。
【００４８】
図２に示すように、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しないときには、発振周波数ｆoscが更に低周波数側にシフトしていくので、それに応じて制御電圧Ｖctrが更に大きな値となり、制御電圧Ｖctrが基準電圧Ｖ１を越えたとき（即ち、発振周波数ｆoscが下限周波数ｆbとなったとき：図２のｔｄのタイミングに相当）には、コンパレータ１４の出力がＬとなるため、ラッチ回路１５の出力はＨとなる。従って、スイッチング素子９はＣＬＯＳＥ状態となるため、積分コンデンサ１８の端子間電圧は当該制御回路のグランド電位に放電される。これにより、圧電トランス１に発熱等の好ましくない負担を加える程度に大きくなっていた制御電圧Ｖctrは、急激に減少する。
【００４９】
そして、制御電圧Ｖctrは、減少に転じた後すぐに基準電圧Ｖ１より小さくなるが、このときコンパレータ１４の出力は再びＨとなるので、ラッチ回路１５の出力はＨままであり、スイッチング素子９はＣＬＯＳＥ状態を維持する。このため、制御電圧Ｖctrは、当該制御回路のグランド電位にまで更に減少を続ける。
【００５０】
本実施形態では、上記のタイミングｔｄにおいて制御電圧Ｖctrの減少動作が開始されると、その減少に応じて、電圧制御発振回路６から出力される発振周波数ｆoscが下限周波数ｆbから高周波数側に変更されるため、圧電トランス１における発熱等の問題から確実に保護することができる。
【００５１】
更に、本実施形態では、積分コンデンサ１８の容量及び放電容量を、スイッチング素子９の開閉動作によって調整するのに応じて、電圧制御発振回路６から駆動回路７に出力されるパルス信号が、図３に示すように、当該タイミングｔｄを基準として次のオン期間に遷移するまでの間（即ち、発振周波数ｆoscの１周期以内の１０μ秒程度の短い時間）で変化することにより、発振周波数ｆoscは、下限周波数ｆbから共振点を飛び越えて上限周波数付近にまで変更される。これにより、駆動回路７による圧電トランス１の駆動を完全停止しなくても、圧電トランス素子に発生する不要な振動を防止することができる。
【００５２】
尚、上述した図１に示す制御回路においては、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合には２次的な不具合の発生を未然に防止すべく、圧電トランス素子を保護することを主な目的とした。このため、発振周波数ｆoscを高周波数側にシフトした後で、どのような動作をすべきかまでは考慮していないが、係る場合の動作を、外部（上位）の制御回路に委ねるという設計思想に基づく場合には、例えば、制御電圧Ｖctr＝基準電圧Ｖ１となった時点で図１に示す制御回路から外部に所定の信号を出力する方法等が考えられる。また、本実施形態では、駆動に際して負荷電流の制御が良好に行われないことが原因となって発振周波数ｆoscが下限周波数ｆbにまで低減したときに、圧電トランス１を迅速に保護することを主な目的とした。このため、発振周波数ｆoscを１周期以内の短時間で調整したが、制御回路の仕様によっては、採用する積分コンデンサ１８の容量を予め考慮することによって制御電圧Ｖctrの低下の度合を調整することにより、発振周波数ｆoscの変化に要する時間を、その制御回路に最適な少々長めの時間に調整しても良い。
【００５３】
また、本実施形態では、タイミングｔｄにおいて発振周波数ｆoscを高周波数側に強制的に調整するに際して、どのような周波数に調整するかを規定しなかったが、初期周波数ｆ0に調整することにより、圧電トランス１の制御動作を継続するように構成しても良く、この具体的な方法については、第２の実施形態にて詳述する。
【００５４】
［第２の実施形態］
次に、上述した第１の実施形態に係る圧電トランスの制御回路を基本とする第２の実施形態を説明する。以下の説明においては、第１の実施形態と同様な構成については重複する説明を省略し、本実施形態における特徴的な部分を中心に説明する。
【００５５】
図４は、第２の実施形態における圧電トランスの制御回路のブロック構成図であり、第１の実施形態における制御回路（図１）と同様な回路構成に加えて、コンパレータ１６を更に備える。
【００５６】
コンパレータ１６は、制御電圧Ｖctrと基準電圧Ｖ２（＜Ｖ２）とを比較した結果を、ラッチ回路１５のリセット端子に対して出力する。基準電圧Ｖ２は、図９と同様な電圧制御発振回路６の発振周波数ｆoscの制御範囲のうち、上限周波数（初期周波数）ｆ0に対応する所定のしきい値である。
【００５７】
そして、本実施形態において、コンパレータ１６は、
制御電圧Ｖctr ＞ 基準電圧Ｖ２のときに出力電圧がＨｉｇｈ，
制御電圧Ｖctr ＜ 基準電圧Ｖ２のときに出力電圧がＬｏｗ，
となる動作を行う。
【００５８】
上記のような回路構成を備える図２の制御回路が起動すると、第１の実施形態の場合と同様に、制御電圧Ｖctrが誤差増幅回路５の機能によって大きくなるのに応じて、発振周波数ｆoscが次第に低周波数側にシフトしていき、正常動作時には、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路６による発振周波数の制御が収束し、図１１に例示する如く、出力電流（負荷電流）は略一定に保たれる。この間、コンパレータ１４及びコンパレータ１６の出力は共にＨであるため、ラッチ回路１５の出力は、初期状態と同様にＬである。従って、スイッチング素子９は、ＯＰＥＮ状態のままであるため、積分コンデンサ１８は充電の状態を保持する。
【００５９】
これに対して、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合の動作を、図５を参照して説明する。
【００６０】
図５に示すように、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しないときには、発振周波数ｆoscが更に低周波数側にシフトしていくので、それに応じて制御電圧Ｖctrが更に大きな値となり、制御電圧Ｖctrが基準電圧Ｖ１を越えたとき（即ち、発振周波数ｆoscが下限周波数ｆbとなったとき：図５のｔｄのタイミングに相当）には、コンパレータ１４の出力がＬとなるため、ラッチ回路１５の出力はＨとなる。従って、第１の実施形態の場合と同様に、スイッチング素子９はＣＬＯＳＥ状態となるため、積分コンデンサ１８の端子間電圧はアースされる。これにより、圧電トランス１に発熱等の好ましくない負担を加える程度に大きくなっていた制御電圧Ｖctrは、急激に減少する。
【００６１】
そして、制御電圧Ｖctrは、減少に転じた後すぐに基準電圧Ｖ１より小さくなるが、このときコンパレータ１４及びコンパレータ１６の出力は再びＨとなるので、ラッチ回路１５はno changeの状態なので出力はＨままであり、スイッチング素子９はＣＬＯＳＥ状態を維持する。このため、制御電圧Ｖctrは、更に減少を続ける。
【００６２】
更に制御電圧Ｖctrが減少して、基準電圧Ｖ２より小さくなると、コンパレータ１６の出力がＬとなるため、ラッチ回路１５の出力はＬとなる。従って、スイッチング素子９はＯＰＥＮ状態となり、制御電圧Ｖctrはある低い初期電圧（＜基準電圧Ｖ２）を示すので、電圧制御発振回路６は、その初期電圧に応じて上限周波数（初期周波数ｆ0）から再び発振を開始するとともに、積分コンデンサ１８には、電荷の蓄積が開始されるので、それ以降、上述した一連の制御動作を繰り返すことができる。即ち、本実施形態の制御回路によれば、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合には、上述した初期周波数ｆ0から低周波数側への掃引動作を複数回繰り返す（リトライする）ことができる。
【００６３】
また、発振周波数ｆoscを下限周波数ｆbから初期周波数ｆ0に強制的に調整するのに要する時間は、本実施形態においても第１の実施形態と同様に、図３に示すタイミングｔｄを基準として、発振周波数ｆoscの１周期以内の短い時間で変更される。このため、駆動回路７による圧電トランス１の駆動を完全停止しなくても、圧電トランス素子に発生する不要な振動を防止することができる。
【００６４】
［第３の実施形態］
次に、上述した第２の実施形態に係る圧電トランスの制御回路を基本とする第３の実施形態を説明する。以下の説明においては、第２の実施形態と同様な構成については重複する説明を省略し、本実施形態における特徴的な部分を中心に説明する。
【００６５】
図６は、第３の実施形態における圧電トランスの制御回路のブロック構成図であり、本実施形態では、第２の実施形態において説明した制御回路（図４）に、更に負荷２である冷陰極管の調光機能を付加した制御回路について説明する。
【００６６】
本実施形態に係る制御回路は、第２の実施形態における制御回路と同様な回路構成に加え、大別して、冷陰極管（負荷２）の輝度を変化させるためのパルス電源回路８と、負荷電流の制御機能と調光機能とを両立させるためのサンプルホールド回路１２とを更に備える。
【００６７】
この制御回路において上記２つの機能を両立させる方法は、本願出願人が先行する特開平１０−３２７５８７号において開示している方法であり、本実施形態における詳細な説明は省略するが、パルス電源回路８は、冷陰極管の輝度を変化させるべく駆動回路７に供給するパルス状の電源電圧を入力電圧Ｖｉより生成し、且つそのパルス状の電源電圧におけるパルス幅及び間隔を制御する。また、サンプルホールド回路１２は、バッファ１２ａ、充電用のコンデンサ１２ｂ、スイッチング素子１２ｃで構成されており、誤差増幅回路５の出力電圧をパルス電源回路８からの信号に応じて保持する。ここで、本実施形態では、第２の実施形態における積分コンデンサ１８の機能を、充電コンデンサ１２ｂによって共用しているが、個別に設けてもよい。
【００６８】
上記のような構成を備える圧電トランスの制御回路によれば、当該制御回路を起動すると、第２の実施形態と同様な機能により、正常動作時には、電流検出電圧Ｖriと基準電圧Ｖrefとが一致したところで、電圧制御発振回路６による発振周波数の制御が収束し、図１１に例示する如く、出力電流（負荷電流）は略一定に保たれる。また、パルス電源回路８の発振期間における管電流に相当する制御電圧Ｖctrは、サンプルホールド回路１２の制御により保持できるため、パルス電源回路８の休止期間であっても該発振期間における駆動状態を保持可能となり、且つパルス電源回路８が出力するパルス信号の発振期間もしくは休止期間の長さを変えることによって平均管電流を調整できるため、パルス電源回路８から出力されるパルス信号のデューティ比を不図示の調整手段によって調整することにより、冷陰極管の輝度の調整が可能となる。
【００６９】
これに対して、何等かの原因によって電流検出電圧Ｖriが基準電圧Ｖrefに達しない場合、図６に示す制御回路は、発振周波数ｆoscが下限周波数ｆbとなった時点で、第２の実施形態と同様な機能により、発振周波数ｆoscを初期周波数ｆ0まで瞬時に変更する。これにより、第２の実施形態に係る制御回路による効果に加え、図１３を参照して「従来の技術」にて説明した圧電トランスの出力の立ち上がり時の遅れ等が原因となる調光不能の問題を解決することができ、調光状態を１００％から消灯状態（０％）にした後で再点灯側に僅かに（数％程度）に調整した場合であっても冷陰極管を確実に調光することができる。
【００７０】
［第４の実施形態］
次に、上述した第３の実施形態に係る圧電トランスの制御回路を基本とする第４の実施形態を説明する。以下の説明においては、第３の実施形態と同様な構成については重複する説明を省略し、本実施形態における特徴的な部分を中心に説明する。
【００７１】
図７は、第４の実施形態における圧電トランスの制御回路のブロック構成図であり、第３の実施形態における制御回路（図６）において、トランジスタにより構成された所謂ハーフブリッジ型の駆動回路を、駆動回路７として採用した場合の回路構成を示す。
【００７２】
前述の図６の場合は、パルス電源回路８により駆動回路７自体を間欠駆動させて圧電トランス１を間欠駆動させた。一方、実施形態では、Ｐ型トランジスタ（ＦＥＴ：電界効果トランジスタ）７ａとＮ型トランジスタ（ＦＥＴ）７ｂとで構成されたハーフブリッジ型の回路を駆動回路７に採用し、パルス発振回路１３及びアンド（ＡＮＤ）回路１７を使用して、圧電トランス１の間欠駆動を実現させる。
【００７３】
図７において、パルス発振回路１３は、不図示の調整手段を備えており、出力するパルス信号のデューティー比の調整が可能である。アンド回路１７は、パルス発振回路１３が出力するパルス信号と電圧制御発振回路６の出力する発振信号との論理積信号を出力する。
【００７４】
本実施形態において、駆動回路７には、ハイ側にアンド回路１５からの論理積信号が入力され、ロー側に電圧制御発振回路６の出力する発振信号が入力されることにより、２つのトランジスタ７ａ，７ｂが交互にスイッチングを行う。従って、駆動回路７には入力電圧Ｖｉが入力されるが、２つのトランジスタ７ａ，７ｂによるスイッチング動作により、圧電トランス１には入力電圧Ｖｉを振幅とする駆動電圧（交流電圧）が間欠的に印加される。また、パルス発振回路１３が出力するパルス信号は、サンプルホールド回路１２のスイッチング素子１２ｃへ出力されており、そのパルス信号に同期してスイッチング素子１２ｃの切り換えを図６に示す制御回路と同様に制御する。
【００７５】
上記の構成以外は、第３の実施形態における制御回路の動作と同様なため、同一の参照番号を付して詳細な説明は省略する。このような回路構成によっても、上述した図６の制御回路と同様の効果が得られる。
【００７６】
尚、駆動回路７は、ハーフブリッジ型に限られるものではなく、フルブリッジ型の回路としてもよいことは言うまでもない。
【００７７】
【発明の効果】
以上説明した本発明によれば、駆動に際して負荷電流の制御が良好に行われないために、発振周波数が所定の制御範囲の下限周波数にまで低減したときに、圧電トランスを迅速に保護する圧電トランスの制御回路の提供が実現する。
【図面の簡単な説明】
【図１】第１の実施形態における圧電トランスの制御回路のブロック構成図である。
【図２】図１に示す制御回路の動作開始後に、電流検出電圧Ｖriが基準電圧Ｖrefに達しなかった場合の動作を説明する図である。
【図３】電圧制御発振回路６から出力されるパルス信号の発振周波数ｆoscがタイミングｔｄにおいて変化する様子を示すタイミングチャートである。
【図４】第２の実施形態における圧電トランスの制御回路のブロック構成図である。
【図５】図４に示す制御回路の動作開始後に、電流検出電圧Ｖriが基準電圧Ｖrefに達しなかった場合の動作を説明する図である。
【図６】第３の実施形態における圧電トランスの制御回路のブロック構成図である。
【図７】第４の実施形態における圧電トランスの制御回路のブロック構成図である。
【図８】従来例としての圧電トランスの制御回路のブロック構成図である。
【図９】図８に示す制御回路の正常動作時の動作特性と駆動効率とを説明する図である。
【図１０】図８に示す制御回路の異常動作時の動作特性と駆動効率とを説明する図である。
【図１１】図８に示す制御回路の駆動開始からの発振周波数ｆosc、制御電圧Ｖctr、並びに負荷電流の変化を例示する図である（正常動作時）。
【図１２】図８に示す制御回路の駆動開始からの発振周波数ｆosc、制御電圧Ｖctr、並びに負荷電流の変化を例示する図である（異常動作時）。
【図１３】冷陰極管の調光機能を備える従来例としての圧電トランスの制御回路のブロック構成図である。
【図１４】特許公報第２７５１８４２号における掃引動作を説明する図である。
【符号の説明】
１，１０１：圧電トランス，
２，１０２：負荷，
３：検出用抵抗，
４，１０４：整流回路，
５，１０５：誤差増幅回路，
９，９Ａ，１２ｃ，１１２ｃ：スイッチング素子，
７，１０７：駆動回路，
７ａ，７ｂ：トランジスタ，
１３：パルス発振回路，
８，１０８：パルス電源回路，
１０９：発振回路，
１２，１１２：サンプルホールド回路，
１２ａ，１１２ａ：バッファ，
１２ｂ，１１２ｂ：充電コンデンサ，
１４，１６：コンパレータ，
１５：ラッチ回路，
１７：ＡＮＤ回路，
１８，１１８：積分コンデンサ，
Claims (4)
- 入力される制御電圧に応じて発振信号を生成する発振手段と、その発振手段からの発振信号に応じて発生させた交流電圧により圧電トランスを駆動する駆動手段と、前記圧電トランスの出力側に接続された負荷の負荷電流を検出すると共に、その負荷電流を所定の基準値とすべく前記制御電圧を調整することによって前記発振手段の発振周波数を制御する制御手段とを備える圧電トランスの制御回路であって、
前記制御手段は、
前記負荷電流に対応する電圧を前記所定の基準値と比較し、その比較結果を増幅した電圧を出力する誤差増幅回路と、
前記誤差増幅回路の出力電圧と前記制御回路のグランド電位との電位差によって充電され、充電電圧を前記制御電圧として前記発振手段に印加する積分コンデンサと、
前記制御電圧を、前記発振周波数の所定の下限周波数に対応する第１基準電圧と比較し、その比較結果を出力する第１コンパレータと、
前記第１コンパレータの出力が一方の端子に設定されるセット・リセットラッチ回路と、
前記セット・リセットラッチ回路の出力状態に応じて、前記積分コンデンサの端子間を短絡・開放させるスイッチング素子と、
前記制御電圧を、前記発振周波数の所定の上限周波数に対応する第２基準電圧と比較し、その比較結果を、前記セット・リセットラッチ回路の他方の端子に出力する第２コンパレータを備え、
前記制御電圧が前記第１基準電圧より大きくなったことが前記第１コンパレータによって検出されることによって、前記発振周波数が前記下限周波数にまで低下したことが判明するのに応じて、前記セット・リセットラッチ回路が、それまでの出力を反転状態にラッチすると共に前記スイッチング素子を開放状態から短絡状態にすることにより、前記積分コンデンサの端子間電圧に等しい状態の前記制御電圧が前記発振周波数の１周期以内に、前記第２基準電圧より小さい電圧にまで強制的に調整され、
前記積分コンデンサの端子間電圧に等しい状態の前記制御電圧が、前記第２基準電圧より小さい電圧まで強制的に調整されたときに、前記制御電圧が前記第２基準電圧より小さくなったことが前記第２コンパレータによって検出されることよって、前記発振周波数が前記上限周波数にまで上昇したことが判明するのに応じて、前記セット・リセットラッチ回路が、それまでの出力を反転状態にラッチすると共に前記スイッチング素子を短絡状態から開放状態にすることにより、前記負荷電流に対応する電圧と前記基準値との比較結果を増幅した結果に基づいて、前記発振手段による発振周波数の掃引が開始されることを特徴とする圧電トランスの制御回路。 - 前記上限周波数は、前記圧電トランスが複数有する共振特性のうち、前記制御手段が使用している共振特性における出力電圧が極小値を示す周波数である
ことを特徴とする請求項１記載の圧電トランスの制御回路。 - 前記圧電トランスを間欠的に駆動すべく、前記交流電圧の基となる直流電圧からパルス信号を生成し、そのパルス信号を前記駆動手段に供給すると共に、そのパルス信号のデューティー比を調整可能な間欠発振回路と、
前記パルス信号の発振期間に前記誤差増幅回路の出力を前記積分コンデンサに充電すると共に、前記パルス信号の休止期間に前記積分コンデンサの端子間電圧を前記制御電圧として出力するサンプルホールド回路と、
を更に備えることを特徴とする請求項１記載の圧電トランスの制御回路。 - 前記駆動手段は、トランジスタをハーフブリッジ型に構成したブリッジ回路である場合において、
パルス信号を生成すると共に、そのパルス信号のデューティー比を調整可能なパルス発振手段と、
前記パルス発振手段からのパルス信号と前記発振手段からの発振信号とに基づいて論理積を算出する論理積算出手段と、
を更に備え、前記トランジスタのそれぞれを、前記発振手段からの発振信号または前記論理積算出手段からの出力信号により駆動することにより、前記圧電トランスを間欠的に駆動すると共に、
前記パルス発振手段からのパルス信号の発振期間に前記誤差増幅回路の出力を前記積分コンデンサに充電すると共に、前記パルス信号の休止期間に前記積分コンデンサの端子間電圧を前記制御電圧として出力するサンプルホールド回路と、
を更に備えることを特徴とする請求項１記載の圧電トランスの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340771A JP3746673B2 (ja) | 2000-11-08 | 2000-11-08 | 圧電トランスの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340771A JP3746673B2 (ja) | 2000-11-08 | 2000-11-08 | 圧電トランスの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002151292A JP2002151292A (ja) | 2002-05-24 |
| JP3746673B2 true JP3746673B2 (ja) | 2006-02-15 |
Family
ID=18815632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000340771A Expired - Fee Related JP3746673B2 (ja) | 2000-11-08 | 2000-11-08 | 圧電トランスの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3746673B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9405135B2 (en) | 2011-09-15 | 2016-08-02 | Ipventure, Inc. | Shutter eyewear |
-
2000
- 2000-11-08 JP JP2000340771A patent/JP3746673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002151292A (ja) | 2002-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7034800B2 (en) | Driving circuit and driving method for piezoelectric transformer, backlight apparatus, liquid crystal display apparatus, liquid crystal monitor, and liquid crystal TV | |
| JP3063755B1 (ja) | 圧電トランスインバ―タ | |
| JP4675319B2 (ja) | 直流−交流変換装置、そのコントローラｉｃ、及びその直流−交流変換装置を用いた電子機器 | |
| JP3061043B2 (ja) | 電源回路 | |
| US20040130921A1 (en) | DC-AC converter and controller IC for the same | |
| US20040113569A1 (en) | Apparatus and method for striking a fluorescent lamp | |
| US20080136343A1 (en) | Resonant DC/AC inverter | |
| JP3063645B2 (ja) | 圧電トランスの駆動回路 | |
| KR100771063B1 (ko) | 방전등 점등 회로 | |
| JP2002203689A (ja) | 圧電トランスを用いた冷陰極蛍光管の駆動装置及びその駆動方法 | |
| US6377000B2 (en) | Electronic ballast for gas discharge lamp | |
| US7459865B2 (en) | Cold cathode tube lighting device, tube current detecting circuit used in cold cathode tube lighting device, tube current controlling method and integrated circuit | |
| US8232741B2 (en) | Electronic ballast with controlled lamp preheating | |
| JP2943910B2 (ja) | 圧電トランスの駆動装置 | |
| US7557522B2 (en) | Preheat control device for modulating voltage of gas-discharge lamp | |
| EP2222141B1 (en) | Discharge lamp lighting circuit for AC-driving a discharge lamp | |
| JP2003217888A (ja) | 放電灯点灯装置 | |
| JPH10285942A (ja) | 圧電トランスの制御回路及び制御方法 | |
| JP3746673B2 (ja) | 圧電トランスの制御回路 | |
| JPH11252925A (ja) | 圧電トランス駆動回路及び駆動方法 | |
| JP4514118B2 (ja) | 圧電トランス駆動回路及びそれを備えた冷陰極管点灯装置 | |
| JP3272218B2 (ja) | 照明装置 | |
| JP3369468B2 (ja) | インバータ回路 | |
| JPH0428199A (ja) | インバータ照明装置 | |
| JPH1126180A (ja) | 放電灯点灯装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081202 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |