JP3737319B2

JP3737319B2 - Method for manufacturing nonvolatile semiconductor memory device

Info

Publication number: JP3737319B2
Application number: JP16782899A
Authority: JP
Inventors: 通成山中; 淳一加藤; 敦堀; 峰生山口; 正気小椋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-06-15
Filing date: 1999-06-15
Publication date: 2006-01-18
Anticipated expiration: 2019-06-15
Also published as: JP2000357753A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
シリコン基板の表面に段差を形成し、その段差を跨ぐように浮遊ゲートを形成した不揮発性半導体記憶装置が提案されている（特開平７−１１５１４２号公報）。このような段差は、プラズマを用いた反応性イオンエッチング方法により形成され、段差の側面から底面にわたってドレイン領域として機能する不純物拡散層が形成される。ここではシリコン基板表面をレジストマスクによって部分的に覆い、その後、シリコン基板の表面に段差を形成するために、反応性イオンエッチング方法によってシリコン基板の露出表面をエッチングし、凹部を形成している。このとき、シリコン基板のエッチングは異方的に進行する。
【０００３】
レジストマスクを除去する前に、シリコン基板の凹部の底面に対して不純物イオンを注入すると、レジストマスクで覆われていない領域に不純物拡散層が形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、エッチング時のプラズマに曝された半導体の表面は、イオン衝撃による損傷を受け、そこに多数の結晶欠陥ないしはダメージ層が形成される。このため、ドライエッチング方法により形成した段差側面を素子の活性領域として用いると、装置の特性が大きく劣化してしまう。特に、段差側面を熱酸化することによってゲート絶縁膜を形成すると、良好なゲート絶縁膜が得られないという問題がある。
【０００５】
そこで本発明は、段差エッチング時にダメージが入らない不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置の製造方法は、基板に、第１レベルにある第１表面領域、前記第１レベルよりも低い第２レベルにある第２表面領域、および前記第１表面領域と前記第２表面領域とを連結する段差領域を含む表面を形成する工程と、前記第１表面領域にソース領域、および前記第２表面領域にドレイン領域とを形成する工程と、前記段差領域上を含み前記第１表面領域と前記第２表面領域にまたがる領域に第１の絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第１の絶縁膜を介して、前記第１表面領域と前記第２表面領域にまたがるようにフローティングゲートを形成する工程と、前記段差領域に、前記ドレイン領域とつながっている第２ドレイン領域を形成する工程とを包含し、前記段差領域を含む表面を形成する工程において、前記基板と前記段差領域を含む表面は、面方位によりエッチング速度が異なることを利用したウエットエッチング法により形成される。
【０００７】
本発明による他の不揮発性半導体記憶装置の製造方法は、シリコン基板上に第１のゲート絶縁膜および第１のゲート電極を形成する工程と、前記ゲート電極の側部に第１のサイドウォールを形成する工程と、前記第１のサイドウォールをマスクとして、ウエットエッチングによりエッチングし凹部を形成する工程と、前記第１のゲート電極および前記シリコン基板に第２のゲート絶縁膜を形成する工程と、前記第１のゲート電極の側部に第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとしてソース領域およびドレイン領域を形成する工程とを包含する。
【０００８】
ある実施形態では、基板の表面の面方位が｛１００｝面であり、ウエットエッチングによって凹部を形成し前記凹部側面にシリコンの｛１１１｝面を露出させる。
【０００９】
本発明による不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１００）面が最表面である半導体基板表面を、レジストマスクによって部分的に覆い、ＫＯＨ水溶液等を用いたウエットエッチング法によって前記半導体の露出表面をエッチングし、側壁にシリコンの（１１１）面が露出した段差を形成する工程と、前記レジストマスクを除去し、前記半導体の凹部の内面に前記絶縁膜を形成する工程と、前記絶縁膜上に前記段差を跨ぐように浮遊ゲート、制御ゲートを形成する工程とを包含するというものである。
【００１０】
本発明による他の不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１１０）面が最表面である半導体基板表面を、レジストマスクによって部分的に覆い、ＫＯＨ水溶液等を用いたウエットエッチング法によって前記半導体の露出表面をエッチングし、側壁にシリコンの（１１１）面が露出した段差を形成する工程と、前記レジストマスクを除去し、前記半導体の凹部の内面に前記絶縁膜を形成する工程と、前記絶縁膜上に前記段差を跨ぐように浮遊ゲート、制御ゲートを形成する工程とを包含するというものである。
【００１１】
また本発明による更に他の不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１００）面が最表面である半導体基板上に、第１のゲート絶縁膜、ゲート電極を形成する工程と、前記ゲート電極を酸化し第２のゲート絶縁膜を形成し、酸化膜を全面に堆積し、エッチバックによりゲート電極の側壁に酸化膜のサイドウォールを形成する工程と、前記サイドウォールをマスクとしてＫＯＨ水溶液等を用いたウエットエッチング法によってシリコン基板をウエットエッチングする工程と、前記サイドウォールを除去後、第３のゲート絶縁膜を形成した後、多結晶シリコン膜を堆積、エッチバックにより多結晶シリコンからなるサイドウォールを第１のゲート電極側壁に形成する工程と、前記サイドウォールを除去する工程を含み、前記第１のゲート電極を制御ゲート、ソース領域の前記サイドウォールを浮遊ゲートとして用いるものである。
【００１２】
本発明による更に他の不揮発性半導体記憶装置の製造方法は、シリコン基板の段差上に、絶縁膜と、前記絶縁膜上に形成された浮遊ゲート電極、制御ゲート電極とを備えた半導体装置の製造方法であって、（１１０）面が最表面である半導体基板上に、第１のゲート絶縁膜、ゲート電極を形成する工程と、前記ゲート電極を酸化し第２のゲート絶縁膜を形成し、酸化膜膜を全面に堆積し、エッチバックによりゲート電極の側壁に酸化膜のサイドウオールを形成する工程と、前記サイドウォールをマスクとしてＫＯＨ水溶液等を用いたウエットエッチング法によってシリコン基板をウエットエッチングする工程と、前記サイドウォールを除去後、第３のゲート絶縁膜を形成した後、多結晶シリコン膜を堆積、エッチバックにより多結晶シリコンからなるサイドウォールを第１のゲート電極側壁に形成する工程と、ソース領域の前記サイドウォールを除去する工程を含み、前記第１のゲート電極を制御ゲート、前記サイドウォールを浮遊ゲートとして用いるものである。
【００１３】
【発明の実施の形態】
本発明の半導体記憶装置の製造方法は、シリコン基板への凹部の形成にドライエッチングに変えてウエットエッチングを用いて行なおうとするものである。プラズマを用いたドライエッチング法に対して、シリコンと溶液との化学反応を利用したウエットエッチング法は、(1)シリコン基板に損傷を与えない、(2)選択性が高い、(3)一度に大量のウエハーが処理でき、生産性が高い、という利点を有している。
【００１４】
さらに、ウエットエッチング法は、エッチング溶液を選択することにより単結晶シリコンの異方性エッチングが可能である。例えば、レジストマスクによって部分的に覆われた面方位が（１００）である単結晶シリコン基板をアルカリ性のウエットエッチング液を用いてエッチングを行なうと、｛１００｝面のエッチ速度は、｛１１１｝面のエッチ速度よりも大きいという関係があるため、エッチ速度の速い｛１１１｝面が凹部露出し、その結果としてシリコン基板表面に異方性を持った溝を形成することができる。
【００１５】
すなわち、（１００）面を持つシリコン基板にウエットエッチングを適用すると、図５（ａ）に示すように、（１００）面と５４．７４゜をなす（−１−１−１）面と（−１−１−１）面からなる溝が形成される。
【００１６】
前述したシリコン基板のウエットエッチングが可能な溶液としては次に示すものがある。（１）エチレンジアミンとピロカテコールの混合水溶液、（２）ヒドラジン、イソプロピルアルコールの混合水溶液、（３）ＫＯＨ水溶液、（４）テトラメチルアンモニウムハイドロオキサイド溶液である。
【００１７】
例えば、（２）に示したヒドラジン、イソプロピルアルコールの混合水溶液において、エチレンジアミン３００ｍｌ、ピロカテコール５０ｇ、水１００ｍｇの割合で混合した溶液では、約８０℃に加熱すると、シリコン基板（１００）面のエッチ速度１００ｎｍ／ｍｉｎ．に対し、｛１１１｝面のエッチ速度は約１０ｎｍ／ｍｉｎ．であるため、図５（ａ）に示したような異方性のウエットエッチングが可能である。
【００１８】
また、上記したウエットエッチングではシリコン基板の面方位を選択することによりテーパ角の制御を行なうことが可能である。例えば、（１１０）面を持つシリコン基板を用いて、上記したウエットエッチングを行なうと（１１１）面が露出し、そのテーパ角は垂直となる（図５（ｂ）参照）。
【００１９】
本発明ではこの異方性のウエットエッチングを利用して、半導体記憶装置にダメージなく凹部を形成し、テーパ角度の制御性を向上させようというものである。
【００２０】
以下図１から図４を参照しながら本発明の実施の形態を説明する。
【００２１】
（実施の形態１）
本発明による不揮発性半導体記憶装置の製造方法の第１の実施形態を説明する。図１は、第１の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。
【００２２】
図１において、１は面方位（１００）のシリコン基板、２はレジストマスク、３は第１ゲート絶縁膜、４は浮遊ゲート電極、５は第２ゲート絶縁膜、６は制御ゲート電極、７は不純物拡散層（第２ドレイン）、８はソース領域、９はドレイン領域（第１ドレイン）、１１は第１表面領域、１２は第２表面領域、１３は段差側面領域を示している。
【００２３】
以下、図１を参照しながら本実施形態を説明する。
【００２４】
まず、図１（ａ）に示すように、面方位が（１００）であるシリコン基板１上にレジストマスク（厚さ：０．５０〜１．２５μｍ程度）２を形成する。その後、ウエットエッチング法によって、シリコン基板１に深さ３０〜１００ｎｍ程度の段差を形成する。このウエットエッチングには前述の（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。
【００２５】
このウエットエッチングでは、シリコン｛１００｝面のエッチ速度はシリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１００｝面とシリコン｛１１１｝面によりなされる角度は５４．７４゜であるため、結果として凹部のテーパ角は５４．７゜となる。
【００２６】
なお、シリコン基板１の表面のうち、エッチングを受けなかった領域１１を、「第１表面領域」と称し、凹部の底面１２を「第２表面領域」、凹部の側面１３を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域１３を傾斜させて形成する。
【００２７】
次に、図１（ｂ）に示すように、不純物注入（例えば、加速エネルギー６０ｋｅｖ、ドーズ量は１×１０¹⁷〜１×１０¹⁹／ｃｍ²）し、不純物拡散領域７を形成後、レジストマスク２を除去した後、シリコン基板１の表面に第１ゲート絶縁膜３を形成する。この第１ゲート絶縁膜３は、シリコン基板１の表面を熱酸化することによって形成することができる。本実施形態の場合、プラズマを使用しないウエットエッチング法によって段差を形成しているため、凹部底面１２および段差側面領域１３はプラズマ損傷を受けず、また清浄である。その結果、熱酸化によって形成した第１ゲート絶縁膜３の品質もトンネル絶縁膜として優れたものとなる。
【００２８】
次に、図１（ｃ）に示すように、浮遊ゲート４（厚さ１５０ｎｍ）、第２ゲート絶縁膜５（厚さ２５ｎｍ）、および制御ゲート６（厚さ２００ｎｍ）をこの順序でシリコン基板１の上に形成した後、不純物イオンの注入が行われ、高濃度ソース領域８および高濃度ドレイン領域９が形成される。これらは、不揮発性半導体記憶装置の周知の製造工程を経て形成される。注意すべき点は、浮遊ゲート４が段差側面領域１３を跨ぐようパターニングされることである。その結果、浮遊ゲート４の一部は、第１ゲート絶縁膜３を介して段差側面領域１３に対向する。
【００２９】
このようにして製造した不揮発性半導体記憶装置によれば、段差側面領域１３と第２表面領域１２との間のコーナー部分の近傍で強い電界が形成されるため、その部分から浮遊ゲート４に対して高い効率で電子注入が行われる。特に、この装置が、プラズマ損傷を受けていない段差側面領域１３と、その上に形成した良質なトンネル絶縁膜３とを備えているため、極めて良好な特性を発揮することができる。
【００３０】
（実施の形態２）
本発明による不揮発性半導体記憶装置の製造方法の第２の実施形態を説明する。図２は、第２の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。
【００３１】
図２において、１０は面方位（１１０）のシリコン基板、２はレジストマスク、３は第１ゲート絶縁膜、４は浮遊ゲート電極、５は第２ゲート絶縁膜、６は制御ゲート電極、７は不純物拡散層（第２ドレイン）、８はソース領域、９はドレイン領域（第１ドレイン）、１１は第１表面領域、１２は第２表面領域、１３は段差側面領域を示している。
【００３２】
以下、図２を参照しながら本実施形態を説明する。
【００３３】
まず、図２（ａ）に示すように、面方位が（１１０）であるシリコン基板１０上にレジストマスク（厚さ：０．５０〜１．２５μｍ程度）２を形成した後、ウエットエッチング法によって、シリコン基板１０に深さ３０〜１００ｎｍ程度の段差を形成する。このウエットエッチングには上記（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。上記したウエットエッチングでは、シリコン｛１１０｝面のエッチ速度は、シリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１１０｝面とシリコン｛１１１｝面によりなされる角度は９０゜であるため、結果として凹部のテーパ角は９０゜となる。なお、シリコン基板１０の表面のうち、エッチングを受けなかった領域１１を、「第１表面領域」と称し、凹部の底面１２を「第２表面領域」、凹部の側面１３を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域１３と第２表面領域１２のなす角は９０゜である。
【００３４】
次に、図２（ｂ）に示すように、不純物注入（例えば、加速エネルギー６０ｋｅｖ、ドーズ量は１×１０¹⁷〜１×１０¹⁹／ｃｍ²）し、不純物拡散領域７を形成後、レジストマスク２を除去した後、シリコン基板１の表面に第１ゲート絶縁膜３を形成する。この第１ゲート絶縁膜３は、シリコン基板１の表面を熱酸化することによって形成することができる。本実施形態の場合、プラズマを使用しないウエットエッチング法によって段差を形成しているため、凹部底面１２および段差側面領域１３はプラズマ損傷を受けず、また清浄である。その結果、熱酸化によって形成した第１ゲート絶縁膜３の品質もトンネル絶縁膜として優れたものとなる。
【００３５】
次に、図２（ｃ）に示すように、浮遊ゲート４（厚さ１５０ｎｍ）、第２ゲート絶縁膜５（厚さ２５ｎｍ）、および制御ゲート６（厚さ２００ｎｍ）をこの順序でシリコン基板１０の上に形成した後、不純物イオンの注入が行われ、高濃度ソース領域８および高濃度ドレイン領域９が形成される。これらは、不揮発性半導体記憶装置の周知の製造工程を経て形成される。注意すべき点は、浮遊ゲート４が段差側面領域１３を跨ぐようパターニングされることである。その結果、浮遊ゲート４の一部は、第１ゲート絶縁膜３を介して段差側面領域１３に対向する。
【００３６】
このようにして製造した不揮発性半導体記憶装置によれば、段差側面領域１３と第２表面領域１２との間のコーナー部分の近傍で強い電界が形成されるため、その部分から浮遊ゲート４に対して高い効率で電子注入が行われる。特に、この装置が、プラズマ損傷を受けていない段差側面領域１３と、その上に形成した良質なトンネル絶縁膜３とを備えているため、極めて良好な特性を発揮することができる。
【００３７】
（実施の形態３）
本発明による不揮発性半導体記憶装置の製造方法の第３の実施形態を説明する。図３は、第３の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。同図において、１は面方位（１００）のシリコン基板、２１は第１のゲート絶縁膜、２２は第１のゲート電極、２３は第２のゲート絶縁膜、２４はＢＰＳＧからなるサイドウォール、２５はレジスト、２６は第３のゲート絶縁膜、２７は多結晶シリコン膜よりなるサイドウォール、２８は第１のゲート電極の一部とドレイン領域を被覆するレジスト、３１は第２表面領域、３２は段差側面領域を示している。
【００３８】
以下、図３を参照しながら本実施形態を説明する。
【００３９】
図３（ａ）に示すように面方位（１００）のシリコン基板１を酸化し、膜厚１３−１７ｎｍの第１のゲート絶縁膜２１を形成する。次に多結晶シリコン薄膜とシリコン酸化膜を堆積後、通常のリソグラフィー、ドライエッチ工程にて第１の多結晶シリコンゲート電極２２を形成する。
【００４０】
図３（ｂ）に示すように第１の多結晶シリコンゲート電極２２を酸化し、膜厚１８−２４ｎｍの第２のゲート絶縁膜２３を形成する。次に膜厚４０−７０ｎｍのＢＰＳＧ（Boron-Phosphorous-Silicate-Glass）を全面に堆積し、エッチバックによりゲート電極の側壁にＢＰＳＧのサイドウォール２４を形成する。ＢＰＳＧサイドウォールの幅は３０−６０ｎｍである。
【００４１】
図３（ｃ）に示すように通常のリソ工程により第１のゲート電極とソース領域をレジストで覆うようにレジストパターン２５を形成し、レジスト、第１のゲート電極上の第２のゲート絶縁膜２３、ゲート電極側壁のＢＰＳＧサイドウォール２４をマスクとして用いて、ウエットエッチングによってシリコン基板１のエッチングを行なう。エッチング深さは３０−５０ｎｍである。このウエットエッチングには上記（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。
【００４２】
上記したウエットエッチングでは、シリコン｛１００｝面のエッチ速度はシリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１００｝面とシリコン｛１１１｝面によりなされる角度は５４．７゜であるため、結果として凹部のテーパ角は５４．７４゜となる。
【００４３】
なお、シリコン基板１の表面のうち、凹部の底面３１を「第２表面領域」、凹部の側面３２を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域３２を傾斜させて形成する。さらに本ウエットエッチングでは選択比（シリコンのエッチ速度／酸化膜のエッチ速度）≧１０００と非常に高いため、第１のゲート絶縁膜２１、ＢＰＳＧサイドウォール２４がエッチングされることはない。
【００４４】
図３（ｄ）に示すように気相フッ酸（ｖａｐｏｒＨＦ）によりＢＰＳＧサイドウォール２４を選択的に除去する。このときのＢＰＳＧのエッチレートは熱酸化膜（第２のゲート酸化膜）と比較して１００倍以上あるので第２のゲート酸化膜はほとんどエッチングされない。シリコン基板を酸化し、段差部分に第３のゲート絶縁膜２６を形成する。膜厚は７−１０ｎｍである。
【００４５】
図３（ｅ）に示すように、全面に膜厚１５０−２００ｎｍの多結晶シリコン膜を堆積し、エッチバック法により多結晶シリコンからなるサイドウォール２７を形成する。
【００４６】
次に図３（ｆ）に示すように、第１のゲート電極の一部とドレイン領域をレジスト２８で被覆し、ドライエッチングを行ないソース領域の多結晶シリコンを除去する。続いて、第１及び第２のゲート電極をマスクとして用いるひ素のイオン注入によりシリコン基板中にｎ型の半導体領域を形成し、第１のゲート電極を制御ゲート、多結晶シリコンからなるサイドウォールを浮遊ゲートとして使用する。
【００４７】
この半導体記憶装置は、プラズマ損傷を受けていない段差側面領域３２と、その上に形成した良質な第２のゲート絶縁膜２３、第３のゲート絶縁膜２６とを備えているため、極めて良好な特性を発揮することができる。
【００４８】
（実施の形態４）
本発明による不揮発性半導体記憶装置の製造方法の第４の実施形態を説明する。図４は、第４の実施形態にかかるフラッシュ型ＥＥＰＲＯＭの製造方法の工程断面図である。同図において、１０は面方位（１１０）のシリコン基板、２１は第１のゲート絶縁膜、２２は第１のゲート電極、２３は第２のゲート絶縁膜、２４はＢＰＳＧからなるサイドウォール、２５はレジスト、２６は第３のゲート絶縁膜、２７は多結晶シリコン膜よりなるサイドウォール、２８は第１のゲート電極の一部とドレイン領域を被覆するレジスト、３１は第２表面領域、３２は段差側面領域を示している。
【００４９】
以下、図４を参照しながら本実施形態を説明する。
【００５０】
図４（ａ）に示すように面方位（１１０）シリコン基板１０を酸化し、膜厚１３−１７ｎｍの第１のゲート絶縁膜２１を形成する。
【００５１】
次に多結晶シリコン薄膜とシリコン酸化膜を堆積後、通常のリソグラフィ、ドライエッチ工程にて第１の多結晶シリコンゲート電極２２を形成する。
【００５２】
図４（ｂ）に示すように第１の多結晶シリコンゲート電極２２を酸化し、膜厚１８−２４ｎｍの第２のゲート絶縁膜２３を形成する。次に膜厚４０−７０ｎｍのＢＰＳＧ膜を全面に堆積し、エッチバックによりゲート電極の側壁にＢＰＳＧのサイドウォール２４を形成する。ＢＰＳＧサイドウォールの幅は３０−６０ｎｍである。
【００５３】
図４（ｃ）に示すように通常のリソ工程により第１のゲート電極とソース領域をレジストで覆うようにレジストパターン２５を形成し、レジスト、第１のゲート電極上の第２のゲート絶縁膜２３、ゲート電極側壁のＢＰＳＧサイドウォール２４をマスクとして用いて、ウエットエッチングによってシリコン基板１０のエッチングを行なう。エッチング深さは３０−５０ｎｍである。このウエットエッチングには上記（１）にあげたエチレンジアミンとピロカテコールの混合水溶液、ヒドラジン、イソプロピルアルコールの混合水溶液、ＫＯＨ水溶液、テトラメチルアンモニウムハイドロオキサイド溶液のうちの一つを使用することが望ましい。
【００５４】
上記したウエットエッチングでは、シリコン｛１１０｝面のエッチ速度は、シリコン｛１１１｝面のエッチ速度よりも大きいため、側壁に｛１１１｝面が露出し、シリコン基板が異方性にエッチングされる。シリコン｛１１０｝面とシリコン｛１１１｝面によりなされる角度は９０゜であるため、結果として凹部のテーパ角は９０゜となる。
【００５５】
なお、シリコン基板１０の表面のうち、凹部の底面３１を「第２表面領域」、凹部の側面３２を「段差側面領域」と称する場合がある。本実施形態では、段差側面領域３２を傾斜させて形成する。さらに本ウエットエッチングでは選択比（シリコンのエッチ速度／酸化膜のエッチ速度）≧１０００と非常に高いため、第１のゲート絶縁膜２１、ＢＰＳＧサイドウォール２４がエッチングされることはない。
【００５６】
図４（ｄ）に示すように気相フッ酸（ｖａｐｏｒＨＦ）によりＢＰＳＧサイドウォール２４を選択的に除去する。このときのＢＰＳＧのエッチレートは熱酸化膜（第２のゲート酸化膜）と比較して１００倍以上あるので第２のゲート酸化膜はほとんどエッチングされない。シリコン基板を酸化し、段差部分に第３のゲート絶縁膜２６を形成する。膜厚は７−１０ｎｍである。
【００５７】
図４（ｅ）に示すように、全面に膜厚１５０−２００ｎｍの多結晶シリコン膜を堆積し、エッチバック法により多結晶シリコンからなるサイドウォール２７を形成する。
【００５８】
次に図４（ｆ）に示すように、第１のゲート電極の一部とドレイン領域をレジスト２８で被覆し、ドライエッチングを行ないソース領域の多結晶シリコンを除去する。続いて、第１及び第２のゲート電極をマスクとして用いるひ素のイオン注入によりシリコン基板中にｎ型の半導体領域を形成し、第１のゲート電極を制御ゲート、多結晶シリコンからなるサイドウォールを浮遊ゲートとして使用する。
【００５９】
この半導体装置は、プラズマ損傷を受けていない段差側面領域３２と、その上に形成した良質な第２のゲート絶縁膜２３、第３のゲート絶縁膜２６とを備えているため、極めて良好な特性を発揮することができる。
【００６０】
本発明の半導体記憶装置の製造方法によれば、ウエットエッチングを用いてシリコン基板に凹部を形成し、半導体の凹部の内面に絶縁膜を形成する工程と、絶縁膜上にゲート電極を形成する工程とを包含するため、プラズマ損傷を受けていない半導体凹部内にＭＯＳ構造を備え、特性劣化のない半導体装置が実現する。
【００６１】
【発明の効果】
以上のように本発明では、ウエットエッチングを用いることにより、半導体基板に損傷を与えず、プラズマ損傷を受けていない段差側面領域と、その上に形成した良質なトンネル絶縁膜とを用いることができるので、極めて良好な特性を発揮させることができる。また、段差領域形成にウエットエッチングを用いるため、エッチングの選択性が高く、一度に大量のウエハーが処理できるので、生産性を高くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程断面図である。
【図２】本発明の第２の実施例を示す工程断面図である。
【図３】本発明の第３の実施例を示す工程断面図である。
【図４】本発明の第４の実施例を示す工程断面図である。
【図５】シリコン基板にウエットエッチングを適用した際のエッチング形状の概略図である。
【符号の説明】
１面方位（１００）のシリコン基板
２レジストマスク
３第１ゲート絶縁膜
４浮遊ゲート電極
５第２ゲート絶縁膜
６制御ゲート電極
７不純物拡散層
８ソース領域
９ドレイン領域
１０面方位（１１０）のシリコン基板
１１第１表面領域
１２第２表面領域
１３段差側面領域
２１第１のゲート絶縁膜
２２第１のゲート電極
２３第２のゲート絶縁膜
２４ＢＰＳＧからなるサイドウォール
２５第１のゲート電極の一部とソース領域を被覆するレジスト
２６第３のゲート絶縁膜
２７多結晶シリコン膜よりなるサイドウォール
２８第１のゲート電極の一部とドレイン領域を被覆するレジスト
３１第２表面領域
３２段差側面領域
４１シリコン基板
４２レジスト
４３不純物拡散層
４４ダメージ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor memory device.
[0002]
[Prior art]
There has been proposed a nonvolatile semiconductor memory device in which a step is formed on the surface of a silicon substrate and a floating gate is formed so as to straddle the step (Japanese Patent Laid-Open No. 7-115142). Such a step is formed by a reactive ion etching method using plasma, and an impurity diffusion layer functioning as a drain region is formed from the side surface to the bottom surface of the step. Here, the surface of the silicon substrate is partially covered with a resist mask, and then, in order to form a step on the surface of the silicon substrate, the exposed surface of the silicon substrate is etched by a reactive ion etching method to form a recess. At this time, the etching of the silicon substrate proceeds anisotropically.
[0003]
If impurity ions are implanted into the bottom surface of the recess of the silicon substrate before removing the resist mask, an impurity diffusion layer is formed in a region not covered with the resist mask.
[0004]
[Problems to be solved by the invention]
However, the surface of the semiconductor exposed to the plasma during etching is damaged by ion bombardment, and a large number of crystal defects or damage layers are formed there. For this reason, when the step side surface formed by the dry etching method is used as the active region of the element, the characteristics of the device are greatly deteriorated. In particular, when the gate insulating film is formed by thermally oxidizing the step side surface, there is a problem that a good gate insulating film cannot be obtained.
[0005]
Accordingly, an object of the present invention is to provide a method for manufacturing a nonvolatile semiconductor memory device that is not damaged during step etching.
[0006]
[Means for Solving the Problems]
According to a method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a substrate includes a first surface region at a first level, a second surface region at a second level lower than the first level, and the first surface region. Forming a surface including a step region connecting the second surface region; forming a source region in the first surface region; and a drain region in the second surface region; andIn a region spanning the first surface region and the second surface regionForming a first insulating film; and on the first insulating film via the first insulating film., Straddling the first surface region and the second surface regionForming a floating gate in the step, and forming a second drain region connected to the drain region in the step region,Including step areaStep of forming the surfaceThe surface including the substrate and the stepped region is formed by a wet etching method utilizing the fact that the etching rate differs depending on the plane orientation.
[0007]
Another non-volatile semiconductor memory device manufacturing method according to the present invention includes a step of forming a first gate insulating film and a first gate electrode on a silicon substrate, and a first sidewall on the side of the gate electrode. Forming a recess by etching with wet etching using the first sidewall as a mask, forming a second gate insulating film on the first gate electrode and the silicon substrate, The method includes a step of forming a second sidewall on a side portion of the first gate electrode, and a step of forming a source region and a drain region using the second sidewall as a mask.
[0008]
In one embodiment, the surface orientation of the surface of the substrate is a {100} plane, a recess is formed by wet etching, and the {111} plane of silicon is exposed on the side surface of the recess.
[0009]
A method for manufacturing a nonvolatile semiconductor memory device according to the present invention is a method for manufacturing a semiconductor device including an insulating film, a floating gate electrode formed on the insulating film, and a control gate electrode on a step of a silicon substrate. Then, the surface of the semiconductor substrate whose (100) plane is the outermost surface is partially covered with a resist mask, the exposed surface of the semiconductor is etched by a wet etching method using a KOH aqueous solution, etc. Forming a step having an exposed surface; removing the resist mask; forming the insulating film on an inner surface of the recess of the semiconductor; and a floating gate and a control gate so as to straddle the step on the insulating film Forming the step.
[0010]
Another non-volatile semiconductor memory device manufacturing method according to the present invention is a method for manufacturing a semiconductor device comprising an insulating film, a floating gate electrode formed on the insulating film, and a control gate electrode on a step of a silicon substrate. Then, the surface of the semiconductor substrate whose (110) plane is the outermost surface is partially covered with a resist mask, the exposed surface of the semiconductor is etched by a wet etching method using a KOH aqueous solution or the like, and silicon ( 111) a step in which the surface is exposed, a step of removing the resist mask and forming the insulating film on the inner surface of the recess of the semiconductor, and a floating gate so as to straddle the step on the insulating film, Forming a control gate.
[0011]
According to another aspect of the present invention, there is provided a method for manufacturing a nonvolatile semiconductor memory device comprising: an insulating film; a floating gate electrode formed on the insulating film; and a control gate electrode. A manufacturing method comprising: forming a first gate insulating film and a gate electrode on a semiconductor substrate whose (100) plane is the outermost surface; and oxidizing the gate electrode to form a second gate insulating film. Then, an oxide film is deposited on the entire surface, and a sidewall of the oxide film is formed on the sidewall of the gate electrode by etch back, and the silicon substrate is wet etched by a wet etching method using a KOH aqueous solution or the like using the sidewall as a mask. And after removing the sidewall and forming a third gate insulating film, a polycrystalline silicon film is deposited and etched back to form polycrystalline silicon. A step of forming a sidewall made of the first gate electrode on the sidewall of the first gate electrode and a step of removing the sidewall, wherein the first gate electrode is used as a control gate, and the sidewall of the source region is used as a floating gate. is there.
[0012]
According to another aspect of the present invention, there is provided a method for manufacturing a nonvolatile semiconductor memory device, comprising: an insulating film on a step of a silicon substrate; and a floating gate electrode and a control gate electrode formed on the insulating film. A method of forming a first gate insulating film and a gate electrode on a semiconductor substrate having a (110) plane as an outermost surface; oxidizing the gate electrode to form a second gate insulating film; An oxide film is deposited on the entire surface, and a sidewall of the oxide film is formed on the sidewall of the gate electrode by etch back, and the silicon substrate is wet etched by a wet etching method using a KOH aqueous solution or the like using the sidewall as a mask. After removing the sidewall and forming the third gate insulating film, a polycrystalline silicon film is deposited and etched back to form polycrystalline silicon. Forming a side wall formed on the side wall of the first gate electrode and a step of removing the side wall of the source region, wherein the first gate electrode is used as a control gate and the side wall is used as a floating gate. is there.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
The method of manufacturing a semiconductor memory device according to the present invention is to perform wet etching instead of dry etching to form a recess in a silicon substrate. Compared to dry etching using plasma, wet etching using chemical reaction between silicon and solution is (1) no damage to the silicon substrate, (2) high selectivity, and (3) at once. A large amount of wafers can be processed, and the productivity is high.
[0014]
Further, the wet etching method allows anisotropic etching of single crystal silicon by selecting an etching solution. For example, when a single crystal silicon substrate partially covered with a resist mask and having a plane orientation of (100) is etched using an alkaline wet etchant, the etch rate of the {100} plane is {111} plane Therefore, the {111} plane having a high etch rate is exposed, and as a result, an anisotropic groove can be formed on the silicon substrate surface.
[0015]
That is, when wet etching is applied to a silicon substrate having a (100) plane, as shown in FIG. 5 (a), a (-1-1-1) plane and (- 1-1-1) A groove composed of a plane is formed.
[0016]
The following solutions can be used for wet etching of the silicon substrate described above. (1) Mixed aqueous solution of ethylenediamine and pyrocatechol, (2) Mixed aqueous solution of hydrazine and isopropyl alcohol, (3) KOH aqueous solution, (4) Tetramethylammonium hydroxide solution.
[0017]
For example, in the mixed aqueous solution of hydrazine and isopropyl alcohol shown in (2), when the solution is mixed at a ratio of 300 ml of ethylenediamine, 50 g of pyrocatechol and 100 mg of water, when heated to about 80 ° C., the etch rate of the silicon substrate (100) surface 100 nm / min. On the other hand, the etch rate of the {111} plane is about 10 nm / min. Therefore, anisotropic wet etching as shown in FIG. 5A is possible.
[0018]
In the above wet etching, the taper angle can be controlled by selecting the plane orientation of the silicon substrate. For example, when the above-described wet etching is performed using a silicon substrate having a (110) plane, the (111) plane is exposed and the taper angle becomes vertical (see FIG. 5B).
[0019]
In the present invention, this anisotropic wet etching is used to form a recess in the semiconductor memory device without damage, thereby improving the controllability of the taper angle.
[0020]
Embodiments of the present invention will be described below with reference to FIGS.
[0021]
(Embodiment 1)
A first embodiment of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described. FIG. 1 is a process cross-sectional view of the flash EEPROM manufacturing method according to the first embodiment.
[0022]
In FIG. 1, 1 is a silicon substrate having a plane orientation (100), 2 is a resist mask, 3 is a first gate insulating film, 4 is a floating gate electrode, 5 is a second gate insulating film, 6 is a control gate electrode, and 7 is a control gate electrode. An impurity diffusion layer (second drain), 8 is a source region, 9 is a drain region (first drain), 11 is a first surface region, 12 is a second surface region, and 13 is a step side region.
[0023]
Hereinafter, the present embodiment will be described with reference to FIG.
[0024]
First, as shown in FIG. 1A, a resist mask (thickness: about 0.50 to 1.25 μm) 2 is formed on a silicon substrate 1 whose plane orientation is (100). Thereafter, a step having a depth of about 30 to 100 nm is formed on the silicon substrate 1 by wet etching. For the wet etching, it is desirable to use one of the mixed aqueous solution of ethylenediamine and pyrocatechol, the mixed aqueous solution of hydrazine and isopropyl alcohol, the aqueous KOH solution, and the tetramethylammonium hydroxide solution mentioned in the above (1).
[0025]
In this wet etching, the etch rate of the silicon {100} plane is higher than the etch rate of the silicon {111} plane, so that the {111} plane is exposed on the side wall and the silicon substrate is etched anisotropically. Since the angle formed by the silicon {100} plane and the silicon {111} plane is 54.74 °, the taper angle of the recess is 54.7 ° as a result.
[0026]
Of the surface of the silicon substrate 1, the region 11 that has not been etched is referred to as a “first surface region”, the bottom surface 12 of the recess is the “second surface region”, and the side surface 13 of the recess is the “step side region”. May be called. In the present embodiment, the step side region 13 is formed to be inclined.
[0027]
Next, as shown in FIG. 1B, impurity implantation (for example, acceleration energy 60 kev, dose amount is 1 × 10 6).¹⁷~ 1x10¹⁹/ Cm²After the impurity diffusion region 7 is formed, the resist mask 2 is removed, and then the first gate insulating film 3 is formed on the surface of the silicon substrate 1. The first gate insulating film 3 can be formed by thermally oxidizing the surface of the silicon substrate 1. In the case of this embodiment, since the step is formed by a wet etching method that does not use plasma, the bottom surface 12 of the recess and the side surface region 13 of the step are not damaged by plasma and are clean. As a result, the quality of the first gate insulating film 3 formed by thermal oxidation is excellent as a tunnel insulating film.
[0028]
Next, as shown in FIG. 1C, the floating gate 4 (thickness 150 nm), the second gate insulating film 5 (thickness 25 nm), and the control gate 6 (thickness 200 nm) are arranged in this order on the silicon substrate 1. Then, impurity ions are implanted to form a high concentration source region 8 and a high concentration drain region 9. These are formed through a well-known manufacturing process of the nonvolatile semiconductor memory device. It should be noted that the floating gate 4 is patterned so as to straddle the step side region 13. As a result, a part of the floating gate 4 faces the step side surface region 13 through the first gate insulating film 3.
[0029]
According to the nonvolatile semiconductor memory device manufactured in this way, a strong electric field is formed in the vicinity of the corner portion between the step side region 13 and the second surface region 12, so that the floating gate 4 is connected to that portion. Electron injection is performed with high efficiency. In particular, since this apparatus includes the stepped side region 13 that is not damaged by plasma and the high-quality tunnel insulating film 3 formed thereon, extremely good characteristics can be exhibited.
[0030]
(Embodiment 2)
A second embodiment of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described. FIG. 2 is a process cross-sectional view of the flash EEPROM manufacturing method according to the second embodiment.
[0031]
In FIG. 2, 10 is a silicon substrate having a plane orientation (110), 2 is a resist mask, 3 is a first gate insulating film, 4 is a floating gate electrode, 5 is a second gate insulating film, 6 is a control gate electrode, and 7 is a control gate electrode. An impurity diffusion layer (second drain), 8 is a source region, 9 is a drain region (first drain), 11 is a first surface region, 12 is a second surface region, and 13 is a step side region.
[0032]
Hereinafter, the present embodiment will be described with reference to FIG.
[0033]
First, as shown in FIG. 2A, a resist mask (thickness: about 0.50 to 1.25 μm) 2 is formed on a silicon substrate 10 having a plane orientation of (110), and then wet etching is used. A step having a depth of about 30 to 100 nm is formed on the silicon substrate 10. For the wet etching, it is preferable to use one of the mixed aqueous solution of ethylenediamine and pyrocatechol, the mixed aqueous solution of hydrazine and isopropyl alcohol, the aqueous KOH solution, and the tetramethylammonium hydroxide solution mentioned in the above (1). In the above-described wet etching, the etch rate of the silicon {110} plane is higher than the etch rate of the silicon {111} plane, so that the {111} plane is exposed on the side wall and the silicon substrate is etched anisotropically. Since the angle formed by the silicon {110} plane and the silicon {111} plane is 90 °, the taper angle of the recess is 90 ° as a result. Of the surface of the silicon substrate 10, the region 11 that has not been etched is referred to as a “first surface region”, the bottom surface 12 of the recess is the “second surface region”, and the side surface 13 of the recess is the “step side region”. May be called. In the present embodiment, the angle formed by the step side region 13 and the second surface region 12 is 90 °.
[0034]
Next, as shown in FIG. 2B, impurity implantation (for example, acceleration energy 60 kev, dose amount is 1 × 10 6).¹⁷~ 1x10¹⁹/ Cm²After the impurity diffusion region 7 is formed, the resist mask 2 is removed, and then the first gate insulating film 3 is formed on the surface of the silicon substrate 1. The first gate insulating film 3 can be formed by thermally oxidizing the surface of the silicon substrate 1. In the case of this embodiment, since the step is formed by a wet etching method that does not use plasma, the bottom surface 12 of the recess and the side surface region 13 of the step are not damaged by plasma and are clean. As a result, the quality of the first gate insulating film 3 formed by thermal oxidation is excellent as a tunnel insulating film.
[0035]
Next, as shown in FIG. 2C, the floating gate 4 (thickness 150 nm), the second gate insulating film 5 (thickness 25 nm), and the control gate 6 (thickness 200 nm) are arranged in this order on the silicon substrate 10. Then, impurity ions are implanted to form a high concentration source region 8 and a high concentration drain region 9. These are formed through a well-known manufacturing process of the nonvolatile semiconductor memory device. It should be noted that the floating gate 4 is patterned so as to straddle the step side region 13. As a result, a part of the floating gate 4 faces the step side surface region 13 through the first gate insulating film 3.
[0036]
According to the nonvolatile semiconductor memory device manufactured in this way, a strong electric field is formed in the vicinity of the corner portion between the step side region 13 and the second surface region 12, so that the floating gate 4 is connected to that portion. Electron injection is performed with high efficiency. In particular, since this apparatus includes the stepped side region 13 that is not damaged by plasma and the high-quality tunnel insulating film 3 formed thereon, extremely good characteristics can be exhibited.
[0037]
(Embodiment 3)
A third embodiment of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described. FIG. 3 is a process sectional view of a flash EEPROM manufacturing method according to the third embodiment. In the figure, 1 is a silicon substrate having a plane orientation (100), 21 is a first gate insulating film, 22 is a first gate electrode, 23 is a second gate insulating film, 24 is a side wall made of BPSG, 25 Is a resist, 26 is a third gate insulating film, 27 is a sidewall made of a polycrystalline silicon film, 28 is a resist covering a part of the first gate electrode and the drain region, 31 is a second surface region, and 32 is A step side area is shown.
[0038]
Hereinafter, this embodiment will be described with reference to FIG.
[0039]
As shown in FIG. 3A, the silicon substrate 1 having a surface orientation (100) is oxidized to form a first gate insulating film 21 having a thickness of 13 to 17 nm. Next, after depositing a polycrystalline silicon thin film and a silicon oxide film, a first polycrystalline silicon gate electrode 22 is formed by ordinary lithography and dry etching processes.
[0040]
As shown in FIG. 3B, the first polycrystalline silicon gate electrode 22 is oxidized to form a second gate insulating film 23 having a film thickness of 18 to 24 nm. Next, BPSG (Boron-Phosphorous-Silicate-Glass) having a film thickness of 40 to 70 nm is deposited on the entire surface, and BPSG sidewalls 24 are formed on the sidewalls of the gate electrode by etch back. The width of the BPSG sidewall is 30-60 nm.
[0041]
As shown in FIG. 3C, a resist pattern 25 is formed by a normal lithographic process so as to cover the first gate electrode and the source region with a resist, and the resist and the second gate insulating film on the first gate electrode 23, the silicon substrate 1 is etched by wet etching using the BPSG sidewall 24 on the side wall of the gate electrode as a mask. The etching depth is 30-50 nm. For the wet etching, it is preferable to use one of the mixed aqueous solution of ethylenediamine and pyrocatechol, the mixed aqueous solution of hydrazine and isopropyl alcohol, the aqueous KOH solution, and the tetramethylammonium hydroxide solution mentioned in the above (1).
[0042]
In the above-described wet etching, the etch rate of the silicon {100} plane is higher than that of the silicon {111} plane, so that the {111} plane is exposed on the side wall, and the silicon substrate is etched anisotropically. Since the angle formed by the silicon {100} plane and the silicon {111} plane is 54.7 °, the taper angle of the recess is 54.74 ° as a result.
[0043]
Of the surface of the silicon substrate 1, the bottom surface 31 of the recess may be referred to as a “second surface region” and the side surface 32 of the recess may be referred to as a “step side region”. In the present embodiment, the step side surface region 32 is formed to be inclined. Further, in this wet etching, the selectivity (silicon etch rate / oxide etch rate) ≧ 1000 is so high that the first gate insulating film 21 and the BPSG sidewall 24 are not etched.
[0044]
As shown in FIG. 3D, the BPSG sidewall 24 is selectively removed by vapor-phase hydrofluoric acid (vapor HF). At this time, since the etching rate of BPSG is 100 times or more compared with the thermal oxide film (second gate oxide film), the second gate oxide film is hardly etched. The silicon substrate is oxidized to form a third gate insulating film 26 at the step portion. The film thickness is 7-10 nm.
[0045]
As shown in FIG. 3E, a polycrystalline silicon film having a thickness of 150 to 200 nm is deposited on the entire surface, and a sidewall 27 made of polycrystalline silicon is formed by an etch back method.
[0046]
Next, as shown in FIG. 3F, a part of the first gate electrode and the drain region are covered with a resist 28, and dry etching is performed to remove polycrystalline silicon in the source region. Subsequently, an n-type semiconductor region is formed in the silicon substrate by arsenic ion implantation using the first and second gate electrodes as a mask, the first gate electrode is a control gate, and a side wall made of polycrystalline silicon is formed. Used as a floating gate.
[0047]
This semiconductor memory device is provided with a stepped side region 32 that is not damaged by plasma, and a high-quality second gate insulating film 23 and a third gate insulating film 26 formed thereon, so that the semiconductor memory device is extremely good. The characteristic can be exhibited.
[0048]
(Embodiment 4)
A fourth embodiment of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described. FIG. 4 is a process sectional view of a flash EEPROM manufacturing method according to the fourth embodiment. In the figure, 10 is a silicon substrate having a plane orientation (110), 21 is a first gate insulating film, 22 is a first gate electrode, 23 is a second gate insulating film, 24 is a side wall made of BPSG, 25 Is a resist, 26 is a third gate insulating film, 27 is a sidewall made of a polycrystalline silicon film, 28 is a resist covering a part of the first gate electrode and the drain region, 31 is a second surface region, and 32 is A step side area is shown.
[0049]
Hereinafter, this embodiment will be described with reference to FIG.
[0050]
As shown in FIG. 4A, the surface orientation (110) silicon substrate 10 is oxidized to form a first gate insulating film 21 having a film thickness of 13 to 17 nm.
[0051]
Next, after depositing a polycrystalline silicon thin film and a silicon oxide film, a first polycrystalline silicon gate electrode 22 is formed by ordinary lithography and dry etching processes.
[0052]
As shown in FIG. 4B, the first polycrystalline silicon gate electrode 22 is oxidized to form a second gate insulating film 23 having a thickness of 18 to 24 nm. Next, a BPSG film having a thickness of 40 to 70 nm is deposited on the entire surface, and the BPSG sidewall 24 is formed on the sidewall of the gate electrode by etch back. The width of the BPSG sidewall is 30-60 nm.
[0053]
As shown in FIG. 4C, a resist pattern 25 is formed by a normal lithography process so as to cover the first gate electrode and the source region with a resist, and the resist and the second gate insulating film on the first gate electrode 23, the silicon substrate 10 is etched by wet etching using the BPSG sidewall 24 on the side wall of the gate electrode as a mask. The etching depth is 30-50 nm. For the wet etching, it is preferable to use one of the mixed aqueous solution of ethylenediamine and pyrocatechol, the mixed aqueous solution of hydrazine and isopropyl alcohol, the aqueous KOH solution, and the tetramethylammonium hydroxide solution mentioned in the above (1).
[0054]
In the above-described wet etching, the etch rate of the silicon {110} plane is higher than the etch rate of the silicon {111} plane, so that the {111} plane is exposed on the side wall and the silicon substrate is etched anisotropically. Since the angle formed by the silicon {110} plane and the silicon {111} plane is 90 °, the taper angle of the recess is 90 ° as a result.
[0055]
Of the surface of the silicon substrate 10, the bottom surface 31 of the recess may be referred to as a “second surface region” and the side surface 32 of the recess may be referred to as a “step side region”. In the present embodiment, the step side surface region 32 is formed to be inclined. Further, in this wet etching, the selectivity (silicon etch rate / oxide etch rate) ≧ 1000 is so high that the first gate insulating film 21 and the BPSG sidewall 24 are not etched.
[0056]
As shown in FIG. 4D, the BPSG sidewall 24 is selectively removed by vapor-phase hydrofluoric acid (vapor HF). At this time, the etching rate of BPSG is 100 times or more as compared with the thermal oxide film (second gate oxide film), so the second gate oxide film is hardly etched. The silicon substrate is oxidized to form a third gate insulating film 26 at the step portion. The film thickness is 7-10 nm.
[0057]
As shown in FIG. 4E, a polycrystalline silicon film having a thickness of 150 to 200 nm is deposited on the entire surface, and sidewalls 27 made of polycrystalline silicon are formed by an etch back method.
[0058]
Next, as shown in FIG. 4F, a part of the first gate electrode and the drain region are covered with a resist 28, and dry etching is performed to remove polycrystalline silicon in the source region. Subsequently, an n-type semiconductor region is formed in the silicon substrate by arsenic ion implantation using the first and second gate electrodes as a mask, the first gate electrode is a control gate, and a side wall made of polycrystalline silicon is formed. Used as a floating gate.
[0059]
Since this semiconductor device includes the step side region 32 that is not damaged by plasma, and the second gate insulating film 23 and the third gate insulating film 26 that are formed on the stepped side region 32, extremely good characteristics are provided. Can be demonstrated.
[0060]
According to the method for manufacturing a semiconductor memory device of the present invention, a step of forming a recess in a silicon substrate using wet etching, forming an insulating film on the inner surface of the recess of the semiconductor, and a step of forming a gate electrode on the insulating film Therefore, a semiconductor device having a MOS structure in a semiconductor recess that is not damaged by plasma and having no characteristic deterioration is realized.
[0061]
【The invention's effect】
As described above, in the present invention, by using wet etching, it is possible to use a step side region that is not damaged by plasma and that is not damaged by plasma, and a high-quality tunnel insulating film formed thereon. Therefore, extremely good characteristics can be exhibited. In addition, since wet etching is used for forming the step region, the etching selectivity is high, and a large number of wafers can be processed at one time, so that productivity can be increased.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view showing a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view illustrating a second embodiment of the present invention.
FIG. 3 is a process cross-sectional view illustrating a third embodiment of the present invention.
FIG. 4 is a process cross-sectional view illustrating a fourth embodiment of the present invention.
FIG. 5 is a schematic view of an etching shape when wet etching is applied to a silicon substrate.
[Explanation of symbols]
1 plane orientation (100) silicon substrate
2 resist mask
3 First gate insulating film
4 Floating gate electrode
5 Second gate insulating film
6 Control gate electrode
7 Impurity diffusion layer
8 Source area
9 Drain region
Silicon substrate with 10 plane orientation (110)
11 First surface region
12 Second surface region
13 Step side area
21 First gate insulating film
22 First gate electrode
23 Second gate insulating film
24 BPSG sidewall
25 Resist covering part of first gate electrode and source region
26 Third gate insulating film
27 Sidewall made of polycrystalline silicon film
28 A resist covering a part of the first gate electrode and the drain region
31 Second surface region
32 Step side area
41 Silicon substrate
42 resist
43 Impurity diffusion layer
44 Damage Layer

Claims

シリコン基板上に第１のゲート絶縁膜および第１のゲート電極を形成する工程と、
前記ゲート電極の側部に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールをマスクとして、ウエットエッチングによりエッチングし凹部を形成する工程と、
前記第１のゲート電極および前記シリコン基板に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート電極の側部に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとしてソース領域およびドレイン領域を形成する工程とを包含する不揮発性半導体記憶装置の製造方法。Forming a first gate insulating film and a first gate electrode on a silicon substrate;
Forming a first sidewall on the side of the gate electrode;
Using the first sidewall as a mask, etching by wet etching to form a recess;
Forming a second gate insulating film on the first gate electrode and the silicon substrate;
Forming a second sidewall on the side of the first gate electrode;
Forming a source region and a drain region using the second sidewall as a mask.

基板の表面の面方位が｛１００｝面であり、ウエットエッチングによって凹部を形成し前記凹部側面にシリコンの｛１１１｝面を露出させる請求項１に記載の不揮発性半導体記憶装置の製造方法。2. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1 , wherein the surface orientation of the surface of the substrate is a {100} plane, a recess is formed by wet etching, and a {111} plane of silicon is exposed on the side surface of the recess.

基板の表面の面方位が｛１１０｝面であり、ウエットエッチングによって凹部を形成し前記凹部側面にシリコンの｛１１１｝面を露出させる請求項１に記載の不揮発性半導体記憶装置の製造方法。2. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1 , wherein the surface orientation of the surface of the substrate is a {110} plane, a recess is formed by wet etching, and a {111} plane of silicon is exposed on the side surface of the recess.

前記ウエットエッチングに用いるエッチング溶液は、エチレンジアミンとピロカテコールの混合水溶液、ヒドラジンとイソプロピルアルコールの混合水溶液、ＫＯＨ水溶液又はテトラメチルアンモニウムハイドロオキサイド溶液であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。2. The nonvolatile semiconductor according to claim 1 , wherein an etching solution used for the wet etching is a mixed aqueous solution of ethylenediamine and pyrocatechol, a mixed aqueous solution of hydrazine and isopropyl alcohol, a KOH aqueous solution, or a tetramethylammonium hydroxide solution. A method for manufacturing a storage device.

前記段差領域が前記基板に対する角度は、５４．７度であることを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。The method of manufacturing a nonvolatile semiconductor memory device according to claim 2 , wherein an angle of the step region with respect to the substrate is 54.7 degrees.

前記段差領域が前記基板に対する角度は、９０度であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。4. The method of manufacturing a nonvolatile semiconductor memory device according to claim 3 , wherein the angle of the step region with respect to the substrate is 90 degrees.