JP3732477B2 - Pixel circuit, light emitting device, and electronic device - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、トランジスタを有する発光装置の構成に関する。本発明は特に、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有するアクティブマトリクス型発光装置の構成に関する。また、このような発光装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明の発光装置は、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提案した「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子の多くはこの構造が採用されている。
【０００５】
また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。本発明の発光装置に用いるＥＬ素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
【０００６】
本発明においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
【０００７】
図３に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として、ＥＬ表示装置を例とする。図３に示した画素は、ソース信号線３０１、ゲート信号線３０２、スイッチング用ＴＦＴ３０３、駆動用ＴＦＴ３０４、容量手段３０５、ＥＬ素子３０６、電流供給線３０７、電源３０８を有している。
【０００８】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(あるＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と表記する。
【０００９】
また、本発明において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を超え、ソース、ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を下回り、ソース、ドレイン間に電流が流れていない状態をいう。
【００１０】
スイッチング用ＴＦＴ３０３のゲート電極は、ゲート信号線３０２に接続され、第１の電極はソース信号線３０１に接続され、第２の電極は駆動用ＴＦＴ３０４のゲート電極に接続されている。駆動用ＴＦＴ３０４の第１の電極は、電流供給線３０７に接続され、第２の電極はＥＬ素子３０６の第１の電極に接続されている。ＥＬ素子３０６の第２の電極は、電源３０８に接続されている。容量手段３０５は、駆動用ＴＦＴ３０４のゲート電極と第１の電極との間に接続され、駆動用ＴＦＴ３０４のゲート・ソース間電圧を保持する。
【００１１】
ゲート信号線３０２の電位が変化してスイッチング用ＴＦＴ３０３がＯＮすると、ソース信号線３０１に入力されている映像信号は、駆動用ＴＦＴ３０４のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ３０４のゲート・ソース間電圧が決定し、駆動用ＴＦＴ３０４のソース・ドレイン間を流れる電流(以下、ドレイン電流と表記)が決定する。この電流はＥＬ素子３０６に供給されて発光する。
【００１２】
ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きいため、発光装置に用いるトランジスタとしてより適している。
【００１３】
反面、ポリシリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。
【００１４】
図３に示した画素において、画素を構成するＴＦＴのしきい値やＯＮ電流等の特性が画素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じてＴＦＴのドレイン電流の大きさが異なってくるため、ＥＬ素子３０６の輝度がばらつく。よってアナログ階調の場合、問題となっていた。
【００１５】
そこで、ＴＦＴのしきい値等がＯＮ電流に影響しにくい領域を用いて、ＥＬ素子を輝度１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の２階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化を実現している。
【００１６】
デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の発光装置の画素の構成は、図４(Ａ)(Ｂ)に示したようなものがある。スイッチング用ＴＦＴ４０４、駆動用ＴＦＴ４０５に加え、消去用ＴＦＴ４０６を用いることによって、発光時間の長さを細かく制御することが可能となっている。
【００１７】
一方、アナログ階調方式を用いて、ＴＦＴのしきい値ばらつきを補正することの出来るものが提案されている（例えば、特許文献１参照）。
【００１８】
【特許文献１】
米国特許第６２２９５０６号明細書
【００１９】
図５に示すように、ソース信号線５０１、第１〜第３のゲート信号線５０２〜５０４、ＴＦＴ５０５〜５０８、容量手段５０９(Ｃ2)、５１０(Ｃ1)、電流供給線５１２、ＥＬ素子５１１を有する。
【００２０】
ＴＦＴ５０５のゲート電極は、第１のゲート信号線５０２に接続され、第１の電極は、ソース信号線５０１に接続され、第２の電極は、容量手段５０９の第１の電極に接続されている。容量手段５０９の第２の電極は、容量手段５１０の第１の電極に接続され、容量手段５１０の第２の電極は、電流供給線５１２に接続されている。ＴＦＴ５０６のゲート電極は、容量手段５０９の第２の電極および容量手段５１０の第１の電極に接続され、第１の電極は、電流供給線５１２に接続され、第２の電極は、ＴＦＴ５０７の第１の電極およびＴＦＴ５０８の第１の電極に接続されている。ＴＦＴ５０７のゲート電極は、第２のゲート信号線５０３に接続され、第２の電極は、容量手段５０９の第２の電極および容量手段５１０の第１の電極に接続されている。ＴＦＴ５０８のゲート電極は、第３のゲート信号線５０４に接続され、第２の電極は、ＥＬ素子５１１の第１の電極に接続されている。ＥＬ素子５１１の第２の電極には、電源５１３によって一定電位が与えられ、電流供給線５１２とは互いに電位差を有する。
【００２１】
図５(Ｂ)および図６(Ａ)〜(Ｆ)を用いて、動作について説明する。図５(Ｂ)は、ソース信号線５０１、第１〜第３のゲート信号線５０２〜５０４に入力される映像信号およびパルスのタイミングを示しており、図６に示す各動作にあわせて、I〜VIIIの区間に分割している。また、図５に示した画素の一例では、４つのＴＦＴを用いて構成され、その極性は全てＰチャネル型である。よって、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。
【００２２】
まず、第１のゲート信号線５０２がＬレベルとなり、ＴＦＴ５０５がＯＮする(区間I)。続いて第２、第３のゲート信号線がＬレベルとなり、ＴＦＴ５０７、５０８がＯＮする。ここで、図６(Ａ)に示すように、容量手段５０９、５１０が充電され、容量手段５１０が保持する電圧が、ＴＦＴ５０６のしきい値(Ｖth)を上回ったところで、ＴＦＴ５０６がＯＮする(区間II)。
【００２３】
続いて、第３のゲート信号線がＨレベルとなって、ＴＦＴ５０８がＯＦＦする。すると、容量手段５０９、５１０に貯まっていた電荷が再び移動し、容量手段５１０に保持される電圧は、やがてＶthに等しくなる。このとき、図６(Ｂ)にも示すように、電流供給線５１２、ソース信号線５０１の電位はいずれもＶDDであるので、容量手段５０９においても、保持されている電圧はＶthに等しくなる。よって、やがてＴＦＴ５０６はＯＦＦする。
【００２４】
前述のように、容量手段５０９、５１０に保持されている電圧がＶthに等しくなったところで、第２のゲート信号線５０３がＨレベルとなり、ＴＦＴ５０７がＯＦＦする(区間IＶ)。この動作により、図６(Ｃ)に示すように、容量手段においてＶthが保持される。
【００２５】
このとき、容量手段５１０(Ｃ1)に保持されている電荷Ｑ1については、式(１)のような関係が成立する。同時に、容量手段５０９(Ｃ2)に保持されている電荷Ｑ2においては、式(２)のような関係が成立する。
【００２６】
【数１】

Figure 0003732477
【００２７】
【数２】
Figure 0003732477
【００２８】
続いて、図６(Ｄ)に示すように、映像信号の入力が行われる(区間Ｖ)。ソース信号線５０１に映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、ＴＦＴ５０６がＰチャネル型であるので、ＶDD＞ＶDataとする。)となる。このときの、ＴＦＴ５０６のゲート電極の電位をＶPとし、このノードにおける電荷をＱとすると、容量手段５０９、５１０とを含めた電荷保存則により、式(３)、(４)のような関係が成立する。
【００２９】
【数３】
Figure 0003732477
【００３０】
【数４】
Figure 0003732477
【００３１】
式(１)〜(４)より、ＴＦＴ５０６のゲート電極の電位ＶPは、式(５)で表される。
【００３２】
【数５】
Figure 0003732477
【００３３】
よって、ＴＦＴ５０６のゲート・ソース間電圧ＶGSは、式(６)で表される。
【００３４】
【数６】
Figure 0003732477
【００３５】
式(６)右辺には、Ｖthの項が含まれる。すなわち、ソース信号線より入力される映像信号には、その画素におけるＴＦＴ５０６のしきい値が上乗せされて容量手段５１０に保持される。
【００３６】
映像信号の入力が完了すると、第１のゲート信号線５０２がＨレベルとなって、ＴＦＴ５０５がＯＦＦする(区間ＶI)。その後、ソース信号線は所定の電位に戻る(区間ＶII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図６(Ｅ))。
【００３７】
続いて、第３のゲート信号線がＬレベルとなり、ＴＦＴ５０８がＯＮし、ＥＬ素子に図６(Ｆ)に示すように電流が流れることによってＥＬ素子が発光する。このときＥＬ素子に流れる電流の値は、ＴＦＴ５０６のゲート・ソース間電圧に従ったものであり、ＴＦＴ５０６を流れるドレイン電流ＩDSは、式(７)で表される。
【００３８】
【数７】
Figure 0003732477
【００３９】
式(７)より、ＴＦＴ５０６のドレイン電流ＩDSには、しきい値Ｖthの値に依存しないことがわかる。よって、ＴＦＴ５０６のしきい値がばらついた場合にも、画素ごとにその値を補正して映像信号に上乗せすることにより、映像信号の電位ＶDataに従った電流がＥＬ素子に流れることがわかる。
【００４０】
【発明が解決しようとする課題】
しかし、前述の構成の場合、容量手段５０９、５１０の容量値がばらついた場合には、ＴＦＴ５０６のドレイン電流ＩDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けることのない構成によって、ＴＦＴのしきい値ばらつきを補正することの出来る構成の画素を用いた発光装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】
前述の方法によると、ＴＦＴ５０６のドレイン電流ＩDSは、２つの容量手段５０９、５１０の容量値に依存していた。つまり、しきい値を保持している状態(図６(Ｃ))から、映像信号の書き込み(図６(Ｄ))に移るとき、容量手段Ｃ1、Ｃ2間においては電荷の移動がある。つまり、Ｃ1の両電極間の電圧と、Ｃ2の両電極間の電圧とは、図６(Ｃ)→図６(Ｄ)において変化する。そのとき、Ｃ1、Ｃ2の容量値にばらつきがあると、Ｃ1の両電極間の電圧と、Ｃ2の両電極間の電圧もまたばらつくことになる。本発明においては、容量手段を用いてしきい値を保存した後に、映像信号を入力する過程においては、容量手段において電荷の移動がない。よって、容量手段の両電極間の電圧が変化しない。そのため、映像信号にしきい値をそのまま上乗せすることによって補正を行うことが出来るため、ドレイン電流が容量値のばらつきによる影響を受けないようにすることが出来る。
【００４２】
また、本発明におけるトランジスタとしては、主としてＴＦＴを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。
【００４３】
本発明の構成を以下に記す。
【００４４】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
電流供給線と、第１乃至第４のトランジスタと、容量手段とを少なくとも有し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極および、前記容量手段の第１の電極と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第２のトランジスタの第２の電極および、前記第３のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極には、第１の信号が入力され、
前記第３のトランジスタのゲート電極には、第２の信号が入力され、
前記容量手段の第２の電極は、前記第４のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極には、第３の信号が入力され、第２の電極は、前記電流供給線と電気的に接続された構成を有することを特徴としている。
【００４５】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００４６】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００４７】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極および、前記容量手段の第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００４８】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極および、前記容量手段の第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００４９】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第６のトランジスタのゲート電極は、前記第５のゲート信号線と電気的に接続され、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
【００５０】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第６のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
【００５１】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５２】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５３】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５４】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５５】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５６】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５７】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５８】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
【００５９】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第７のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第５のゲート信号線と電気的に接続され、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
【００６０】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第７のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
【００６１】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第７のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第５のゲート信号線と電気的に接続され、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
【００６２】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第７のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
【００６３】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第７のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と、前記第６のトランジスタの第１の電極と、前記容量手段の第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極および第２の電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタは、前記第１のトランジスタの第２の電極と前記第６のトランジスタの第１の電極との間、前記第３のトランジスタの第１の電極と第６のトランジスタの第２の電極との間、もしくは、前記第３のトランジスタの第１の電極と前記第６のトランジスタのゲート電極との間のいずれかに設けられ、そのゲート電極は、前記第５のゲート信号線と電気的に接続されていることを特徴としている。
【００６４】
本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第７のトランジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極と、前記第６のトランジスタの第１の電極と、前記容量手段の第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極および第２の電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタは、前記第１のトランジスタの第２の電極と前記第６のトランジスタの第１の電極との間、前記第３のトランジスタの第１の電極と第６のトランジスタの第２の電極との間、もしくは、前記第３のトランジスタの第１の電極と前記第６のトランジスタのゲート電極との間のいずれかに設けられ、そのゲート電極は、前記第４のゲート信号線と電気的に接続されていることを特徴としている。
【００６５】
本発明の発光装置においては、
前記第２のトランジスタと、前記第３のトランジスタとは同一極性であっても良い。
【００６６】
本発明の発光装置においては、
前記第５のトランジスタのゲート長をＬ1、チャネル幅をＷ1とし、前記第６のトランジスタのゲート長をＬ2、チャネル幅をＷ2としたとき、
（Ｗ1／Ｌ1）＞（Ｗ2／Ｌ2）
が成立するものを含んでいる。
【００６７】
本発明の発光装置においては、
前記第５のトランジスタのゲート長をＬ1、チャネル幅をＷ1とし、前記第６のトランジスタのゲート長をＬ2、チャネル幅をＷ2としたとき、
（Ｗ1／Ｌ1）＜（Ｗ2／Ｌ2）
が成立するものを含んでいる。
【００６８】
本発明の発光装置は、
前記第６のトランジスタの第２の電極は、前記電流供給線と互いに電位差を有する電源線もしくは、当該画素を制御する前記ゲート信号線を除くいずれか１本のゲート信号線と電気的に接続されていても良い。
【００６９】
本発明の発光装置は、
前記第７のトランジスタの第２の電極は、前記電流供給線と互いに電位差を有する電源線もしくは、当該画素を制御する前記ゲート信号線を除くいずれか１本のゲート信号線と電気的に接続されていても良い。
【００７０】
本発明の発光装置は、
前記発光素子の第２の電極は、前記電流供給線と互いに電位差を有する電源線と電気的に接続されていても良い。
【００７１】
本発明の発光装置においては、
前記画素は、保持容量手段を有し、
前記保持容量手段の第１の電極は、前記第１のトランジスタの第２の電極と電気的に接続され、第２の電極には一定電位が与えられ、前期ソース信号線より入力される映像信号を保持することを特徴としている。
【００７２】
本発明の発光装置の駆動方法は、
発光素子が備えられた画素を有する発光装置の駆動方法であって、
前記画素は、ソース信号線と、電流供給線と、発光素子に所望の電流を供給するトランジスタと、発光素子と、容量手段とを少なくとも有し、
前記容量手段に電荷を蓄積する第１のステップと、
前記容量手段の両電極間の電圧を、前記トランジスタのしきい値電圧に等しい電圧に収束する第２のステップと、
前記ソース信号線より映像信号を入力する第３のステップと、
前記映像信号の電位に、前記しきい値電圧を加えて、前記トランジスタのゲート電極に印加し、前記トランジスタを介して、電流を前記発光素子に供給し、発光する第４のステップとを有し、
少なくとも前記第３のステップにおいて、前記容量手段の両電極間の電圧が一定であり、
少なくとも前記第１および第２のステップにおいて、前記第１のトランジスタは非導通状態となることを特徴としている。
【００７３】
本発明の発光装置の駆動方法は、
発光素子が備えられた画素を有する発光装置の駆動方法であって、
前記画素は、
電流供給線と、第１乃至第３のトランジスタと、容量手段とを少なくとも有し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極および、前記容量手段の第１の電極と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第２のトランジスタの第２の電極および、前記第３のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極より、第１の信号が入力され、
前記第３のトランジスタのゲート電極より、第２の信号が入力され、
前記容量手段の第２の電極は、前記第４のトランジスタの第１の電極と電気的に接続され、かつ前記容量手段の第２の電極より、映像信号が入力され、
前記第４のトランジスタのゲート電極より、第３の信号が入力され、第２の電極は、前記電流供給線と電気的に接続され、
前記第１乃至第３の信号を入力して前記第２乃至第４のトランジスタを導通することによって、前記容量手段に電荷を蓄積する第１のステップと、
前記第３のトランジスタを非導通とし、かつ前記第１、第３の信号を入力して前記第２、第４のトランジスタを導通することによって、前記容量手段に保持される電圧を、前記第１のトランジスタのしきい値電圧と等しい値に収束する第２のステップと、
前記第２乃至第４のトランジスタを非導通とし、前記容量手段の第２の電極より、前記映像信号が入力される第３のステップと、
前記第２、第４のトランジスタを非導通とし、かつ前記第２の信号を入力して前記第３のトランジスタを導通することによって、前記第１、第３のトランジスタのソース・ドレイン間を電流が流れる第４のステップとを有し、
少なくとも第３のステップにおいて、前記容量手段の両電極間の電圧が一定であることを特徴としている。
【００７４】
【発明の実施の形態】
図１（Ａ）に、本発明の一実施形態を示す。ソース信号線１０１、第１〜第４のゲート信号線１０２〜１０５、第１〜第５のＴＦＴ１０６〜１１０、第１および第２の容量手段１１１、１１５、ＥＬ素子１１２、電流供給線１１３、電源線１１４を有する。
【００７５】
第１のＴＦＴ１０６のゲート電極は、第１のゲート信号線１０２に接続され、第１の電極は、ソース信号線１０１に接続され、第２の電極は、第２のＴＦＴ１０７の第１の電極に接続されている。第２のＴＦＴ１０７のゲート電極は、第２のゲート信号線１０３に接続され、第２の電極は、電流供給線１１３に接続されている。第１の容量手段１１１の第１の電極は、第２のＴＦＴ１０７の第１の電極に接続され、第２の電極は、第３のＴＦＴ１０８の第１の電極に接続されている。第３のＴＦＴ１０８のゲート電極は、第３のゲート信号線１０４に接続され、第２の電極は、第４のＴＦＴ１０９の第１の電極に接続されている。第４のＴＦＴ１０９のゲート電極は、第４のゲート信号線１０５に接続され、第２の電極は、ＥＬ素子１１２の第１の電極に接続されている。第５のＴＦＴ１１０のゲート電極は、第３のＴＦＴ１０８の第１の電極、および第１の容量手段１１１の第２の電極に接続され、第１の電極は、第３のＴＦＴ１０８の第２の電極、および第４のＴＦＴ１０９の第１の電極に接続され、第２の電極は、電流供給線１１３に接続されている。第２の容量手段１１５は、第１のＴＦＴ１０６の第２の電極と、電流供給線１１３との間に配置され、ソース信号線１０１より入力される映像信号の電位を保持する。第２の容量手段１１５に関しては、特に設けなくとも動作は可能である。ＥＬ素子１１２の第２の電極には、電源線１１４によって一定電位が与えられ、電流供給線１１３とは互いに電位差を有する。
【００７６】
図１(Ｂ)および図２(Ａ)〜(Ｆ)を用いて、動作について説明する。図１(Ｂ)は、ソース信号線１０１、第１〜第４のゲート信号線１０２〜１０５に入力される映像信号およびパルスのタイミングを示しており、図２に示す各動作にあわせて、I〜ＶIの区間に分割している。また、図１(Ａ)に示した構成においては、第１〜第３のＴＦＴ１０６〜１０８はＮチャネル型、第４のＴＦＴ１０９および第５のＴＦＴ１１０はＰチャネル型としている。図５(Ａ)に示したように、全てＰチャネル型のＴＦＴを用いて構成することも可能であるが、第１のＴＦＴ１０６〜第３のＴＦＴ１０８は、ここではＮチャネル型としている。Ｎチャネル型ＴＦＴにおいては、ゲート電極にＨレベルが入力されてＯＮし、Ｌレベルが入力されてＯＦＦするものとする。Ｐチャネル型ＴＦＴにおいては、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。
【００７７】
なお、簡単のため、第２の容量手段１１５は、図２(Ａ)〜(Ｆ)においては省略する。
【００７８】
まず、第２、第３のゲート信号線１０３、１０４がＨレベル、第４のゲート信号線１０５がＬレベルとなり、ＴＦＴ１０７〜１０９がＯＮする(区間I)。これにより、図２(Ａ)で示すような電流が生じ、容量手段１１１が充電される。容量手段１１１が保持する電圧が、ＴＦＴ１１０のしきい値(Ｖth)を上回ったところで、ＴＦＴ１１０がＯＮする。
【００７９】
その後、第４のゲート信号線１０５がＨレベルとなり、ＴＦＴ１０９がＯＦＦする(区間II)。これにより、電流供給線１１３−ＥＬ素子１１２間の電流パスが閉じるため、電流が停止する。一方、図２に示すように、容量手段１１１に貯まっていた電荷が再び移動を始める。容量手段１１１の両電極間の電圧はすなわち、ＴＦＴ１１０のゲート・ソース間電圧であるから、この電圧がＶthに等しくなったところでＴＦＴ１１０はＯＦＦし、電荷の移動も終了する(図２(Ｂ))。
【００８０】
その後、第２、第３のゲート信号線１０３、１０４がいずれもＬレベルとなり、ＴＦＴ１０７、１０８がＯＦＦする。よって、容量手段１１１には、図２(Ｃ)に示すように、ＴＦＴ１１０のしきい値電圧が保持される。
【００８１】
続いて、第１のゲート信号線１０２がＨレベルとなり、ＴＦＴ１０６がＯＮする(区間IＶ)。ソース信号線１０１には、映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、ＴＦＴ１１０がＰチャネル型であるので、ＶDD＞ＶDataとする。)となる。ここで、容量手段１１１においては、先程のＶthがそのまま保持されているので、ＴＦＴ１１０のゲート電極の電位は、ソース信号線１０１から入力される映像信号電位ＶDataに、さらにしきい値Ｖthを加えた電位となる。よってＴＦＴ１１０がＯＮする(図２(Ｄ))。
【００８２】
やがて映像信号の書き込みが完了すると、第１のゲート信号線１０２がＬレベルとなり、ＴＦＴ１０６がＯＦＦする(区間Ｖ)。その後、ソース信号線への映像信号の出力も終了し、その電位はＶDDに戻る(図２(Ｅ))。
【００８３】
続いて、第４のゲート信号線１０５がＬレベルとなり、ＴＦＴ１０９がＯＮする(区間ＶI)。ＴＦＴ１１０は既にＯＮしているので、電流供給線１１３からＥＬ素子１１２に電流が流れることによってＥＬ素子１１２が発光する(図２(Ｆ))。このとき、ＥＬ素子１１２に流れる電流値は、ＴＦＴ１１０のゲート・ソース間電圧に従ったものであり、このときのＴＦＴ１１０のゲート・ソース間電圧は、(ＶDD−(ＶData＋Ｖth))である。ここで仮に、ＴＦＴ１１０のしきい値Ｖthが各画素間でばらついたとしても、そのばらつきに応じた電圧が、各画素の容量手段１１１に保持される。よって、ＥＬ素子１１２の輝度は、しきい値のばらつきに影響されることがない。
【００８４】
以上のような動作によって、映像信号の書き込みから発光を行う。本発明においては、容量手段１１１の容量結合によって、映像信号の電位を、ＴＦＴ１１０のしきい値分だけオフセットすることが出来る。よって、前述のように他の素子の特性ばらつき等に影響されることなく、正確にしきい値補正を行うことが可能である。
【００８５】
図２６(Ａ)(Ｂ)に、従来例と本発明におけるしきい値補正の動作を簡単に説明する図を示す。図２６(Ａ)においては、映像信号入力の際、２つの容量手段Ｃ1、Ｃ2間において電荷が保存され、かつ電荷の移動が生ずるため、ＥＬ素子に電流を供給するＴＦＴのゲート・ソース間電圧ＶGSは、図２６(Ａ)の(iii)に示すように、容量値Ｃ1、Ｃ2を項に含む式で表される。よって、容量値Ｃ１、Ｃ２にばらつきが生じた場合、ＴＦＴのゲート・ソース間電圧がばらつくことになる。
【００８６】
これに対して本発明の場合、容量手段において電荷が保存されるが、映像信号入力の際は、図２６(Ｂ)の(iii)に示すように、電荷の移動が生じない。つまり、映像信号の電位にしき
い値電圧を上乗せした電位がそのままＴＦＴのゲート電極に印加されるため、よりＴＦＴのゲート・ソース間電圧をばらつきにくくすることが出来る。
【００８７】
また、画素の選択タイミング、すなわちある画素に映像信号が書き込まれるタイミングは、ソース信号線１０１への信号入力タイミングおよび第１のゲート信号線１０２の選択タイミングによる。すなわち、ある画素における初期化や、容量手段への電荷の充電といった動作を、映像信号の書き込みタイミングとは独立して行うことが出来る。これらの動作は複数行が並行して行われていても良いので、異なる行において、第２〜第４のゲート信号線の選択タイミング等は重複しても良い。そのため、図１(Ｂ)において※で示した期間、つまりしきい値電圧を保存する動作を行う期間を長くとることが出来る。
【００８８】
また、図１(Ａ)において、ＴＦＴ１０９の配置を変更したものとして、図２０(Ａ)のような構成としても良い。図に付した番号は図１(Ａ)と同様であり、ＴＦＴ１０９を、ＴＦＴ１１０の第１の電極とＥＬ素子１１２の間から、ＴＦＴ１１０の第２の電極およびＴＦＴ１０７の第２の電極と、電流供給線１１３の間に移動したものである。
【００８９】
なお、本実施形態において示した構成におけるＴＦＴの極性はあくまでも一例であり、その極性を限定するものではないことを付記する。
【００９０】
図１に示した本発明の実施形態においては、１画素あたり４本のゲート信号線を用いて制御しているが、第２、第３のゲート信号線１０３、１０４によって制御されるＴＦＴ１０７、１０８の動作タイミングは、図１(Ｂ)に示すように同時であるので、ＴＦＴ１０７、１０８の極性が同じであるならば、これらを同一のゲート信号線によって制御するなどして、ゲート信号線の本数を減らすことも出来る。この場合、開口率を高くすることが出来る。
【００９１】
【実施例】
以下に、本発明の実施例について記載する。
【００９２】
[実施例１]
本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成について説明する。図７(Ａ)に、発光装置の構成例を示す。基板７０１上に、複数の画素がマトリクス状に配置された画素部７０２を有し、画素部周辺には、ソース信号線駆動回路７０３および、第１〜第４のゲート信号線駆動回路７０４〜７０７を有している。図７(Ａ)においては、４組のゲート信号線駆動回路を用い、図１に示した画素における第１〜第４のゲート信号線をそれぞれ制御するものである。
【００９３】
ソース信号線駆動回路７０３、第１〜第３のゲート信号線駆動回路７０４〜７０６に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)７０８を介して外部より供給される。
【００９４】
図７(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ７１１、バッファ７１２、サンプリング回路７１３を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【００９５】
ソース信号線駆動回路の動作について説明する。図８(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【００９６】
シフトレジスタ８０１は、フリップフロップ回路(ＦＦ)８０２等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【００９７】
シフトレジスタ８０１より出力されたサンプリングパルスは、バッファ８０３等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路８０４は、サンプリングスイッチ(ＳＷ)８０５を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ８０５がＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。
【００９８】
続いて、ゲート信号線駆動回路の動作について説明する。図７(Ｃ)に示した、第１、第２のゲート信号線駆動回路７０４、７０５、および第３、第４のゲート信号線駆動回路７０６、７０７についての詳細な構成を図８(Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路８１１、バッファ８１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路は、シフトレジスタ回路８１３、バッファ８１４を有し、クロック信号(Ｇ−ＣＬＫ２)、クロック反転信号(Ｇ−ＣＬＫｂ２)、スタートパルス(Ｇ−ＳＰ２)に従って駆動される。
【００９９】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路についても第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。
【０１００】
なお、ここではシフトレジスタの一例として、フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。
【０１０１】
[実施例２]
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成について説明する。図９(Ａ)に、発光装置の構成例を示す。基板９０１上に、複数の画素がマトリクス状に配置された画素部９０２を有し、画素部周辺には、ソース信号線駆動回路９０３および、第１〜第４のゲート信号線駆動回路９０４〜９０７を有している。図９(Ａ)においては、４組のゲート信号線駆動回路を用い、図１に示した画素における第１〜第４のゲート信号線をそれぞれ制御するものである。
【０１０２】
ソース信号線駆動回路９０３、第１〜第４のゲート信号線駆動回路９０４〜９０７に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)９０８を介して外部より供給される。
【０１０３】
図９(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ９１１、第１のラッチ回路９１２、第２のラッチ回路９１３、Ｄ／Ａ変換回路９１４を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１０４】
第１〜第４のゲート信号線駆動回路９０４〜９０７については、実施例１にて示したものと同様で良いので、ここでは図示および説明を省略する。
【０１０５】
ソース信号線駆動回路の動作について説明する。図１０(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１０６】
シフトレジスタ１００１は、フリップフロップ回路(ＦＦ)１０１０等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１０７】
シフトレジスタ１００１より出力されたサンプリングパルスは、第１のラッチ回路１００２に入力される。第１のラッチ回路１００２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって、ここでは３つの第１のラッチ回路が並行して動作する。
【０１０８】
第１のラッチ回路１００２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路１００３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路１００２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路１００３に転送される。その後、第２のラッチ回路１００３に保持されたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路１００４へと入力される。
【０１０９】
第２のラッチ回路１００３に保持されたデジタル映像信号がＤ／Ａ変換回路１００４に入力されている間、シフトレジスタ１００１においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１１０】
Ｄ／Ａ変換回路１００４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１１１】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。
【０１１２】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。
【０１１３】
[実施例３]
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図１０(Ｂ)に示すように、Ｄ／Ａ変換回路を必要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。
【０１１４】
また、時間階調方式によって階調表現を行う場合、図１において、第４のＴＦＴ１０９を消去用ＴＦＴとして用いることが出来る。この場合、第４のＴＦＴ１０９は、消去期間中を通じてＯＦＦしている必要があり、そのためには、第４のゲート信号線１０５は、消去用ゲート信号線駆動回路を用いて制御する。通常、ゲート信号線を選択するゲート信号線駆動回路の場合、１水平期間内に１つもしくは複数のパルスを出力するが、消去用ゲート信号線駆動回路の場合、消去期間中は継続して第４のＴＦＴ１０９をＯＦＦさせつづけなければならないため、独立した駆動回路を用いる。
【０１１５】
図２４に、時間階調方式による一例を示す。図２４(Ａ)は、４ビットの階調を得るためのタイミングチャートであり、各ビットのアドレス(書き込み)期間Ｔａ１〜Ｔａ４と、サステイン(発光)期間Ｔｓ１〜Ｔｓ４と、消去期間Ｔｅ１〜Ｔｅ４とを有する。
【０１１６】
アドレス(書き込み)期間は、１画面分の画素に映像信号を入力する動作に要する期間であるから、各ビットで等しい長さである。これに対し、サステイン(発光)期間は、その長さを１：２：４：・・・：２(n-1)と、２のべき乗の比とし、発光する期間の合計によって、階調を表現する。図２４(Ａ)の例では、４ビットであるので、サステイン(発光)期間の長さは、１：２：４：８となっている。
【０１１７】
消去期間については、本来は、サステイン(発光)期間が短い場合に、アドレス(書き込み)期間が重複し、異なるゲート信号線が同時に選択されることのないように設けるものとしている。
【０１１８】
図２４(Ｂ)は、図１における第１のゲート信号線に入力されるパルスのタイミングを示したものである。このゲート信号線が１行目〜最終行まで選択される期間が、アドレス(書き込み)期間にあたる。
【０１１９】
図２４(Ｃ)は、図１における第２、第３のゲート信号線に入力されるパルスのタイミングを示したものである。ここでは、第２、第３のゲート信号線を共通として駆動している。ここでＨレベルとなっている期間が、しきい値保存を行う期間であり、各サブフレーム期間において、アドレス期間の前に行う。
【０１２０】
図２４(Ｄ)は、図１における第４のゲート信号線に入力されるパルスのタイミングを示したものである。２４０１で示される期間が発光期間である。つまり、消去期間は、第４のゲート信号線にＨレベルを入力することによって設けている。２４０２で示される期間は、しきい値保存動作を行う際、図２(Ａ)に記載のように、この期間にＴＦＴ１０９がＯＮする必要があるためにＬレベルが入力される。
【０１２１】
図２４においては、しきい値保存は、消去期間中に行うように記載しているが、この期間は発光していても構わない。つまり、上位ビットにおいては必ずしも消去期間を設けず、サステイン(発光)期間中にしきい値保存を行っても良い。
【０１２２】
図２４(Ｂ)、(Ｃ)のようなパルスは、従来のゲート信号線駆動回路の構成によって容易に作ることが出来るが、図２４(Ｄ)のようなパルスはやや工夫が必要となる。本実施例では、図２５(Ａ)に示すように、ゲート信号線駆動回路を２相構成とし、図２５(Ｂ)に示すように、α、βのノードにそれぞれ現れるパルスをＯＲ回路を用いて組み合わせ、所望のパルスを得ている。
【０１２３】
[実施例４]
ここまで紹介した発光装置においては、第１〜第４のゲート信号線を制御するために、第１〜第４のゲート信号線駆動回路をそれぞれ動作させることによって行っていた。このような構成とするメリットとしては、各ゲート信号線の選択タイミングを独立して変更させることが出来るため、様々な駆動方法に対してある程度の対応が可能な点がある。反面、基板内で駆動回路の占有面積が増大するため、表示領域の周辺が大きくなる、すなわち狭額縁化が困難となるデメリットがある。
【０１２４】
図１１(Ａ)は、そのような問題を解決するための一構成例を示している。図１１(Ａ)において、シフトレジスタ１１１１、バッファ１１１２を有する点は他の実施例にて用いたゲート信号線駆動回路と同様であるが、本実施例においては、バッファの後にパルス分割回路１１１３を追加した。詳細な構成を図１１(Ｂ)に示す。
【０１２５】
パルス分割回路１１１３は、ＮＡＮＤ１１１６、インバータ１１１７を複数用いてなる。バッファ出力と、外部入力される分割信号(ＭＰＸ)とのＮＡＮＤをとることにより、１つのゲート信号線駆動回路によって、異なるパルスで制御される２つのゲート信号線を制御することが出来る。図１１の場合、第１のゲート信号線と、第２のゲート信号線とを、１つのゲート信号線駆動回路によって制御する。
【０１２６】
分割信号(ＭＰＸ)と、それぞれのゲート信号線の選択タイミングを図１２に示した。11、Ｇ21、・・・、Ｇm1は、バッファ出力がそのまま選択パルスとして用いられる。一方、バッファ出力がＨレベル、さらに分割信号がＨレベルのとき、ＮＡＮＤ出力はＬレベルとなり、さらにインバータを介してＨレベルが出力され、こちらのパルスによって、12、Ｇ22、・・・、Ｇm2が選択される。
【０１２７】
[実施例５]
本発明において、発光時にＥＬ素子に電流を供給するためのＴＦＴ(図１(Ａ)におけるＴＦＴ１０６)は、ＥＬ素子の劣化によって輝度がばらつくのを抑えるため、飽和領域で動作させるのが望ましい。このとき、飽和領域における電流が、ＴＦＴ１０６のソース・ドレイン間電圧が変化してもほぼ一定となるようにするため、ゲート長Ｌを大きくしている。
【０１２８】
このとき、容量手段においてしきい値を保持する際の動作は、一度容量手段にはＴＦＴのしきい値を上回る電圧を与え、その状態からしきい値電圧に収束させているが、ＴＦＴのゲート長Ｌが大きい場合、ゲート容量等によってこの動作に時間を要する。そこで本実施例においては、このような場合における高速動作を実現する構成について説明する。
【０１２９】
図１８(Ａ)に、画素の構成を示す。図１(Ａ)にて示した画素に、ＴＦＴ１８１７、１８１８、およびＴＦＴ１８１８を制御するための第５のゲート信号線１８１６が追加されている。また、図１８(Ａ)に点線で示すように、容量手段１８１５を、ＴＦＴ１８０６の第２の電極と、電流供給線１８１３との間に設け、映像信号を保持するための容量として用いても良い。
【０１３０】
図１８(Ｂ)および図１９(Ａ)〜(Ｆ)を用いて、動作について説明する。図１８(Ｂ)は、ソース信号線１８０１、第１〜第５のゲート信号線１８０２〜１８０５、１８１６に入力される映像信号およびパルスのタイミングを示しており、図１９に示す各動作にあわせて、I〜ＶIの区間に分割している。本実施例は、容量手段にしきい値電圧を保持するまでの動作を高速にするためのものであるので、映像信号のかきこみ、および発光動作については実施形態にて説明したものと同様である。従ってここでは、容量手段における電荷の充電および保持動作についてのみ説明する。
【０１３１】
まず、第２、第３、および第５のゲート信号線１８０３、１８０４、１８１６がＨレベル、第４のゲート信号線１８０５がＬレベルとなり、ＴＦＴ１８０７、１８０８、１８０９、１８１８がＯＮする(区間I)。これにより、図１９(Ａ)で示すような電流が生じ、容量手段１８１１が充電される。容量手段１８１１が保持する電圧が、ＴＦＴ１８１０、１８１７のしきい値(Ｖth)を上回ったところで、ＴＦＴ１８１０、１８１７がＯＮする(図１９(Ａ))。
【０１３２】
続いて、第４のゲート信号線１８０５がＨレベルとなり、ＴＦＴ１８０９がＯＦＦする(区間II)。これにより、電流供給線１８１３−ＥＬ素子１８１２間の電流パスが閉じるため、電流が停止する。一方、図１９(Ｂ)に示すように、容量手段１８１１に貯まっていた電荷が再び移動を始める。容量手段１８１１の両電極間の電圧はすなわち、ＴＦＴ１８１０、１８１７のゲート・ソース間電圧であるから、この電圧がＶthに等しくなったところでＴＦＴ１８１０、１８１７はＯＦＦし、電荷の移動も終了する。
【０１３３】
容量手段１８１１において、しきい値の保存が完了すると、第２、第５のゲート信号線がＬレベル、第３のゲート信号線がＨレベルとなり、ＴＦＴ１８０７、１８０８、１８１８がＯＦＦする(区間III)。
【０１３４】
続いて、第１のゲート信号線１８０２がＨレベルとなり、ＴＦＴ１８０６がＯＮする(区間IＶ)。ソース信号線１８０１には、映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、ＴＦＴ１１０がＰチャネル型であるので、ＶDD＞ＶDataとする。)となる。ここで、容量手段１８１１においては、先程のＶthがそのまま保持されているので、ＴＦＴ１８１０、１８１７のゲート電極の電位は、ソース信号線１８０１から入力される映像信号電位ＶDataに、さらにしきい値Ｖthを加えた電位となる。よってＴＦＴ１８１０、１８１７がＯＮする(図１９(Ｄ))。
【０１３５】
やがて映像信号の書き込みが完了すると、第１のゲート信号線１８０２がＬレベルとなり、ＴＦＴ１８０６がＯＦＦする(区間Ｖ)。その後、ソース信号線１８０１への映像信号の出力も終了し、その電位はＶDDに戻る(図１９(Ｅ))。
【０１３６】
続いて、第４のゲート信号線１８０５がＬレベルとなり、ＴＦＴ１８０９がＯＮする(区間ＶI)。ＴＦＴ１８１０は既にＯＮしているので、電流供給線１８１３からＥＬ素子１８１２に電流が流れることによってＥＬ素子１８１２が発光する(図１９(Ｆ))。このとき、ＥＬ素子１８１２に流れる電流値は、ＴＦＴ１８１０のゲート・ソース間電圧に従ったものであり、このときのＴＦＴ１８１０のゲート・ソース間電圧は、(ＶDD−(ＶData＋Ｖth))である。ここで仮に、ＴＦＴ１８１０のしきい値Ｖthが各画素間でばらついたとしても、そのばらつきに応じた電圧が、各画素の容量手段１８１１に保持される。よって、ＥＬ素子１８１２の輝度は、しきい値のばらつきに影響されることがない。
【０１３７】
ここで、新たに追加したＴＦＴ１８１７は、発光時にＥＬ素子１８１２に電流を供給するためのＴＦＴ１８１０と、互いのゲート電極が接続されている。図１９（Ａ）、（Ｂ）に示すように、電荷の移動するパスが実施形態よりも多く、またＴＦＴ１８１７は、ＥＬ素子１８１２に電流を供給する役目を持たないため、ゲート長Ｌを小さく、チャネル幅Ｗを大きくとって良い。従って、ゲート容量が小さいために電荷の移動がスムーズに行われ、容量手段に保持されている電圧がＶthに収束するまでの時間をより短くすることが出来る。
【０１３８】
[実施例６]
本実施例においては、実施例５とは異なる構成によって、高速なしきい値保存動作を実現する例を示す。
【０１３９】
図２２(Ａ)に構成を示す。ここで、容量手段２２１１においてしきい値を保存するＴＦＴは、ＴＦＴ２２１０にあたる。ＥＬ素子２２１２が発光する際には、ＴＦＴ２２１６、ＴＦＴ２２１０、ＴＦＴ２２０９を経由して電流が供給される。ここで、ＴＦＴ２２０９は、単なるスイッチング素子として機能すればよい。ＥＬ素子２２１２の劣化に対応するため、ＴＦＴ２２１６は、飽和領域で動作させ、かつ飽和領域において、ソース・ドレイン間電圧が変化しても、ドレイン電流がほぼ一定となるように、ゲート長Ｌを大きくする。
【０１４０】
電荷の充電は、図２２(Ｂ)〜(Ｃ)に示すような電流経路で行われ、容量手段２２１１に電荷が充電される。その後、ＴＦＴ２２０９がＯＦＦすると、図２２(Ｃ)に示すように、再び電荷の移動が生じ、容量手段２２１１に保持されている電圧が、ＴＦＴ２２１０およびＴＦＴ２２１６のしきい値に等しくなったところで、ＴＦＴ２２１０、２２１６がＯＦＦする。この動作によって、容量手段２２１１には、しきい値が保存される。このとき、ＴＦＴ２２１０のゲート長Ｌは小さくしてあるため、図２２(Ｃ)の動作はより迅速に進行することが出来る。
【０１４１】
その後、実施形態や他の実施例と同様に、映像信号の書き込みを行った後、図２２(Ｄ)に示すように、ＴＦＴ２２０９がＯＮすると、電流供給線−ＴＦＴ２２１６−ＴＦＴ２２１０−ＴＦＴ２２０９を経由して、ＥＬ素子２２１２に電流が供給され、発光する。
【０１４２】
このとき、ＴＦＴ２２１０、２２１６は互いのゲート電極が接続されているため、マルチゲート型ＴＦＴとして動作することになる。このとき、ＴＦＴ２２１０のゲート長をＬ1,チャネル幅をＷ1とし、ＴＦＴ２２１６のゲート長をＬ2、チャネル幅をＷ2とすると、(Ｗ1／Ｌ1)＞(Ｗ2／Ｌ2)となる。つまり、しきい値の保存動作において、図２２(Ｃ)に示すようなしきい値電圧の保存は、Ｌが小さくＷが大きいＴＦＴ２２１０を用いているため、より大きな電流によって動作を完了出来る。すなわち迅速な動作が出来る。かつ、発光時にはＴＦＴ２２１０、２２１６をマルチゲート型ＴＦＴとして用いており、ＴＦＴ２２１６はゲート長Ｌを大きくしてあるため、ＴＦＴ２２１０、２２１６のソース・ドレイン間電圧が少々変動しても、一定のドレイン電流を流すことが出来る。
【０１４３】
ＴＦＴ２２０９の配置箇所に関しては、図２２(Ａ)に示したものの他、図２３(Ａ)、(Ｂ)に示すような例が挙げられる。また、このＴＦＴ２２０９は、デジタル映像信号を用いて時間階調方式による表示を行う際、消去用ＴＦＴとして用いることも出来る。
【０１４４】
[実施例７]
図１、図１８、図２０等に示した画素の場合、いずれも容量手段の充電中に、ＥＬ素子に電流が流れる。これによって、本来発光すべき期間以外でＥＬ素子が発光してしまう。発光する期間はごく短いため、画質に大きく影響するものではないが、容量手段への電荷の充電中、ＥＬ素子自体が負荷となってしまい、これによって充電に時間を要することになる。本実施例においては、容量手段への電荷の充電時にＥＬ素子に電流が流れないようにする構成について説明する。
【０１４５】
図２１(Ａ)に、画素の構成例を示す。図１(Ａ)にて示した画素に、ＴＦＴ２１１８が追加されている。ＴＦＴ２１１８のゲート電極は、第５のゲート信号線２１０６に接続され、第１の電極は、ＴＦＴ２１０９の第１の電極もしくは、ＴＦＴ２１０９の第２の電極に接続され、第２の電極は、電源線に接続され、電流供給線２１１４と互いに電位差を有する。また、図２１(Ａ)に点線で示すように、容量手段２１１７を、第１のＴＦＴ２１０７の第２の電極と、電流供給線２１１４との間に設け、映像信号を保持するための容量として用いても良い。また、ＴＦＴ２１１８の第２の電極は、当該画素を除くいずれかの画素における第１のゲート信号線等に接続しても良い。つまりこの場合、選択されていないゲート信号線がある一定電位にあることを利用し、電源線として代用するわけである。
【０１４６】
容量手段２１１２への電荷の充電においては、第２、第３、第５のゲート信号線２１０３、２１０４、２１０６へのパルスの入力によってＴＦＴ２１０８、２１０９、２１１８がＯＮし、図２１(Ｂ)に示すように振舞う。ＴＦＴ２１１０がＯＦＦであるため、ＥＬ素子２１１３には電流が流れず、発光しない。この場合にも、新たに追加したＴＦＴ２１１８による電流パスが存在するため、容量手段２１１２が充電される。その後、第５のゲート信号線２１０６がＬレベルとなってＴＦＴ２１１８がＯＦＦすると、図２１(Ｃ)に示すように、容量手段２１１２に貯まっていた電荷の移動が生じ、ＴＦＴ２１１１のしきい値を下回る瞬間にＴＦＴ２１１１がＯＦＦし、電荷の移動も終了する。よって容量手段２１１２には、ＴＦＴ２１１１のしきい値が保持される。
【０１４７】
本実施例においては、第１〜第５のゲート信号線によって、各ＴＦＴを独立して制御しているが、構成はこの限りではない。画素の開口率等を考えた場合、信号線の本数は可能な限り少ないことが望ましく、同期して動作するＴＦＴ、例えば図２１(Ａ)においてはＴＦＴ２１０８、２１０９に関しては、その極性を同極性として、１本のゲート信号線を用いて制御しても良い。
【０１４８】
なお、本実施例と、他の実施例に記載の他の実施例を組み合わせて用いても良い。
【０１４９】
[実施例８]
本実施例ではＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図１３、図１４を用いて説明する。
【０１５０】
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【０１５１】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１５２】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００nm(好ましくは５０〜１００nm)の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００nm(好ましくは１００〜１５０nm)の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００nmの厚さに形成した。
【０１５３】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０nm(好ましくは３０〜６０nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【０１５４】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００℃、１時間)を行った後、熱結晶化(５５０℃、４時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【０１５５】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４nm)の第２高調波(５３２nm)や第３高調波(３５５nm)を適用する。
【０１５６】
また出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００MW／cm2程度(好ましくは０．１〜１０MW／cm2)が必要である。そして、１０〜２０００cm／s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１５７】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギー密度を１００〜７００mJ/cm2(代表的には２００〜３００mJ/cm2)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Hzとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm(好ましくは幅４００μm)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８％として行っても良い。
【０１５８】
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００nmの非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１５９】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【０１６０】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５nmの厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１６１】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１６２】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電膜５００８を積層形成した。
【０１６３】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ(純度９９．９９９９％)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができた。
【０１６４】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１６５】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図１３(Ｂ))
【０１６６】
本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（sccm）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１６７】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０（sccm）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１６８】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１６９】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。(図１３(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【０１７０】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を４０〜８０keVとして行う。本実施例ではドーズ量を５．０×１０13atoms/cm2とし、加速電圧を５０keVとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施例ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１７１】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15atoms/cm2とし、加速電圧を６０〜１２０keVとして行う。本実施例では、ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。
【０１７２】
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第３の不純物領域（Ｎ−領域、Ｌｏｖ領域）５０２６には１×１０18〜５×１０19ａｔｏｍｓ／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加された。また第２の不純物領域（Ｎ＋領域）５０２５、５０２８には１×１０19〜５×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域（Ｎ−−領域）５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域（Ｎ−−領域、ＬＤＤ領域）５０２９とよぶ。
【０１７３】
なお本実施例では、第２のドーピング処理のみにより、第３の不純物領域（Ｎ−領域）５０２６及び第２の不純物領域（Ｎ＋領域）５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１７４】
次いで図１４(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第３のドーピング処理を行う。第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０１７５】
第３のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０１７６】
本実施例では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16atoms/cm2とし、加速電圧を８０keVとした。
【０１７７】
なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０１７８】
ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21atoms/cm3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０１７９】
なお本実施例では、第３のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１８０】
次いで図１４(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１８１】
次いで、図１４(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０１８２】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０１８３】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０１８４】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０１８５】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０１８６】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と窒化珪素膜あるいは窒化酸化珪素膜の積層構造を用いても良い。
【０１８７】
本実施例では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１８８】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第２の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０１８９】
次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(Indium Tin Oxide：ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極がＥＬ素子の陽極に相当する。
【０１９０】
本実施例では、ＩＴＯを１１０nm厚さで成膜、その後パターニングし、画素電極５０３８形成した。
【０１９１】
次いで、各不純物領域とそれぞれ電気的に接続される配線５０３９〜５０４５を形成する。なお本実施例では、配線５０３９〜５０４５は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０１９２】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０１９３】
こうして、画素部のＮチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４２によってソース信号線（５０１９ａと５０１９ｂの積層）と電気的に接続され、もう一方は、配線５０４３によって画素部のＰチャネル型ＴＦＴのゲート電極と電気的に接続される。また、画素部のＰチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４４によって画素電極５０３８と電気的に接続されている。ここで、画素電極５０３８上の一部と、配線５０４４の一部を重ねて形成することによって、配線５０４４と画素電極５０３８の電気的接続をとっている。
【０１９４】
以上の工程により図１４(Ｄ)に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０１９５】
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１５ａと重なる低濃度不純物領域５０２６（Ｌｏｖ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２５とを有している。このＮチャネル型ＴＦＴと配線５０４０で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１６ａと重なる低濃度不純物領域５０３３（Ｌｏｖ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３２とを有している。
【０１９６】
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域５０２９(Ｌoff領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２８とを有している。また画素部において、Ｐチャネル型の駆動用ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１８ａと重なる低濃度不純物領域５０３５(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３４とを有している。
【０１９７】
次いで、第３の層間絶縁膜５０４６を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０１９８】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０４６の組み合わせの例を以下に挙げる。
【０１９９】
第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜とプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０４６としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、第３の層間絶縁膜５０４６としてアクリルを用いる組み合わせがある。
【０２００】
第３の層間絶縁膜５０４６の画素電極５０３８に対応する位置に開口部を形成する。第３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２０１】
第３の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm(好ましくは、１×１０8〜１×１０10Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２０２】
次いで、第３の層間絶縁膜５０４６の開口部において露出している画素電極５０３８上に、ＥＬ層５０４７を形成する。
【０２０３】
ＥＬ層５０４７としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２０４】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、ここでは、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
【０２０５】
ＥＬ層５０４７は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２０６】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４７を形成している。具体的には、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設け、その上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２０７】
なお、図１４(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５０４７を作り分ける構成とすることができる。
【０２０８】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に発光層として１００nm程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５０４７を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２０９】
なお、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２１０】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５０４７であってもよい。
【０２１１】
次に、ＥＬ層５０４７の上には導電膜からなる対向電極５０４８が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。対向電極５０４８がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２１２】
対向電極５０４８まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極（陽極）５０３８、ＥＬ層５０４７及び対向電極（陰極）５０４８で形成された素子を指す。
【０２１３】
ＥＬ素子を完全に覆うようにしてパッシベーション膜５０４９を設けることは有効である。パッシベーション膜５０４９としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２１４】
カバレッジの良い膜をパッシベーション膜５０４９として用いることが好ましく、炭素膜、特にＤＬＣ(ダイヤモンドライクカーボン)膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層５０４７の酸化を抑制することが可能である。そのため、ＥＬ層５０４７が酸化するといった問題を防止できる。
【０２１５】
なお、第３の層間絶縁膜５０４６を形成した後、パッシベーション膜５０４９を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２１６】
なお、実際には図１４(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０２１７】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【０２１８】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０２１９】
[実施例９]
本実施例では、実施例８に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図１５を用いて説明する。
【０２２０】
なお、図１５(Ａ)までの工程は、実施例１１において、図１３(Ａ)〜(Ｄ)、図１４(Ａ)に示した工程と同様である。ただし、画素部を構成する駆動用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域(Ｌoff領域)を有する、Ｎチャネル型のＴＦＴである点が異なる。この駆動用ＴＦＴにおいては、実施例９に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域(Ｌoff領域)を形成すれば良い。
【０２２１】
図１３及び図１４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２２２】
図１５(Ａ)に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２２３】
次いで、図１５(Ｂ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０２２４】
また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０２２５】
上記の様に、第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半導体層のダングリングボンドが終端される。
【０２２６】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２２７】
ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２２８】
以上の工程により、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０２２９】
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と窒化珪素膜あるいは窒化酸化珪素膜の積層構造を用いても良い。
【０２３０】
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、駆動回路部及び画素部を構成する各ＴＦＴの不純物領域(第３の不純物領域(Ｎ＋領域)及び第４の不純物領域(Ｐ＋領域))に達するコンタクトホールを形成する。
【０２３１】
次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９を形成する。なお本実施例では、配線５１０３〜５１０９は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０２３２】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２３３】
画素部のスイッチング用ＴＦＴのソース領域またはドレイン領域の一方は、配線５１０６によってソース配線(５０１９ａと５０１９ｂの積層)と電気的に接続され、もう一方は、配線５１０７によって画素部の駆動用ＴＦＴのゲート電極と電気的に接続される。
【０２３４】
次いで図１５(Ｃ)に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２３５】
第３の層間絶縁膜５１１０によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２３６】
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１０に、配線５１０８に達するコンタクトホールを形成する。
【０２３７】
次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５１１１がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２３８】
画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによって、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動用ＴＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。
【０２３９】
次いで図１５(Ｄ)に示すように、各画素間のＥＬ層を塗り分けるために、土手５１１２を形成する。土手５１１２としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２４０】
ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２４１】
なお、画素電極５１１１と配線５１０８を電気的に接続する際に、第３の層間絶縁膜５１１０に形成したコンタクトホールの部分にも、土手５１１２を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１２によって埋めることにより、段差に起因するＥＬ層の劣化を防いでいる。
【０２４２】
第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。
【０２４３】
第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土手５１１２としてもＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜とプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせがある。
【０２４４】
土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm(好ましくは、１×１０8〜１×１０10Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２４５】
次いで、土手５１１２に囲まれた、露出している画素電極５１１１上に、ＥＬ層５１１３を形成する。
【０２４６】
ＥＬ層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２４７】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、ここでは、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
【０２４８】
ＥＬ層５１１３は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２４９】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５１１３を形成している。具体的には、発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設け、その上に、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２５０】
なお、図１５(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５１１３を作り分ける構成とすることができる。
【０２５１】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に、発光層として１００nm程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５１１３を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２５２】
なお、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２５３】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５１１３であってもよい。
【０２５４】
次に、ＥＬ層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４がＥＬ素子の陽極に相当する。
【０２５５】
画素電極５１１４まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極(陰極)５１１１、ＥＬ層５１１３及び画素電極(陽極)５１１４で形成されたダイオードを指す。
【０２５６】
本実施例では、画素電極５１１４が透明導電膜によって形成されているため、ＥＬ素子が発した光は、基板５０００とは逆側に向かって放射される。また、第３の層間絶縁膜５１１０によって、配線５１０６〜５１０９が形成された層とは別の層に、画素電極５１１１を形成している。そのため、実施例９に示した構成と比較して、開口率を上げることができる。
【０２５７】
ＥＬ素子を完全に覆うようにして保護膜(パッシベーション膜)５１１５を設けることは有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２５８】
なお本実施例のように、ＥＬ素子が発した光が画素電極５１１４側から放射される場合、保護膜５１１５としては、光を透過する膜を用いる必要がある。
【０２５９】
なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２６０】
なお、実際には図１５(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)等のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０２６１】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【０２６２】
[実施例１０]
本実施例では、本発明を用いて発光装置を作製した例について、図１６を用いて説明する。
【０２６３】
図１６は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１６(Ｂ)は、図１６(Ａ)のＡ−Ａ’における断面図、図１６(Ｃ)は図１６(Ａ)のＢ−Ｂ’における断面図である。
【０２６４】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２６５】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有している。図１６(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０２６６】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜（平坦化膜）４３０１ａが形成され、その上にＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２６７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０２６８】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２６９】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２７０】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２７１】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１ｂに電気的に接続される。
【０２７２】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２７３】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２７４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２７５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２７６】
図１６(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２７７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１ｂとが、導電性フィラー４３００ａによって電気的に接続される。
【０２７８】
[実施例１１]
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２７９】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２８０】
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。
【０２８１】
【化１】
Figure 0003732477
【０２８２】
(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２８３】
上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。
【０２８４】
【化２】
Figure 0003732477
【０２８５】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２８６】
上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。
【０２８７】
【化３】
Figure 0003732477
【０２８８】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２８９】
[実施例１２]
本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタのゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流し、ソース・ドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。
【０２９０】
例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じた電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしきい値補正に、本発明のしきい値補正方法を用いる。
【０２９１】
図２７（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
【０２９２】
簡単な動作タイミングを図２７（Ｂ）に示す。ｉ行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値取得動作は１水平期間ごとに行うことが出来る。
【０２９３】
図２８（Ａ）に、図２７とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図２７の場合と異なる点としては、１段のサンプリングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号によって、双方の動作が選択される。
【０２９４】
図２８（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるようにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。
【０２９５】
図２９（Ａ）に、さらに異なる構成の駆動回路の構成を示す。ここでは、１段のサンプリングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂ、９００１Ｃの３つとなっており、ビデオ入力制御信号、出力制御信号によって、それぞれの動作が選択される。
【０２９６】
図２９（Ｂ）に示すように、ビデオ入力制御信号、出力制御信号によって、１水平期間ごとに、電流源回路９００１Ａ〜９００１Ｃの動作が、しきい値補正→映像信号入力→画素への電流出力といった順に切り替わるようにする。サンプリング動作は、図２８に示した構成と同様、線順次で行われる。
【０２９７】
図３０（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図２７の構成においては、映像信号の形式はデジタル・アナログを問わないが、図３０（Ａ）の構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２のラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される。ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異なっている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源回路を配置し、その電流値の比を１：２：４：・・・２(n-1)とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。
【０２９８】
動作タイミングは、図２７に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路９００１において、しきい値補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行い、画素へ電流を出力する。サンプリング動作は、図２８に示した構成と同様、線順次で行われる。
【０２９９】
図３１（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路９００１へと入力されて、電流が出力される。
【０３００】
また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。
【０３０１】
図３１（Ｂ）に示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素などへの電流の出力が行われる。サンプリング動作は、図２８に示した構成と同様、線順次で行われる。
【０３０２】
以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本発明のしきい値補正手段の適用が可能である。また、図２８、図２９に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図３０、図３１等の構成と組み合わせて使用しても良い。
【０３０３】
[実施例１３]
本明細書でこれまでに示してきた構成では、駆動用ＴＦＴにはＰチャネル型ＴＦＴを用いていたが、本発明は駆動用ＴＦＴにＮチャネル型ＴＦＴを用いた場合の構成にも適用が可能である。図３２（Ａ）に構成を示す。
【０３０４】
駆動用ＴＦＴ３２１０はＮチャネル型であり、この場合、ソース領域はＥＬ素子３２１５の陽極と接続されている側であり、ドレイン領域は、ＴＦＴ３２１１を介して電流供給線３２１４と接続されている側となる。そこで、容量手段３２１２、３２１３は、駆動用ＴＦＴ３２１０のゲート・ソース間の電圧を保持出来るようなノードに設ける。
【０３０５】
動作について説明する。図３２（Ｂ）に示すように、まず、駆動用ＴＦＴ３２０８がＯＮするように他のＴＦＴを導通する。続いて、図３２（Ｃ）に示すように、ＴＦＴ３２０９、３２１１をＯＦＦすると、駆動用ＴＦＴ３２０８のゲート・ソース間電圧がそのしきい値電圧に等しくなるまで、図のように電荷が移動し、やがて駆動用ＴＦＴ３２０８がＯＦＦする。このとき、容量手段３２１２には、駆動用ＴＦＴ３２０８０のしきい値電圧が保持されている。
【０３０６】
続いて、図３２（Ｄ）に示すように、映像信号が入力される。先に容量手段３２１２に保持されているしきい値電圧が、この映像信号に上乗せされて、駆動用ＴＦＴ３２０８のゲートに入力され、このときの駆動用ＴＦＴ３２０８のゲート・ソース間電圧にしたがって、電流供給線３２１４からＥＬ素子３２１５に電流が供給されることになる。よって、隣接画素において、駆動用ＴＦＴ３２０８のしきい値電圧がばらついたとしても、そのばらつきに関係なく、容量手段３２１２によってしきい値電圧が映像信号に上乗せされるため、駆動用ＴＦＴのゲート・ソース間電圧は隣接画素ごとにばらつくことがない。
【０３０７】
さらに、図３２に示した構成でＥＬ素子３２１５が発光によって劣化した場合、陽極−陰極間の電圧が上昇する。これにより、通常であれば駆動用ＴＦＴ３２０８のソース領域の電位が上昇し、結果として発光時のゲート・ソース間電圧が小さくなってしまうという問題が考えられるが、本実施例で示した構成によると、図３２（Ｂ）〜（Ｃ）における、しきい値電圧の取得において、ＴＦＴ３２０９がＯＮすることによって、駆動用ＴＦＴ３２０８のソース領域の電位は、電源線３２１６の電位に固定される。よって前述のように、駆動用ＴＦＴ３２０８のゲート・ソース間電圧が小さくなることがないため、経時的な輝度低下を抑えることが出来る。
【０３０８】
なお、本実施例において、駆動用ＴＦＴ３２１０はＮチャネル型としている。他のＴＦＴは、ＯＮ・ＯＦＦの制御のみを行うスイッチ素子として用いているので、その極性は問わない。また、ＴＦＴ３２０７、３２０８については、ＯＮ、ＯＦＦのタイミングが同一であるので、ゲート信号線を共有しているが、スイッチ素子の制御についてはこの限りでない。
【０３０９】
また、ＴＦＴ３２１１は、ＥＬ素子３２１５への電流供給を任意のタイミングで遮断するための消去用ＴＦＴとしても用いることが出来る。
【０３１０】
[実施例１４]
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３１１】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１７に示す。
【０３１２】
図１７（Ａ）は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３１３】
図１７(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の発光装置は表示部３１０２に用いることができる。
【０３１４】
図１７(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０３１５】
図１７（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示部３３０２に用いることができる。
【０３１６】
図１７(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３１７】
図１７(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に用いることができる。
【０３１８】
図１７(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９、接眼部３６１０等を含む。本発明の発光装置は表示部３６０２に用いることができる。
【０３１９】
図１７(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０３２０】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３２１】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３２２】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３２３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１３に示したいずれの構成の発光装置を用いても良い。
【発明の効果】
本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常に画素ごとのＴＦＴのしきい値ばらつきを補正することが出来る。さらに、電荷の充電を行う期間と、ゲート信号線を選択して映像信号を画素に書き込む期間とを独立して設けることが出来るため、それぞれの動作に時間の余裕を持って行わせることが可能である。よって、回路の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる。
【０３２４】
従来例と比べても、より簡単な動作原理に基づいており、さらに素子数等が大きく増加することがないため、開口率等が低くなる心配もなく、大変効果的といえる。
【図面の簡単な説明】
【図１】 本発明の発光装置における画素構成の一形態を示す回路図と画素の動作について示す図。
【図２】 図１に示した画素の駆動について説明する図。
【図３】 一般的に用いられる発光装置の画素の構成例を示す回路図。
【図４】 デジタル映像信号を用いて時間階調方式によって駆動する場合の画素の構成を示す回路図。
【図５】 しきい値ばらつきの補正が可能な画素の構成を示す回路図と画素の動作について示す図。
【図６】 図５に示した画素の駆動について説明する図。
【図７】 本発明の一実施例であるアナログ映像信号入力方式の発光装置の構成例を示す図。
【図８】 図７に示した発光装置におけるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図９】 本発明の一実施例であるデジタル映像信号入力方式の発光装置の構成例を示す図。
【図１０】 図９に示した発光装置におけるソース信号線駆動回路の構成例を示す図。
【図１１】 図８と異なる構成のゲート信号線駆動回路の構成例を示す図。
【図１２】 図１１に示したゲート信号線駆動回路のパルス出力タイミングを説明する図。
【図１３】 発光装置の製造工程例を示す図。
【図１４】 発光装置の製造工程例を示す図。
【図１５】 発光装置の製造工程例を示す図。
【図１６】 発光装置の外観図および断面図。
【図１７】 本発明が適用可能な電子機器の例を示す図。
【図１８】 本発明の発光装置における画素構成の一実施例を示す回路図と画素の動作について示す図。
【図１９】 図１８に示した画素の駆動について説明する図。
【図２０】 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。
【図２１】 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。
【図２２】 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。
【図２３】 図２２に示した画素構成のバリエーションについて示す回路図。
【図２４】 本発明の画素を有する発光装置を、デジタル時間階調方式によって駆動する場合の、ゲート信号線におけるタイミングチャートを示す図。
【図２５】 図２４のタイミングチャートに従ってゲート信号線にパルスを出力するためのゲート信号線駆動回路の構成を示す図。
【図２６】 本発明の動作原理を説明する図。
【図２７】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２８】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２９】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図３０】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図３１】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図３２】 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。
【図面の簡単な説明】
【図１】 本発明の発光装置における画素構成の一形態を示す図。
【図２】 図１に示した画素の駆動について説明する図。
【図３】 一般的に用いられる発光装置の画素の構成例を示す図。
【図４】 デジタル映像信号を用いて時間階調方式によって駆動する場合の画素の構成を示す図。
【図５】 しきい値ばらつきの補正が可能な画素の構成を示す図。
【図６】 図５に示した画素の駆動について説明する図。
【図７】 本発明の一実施例であるアナログ映像信号入力方式の発光装置の構成例を示す図。
【図８】 図７に示した発光装置におけるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。
【図９】 本発明の一実施例であるデジタル映像信号入力方式の発光装置の構成例を示す図。
【図１０】 図９に示した発光装置におけるソース信号線駆動回路の構成例を示す図。
【図１１】 図８と異なる構成のゲート信号線駆動回路の構成例を示す図。
【図１２】 図１１に示したゲート信号線駆動回路のパルス出力タイミングを説明する図。
【図１３】 発光装置の製造工程例を示す図。
【図１４】 発光装置の製造工程例を示す図。
【図１５】 発光装置の製造工程例を示す図。
【図１６】 発光装置の外観図および断面図。
【図１７】 本発明が適用可能な電子機器の例を示す図。
【図１８】 本発明の発光装置における画素構成の一実施例を示す図。
【図１９】 図１８に示した画素の駆動について説明する図。
【図２０】 本発明の発光装置における画素構成の一実施例および動作について示す図。
【図２１】 本発明の発光装置における画素構成の一実施例および動作について示す図。
【図２２】 本発明の発光装置における画素構成の一実施例および動作について示す図。
【図２３】 図２２に示した画素構成のバリエーションについて示す図。
【図２４】 本発明の画素を有する発光装置を、デジタル時間階調方式によって駆動する場合の、ゲート信号線におけるタイミングチャートを示す図。
【図２５】 図２４のタイミングチャートに従ってゲート信号線にパルスを出力するためのゲート信号線駆動回路の構成を示す図。
【図２６】 本発明の動作原理を説明する図。
【図２７】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２８】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図２９】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図３０】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図３１】 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。
【図３２】 本発明の発光装置における画素構成の一実施例および動作について示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a structure of a light emitting device having a transistor. The present invention particularly relates to a structure of an active matrix light-emitting device having a thin film transistor (hereinafter referred to as a TFT) manufactured on an insulator such as glass or plastic. The present invention also relates to an electronic device using such a light-emitting device for a display portion.
[0002]
[Prior art]
In recent years, development of display devices using light-emitting elements such as electroluminescence (EL) elements has been activated. The light-emitting element has high visibility because it emits light by itself, and is suitable for thinning because it does not require a backlight necessary for a liquid crystal display (LCD) or the like, and has almost no restriction on the viewing angle.
[0003]
Here, the EL element refers to an element having a light emitting layer from which luminescence generated by applying an electric field can be obtained. In this light emitting layer, there are light emission (fluorescence) when returning from the singlet excited state to the ground state, and light emission (phosphorescence) when returning from the triplet excited state to the ground state. Any of the light emission forms described above may be used.
[0004]
An EL element is configured such that a light emitting layer is sandwiched between a pair of electrodes (anode and cathode), and usually has a laminated structure. A typical example is a stacked structure of “anode / hole transport layer / light emitting layer / electron transport layer / cathode” proposed by Tang et al. Of Eastman Kodak Company. This structure has a very high luminous efficiency, and this structure is employed in many EL devices that are currently being studied.
[0005]
In addition to this, between the anode and the cathode, “hole injection layer / hole transport layer / light emitting layer / electron transport layer” or “hole injection layer / hole transport layer / light emitting layer / electron transport”. There is a structure of stacking in the order of “layer / electron injection layer”. As the structure of the EL element used in the light emitting device of the present invention, any of the above structures may be adopted. Further, a fluorescent pigment or the like may be doped into the light emitting layer.
[0006]
In the present invention, in the EL element, all layers provided between the anode and the cathode are collectively referred to as an EL layer. Therefore, the above-described hole injection layer, hole transport layer, light emitting layer, electron transport layer, and electron injection layer are all included in the EL element, and a light emitting element including an anode, an EL layer, and a cathode is referred to as an EL element. Call.
[0007]
FIG. 3 shows a structure of a pixel in a general light emitting device. Note that an EL display device is taken as an example of a typical light-emitting device. The pixel shown in FIG. 3 includes a source signal line 301, a gate signal line 302, a switching TFT 303, a driving TFT 304, a capacitor means 305, an EL element 306, a current supply line 307, and a power supply 308.
[0008]
The connection relationship of each part will be described. Here, the TFT has three terminals of a gate, a source, and a drain. However, the source and drain cannot be clearly distinguished because of the structure of the TFT. Therefore, when describing connection between elements, one of a source and a drain is referred to as a first electrode, and the other is referred to as a second electrode. Regarding the ON / OFF of a TFT, when it is necessary to explain the potential of each terminal (the voltage between the gate and the source of a TFT), it is expressed as a source, a drain, or the like.
[0009]
In the present invention, the TFT is ON means that the voltage between the gate and the source of the TFT exceeds the threshold value and a current flows between the source and the drain. The TFT is OFF. In this state, the gate-source voltage of the TFT is below its threshold value, and no current flows between the source and drain.
[0010]
A gate electrode of the switching TFT 303 is connected to the gate signal line 302, a first electrode is connected to the source signal line 301, and a second electrode is connected to the gate electrode of the driving TFT 304. A first electrode of the driving TFT 304 is connected to the current supply line 307, and a second electrode is connected to the first electrode of the EL element 306. A second electrode of the EL element 306 is connected to the power source 308. The capacitor unit 305 is connected between the gate electrode of the driving TFT 304 and the first electrode, and holds the gate-source voltage of the driving TFT 304.
[0011]
When the potential of the gate signal line 302 changes and the switching TFT 303 is turned ON, the video signal input to the source signal line 301 is input to the gate electrode of the driving TFT 304. The gate-source voltage of the driving TFT 304 is determined according to the potential of the input video signal, and the current flowing between the source and drain of the driving TFT 304 (hereinafter referred to as drain current) is determined. This current is supplied to the EL element 306 to emit light.
[0012]
By the way, a TFT formed of polycrystalline silicon (polysilicon, hereinafter referred to as P-Si) has higher field effect mobility and a higher ON current than a TFT formed of amorphous silicon (amorphous silicon, hereinafter referred to as A-Si). Therefore, it is more suitable as a transistor used for a light-emitting device.
[0013]
On the other hand, TFTs formed of polysilicon have a problem that electrical characteristics are likely to vary due to defects in crystal grain boundaries.
[0014]
In the pixel shown in FIG. 3, when the characteristics such as the threshold value and the ON current of the TFTs constituting the pixel vary from pixel to pixel, even when the same video signal is input, the magnitude of the drain current of the TFT is accordingly increased. Therefore, the luminance of the EL element 306 varies. Therefore, there has been a problem in the case of analog gradation.
[0015]
Therefore, a digital gray scale method has been proposed in which the EL element is driven only in two states of luminance of 100% and 0% by using a region where the threshold value of the TFT hardly affects the ON current. Since this method can express only two gradations of white and black, multi-gradation is realized in combination with the time gradation method.
[0016]
In the case of using a method combining a digital gray scale method and a time gray scale method, the pixel structure of the light emitting device is as shown in FIGS. By using the erasing TFT 406 in addition to the switching TFT 404 and the driving TFT 405, the length of the light emission time can be finely controlled.
[0017]
On the other hand, an analog gray scale method that can correct the threshold variation of TFTs has been proposed (for example, see Patent Document 1).
[0018]
[Patent Document 1]
US Pat. No. 6,229,506
[0019]
As shown in FIG. 5, a source signal line 501, first to third gate signal lines 502 to 504, TFTs 505 to 508, and capacitor means 509 (C 2 ), 510 (C 1 ), A current supply line 512, and an EL element 511.
[0020]
The gate electrode of the TFT 505 is connected to the first gate signal line 502, the first electrode is connected to the source signal line 501, and the second electrode is connected to the first electrode of the capacitor means 509. . The second electrode of the capacitor means 509 is connected to the first electrode of the capacitor means 510, and the second electrode of the capacitor means 510 is connected to the current supply line 512. The gate electrode of the TFT 506 is connected to the second electrode of the capacitor means 509 and the first electrode of the capacitor means 510, the first electrode is connected to the current supply line 512, and the second electrode is the second electrode of the TFT 507. 1 electrode and the first electrode of the TFT 508. The gate electrode of the TFT 507 is connected to the second gate signal line 503, and the second electrode is connected to the second electrode of the capacitor means 509 and the first electrode of the capacitor means 510. The gate electrode of the TFT 508 is connected to the third gate signal line 504, and the second electrode is connected to the first electrode of the EL element 511. A constant potential is applied to the second electrode of the EL element 511 by the power source 513 and has a potential difference from the current supply line 512.
[0021]
The operation will be described with reference to FIGS. 5B and 6A to 6F. FIG. 5B shows timings of video signals and pulses inputted to the source signal line 501 and the first to third gate signal lines 502 to 504. In accordance with each operation shown in FIG. It is divided into sections of ~ VIII. Further, in the example of the pixel shown in FIG. 5, the pixel is configured using four TFTs, and the polarities thereof are all P-channel types. Therefore, it is assumed that the L level is input to the gate electrode to be turned ON, and the H level is input to be turned OFF.
[0022]
First, the first gate signal line 502 becomes L level, and the TFT 505 is turned on (section I). Subsequently, the second and third gate signal lines become L level, and the TFTs 507 and 508 are turned on. Here, as shown in FIG. 6A, the capacitor means 509 and 510 are charged, and the voltage held by the capacitor means 510 becomes the threshold value (V th ), The TFT 506 is turned on (section II).
[0023]
Subsequently, the third gate signal line becomes H level, and the TFT 508 is turned off. Then, the charges stored in the capacitor means 509 and 510 move again, and the voltage held in the capacitor means 510 eventually becomes V. th Is equal to At this time, as shown in FIG. 6B, both the potentials of the current supply line 512 and the source signal line 501 are V. DD Therefore, also in the capacitor means 509, the held voltage is V th Is equal to Accordingly, the TFT 506 is turned off eventually.
[0024]
As described above, the voltage held in the capacitor means 509 and 510 is V th When the second gate signal line 503 becomes H level, the TFT 507 is turned OFF (section IV). By this operation, as shown in FIG. th Is retained.
[0025]
At this time, the capacity means 510 (C 1 ) Charge Q held in 1 With respect to, the relationship as shown in the equation (1) is established. At the same time, the capacity means 509 (C 2 ) Charge Q held in 2 In this case, the relationship as shown in Expression (2) is established.
[0026]
[Expression 1]
Figure 0003732477
[0027]
[Expression 2]
Figure 0003732477
[0028]
Subsequently, as shown in FIG. 6D, a video signal is input (section V). A video signal is output to the source signal line 501, and the potential is V. DD To video signal potential V Data (Here, since the TFT 506 is a P-channel type, V DD > V Data And ). At this time, the potential of the gate electrode of the TFT 506 is V P Assuming that the charge at this node is Q, the relations as in the equations (3) and (4) are established according to the charge conservation law including the capacitor means 509 and 510.
[0029]
[Equation 3]
Figure 0003732477
[0030]
[Expression 4]
Figure 0003732477
[0031]
From the expressions (1) to (4), the potential V of the gate electrode of the TFT 506 is obtained. P Is represented by equation (5).
[0032]
[Equation 5]
Figure 0003732477
[0033]
Therefore, the gate-source voltage V of the TFT 506 GS Is represented by equation (6).
[0034]
[Formula 6]
Figure 0003732477
[0035]
On the right side of Equation (6), V th This term is included. In other words, the threshold value of the TFT 506 in the pixel is added to the video signal input from the source signal line and held in the capacitor means 510.
[0036]
When the input of the video signal is completed, the first gate signal line 502 becomes H level and the TFT 505 is turned off (section VI). Thereafter, the source signal line returns to a predetermined potential (section VII). With the above operation, the writing operation of the video signal to the pixel is completed (FIG. 6E).
[0037]
Subsequently, the third gate signal line becomes L level, the TFT 508 is turned on, and a current flows through the EL element as shown in FIG. 6F, whereby the EL element emits light. At this time, the value of the current flowing through the EL element is in accordance with the gate-source voltage of the TFT 506, and the drain current I flowing through the TFT 506 is DS Is represented by equation (7).
[0038]
[Expression 7]
Figure 0003732477
[0039]
From equation (7), the drain current I of the TFT 506 DS Has a threshold V th It turns out that it does not depend on the value of. Therefore, even when the threshold value of the TFT 506 varies, the potential V of the video signal is corrected by correcting the value for each pixel and adding it to the video signal. Data It can be seen that the current according to the current flows in the EL element.
[0040]
[Problems to be solved by the invention]
However, in the case of the above-described configuration, when the capacitance values of the capacitor means 509 and 510 vary, the drain current I of the TFT 506 DS Will be scattered. In view of the above, an object of the present invention is to provide a light emitting device using a pixel having a configuration capable of correcting a variation in threshold value of a TFT by a configuration that is not affected by variation in capacitance value.
[0041]
[Means for Solving the Problems]
According to the above-described method, the drain current I of the TFT 506 DS Depends on the capacitance values of the two capacitance means 509 and 510. That is, when the state of holding the threshold value (FIG. 6C) shifts to the video signal writing (FIG. 6D), the capacity means C 1 , C 2 There is a charge transfer between them. That is, C 1 The voltage between both electrodes and C 2 The voltage between the two electrodes changes from FIG. 6C to FIG. 6D. At that time, C 1 , C 2 If there is variation in the capacitance value of C, 1 The voltage between both electrodes and C 2 The voltage between the two electrodes also varies. In the present invention, there is no movement of charge in the capacitive means in the process of inputting the video signal after storing the threshold value using the capacitive means. Therefore, the voltage between both electrodes of the capacitive means does not change. Therefore, correction can be performed by adding the threshold value to the video signal as it is, so that the drain current can be prevented from being affected by variation in the capacitance value.
[0042]
Further, as the transistor in the present invention, a transistor mainly composed of TFTs is given as an example, but a single crystal transistor or a transistor using an organic substance may be used. For example, the single crystal transistor can be a transistor formed using SOI technology. Further, the thin film transistor may be one using a polycrystalline semiconductor or an amorphous semiconductor as an active layer. For example, a TFT using polysilicon or a TFT using amorphous silicon can be used. In addition, a bipolar transistor or a transistor formed of carbon nanotubes may be used.
[0043]
The configuration of the present invention will be described below.
[0044]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
At least a current supply line, first to fourth transistors, and capacitor means;
The gate electrode of the first transistor is electrically connected to the first electrode of the second transistor and the first electrode of the capacitor, and the first electrode is electrically connected to the current supply line. The second electrode is electrically connected to the second electrode of the second transistor and the first electrode of the third transistor;
The first signal is input to the gate electrode of the second transistor,
The second signal is input to the gate electrode of the third transistor,
A second electrode of the capacitor means is electrically connected to a first electrode of the fourth transistor;
A third signal is input to the gate electrode of the fourth transistor, and the second electrode is electrically connected to the current supply line.
[0045]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the fifth transistor is electrically connected to the current supply line.
[0046]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the fifth transistor is electrically connected to the current supply line.
[0047]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
A gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode is connected to the second gate signal line. Electrically connected to the first electrode of the transistor and the first electrode of the capacitor means;
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
The gate electrode of the fourth transistor is electrically connected to the fourth gate signal line, and the second electrode is electrically connected to the current supply line.
[0048]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
A gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode is connected to the second gate signal line. Electrically connected to the first electrode of the transistor and the first electrode of the capacitor means;
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
The gate electrode of the fourth transistor is electrically connected to the third gate signal line, and the second electrode is electrically connected to the current supply line.
[0049]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The gate electrode of the sixth transistor is electrically connected to the fifth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.
[0050]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The gate electrode of the sixth transistor is electrically connected to the fourth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.
[0051]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.
[0052]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.
[0053]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.
[0054]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.
[0055]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line.
[0056]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line.
[0057]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the sixth transistor;
The second electrode of the sixth transistor is electrically connected to the current supply line.
[0058]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to a first electrode of the sixth transistor;
The second electrode of the sixth transistor is electrically connected to the current supply line.
[0059]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fifth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.
[0060]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fourth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.
[0061]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the sixth transistor;
A second electrode of the sixth transistor is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fifth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.
[0062]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And the first electrode of the second transistor and the first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to a first electrode of the sixth transistor;
A second electrode of the sixth transistor is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fourth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.
[0063]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
A gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode is connected to the second gate signal line. A first electrode of the transistor, a first electrode of the sixth transistor, and a first electrode of the capacitor means;
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
The second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode and the second electrode of the sixth transistor. And
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The seventh transistor includes a second electrode of the first transistor and a second electrode of the sixth transistor between the second electrode of the first transistor and the first electrode of the sixth transistor. , Or between the first electrode of the third transistor and the gate electrode of the sixth transistor, and the gate electrode is connected to the fifth gate signal line. It is characterized by being electrically connected.
[0064]
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
A gate electrode of the first transistor is electrically connected to the first gate signal line, a first electrode is electrically connected to the source signal line, and a second electrode is connected to the second gate signal line. A first electrode of the transistor, a first electrode of the sixth transistor, and a first electrode of the capacitor means;
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
The second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode and the second electrode of the sixth transistor. And
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The seventh transistor includes a second electrode of the first transistor and a second electrode of the sixth transistor between the second electrode of the first transistor and the first electrode of the sixth transistor. , Or between the first electrode of the third transistor and the gate electrode of the sixth transistor, and the gate electrode is connected to the fourth gate signal line. It is characterized by being electrically connected.
[0065]
In the light emitting device of the present invention,
The second transistor and the third transistor may have the same polarity.
[0066]
In the light emitting device of the present invention,
The gate length of the fifth transistor is L 1 , Channel width W 1 And the gate length of the sixth transistor is L 2 , Channel width W 2 When
(W 1 / L 1 )> (W 2 / L 2 )
The one that holds is included.
[0067]
In the light emitting device of the present invention,
The gate length of the fifth transistor is L 1 , Channel width W 1 And the gate length of the sixth transistor is L 2 , Channel width W 2 When
(W 1 / L 1 ) <(W 2 / L 2 )
The one that holds is included.
[0068]
The light emitting device of the present invention is
The second electrode of the sixth transistor is electrically connected to a power supply line having a potential difference from the current supply line or one gate signal line excluding the gate signal line for controlling the pixel. May be.
[0069]
The light emitting device of the present invention is
The second electrode of the seventh transistor is electrically connected to a power supply line having a potential difference from the current supply line or one gate signal line excluding the gate signal line for controlling the pixel. May be.
[0070]
The light emitting device of the present invention is
The second electrode of the light emitting element may be electrically connected to a power supply line having a potential difference from the current supply line.
[0071]
In the light emitting device of the present invention,
The pixel has a storage capacitor means,
The first electrode of the storage capacitor means is electrically connected to the second electrode of the first transistor. A constant potential is applied to the second electrode, and the video signal input from the source signal line in the previous period. It is characterized by holding.
[0072]
The driving method of the light emitting device of the present invention is as follows:
A driving method of a light emitting device having a pixel provided with a light emitting element,
The pixel includes at least a source signal line, a current supply line, a transistor for supplying a desired current to the light emitting element, a light emitting element, and a capacitor means.
A first step of accumulating charge in the capacitive means;
A second step of converging the voltage between both electrodes of the capacitive means to a voltage equal to the threshold voltage of the transistor;
A third step of inputting a video signal from the source signal line;
Adding a threshold voltage to the potential of the video signal, applying the threshold voltage to the gate electrode of the transistor, supplying a current to the light emitting element via the transistor, and a fourth step of emitting light. ,
At least in the third step, the voltage between both electrodes of the capacitive means is constant,
At least in the first and second steps, the first transistor is non-conductive.
[0073]
The driving method of the light emitting device of the present invention is as follows:
A driving method of a light emitting device having a pixel provided with a light emitting element,
The pixel is
At least a current supply line, first to third transistors, and capacitor means;
The gate electrode of the first transistor is electrically connected to the first electrode of the second transistor and the first electrode of the capacitor, and the first electrode is electrically connected to the current supply line. The second electrode is electrically connected to the second electrode of the second transistor and the first electrode of the third transistor;
The first signal is input from the gate electrode of the second transistor,
A second signal is input from the gate electrode of the third transistor,
The second electrode of the capacitor means is electrically connected to the first electrode of the fourth transistor, and a video signal is input from the second electrode of the capacitor means,
A third signal is input from the gate electrode of the fourth transistor, the second electrode is electrically connected to the current supply line,
A first step of storing charges in the capacitor means by inputting the first to third signals and conducting the second to fourth transistors;
By making the third transistor non-conductive and inputting the first and third signals to make the second and fourth transistors conductive, the voltage held in the capacitor means is changed to the first A second step of converging to a value equal to the threshold voltage of the transistors of
A third step in which the second to fourth transistors are made non-conductive, and the video signal is inputted from the second electrode of the capacitor means;
By making the second and fourth transistors non-conductive and inputting the second signal to make the third transistor conductive, current flows between the source and drain of the first and third transistors. And a fourth step that flows
In at least the third step, the voltage between both electrodes of the capacitor means is constant.
[0074]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1A shows an embodiment of the present invention. Source signal line 101, first to fourth gate signal lines 102 to 105, first to fifth TFTs 106 to 110, first and second capacitor means 111 and 115, EL element 112, current supply line 113, power supply line 114.
[0075]
The gate electrode of the first TFT 106 is connected to the first gate signal line 102, the first electrode is connected to the source signal line 101, and the second electrode is connected to the first electrode of the second TFT 107. It is connected. The gate electrode of the second TFT 107 is connected to the second gate signal line 103, and the second electrode is connected to the current supply line 113. The first electrode of the first capacitor 111 is connected to the first electrode of the second TFT 107, and the second electrode is connected to the first electrode of the third TFT 108. The gate electrode of the third TFT 108 is the third gate Signal line The second electrode is connected to the first electrode of the fourth TFT 109. The gate electrode of the fourth TFT 109 is connected to the fourth gate signal line 105, and the second electrode is connected to the first electrode of the EL element 112. The gate electrode of the fifth TFT 110 is connected to the first electrode of the third TFT 108 and the second electrode of the first capacitor means 111, and the first electrode is the second electrode of the third TFT 108. , And the first electrode of the fourth TFT 109, and the second electrode is connected to the current supply line 113. The second capacitor means 115 is disposed between the second electrode of the first TFT 106 and the current supply line 113 and holds the potential of the video signal input from the source signal line 101. The second capacitor means 115 can operate without special provision. The second electrode of the EL element 112 has a power source line A constant potential is given by 114 and has a potential difference from the current supply line 113.
[0076]
The operation will be described with reference to FIGS. 1B and 2A to 2F. FIG. 1B shows timings of video signals and pulses input to the source signal line 101 and the first to fourth gate signal lines 102 to 105. In accordance with each operation shown in FIG. It is divided into sections of ~ VI. In the structure shown in FIG. 1A, the first to third TFTs 106 to 108 are N-channel type, and the fourth TFT 109 and the fifth TFT 110 are P-channel type. As shown in FIG. 5A, all the P-channel TFTs can be used, but the first TFT 106 to the third TFT 108 are N-channel type here. In an N-channel TFT, an H level is input to a gate electrode to be turned ON, and an L level is input to be turned OFF. In the P-channel TFT, it is assumed that the L level is input to the gate electrode to be turned on, and the H level is input to be turned off.
[0077]
For simplicity, the second capacitor means 115 is omitted in FIGS.
[0078]
First, the second and third gate signal lines 103 and 104 become H level, the fourth gate signal line 105 becomes L level, and the TFTs 107 to 109 are turned ON (section I). Thereby, a current as shown in FIG. 2A is generated, and the capacitor means 111 is charged. The voltage held by the capacitor means 111 is the threshold voltage (V th ), The TFT 110 is turned on.
[0079]
Thereafter, the fourth gate signal line 105 becomes H level, and the TFT 109 is turned off (section II). As a result, the current path between the current supply line 113 and the EL element 112 is closed, and the current is stopped. On the other hand, as shown in FIG. 2, the electric charge stored in the capacitor means 111 starts to move again. Since the voltage between both electrodes of the capacitor means 111 is the gate-source voltage of the TFT 110, this voltage is V th The TFT 110 is turned off when the value becomes equal to, and the movement of the charge is finished (FIG. 2B).
[0080]
Thereafter, both the second and third gate signal lines 103 and 104 become L level, and the TFTs 107 and 108 are turned off. Therefore, the capacitor 111 holds the threshold voltage of the TFT 110 as shown in FIG.
[0081]
Subsequently, the first gate signal line 102 becomes H level, and the TFT 106 is turned on (section IV). A video signal is output to the source signal line 101 and its potential is V. DD To video signal potential V Data (Here, since the TFT 110 is a P-channel type, V DD > V Data And ). Here, in the capacity means 111, the previous V th Is held as it is, the potential of the gate electrode of the TFT 110 is the video signal potential V inputted from the source signal line 101. Data Furthermore, threshold V th To the potential. Accordingly, the TFT 110 is turned on (FIG. 2D).
[0082]
When the writing of the video signal is completed, the first gate signal line 102 becomes L level and the TFT 106 is turned off (section V). Thereafter, the output of the video signal to the source signal line is also finished, and the potential is V DD Return to FIG. 2 (E).
[0083]
Subsequently, the fourth gate signal line 105 becomes L level, and the TFT 109 is turned ON (section VI). Since the TFT 110 is already turned on, the EL element 112 emits light when a current flows from the current supply line 113 to the EL element 112 (FIG. 2F). At this time, the value of the current flowing through the EL element 112 is in accordance with the gate-source voltage of the TFT 110, and the gate-source voltage of the TFT 110 at this time is (V DD -(V Data + V th )). Here, it is assumed that the threshold value V of the TFT 110 th Even if there is a variation between the pixels, a voltage corresponding to the variation is held in the capacitor means 111 of each pixel. Therefore, the luminance of the EL element 112 is not affected by variations in threshold values.
[0084]
By the operation as described above, light emission is performed from the writing of the video signal. In the present invention, the potential of the video signal can be offset by the threshold value of the TFT 110 by the capacitive coupling of the capacitive means 111. Therefore, as described above, the threshold value can be corrected accurately without being affected by the characteristic variation of other elements.
[0085]
FIGS. 26A and 26B are diagrams for briefly explaining the threshold value correcting operation in the conventional example and the present invention. In FIG. 26A, when the video signal is input, the two capacity means C 1 , C 2 Since the charge is stored and the charge is moved, the gate-source voltage V of the TFT that supplies current to the EL element GS Is the capacitance value C as shown in (iii) of FIG. 1 , C 2 Is represented by an expression including a term. Therefore, when the capacitance values C1 and C2 vary, the gate-source voltage of the TFT varies.
[0086]
On the other hand, in the case of the present invention, charges are stored in the capacitor means. However, when a video signal is input, as shown in (iii) of FIG. In other words, the threshold of the video signal
Since a potential added with a high value voltage is applied to the gate electrode of the TFT as it is, the gate-source voltage of the TFT can be made more difficult to vary.
[0087]
The pixel selection timing, that is, the timing at which a video signal is written to a certain pixel depends on the signal input timing to the source signal line 101 and the selection timing of the first gate signal line 102. That is, operations such as initialization in a certain pixel and charge of the capacitor means can be performed independently of the video signal writing timing. Since these operations may be performed in parallel for a plurality of rows, the selection timings of the second to fourth gate signal lines may be duplicated in different rows. Therefore, the period indicated by * in FIG. 1B, that is, the period for performing the operation for storing the threshold voltage can be extended.
[0088]
In FIG. 1A, the arrangement of the TFT 109 may be changed, and a structure as shown in FIG. The numbers attached to the figure are the same as those in FIG. 1A, and the TFT 109 is supplied between the first electrode of the TFT 110 and the EL element 112, the second electrode of the TFT 110, the second electrode of the TFT 107, and the current supply. It has moved between the lines 113.
[0089]
Note that the polarity of the TFT in the configuration shown in this embodiment is merely an example, and the polarity is not limited.
[0090]
In the embodiment of the present invention shown in FIG. 1, control is performed using four gate signal lines per pixel, but TFTs 107 and 108 controlled by the second and third gate signal lines 103 and 104 are used. 1B is the same as shown in FIG. 1B. Therefore, if the TFTs 107 and 108 have the same polarity, the number of gate signal lines is controlled by controlling them with the same gate signal line. Can also be reduced. In this case, the aperture ratio can be increased.
[0091]
【Example】
Examples of the present invention will be described below.
[0092]
[Example 1]
In this embodiment, a configuration of a light-emitting device that performs display using an analog video signal as a video signal will be described. FIG. 7A illustrates a configuration example of the light-emitting device. A substrate portion 702 includes a pixel portion 702 in which a plurality of pixels are arranged in a matrix. A source signal line driver circuit 703 and first to fourth gate signal line driver circuits 704 to 707 are provided around the pixel portion. have. In FIG. 7A, four sets of gate signal line driver circuits are used to control the first to fourth gate signal lines in the pixel shown in FIG.
[0093]
Signals input to the source signal line driver circuit 703 and the first to third gate signal line driver circuits 704 to 706 are supplied from the outside via a flexible printed circuit (FPC) 708.
[0094]
FIG. 7B illustrates a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using an analog video signal as a video signal, and includes a shift register 711, a buffer 712, and a sampling circuit 713. Although not particularly shown, a level shifter or the like may be added as necessary.
[0095]
The operation of the source signal line driver circuit will be described. FIG. 8A shows a more detailed configuration, and reference is made thereto.
[0096]
The shift register 801 includes a plurality of stages of flip-flop circuits (FF) 802 and the like, and receives a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-SP). Sampling pulses are sequentially output according to the timing of these signals.
[0097]
The sampling pulse output from the shift register 801 is amplified through the buffer 803 and the like and then input to the sampling circuit. The sampling circuit 804 uses a plurality of sampling switches (SW) 805, and samples a video signal in a certain column according to the timing at which the sampling pulse is input. Specifically, when a sampling pulse is input to the sampling switch, the sampling switch 805 is turned on, and the potential of the video signal at that time is output to each source signal line via the sampling switch.
[0098]
Next, the operation of the gate signal line driving circuit will be described. A detailed configuration of the first and second gate signal line driver circuits 704 and 705 and the third and fourth gate signal line driver circuits 706 and 707 shown in FIG. 7C is shown in FIG. It was shown to. The first gate signal line driver circuit includes a shift register circuit 811 and a buffer 812, and is driven according to a clock signal (G-CLK1), a clock inversion signal (G-CLKb1), and a start pulse (G-SP1). The second gate signal line driver circuit includes a shift register circuit 813 and a buffer 814, and is driven according to a clock signal (G-CLK2), a clock inversion signal (G-CLKb2), and a start pulse (G-SP2).
[0099]
The operation of the shift register to buffer is the same as that of the source signal line driver circuit. The selection pulse amplified by the buffer selects each gate signal line. By the first gate signal line driving circuit, the first gate signal line G 11 , G twenty one ... G m1 Are sequentially selected, and the second gate signal line G is selected by the second gate signal line driving circuit. 12 , G twenty two ... G m2 Are selected sequentially. Although not shown, the third gate signal line drive circuit is the same as the first and second gate signal line drive circuits, and the third gate signal line G 13 , G twenty three ... G m3 Are selected sequentially. In the selected row, a video signal is written in the pixel and emits light according to the procedure described in the embodiment.
[0100]
Note that although a shift register using a plurality of stages is illustrated here as an example of a shift register, a signal line may be selected by a decoder or the like.
[0101]
[Example 2]
In this embodiment, a configuration of a light-emitting device that performs display using a digital video signal as a video signal will be described. FIG. 9A illustrates a configuration example of the light-emitting device. A substrate portion 902 includes a pixel portion 902 in which a plurality of pixels are arranged in a matrix. Around the pixel portion, a source signal line driver circuit 903 and first to fourth gate signal line driver circuits 904 to 907 are provided. have. In FIG. 9A, four sets of gate signal line driving circuits are used to control the first to fourth gate signal lines in the pixel shown in FIG.
[0102]
Signals input to the source signal line driver circuit 903 and the first to fourth gate signal line driver circuits 904 to 907 are supplied from the outside via a flexible printed circuit (FPC) 908.
[0103]
FIG. 9B illustrates a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using a digital video signal as a video signal, and includes a shift register 911, a first latch circuit 912, a second latch circuit 913, and a D / A conversion circuit 914. Have. Although not particularly shown, a level shifter or the like may be added as necessary.
[0104]
Since the first to fourth gate signal line driving circuits 904 to 907 may be the same as those shown in the first embodiment, illustration and description thereof are omitted here.
[0105]
The operation of the source signal line driver circuit will be described. FIG. 10A shows a more detailed configuration, and reference is made thereto.
[0106]
The shift register 1001 includes a plurality of stages of flip-flop circuits (FF) 1010 and the like, and receives a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-SP). Sampling pulses are sequentially output according to the timing of these signals.
[0107]
The sampling pulse output from the shift register 1001 is input to the first latch circuit 1002. A digital video signal is input to the first latch circuit 1002, and the digital video signal is held in each stage in accordance with the timing at which the sampling pulse is input. Here, the digital video signal is inputted with 3 bits, and the video signal of each bit is held in each first latch circuit. Here, three first latch circuits operate in parallel by one sampling pulse.
[0108]
When the first latch circuit 1002 completes holding the digital video signal up to the final stage, a latch pulse (Latch Pulse) is input to the second latch circuit 1003 during the horizontal blanking period, and the first latch circuit 1002 The digital video signals held in are transferred to the second latch circuit 1003 all at once. After that, digital video signals held in the second latch circuit 1003 are input to the D / A conversion circuit 1004 for one row at the same time.
[0109]
While the digital video signal held in the second latch circuit 1003 is input to the D / A conversion circuit 1004, the shift register 1001 The sampling pulse is output again at. Thereafter, this operation is repeated to process a video signal for one frame.
[0110]
In the D / A conversion circuit 1004, the input digital video signal is digital-analog converted and output to the source signal line as a video signal having an analog voltage.
[0111]
The above operation is performed simultaneously over all stages within one horizontal period. Therefore, video signals are output to all source signal lines.
[0112]
As described in the first embodiment, the signal line may be selected using a decoder or the like instead of the shift register.
[0113]
[Example 3]
In the second embodiment, the digital video signal undergoes digital-analog conversion by a D / A conversion circuit and is written in a pixel. However, the light emitting device of the present invention can also express gradation by a time gradation method. In this case, as shown in FIG. 10B, the D / A conversion circuit is not required, and the gradation expression is controlled by the length of the light emission time of the EL element. Since there is no need for processing, the first and second latch circuits may be one bit. At this time, each bit of the digital video signal is input in series, sequentially held in the latch circuit, and written to the pixel.
[0114]
In addition, in the case where gradation expression is performed by a time gradation method, the fourth TFT 109 in FIG. 1 can be used as an erasing TFT. In this case, the fourth TFT 109 needs to be turned off throughout the erasing period. For this purpose, the fourth gate signal line 105 is controlled by using an erasing gate signal line driving circuit. Normally, in the case of a gate signal line driving circuit for selecting a gate signal line, one or a plurality of pulses are output within one horizontal period. In the case of an erasing gate signal line driving circuit, the first signal is continuously output during the erasing period. Since the fourth TFT 109 has to be kept OFF, an independent drive circuit is used.
[0115]
FIG. 24 shows an example of the time gray scale method. FIG. 24A is a timing chart for obtaining a 4-bit gray scale. Address (writing) periods Ta1 to Ta4 of each bit, sustain (light emission) periods Ts1 to Ts4, erase periods Te1 to Te4, and Have
[0116]
Since the address (writing) period is a period required for the operation of inputting the video signal to the pixels for one screen, it has the same length for each bit. On the other hand, the length of the sustain (light emission) period is set to 1: 2: 4:...: 2 (n-1) The gradation is expressed by the ratio of powers of 2 and the total of the light emission periods. In the example of FIG. 24A, since it is 4 bits, the length of the sustain (light emission) period is 1: 2: 4: 8.
[0117]
The erase period is originally provided so that when the sustain (light emission) period is short, the address (write) period overlaps and different gate signal lines are not selected simultaneously.
[0118]
FIG. 24B shows the timing of pulses input to the first gate signal line in FIG. A period in which the gate signal lines are selected from the first row to the last row corresponds to an address (write) period.
[0119]
FIG. 24C shows the timing of pulses input to the second and third gate signal lines in FIG. Here, the second and third gate signal lines are driven in common. Here, the period in which the signal is at the H level is a period for storing the threshold value, and is performed before the address period in each subframe period.
[0120]
FIG. 24D shows the timing of pulses input to the fourth gate signal line in FIG. A period indicated by 2401 is a light emission period. That is, the erase period is provided by inputting an H level to the fourth gate signal line. In the period indicated by 2402, when the threshold value storing operation is performed, the TFT 109 needs to be turned on during this period as shown in FIG.
[0121]
In FIG. 24, the threshold value storage is described to be performed during the erasing period, but light may be emitted during this period. In other words, the upper bit does not necessarily have an erasing period, and the threshold value may be stored during the sustain (light emission) period.
[0122]
Pulses as shown in FIGS. 24B and 24C can be easily generated by the configuration of the conventional gate signal line driving circuit, but the pulse as shown in FIG. 24D requires some contrivance. In this embodiment, as shown in FIG. 25 (A), the gate signal line driving circuit has a two-phase configuration, and as shown in FIG. 25 (B), pulses appearing at the α and β nodes are respectively used with OR circuits. To obtain the desired pulse.
[0123]
[Example 4]
In the light emitting device introduced so far, the first to fourth gate signal line driving circuits are operated to control the first to fourth gate signal lines. As an advantage of such a configuration, since the selection timing of each gate signal line can be changed independently, it is possible to cope with various driving methods to some extent. On the other hand, since the area occupied by the drive circuit in the substrate increases, there is a demerit that the periphery of the display area becomes large, that is, it is difficult to narrow the frame.
[0124]
FIG. 11A shows a configuration example for solving such a problem. In FIG. 11A, the shift register 1111 and the buffer 1112 are similar to the gate signal line driver circuit used in the other embodiments, but in this embodiment, the pulse dividing circuit 1113 is provided after the buffer. Added. A detailed structure is shown in FIG.
[0125]
The pulse division circuit 1113 includes a plurality of NANDs 1116 and inverters 1117. By taking NAND between the buffer output and the externally input divided signal (MPX), two gate signal lines controlled by different pulses can be controlled by one gate signal line driving circuit. In the case of FIG. 11, the first gate signal line and the second gate signal line are controlled by one gate signal line driving circuit.
[0126]
FIG. 12 shows the division signal (MPX) and the selection timing of each gate signal line. 11 , G twenty one ... G m1 The buffer output is used as a selection pulse as it is. On the other hand, when the buffer output is at the H level and the divided signal is at the H level, the NAND output becomes the L level, and further, the H level is output via the inverter. 12 , G twenty two ... G m2 Is selected.
[0127]
[Example 5]
In the present invention, the TFT for supplying current to the EL element at the time of light emission (TFT 106 in FIG. 1A) is desirably operated in a saturation region in order to suppress variation in luminance due to deterioration of the EL element. At this time, the gate length L is increased so that the current in the saturation region becomes substantially constant even when the source-drain voltage of the TFT 106 changes.
[0128]
At this time, the operation at the time of holding the threshold value in the capacitor means is once applied with a voltage exceeding the threshold value of the TFT to the capacitor means and converges to the threshold voltage from that state. When the length L is large, this operation takes time due to the gate capacitance or the like. Therefore, in this embodiment, a configuration for realizing high-speed operation in such a case will be described.
[0129]
FIG. 18A illustrates the structure of a pixel. TFTs 1717 and 1818 and a fifth gate signal line 1816 for controlling the TFT 1818 are added to the pixel shown in FIG. 18A, the capacitor 1815 may be provided between the second electrode of the TFT 1806 and the current supply line 1813 and used as a capacitor for holding a video signal. .
[0130]
The operation will be described with reference to FIGS. 18B and 19A to 19F. FIG. 18B shows timings of video signals and pulses inputted to the source signal line 1801 and the first to fifth gate signal lines 1802 to 1805 and 1816. In accordance with each operation shown in FIG. , I to VI. Since this example is for speeding up the operation until the capacitor means holds the threshold voltage, the writing of the video signal and the light emitting operation are the same as those described in the embodiment. Therefore, only the charge charging and holding operations in the capacitor means will be described here.
[0131]
First, the second, third, and fifth gate signal lines 1803, 1804, and 1816 are at the H level, the fourth gate signal line 1805 is at the L level, and the TFTs 1807, 1808, 1809, and 1818 are turned on (section I). . Thereby, a current as shown in FIG. 19A is generated, and the capacitor means 1811 is charged. The voltage held by the capacitor means 1811 is the threshold voltage (V th ), The TFTs 1810 and 1817 are turned on (FIG. 19A).
[0132]
Subsequently, the fourth gate signal line 1805 becomes H level, and the TFT 1809 is turned OFF (section II). As a result, the current path between the current supply line 1813 and the EL element 1812 is closed, and the current is stopped. On the other hand, as shown in FIG. 19B, the charge stored in the capacitor means 1811 starts to move again. Since the voltage between both electrodes of the capacitor means 1811 is the gate-source voltage of the TFTs 1810 and 1817, this voltage is V th The TFTs 1810 and 1817 are turned off when the voltage becomes equal to, and the movement of electric charge is also terminated.
[0133]
When the storage of the threshold value is completed in the capacitor means 1811, the second and fifth gate signal lines become L level and the third gate signal line becomes H level, and the TFTs 1807, 1808, and 1818 are turned OFF (section III). .
[0134]
Subsequently, the first gate signal line 1802 becomes H level, and the TFT 1806 is turned ON (section IV). A video signal is output to the source signal line 1801, and the potential is V. DD To video signal potential V Data (Here, since the TFT 110 is a P-channel type, V DD > V Data And ). Here, in the capacity means 1811, the previous V th Is held as it is, the potential of the gate electrodes of the TFTs 1810 and 1817 is the video signal potential V input from the source signal line 1801. Data Furthermore, threshold V th To the potential. Accordingly, the TFTs 1810 and 1817 are turned on (FIG. 19D).
[0135]
When video signal writing is completed, the first gate signal line 1802 becomes L level and the TFT 1806 is turned off (section V). Thereafter, the output of the video signal to the source signal line 1801 is also finished, and the potential is V DD Returning to FIG. 19 (E).
[0136]
Subsequently, the fourth gate signal line 1805 becomes L level, and the TFT 1809 is turned ON (section VI). Since the TFT 1810 is already turned on, the EL element 1812 emits light when a current flows from the current supply line 1813 to the EL element 1812 (FIG. 19F). At this time, the value of the current flowing through the EL element 1812 is in accordance with the gate-source voltage of the TFT 1810, and the gate-source voltage of the TFT 1810 at this time is (V DD -(V Data + V th )). Here, it is assumed that the threshold value V of the TFT 1810 th Even if there is a variation between the pixels, a voltage corresponding to the variation is held in the capacitor means 1811 of each pixel. Therefore, the luminance of the EL element 1812 is not affected by variations in threshold values.
[0137]
Here, the newly added TFT 1817 has an EL element 181 at the time of light emission. 2 The TFT 1810 for supplying current to each other and the gate electrodes of each other are connected. As shown in FIGS. 19A and 19B, there are more paths through which charges move than in the embodiment, and the TFT 1817 has no role of supplying current to the EL element 1812. Therefore, the gate length L is reduced. The channel width W may be increased. Therefore, since the gate capacitance is small, the movement of charges is performed smoothly, and the voltage held in the capacitance means is V th It is possible to shorten the time until convergence.
[0138]
[Example 6]
In this embodiment, an example in which a high-speed threshold value storing operation is realized by a configuration different from that of the fifth embodiment will be described.
[0139]
FIG. 22A shows the configuration. Here, the TFT that stores the threshold value in the capacitor 2211 corresponds to the TFT 2210. When the EL element 2212 emits light, current is supplied through the TFT 2216, the TFT 2210, and the TFT 2209. Here, the TFT 2209 may function as a simple switching element. In order to cope with the deterioration of the EL element 2212, the TFT 2216 is operated in the saturation region, and the gate length L is increased so that the drain current becomes substantially constant even when the source-drain voltage changes in the saturation region. To do.
[0140]
The charge is charged through a current path as shown in FIGS. 22B to 22C, and the capacitor means 2211 is charged. After that, when the TFT 2209 is turned off, as shown in FIG. 22C, charge movement occurs again, and when the voltage held in the capacitor 2211 becomes equal to the threshold values of the TFT 2210 and the TFT 2216, the TFT 2210, 2216 turns OFF. By this operation, the threshold value is stored in the capacity means 2211. At this time, since the gate length L of the TFT 2210 is reduced, the operation of FIG. 22C can proceed more rapidly.
[0141]
Thereafter, as in the embodiment and other examples, after the video signal is written, as shown in FIG. 22D, when the TFT 2209 is turned on, the current passes through the current supply line-TFT 2216-TFT 2210-TFT 2209. A current is supplied to the EL element 2212 to emit light.
[0142]
At this time, since the gate electrodes of the TFTs 2210 and 2216 are connected to each other, the TFTs 2210 and 2216 operate as multi-gate TFTs. At this time, the gate length of the TFT 2210 is set to L 1 , Channel width W 1 And the gate length of the TFT 2216 is L 2 , Channel width W 2 Then, (W 1 / L 1 ) ＞ (W 2 / L 2 ). That is, in the threshold value storage operation, the threshold voltage storage as shown in FIG. 22C can be completed with a larger current because the TFT 2210 having a small L and a large W is used. That is, a quick operation can be performed. In addition, the TFTs 2210 and 2216 are used as multi-gate TFTs during light emission, and the TFT 2216 has a large gate length L. Therefore, even if the source-drain voltage of the TFTs 2210 and 2216 slightly changes, a constant drain current is obtained. It can flow.
[0143]
With respect to the location of the TFT 2209, examples shown in FIGS. 23A and 23B can be given in addition to those shown in FIG. The TFT 2209 can also be used as an erasing TFT when performing display by a time gray scale method using a digital video signal.
[0144]
[Example 7]
In the case of the pixels shown in FIGS. 1, 18, 20, etc., current flows in the EL element during charging of the capacitor means. As a result, the EL element emits light outside the period during which light should be emitted. Since the light emission period is very short and does not significantly affect the image quality, the EL element itself becomes a load during charging of the charge to the capacitor means, which requires time for charging. In the present embodiment, a description will be given of a configuration in which current does not flow through the EL element when charge is charged in the capacitor means.
[0145]
FIG. 21A illustrates a configuration example of a pixel. A TFT 2118 is added to the pixel shown in FIG. The gate electrode of the TFT 2118 is connected to the fifth gate signal line 2106, the first electrode is connected to the first electrode of the TFT 2109 or the second electrode of the TFT 2109, and the second electrode is connected to the power supply line. The current supply line 2114 and the current supply line 2114 have a potential difference. Further, as indicated by a dotted line in FIG. 21A, the capacitor 2117 is provided between the second electrode of the first TFT 2107 and the current supply line 2114 and used as a capacitor for holding a video signal. May be. The second electrode of the TFT 2118 may be connected to the first gate signal line or the like in any pixel except the pixel. In other words, in this case, a gate signal line that is not selected is used at a certain potential, and is used as a power supply line.
[0146]
When charging the capacitor means 2112, the TFTs 2108, 2109, and 2118 are turned on by inputting pulses to the second, third, and fifth gate signal lines 2103, 2104, and 2106, as shown in FIG. Behave like. Since the TFT 2110 is OFF, no current flows through the EL element 2113 and no light is emitted. Also in this case, since the current path by the newly added TFT 2118 exists, the capacitor means 2112 is charged. After that, when the fifth gate signal line 2106 becomes L level and the TFT 2118 is turned OFF, as shown in FIG. 21C, the charge stored in the capacitor means 2112 moves and falls below the threshold value of the TFT 2111. At the moment, the TFT 2111 is turned off, and the movement of the charge is also finished. Therefore, the threshold value of the TFT 2111 is held in the capacitor means 2112.
[0147]
In this embodiment, each TFT is independently controlled by the first to fifth gate signal lines, but the configuration is not limited to this. In consideration of the aperture ratio of the pixel and the like, it is desirable that the number of signal lines is as small as possible. For TFTs operating in synchronization, for example, TFTs 2108 and 2109 in FIG. Control may be performed using one gate signal line.
[0148]
Note that this embodiment and other embodiments described in other embodiments may be used in combination.
[0149]
[Example 8]
In this embodiment, a substrate in which a driving circuit constituted by a CMOS circuit and a pixel portion having a switching TFT and a driving TFT are formed on the same substrate is referred to as an active matrix substrate for convenience. In this embodiment, a manufacturing process of the active matrix substrate will be described with reference to FIGS.
[0150]
As the substrate 5000, a quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed is used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature in this manufacturing process may be used. In this embodiment, a substrate 5000 made of glass such as barium borosilicate glass or alumino borosilicate glass was used.
[0151]
Next, a base film 5001 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over the substrate 5000. Although the base film 5001 in this embodiment is formed with a two-layer structure, a single-layer structure of the insulating film or a structure in which two or more insulating films are stacked may be used.
[0152]
In this embodiment, as the first layer of the base film 5001, a plasma CVD method is used to form SiH. Four , NH Three And N 2 A silicon nitride oxide film 5001a formed using O as a reactive gas is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm). In this embodiment, the silicon nitride oxide film 5001a is formed to a thickness of 50 nm. Next, as a second layer of the base film 5001, a plasma CVD method is used to form SiH. Four And N 2 A silicon oxynitride film 5001b formed using O as a reaction gas is formed to a thickness of 50 to 200 nm (preferably 100 to 150 nm). In this embodiment, the silicon oxynitride film 5001b is formed to a thickness of 100 nm.
[0153]
Subsequently, semiconductor layers 5002 to 5005 are formed over the base film 5001. For the semiconductor layers 5002 to 5005, a semiconductor film is formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm) by a known means (sputtering method, LPCVD method, plasma CVD method, or the like). Next, the semiconductor film is crystallized by using a known crystallization method (a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like). Then, the obtained crystalline semiconductor film is patterned into a desired shape to form semiconductor layers 5002 to 5005. Note that as the semiconductor film, an amorphous semiconductor film, a microcrystalline semiconductor film, a crystalline semiconductor film, a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film, or the like may be used.
[0154]
In this embodiment, an amorphous silicon film having a thickness of 55 nm is formed by plasma CVD. Then, a solution containing nickel is held on the amorphous silicon film, and the amorphous silicon film is dehydrogenated (500 ° C., 1 hour), and then subjected to thermal crystallization (550 ° C., 4 hours). A crystalline silicon film was formed. After that, semiconductor layers 5002 to 5005 were formed by a patterning process using a photolithography method.
[0155]
Note that in the case of manufacturing a crystalline semiconductor film by a laser crystallization method, a continuous wave or pulsed gas laser or solid laser may be used. As the former gas laser, excimer laser, YAG laser, YVO Four Laser, YLF laser, YAlO Three A laser, a glass laser, a ruby laser, a Ti: sapphire laser, or the like can be used. The latter solid-state laser includes YAG, YVO doped with Cr, Nd, Er, Ho, Ce, Co, Ti, or Tm. Four , YLF, YAlO Three A laser using a crystal such as can be used. The fundamental wave of the laser differs depending on the material to be doped, and a laser beam having a fundamental wave of about 1 μm can be obtained. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element. In order to obtain a crystal with a large grain size when crystallizing the amorphous semiconductor film, it is preferable to use a solid-state laser capable of continuous oscillation and apply the second to fourth harmonics of the fundamental wave. . Typically, Nd: YVO Four A second harmonic (532 nm) or a third harmonic (355 nm) of a laser (fundamental wave 1064 nm) is applied.
[0156]
Also, the continuous oscillation YVO with 10W output Four Laser light emitted from the laser is converted into a harmonic by a non-linear optical element. In addition, YVO in the resonator Four There is also a method of emitting harmonics by inserting a crystal and a nonlinear optical element. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system, and irradiated to the object to be processed. The energy density at this time is 0.01-100 MW / cm 2 Degree (preferably 0.1-10 MW / cm 2 )is required. Then, irradiation is performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.
[0157]
In the case of using the above laser, the laser beam emitted from the laser oscillator may be condensed linearly by an optical system and irradiated on the semiconductor film. The conditions for crystallization are appropriately set. When an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 700 mJ / cm. 2 (Typically 200-300mJ / cm 2 ) When a YAG laser is used, the second harmonic is used to set the pulse oscillation frequency to 1 to 300 Hz and the laser energy density to 300 to 1000 mJ / cm. 2 (Typically 350-500mJ / cm 2 ) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 μm (preferably a width of 400 μm) is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear beam at this time is set to 50 to 98%. You can go.
[0158]
However, in this embodiment, since the amorphous silicon film is crystallized using a metal element that promotes crystallization, the metal element remains in the crystalline silicon film. Therefore, an amorphous silicon film having a thickness of 50 to 100 nm is formed on the crystalline silicon film, and heat treatment (RTA method, thermal annealing using a furnace annealing furnace, etc.) is performed, and the amorphous silicon film Metal elements are diffused, and the amorphous silicon film is removed by etching after the heat treatment. As a result, the content of the metal element in the crystalline silicon film can be reduced or removed.
[0159]
Note that after the semiconductor layers 5002 to 5005 are formed, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0160]
Next, a gate insulating film 5006 is formed to cover the semiconductor layers 5002 to 5005. The gate insulating film 5006 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 115 nm is formed as the gate insulating film 5006 by a plasma CVD method. Needless to say, the gate insulating film 5006 is not limited to a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0161]
Note that in the case where a silicon oxide film is used as the gate insulating film 5006, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And may be discharged. The silicon oxide film manufactured by the above steps can obtain favorable characteristics as the gate insulating film 5006 by subsequent thermal annealing at 400 to 500 ° C.
[0162]
Next, a first conductive film 5007 with a thickness of 20 to 100 nm and a second conductive film 5008 with a thickness of 100 to 400 nm are stacked over the gate insulating film 5006. In this example, a first conductive film 5007 made of a TaN film with a thickness of 30 nm and a second conductive film 5008 made of a W film with a thickness of 370 nm were stacked.
[0163]
In this embodiment, the TaN film which is the first conductive film 5007 is formed by a sputtering method, and is formed by a sputtering method in an atmosphere containing nitrogen using a Ta target. The W film as the second conductive film 5008 was formed by sputtering using a W target. In addition, tungsten hexafluoride (WF 6 It is also possible to form it by a thermal CVD method using). In any case, it is necessary to reduce the resistance in order to use it as a gate electrode, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in the W film, the crystallization is hindered and the resistance is increased. Therefore, in this embodiment, a sputtering method using a target of high purity W (purity 99.9999%) is used, and the W film is formed with sufficient consideration so that impurities are not mixed in from the gas phase during film formation. By forming, a resistivity of 9 to 20 μΩcm could be realized.
[0164]
Note that in this embodiment, the first conductive film 5007 is a TaN film, and the second conductive film 5008 is a W film; however, materials for forming the first conductive film 5007 and the second conductive film 5008 are not particularly limited. . The first conductive film 5007 and the second conductive film 5008 are an element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy material or a compound material containing the element as a main component. It may be formed. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus or an AgPdCu alloy may be used.
[0165]
Next, a resist mask 5009 is formed by photolithography, and a first etching process for forming electrodes and wirings is performed. The first etching process is performed under the first and second etching conditions. (Figure 13 (B))
[0166]
In this embodiment, ICP (Inductively Coupled Plasma) etching method is used as the first etching condition, and CF is used as an etching gas. Four And Cl 2 And O 2 The gas flow ratio is 25:25:10 (sccm), and 500 W RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1.0 Pa to generate plasma and etch. Went. 150 W RF (13.56 MHz) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Then, the W film was etched under the first etching conditions so that the end portion of the first conductive layer 5007 was tapered.
[0167]
Subsequently, the mask 5009 made of resist is changed to the second etching condition without being removed, and the etching gas is changed to CF Four And Cl 2 The gas flow ratio is 30:30 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1.0 Pa to generate plasma for about 15 seconds. Etching was performed. 20 W RF (13.56 MHz) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Under the second etching condition, the first conductive layer 5007 and the second conductive layer 5008 were etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film 5006, the etching time is preferably increased by about 10 to 20%.
[0168]
In the first etching process described above, the shape of the resist mask is made suitable, so that the end portions of the first conductive layer 5007 and the second conductive layer 5008 can be obtained by the effect of the bias voltage applied to the substrate side. Becomes a tapered shape. In this manner, the first shape conductive layers 5010 to 5014 including the first conductive layer 5007 and the second conductive layer 5008 were formed by the first etching treatment. In the gate insulating film 5006, a region not covered with the first shape conductive layers 5010 to 5014 was etched by about 20 to 50 nm, so that a region with a thin film thickness was formed.
[0169]
Next, a second etching process is performed without removing the resist mask 5009. (FIG. 13C) In the second etching process, SF is used as the etching gas. 6 And Cl 2 And O 2 Each gas flow ratio is 24:12:24 (sccm), 700 W RF (13.56 MHz) power is applied to the coil side power at a pressure of 1.3 Pa, and plasma is generated for about 25 seconds. Etching was performed. 10 W of RF (13.56 MHz) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Thus, the W film was selectively etched to form second shape conductive layers 5015 to 5019. At this time, the first conductive layers 5015a to 5018a are hardly etched.
[0170]
Then, a first doping process is performed without removing the mask 5009 made of resist, and an impurity element imparting n-type conductivity is added to the semiconductor layers 5002 to 5005 at a low concentration. The first doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 14 atoms / cm 2 The acceleration voltage is 40 to 80 keV. In this embodiment, the dose amount is 5.0 × 10. 13 atoms / cm 2 The acceleration voltage was 50 keV. As an impurity element imparting N-type, an element belonging to Group 15 may be used. Typically, phosphorus (P) or arsenic (As) is used, but phosphorus (P) is used in this embodiment. In this case, the first shape conductive layers 5015 to 5019 serve as masks for the impurity element imparting N-type, and first impurity regions (N−− regions) 5020 to 5023 are formed in a self-aligning manner. In the first impurity regions 5020 to 5023, 1 × 10 18 ~ 1x10 20 atoms / cm Three An impurity element imparting N-type was added in a concentration range of.
[0171]
Subsequently, after removing the resist mask 5009, a resist mask 5024 is newly formed, and a second doping process is performed at an acceleration voltage higher than that of the first doping process. The condition of the ion doping method is a dose of 1 × 10 13 ~ 3x10 15 atoms / cm 2 The acceleration voltage is set to 60 to 120 keV. In this embodiment, the dose amount is 3.0 × 10. 15 atoms / cm 2 The acceleration voltage was 65 keV. In the second doping treatment, the second conductive layers 5015b to 5018b are used as masks for the impurity elements, and doping is performed so that the impurity elements are added to the semiconductor layers below the tapered portions of the first conductive layers 5015a to 5018a. .
[0172]
As a result of performing the second doping process, the first conductive layer overlaps with the first conductive layer. 3 1 × 10 in the impurity region (N− region, Lov region) 5026 18 ~ 5x10 19 atoms / cm Three An impurity element imparting N-type was added in a concentration range of. The second 2 In the impurity regions (N + regions) 5025 and 5028, 1 × 10 19 ~ 5x10 twenty one atoms / cm Three An impurity element imparting N-type was added in a concentration range of. In addition, after the first and second doping treatments, regions where no impurity element was added or regions where a small amount of impurity element was added were formed in the semiconductor layers 5002 to 5005. In this embodiment, a region to which no impurity element is added or a region to which a small amount of impurity element is added is referred to as channel regions 5027 and 5030. Further, among the first impurity regions (N−− regions) 5020 to 5023 formed by the first doping process, there is a region covered with the resist 5024 in the second doping process. Then, it is called a first impurity region (N− region, LDD region) 5029.
[0173]
In this embodiment, only the second doping process is used. 3 Impurity region (N− region) 5026 and the second 2 The impurity regions (N + regions) 5025 and 5028 are formed, but the present invention is not limited to this. It may be formed by a plurality of doping processes by appropriately changing the conditions for performing the doping process.
[0174]
Next, as shown in FIG. 14A, after removing the resist mask 5024, a resist mask 5031 is newly formed. Thereafter, a third doping process is performed. A fourth impurity region (P + region) in which an impurity element imparting a conductivity type opposite to the first conductivity type is added to the semiconductor layer serving as an active layer of the P-channel TFT by the third doping treatment. 5032 and 5034 and fifth impurity regions (P− regions) 5033 and 5035 are formed.
[0175]
In the third doping treatment, the second conductive layers 5016b and 5018b are used as masks for the impurity element. In this way, the impurity element imparting P-type is added, and the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 are formed in a self-aligning manner.
[0176]
In this embodiment, the fourth impurity regions 5032 and 5034 and the fifth impurity regions 5033 and 5035 are diborane (B 2 H 6 ) Using an ion doping method. As a condition of the ion doping method, the dose amount is 1 × 10 16 atoms / cm 2 The acceleration voltage was 80 keV.
[0177]
Note that in the third doping process, the semiconductor layer forming the N-channel TFT is covered with a mask 5031 made of a resist.
[0178]
Here, phosphorus is added to the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 by the first and second doping processes, respectively. . However, in any of the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035, the impurity element imparting P-type is formed by the third doping treatment. Concentration is 1x10 19 ~ 5x10 twenty one atoms / cm Three The doping process is performed so that Thus, the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 function as a source region and a drain region of the P-channel TFT without any problem.
[0179]
In this embodiment, the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 are formed only by the third doping treatment, but the present invention is not limited to this. It may be formed by a plurality of doping processes by appropriately changing the conditions for performing the doping process.
[0180]
Next, as shown in FIG. 14B, the resist mask 5031 is removed, and a first interlayer insulating film 5036 is formed. The first interlayer insulating film 5036 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 100 nm is formed by plasma CVD. Needless to say, the first interlayer insulating film 5036 is not limited to a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0181]
Next, as shown in FIG. 14C, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and to activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, activation treatment was performed by heat treatment at 410 ° C. for 1 hour. . In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0182]
Further, heat treatment may be performed before the first interlayer insulating film 5036 is formed. However, when the material forming the first conductive layers 5015a to 5019a and the second conductive layers 5015b to 5019b is weak against heat, the first interlayer insulating film is used to protect the wiring and the like as in this embodiment. Heat treatment is preferably performed after forming 5036 (an insulating film containing silicon as a main component, for example, a silicon nitride film).
[0183]
As described above, after the first interlayer insulating film 5036 (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed, the semiconductor layer is hydrogenated simultaneously with the activation process by heat treatment. Can do. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5036.
[0184]
Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.
[0185]
Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5036. As other means for hydrogenation, means for using hydrogen excited by plasma (plasma hydrogenation) or heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. Means may be used.
[0186]
Next, a second interlayer insulating film 5037 is formed over the first interlayer insulating film 5036. As the second interlayer insulating film 5037, an inorganic insulating film can be used. For example, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5037. For example, a film made of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used. Alternatively, a stacked structure of an acrylic film and a silicon nitride film or a silicon nitride oxide film may be used.
[0187]
In this example, an acrylic film having a thickness of 1.6 μm was formed. With the second interlayer insulating film 5037, unevenness caused by the TFT formed on the substrate 5000 can be reduced and planarized. In particular, since the second interlayer insulating film 5037 has a strong meaning of planarization, a film having excellent planarity is preferable.
[0188]
Next, the second interlayer insulating film 5037, the first interlayer insulating film 5036, and the gate insulating film 5006 are etched using dry etching or wet etching, 2 Contact holes reaching the impurity regions 5025 and 5028 and the fourth impurity regions 5032 and 5034 are formed.
[0189]
Next, a pixel electrode 5038 made of a transparent conductive film is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (Indium Tin Oxide: ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode corresponds to the anode of the EL element.
[0190]
In this example, ITO was formed to a thickness of 110 nm and then patterned to form a pixel electrode 5038.
[0191]
Next, wirings 5039 to 5045 that are electrically connected to the respective impurity regions are formed. Note that in this embodiment, the wirings 5039 to 5045 are each formed by continuously forming a laminated film of a Ti film with a thickness of 100 nm, an Al film with a thickness of 350 nm, and a Ti film with a thickness of 100 nm by a sputtering method. It is formed by patterning.
[0192]
Of course, not only a three-layer structure but also a single-layer structure, a two-layer structure, or a stacked structure of four or more layers may be used. The wiring material is not limited to Al and Ti, and other conductive films may be used. For example, a wiring may be formed by patterning a laminated film in which Al or Cu is formed on a TaN film and a Ti film is further formed.
[0193]
Thus, one of the source region and the drain region of the N-channel TFT in the pixel portion is electrically connected to the source signal line (a stack of 5019a and 5019b) by the wiring 5042, and the other is connected to the P in the pixel portion by the wiring 5043. It is electrically connected to the gate electrode of the channel type TFT. One of the source region and the drain region of the P-channel TFT in the pixel portion is connected to the pixel electrode 50 by a wiring 5044 38 And are electrically connected. Here, the pixel electrode 50 38 A part of the wiring 5044 and the pixel electrode 50 are formed by overlapping a part of the wiring 5044 and a part of the wiring 5044. 38 The electrical connection is taken.
[0194]
Through the above steps, as shown in FIG. 14D, a driver circuit portion having a CMOS circuit composed of an N-channel TFT and a P-channel TFT, and a pixel portion having a switching TFT and a driving TFT are formed on the same substrate. Can be formed.
[0195]
The N-channel TFT in the driver circuit portion includes a low-concentration impurity region 5026 (Lov region) that overlaps with the first conductive layer 5015a that forms part of the gate electrode, a high-concentration impurity region 5025 that functions as a source region or a drain region, and have. This N channel type TF T and A P-channel TFT which is connected to the wiring 5040 to form a CMOS circuit functions as a low-concentration impurity region 5033 (Lov region) overlapping with the first conductive layer 5016a that forms part of the gate electrode, a source region, or a drain region. A high-concentration impurity region 5032.
[0196]
In the pixel portion, the N-channel switching TFT includes a low concentration impurity region 5029 (Loff region) formed outside the gate electrode and a high concentration impurity region 5028 functioning as a source region or a drain region. . In the pixel portion, the P-channel driver TFT has a low concentration impurity region 5035 (Lov region) overlapping with the first conductive layer 5018a which forms part of the gate electrode, and a high concentration functioning as a source region or a drain region. An impurity region 5034.
[0197]
Next, a third interlayer insulating film 5046 is formed. As the third interlayer insulating film, an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.
[0198]
Examples of combinations of the second interlayer insulating film 5037 and the third interlayer insulating film 5046 are given below.
[0199]
A silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037, and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is also used as the third interlayer insulating film 5046. There are combinations to use. Further, a silicon nitride film or a silicon nitride oxide film formed by the SOG method is used as the second interlayer insulating film 5037, and a silicon nitride film or a silicon nitride oxide film formed by the SOG method is also used as the third interlayer insulating film 5046. There are combinations to use. In addition, as the second interlayer insulating film 5037, a silicon nitride film or silicon nitride oxide film formed by the SOG method and a silicon nitride film or silicon nitride oxide film formed by the plasma CVD method are used, and a third interlayer insulating film is used. As the film 5046, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used. Further, there is a combination in which acrylic is used for the second interlayer insulating film 5037 and acrylic is also used for the third interlayer insulating film 5046. In addition, as the second interlayer insulating film 5037, a silicon nitride film or a silicon nitride oxide film formed by acrylic and plasma CVD is used as the second interlayer insulating film 5037, and a silicon nitride film formed by plasma CVD as the third interlayer insulating film 5046 Alternatively, there is a combination using a silicon nitride oxide film. Further, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037 and acrylic is used as the third interlayer insulating film 5046.
[0200]
Pixel electrode 50 of third interlayer insulating film 5046 38 An opening is formed at a position corresponding to. The third interlayer insulating film functions as a bank. When the opening is formed, a tapered sidewall can be easily formed by using a wet etching method. Care must be taken because the deterioration of the EL layer due to the step becomes a significant problem unless the side wall of the opening is sufficiently gentle.
[0201]
Carbon particles or metal particles may be added to the third interlayer insulating film to lower the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1 × 10 6 ~ 1x10 12 Ωm (preferably 1 × 10 8 ~ 1x10 Ten The added amount of carbon particles or metal particles may be adjusted so that Ωm).
[0202]
Next, an EL layer 5047 is formed over the pixel electrode 5038 exposed in the opening of the third interlayer insulating film 5046.
[0203]
As the EL layer 5047, a known organic light emitting material or inorganic light emitting material can be used.
[0204]
As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, and a medium molecular weight organic material can be freely used. Here, the medium molecular organic light emitting material refers to an organic light emitting material having no sublimation property and having a molecule number of 20 or less or a chained molecule length of 10 μm or less.
[0205]
The EL layer 5047 usually has a stacked structure. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. In addition, the hole injection layer / hole transport layer / light emitting layer / electron transport layer, or hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are laminated in this order on the anode. Structure may be sufficient. You may dope a fluorescent pigment | dye etc. with respect to a light emitting layer.
[0206]
In this embodiment, the EL layer 5047 is formed by a vapor deposition method using a low molecular weight organic light emitting material. Specifically, a copper phthalocyanine (CuPc) film having a thickness of 20 nm is provided as a hole injection layer, and a tris-8-quinolinolato aluminum complex (Alq) having a thickness of 70 nm is formed thereon as a light emitting layer. Three ) A laminated structure provided with a film. Alq Three The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene, or DCM1.
[0207]
Although only one pixel is shown in FIG. 14D, the EL layer 5047 corresponding to each of a plurality of colors, for example, R (red), G (green), and B (blue) is separately formed. can do.
[0208]
As an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided as a hole injection layer by spin coating, and a paraphenylene vinylene (PPV) film of about 100 nm is provided thereon as a light emitting layer. Alternatively, the EL layer 5047 may be formed using a stacked structure. If a PPV π-conjugated polymer is used, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer or the electron injection layer.
[0209]
Note that the EL layer 5047 is not limited to a layer in which a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, and the like are clearly distinguished. That is, the EL layer 5047 may have a structure in which a material that forms a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, or the like is mixed.
[0210]
For example, a mixed layer composed of a material that constitutes an electron transport layer (hereinafter referred to as an electron transport material) and a material that constitutes a light emitting layer (hereinafter referred to as a light emitting material) may be a light emitting layer that emits light from the electron transport layer. The EL layer 5047 may be provided between the layers.
[0211]
Next, a conductive film is formed over the EL layer 5047. Opposite An electrode 5048 is provided. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (magnesium and silver alloy film) may be used. Opposite The electrode 5048 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or Group 2 of the periodic table or a conductive film added with these elements can be used freely.
[0212]
Opposite When the electrodes 5048 are formed, the EL element is completed. Note that an EL element means a pixel electrode (anode) 5038, an EL layer 5047, and Opposite An element formed of an electrode (cathode) 5048 is indicated.
[0213]
It is effective to provide a passivation film 5049 so as to completely cover the EL element. The passivation film 5049 is formed using an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a combination of layers.
[0214]
A film with good coverage is preferably used as the passivation film 5049, and it is effective to use a carbon film, particularly a DLC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C., it can be easily formed over the EL layer 5047 having low heat resistance. In addition, the DLC film has a high blocking effect against oxygen and can suppress oxidation of the EL layer 5047. Therefore, the problem that the EL layer 5047 is oxidized can be prevented.
[0215]
Note that the steps from the formation of the third interlayer insulating film 5046 to the formation of the passivation film 5049 are continuously performed using a multi-chamber system (or inline system) film formation apparatus without being released into the atmosphere. It is effective.
[0216]
Actually, when the state shown in FIG. 14 (D) is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting material having high hermeticity and low outgassing is used so as not to be exposed to the outside air. It is preferable to package (enclose) with a sealing material. At this time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.
[0217]
In addition, if the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the substrate 5000 and the external signal terminal is attached. Completed as a product.
[0218]
Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing a light-emitting device can be suppressed. As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.
[0219]
[Example 9]
In this embodiment, a manufacturing process of an active matrix substrate having a structure different from that shown in Embodiment 8 will be described with reference to FIGS.
[0220]
The steps up to FIG. 15A are the same as the steps shown in FIGS. 13A to 13D and FIG. 14A in Example 11. However, the driving TFT constituting the pixel portion is different in that it is an N-channel TFT having a low concentration impurity region (Loff region) formed outside the gate electrode. In this driving TFT, as shown in Embodiment 9, a low concentration impurity region (Loff region) may be formed outside the gate electrode using a resist mask.
[0221]
The same parts as those in FIGS. 13 and 14 are denoted by the same reference numerals, and the description thereof is omitted.
[0222]
As shown in FIG. 15A, a first interlayer insulating film 5101 is formed. The first interlayer insulating film 5101 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 100 nm is formed by plasma CVD. Needless to say, the first interlayer insulating film 5101 is not limited to a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0223]
Next, as shown in FIG. 15B, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, activation treatment was performed by heat treatment at 410 ° C. for 1 hour. . In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0224]
Further, heat treatment may be performed before the first interlayer insulating film 5101 is formed. However, when the first conductive layers 5015a to 5019a and the second conductive layers 5015b to 5019b are vulnerable to heat, the first interlayer insulating film 5101 (silicon is used to protect the wiring and the like as in this embodiment. Heat treatment is preferably performed after an insulating film (eg, a silicon nitride film) as a main component is formed.
[0225]
As described above, after the first interlayer insulating film 5101 (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed, the semiconductor layer is hydrogenated simultaneously with the activation process by heat treatment. Can do. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5101.
[0226]
Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.
[0227]
Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5101. As other means for hydrogenation, means for using hydrogen excited by plasma (plasma hydrogenation) or heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. Means may be used.
[0228]
Through the above steps, a driver circuit portion including a CMOS circuit including an N-channel TFT and a P-channel TFT, and a pixel portion including a switching TFT and a driving TFT can be formed over the same substrate.
[0229]
Next, a second interlayer insulating film 5102 is formed over the first interlayer insulating film 5101. An inorganic insulating film can be used as the second interlayer insulating film 5102. For example, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. Further, an organic insulating film can be used as the second interlayer insulating film 5102. For example, a film made of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used. Alternatively, a stacked structure of an acrylic film and a silicon nitride film or a silicon nitride oxide film may be used.
[0230]
Next, dry etching or wet etching is used to etch the first interlayer insulating film 5101, the second interlayer insulating film 5102, and the gate insulating film 5006, so that impurity regions (first regions) of the TFTs constituting the driver circuit portion and the pixel portion are etched. Contact holes reaching the third impurity region (N + region) and the fourth impurity region (P + region)).
[0231]
Next, wirings 5103 to 5109 that are electrically connected to the respective impurity regions are formed. Note that in this embodiment, the wirings 5103 to 5109 are formed in a desired shape by continuously forming a laminated film of a 100 nm thick Ti film, a 350 nm thick Al film, and a 100 nm thick Ti film by a sputtering method. It is formed by patterning.
[0232]
Of course, not only a three-layer structure but also a single-layer structure, a two-layer structure, or a stacked structure of four or more layers may be used. The wiring material is not limited to Al and Ti, and other conductive films may be used. For example, a wiring may be formed by patterning a laminated film in which Al or Cu is formed on a TaN film and a Ti film is further formed.
[0233]
One of a source region and a drain region of the switching TFT in the pixel portion is electrically connected to a source wiring (a stack of 5019a and 5019b) by a wiring 5106, and the other is connected to a gate of the driving TFT in the pixel portion by a wiring 5107. It is electrically connected to the electrode.
[0234]
Next, as shown in FIG. 15C, a third interlayer insulating film 5110 is formed. As the third interlayer insulating film 5110, an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.
[0235]
With the third interlayer insulating film 5110, unevenness due to the TFT formed on the substrate 5000 can be reduced and planarized. In particular, since the third interlayer insulating film 5110 has a strong meaning of planarization, a film having excellent planarity is preferable.
[0236]
Next, a contact hole reaching the wiring 5108 is formed in the third interlayer insulating film 5110 by using dry etching or wet etching.
[0237]
Next, the pixel electrode 5111 is formed by patterning the conductive film. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (an alloy film of magnesium and silver) may be used. The pixel electrode 5111 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or Group 2 of the periodic table or a conductive film added with these elements can be used freely.
[0238]
The pixel electrode 5111 is electrically connected to the wiring 5108 through a contact hole formed in the third interlayer insulating film 5110. Thus, the pixel electrode 5111 is electrically connected to one of the source region and the drain region of the driving TFT.
[0239]
Next, as shown in FIG. 15D, a bank 5112 is formed in order to separate the EL layers between the pixels. The bank 5112 is formed using an inorganic insulating film or an organic insulating film. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.
[0240]
Here, when the bank 5112 is formed, a tapered side wall can be easily formed by using a wet etching method. Care must be taken because the deterioration of the EL layer due to the level difference becomes a significant problem unless the side wall of the bank 5112 is sufficiently gentle.
[0241]
Note that a bank 5112 is formed also in a contact hole portion formed in the third interlayer insulating film 5110 when the pixel electrode 5111 and the wiring 5108 are electrically connected. In this way, the unevenness of the pixel electrode due to the unevenness of the contact hole portion is filled with the bank 5112, thereby preventing the EL layer from being deteriorated due to the step.
[0242]
Examples of combinations of the third interlayer insulating film 5110 and the bank 5112 are given below.
[0243]
There is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110, and a silicon nitride film or a silicon nitride oxide film formed by the plasma CVD method is also used as the bank 5112. Further, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by an SOG method is used as the third interlayer insulating film 5110, and a silicon nitride film or a silicon nitride oxide film formed by the SOG method is also used as the bank 5112. Further, as the third interlayer insulating film 5110, a silicon nitride film or a silicon nitride oxide film formed by an SOG method and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method are used, and a plasma CVD method is used as the bank 5112. There are combinations using a silicon nitride film or a silicon nitride oxide film formed by the above method. Further, there is a combination in which acrylic is used for the third interlayer insulating film 5110 and acrylic is also used for the bank 5112. Further, as the third interlayer insulating film 5110, a laminated film of an acrylic and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used, and as the bank 5112, a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used. There are combinations that use. Further, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110 and acrylic is used as the bank 5112.
[0244]
Carbon particles or metal particles may be added to the bank 5112 to reduce the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1 × 10 6 ~ 1x10 12 Ωm (preferably 1 × 10 8 ~ 1x10 Ten The added amount of carbon particles or metal particles may be adjusted so that Ωm).
[0245]
Next, an EL layer 5113 is formed over the exposed pixel electrode 5111 surrounded by the bank 5112.
[0246]
As the EL layer 5113, a known organic light emitting material or inorganic light emitting material can be used.
[0247]
As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, and a medium molecular weight organic material can be freely used. Here, the medium molecular organic light emitting material refers to an organic light emitting material having no sublimation property and having a molecule number of 20 or less or a chained molecule length of 10 μm or less.
[0248]
The EL layer 5113 usually has a stacked structure. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. In addition, the electron transport layer / the light emitting layer / the hole transport layer / the hole injection layer, or the electron injection layer / the electron transport layer / the light emitting layer / the hole transport layer / the hole injection layer are stacked in this order on the cathode. It may be a structure. You may dope a fluorescent pigment | dye etc. with respect to a light emitting layer.
[0249]
In this embodiment, the EL layer 5113 is formed by a vapor deposition method using a low molecular weight organic light emitting material. Specifically, as the light emitting layer, a tris-8-quinolinolato aluminum complex (Alq Three ) Film, and a 20 nm thick copper phthalocyanine (CuPc) film is provided thereon as a hole injection layer. Alq Three The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene, or DCM1.
[0250]
Although only one pixel is shown in FIG. 15D, the EL layer 5113 corresponding to each of a plurality of colors, for example, R (red), G (green), and B (blue) is separately formed. can do.
[0251]
As an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided by a spin coating method as a hole injection layer, and a paraphenylene vinylene (PPV) film of about 100 nm is formed thereon as a light emitting layer. The EL layer 5113 may be formed using a stacked structure. If a PPV π-conjugated polymer is used, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer or the electron injection layer.
[0252]
Note that the EL layer 5113 is not limited to a layer in which a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, and the like are clearly distinguished. That is, the EL layer 5113 may have a structure in which a material that forms a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, or the like is mixed.
[0253]
For example, a mixed layer composed of a material constituting an electron transport layer (hereinafter referred to as an electron transport material) and a material constituting a light emitting layer (hereinafter referred to as a light emitting material) is used as The EL layer 5113 may be provided between the layers.
[0254]
Next, a pixel electrode 5114 made of a transparent conductive film is formed over the EL layer 5113. As the transparent conductive film, a compound of indium oxide and tin oxide (ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode 5114 corresponds to the anode of the EL element.
[0255]
When the pixel electrode 5114 is formed, the EL element is completed. Note that an EL element refers to a diode formed with a pixel electrode (cathode) 5111, an EL layer 5113, and a pixel electrode (anode) 5114.
[0256]
In this embodiment, since the pixel electrode 5114 is formed of a transparent conductive film, light emitted from the EL element is emitted toward the side opposite to the substrate 5000. In addition, a pixel electrode 5111 is formed in a layer different from the layer in which the wirings 5106 to 5109 are formed by the third interlayer insulating film 5110. Therefore, the aperture ratio can be increased as compared with the configuration shown in the ninth embodiment.
[0257]
It is effective to provide a protective film (passivation film) 5115 so as to completely cover the EL element. The protective film 5115 is formed using an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a combination of stacked layers.
[0258]
Note that when light emitted from the EL element is emitted from the pixel electrode 5114 side as in this embodiment, a film that transmits light needs to be used as the protective film 5115.
[0259]
Note that it is effective to continuously perform the process from the formation of the bank 5112 to the formation of the protective film 5115 without using the multi-chamber method (or in-line method) film formation apparatus without releasing to the atmosphere. .
[0260]
Actually, when the state shown in FIG. 15D is completed, a sealing film such as a protective film (laminate film, ultraviolet curable resin film, etc.) having high air tightness and less degassing is used so as not to be exposed to the outside air. It is preferable to package (enclose). At this time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.
[0261]
In addition, if the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the substrate 5000 and the external signal terminal is attached. Completed as a product.
[0262]
[Example 10]
In this example, an example in which a light-emitting device is manufactured using the present invention will be described with reference to FIGS.
[0263]
16 is a top view of a light-emitting device formed by sealing an element substrate on which a TFT is formed with a sealing material, and FIG. 16B is a cross-sectional view taken along line AA ′ of FIG. FIG. 16C is a cross-sectional view taken along the line BB ′ of FIG.
[0264]
A sealant 4009 is provided so as to surround the pixel portion 4002 provided over the substrate 4001, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b. In addition, a sealing material 4008 is provided over the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b. Therefore, the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b are sealed with the filler 4210 by the substrate 4001, the sealant 4009, and the sealant 4008. ing.
[0265]
In addition, the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b provided over the substrate 4001 include a plurality of TFTs. In FIG. 16B, a TFT (note that an N-channel TFT and a P-channel TFT are illustrated here) 4201 and a pixel included in the source signal line driver circuit 4003 formed over the base film 4010 are typically shown. A TFT 4202 included in the portion 4002 is illustrated.
[0266]
An interlayer insulating film (planarization film) 4301 is formed on the TFTs 4201 and 4202. a A pixel electrode (anode) 4203 electrically connected to the drain of the TFT 4202 is formed thereon. As the pixel electrode 4203, a transparent conductive film having a large work function is used. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide can be used. Moreover, you may use what added the gallium to the said transparent conductive film.
[0267]
An insulating film 4302 is formed over the pixel electrode 4203, and an opening is formed over the pixel electrode 4203 in the insulating film 4302. In this opening, an organic light emitting layer 4204 is formed on the pixel electrode 4203. A known organic light emitting material or inorganic light emitting material can be used for the organic light emitting layer 4204. The organic light emitting material includes a low molecular (monomer) material and a high molecular (polymer) material, either of which may be used.
[0268]
As a method for forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. The structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer.
[0269]
On the organic light emitting layer 4204, a cathode 4205 made of a light-shielding conductive film (typically a conductive film containing aluminum, copper or silver as a main component or a laminated film of these with another conductive film) is formed. The In addition, it is desirable to remove moisture and oxygen present at the interface between the cathode 4205 and the organic light emitting layer 4204 as much as possible. Therefore, it is necessary to devise a method in which the organic light emitting layer 4204 is formed in a nitrogen or rare gas atmosphere and the cathode 4205 is formed without being exposed to oxygen or moisture. In this embodiment, the above-described film formation can be performed by using a multi-chamber type (cluster tool type) film formation apparatus. The cathode 4205 is given a predetermined voltage.
[0270]
As described above, the light-emitting element 4303 including the pixel electrode (anode) 4203, the organic light-emitting layer 4204, and the cathode 4205 is formed. A protective film 4 is formed on the insulating film 4302 so as to cover the light emitting element 4303. 2 0 9 Is formed. Protective film 4 2 0 9 Is effective in preventing oxygen, moisture, and the like from entering the light-emitting element 4303.
[0271]
Reference numeral 4005a denotes a lead wiring connected to the power supply line, which is connected to the first electrode of the TFT 4202. The lead wiring 4005 a passes between the sealant 4009 and the substrate 4001, and the FPC wiring 4301 included in the FPC 4006 through the anisotropic conductive film 4300. b Is electrically connected.
[0272]
As the sealing material 4008, a glass material, a metal material (typically a stainless steel material), a ceramic material, or a plastic material (including a plastic film) can be used. As the plastic material, an FRP (Fiberglass-Reinforced-Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.
[0273]
However, when the light emission direction from the light emitting element is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
[0274]
In addition, filler 4 210 In addition to inert gas such as nitrogen and argon, UV curable resin or thermosetting resin can be used, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (polyvinyl butyral) Alternatively, EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
[0275]
Filler 4 210 Is exposed to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a recess 4007 is provided on the surface of the sealing material 4008 on the side of the substrate 4001 to provide a hygroscopic substance or a substance 4207 capable of adsorbing oxygen. Place. In order to prevent the hygroscopic substance or the substance 4207 capable of adsorbing oxygen from scattering, the concave part cover material 4208 holds the hygroscopic substance or the substance 4207 capable of adsorbing oxygen in the concave part 4007. Note that the concave cover material 4208 has a fine mesh shape, and is configured to allow air and moisture to pass therethrough but not a hygroscopic substance or a substance 4207 capable of adsorbing oxygen. By providing the hygroscopic substance or the substance 4207 capable of adsorbing oxygen, deterioration of the light-emitting element 4303 can be suppressed.
[0276]
As shown in FIG. 16C, the conductive film 4203a is formed so as to be in contact with the lead wiring 4005a at the same time as the pixel electrode 4203 is formed.
[0277]
The anisotropic conductive film 4300 has a conductive filler 4300a. By thermally pressing the substrate 4001 and the FPC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4301 on the FPC 4006 are used. b Are electrically connected by the conductive filler 4300a.
[0278]
[Example 11]
In the present invention, by using an organic light-emitting material that can use phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the light emitting element.
[0279]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown.
(T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)
[0280]
The molecular formula of the organic light-emitting material (coumarin dye) reported by the above paper is shown below.
[0281]
[Chemical 1]
Figure 0003732477
[0282]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
[0283]
The molecular formula of the organic light-emitting material (Pt complex) reported by the above paper is shown below.
[0284]
[Chemical formula 2]
Figure 0003732477
[0285]
(MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
[0286]
The molecular formula of the organic light emitting material (Ir complex) reported by the above paper is shown below.
[0287]
[Chemical 3]
Figure 0003732477
[0288]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.
[0289]
[Example 12]
As a method for correcting the threshold value of a transistor in the present invention, a current is passed between the source and drain while the gate and drain of the transistor used for correction are short-circuited to form a diode, and the voltage between the source and drain is reduced. Although the phenomenon equal to the threshold value is used, this can be applied not only to the pixel portion introduced in the present invention but also to a drive circuit.
[0290]
As an example, a current source circuit in a drive circuit that outputs current to a pixel or the like will be described. The current source circuit is a circuit that outputs a desired current from an input voltage signal. A voltage signal is input to the gate electrode of the current source transistor in the current source circuit, and a current corresponding to the gate-source voltage is output via the current source transistor. That is, the threshold correction method of the present invention is used for threshold correction of the current source transistor.
[0291]
FIG. 27A shows an example of use of a current source circuit. Sampling pulses are sequentially output from the shift register, the sampling pulses are input to the respective current source circuits 9001, and the video signal is sampled in accordance with the timing at which the sampling pulses are input to the current source circuit 9001. In this case, the sampling operation is performed in a dot sequential manner.
[0292]
Simple operation timing is shown in FIG. The period in which the i-th gate signal line is selected is divided into a period in which a sampling pulse is output from the shift register and the video signal is sampled, and a blanking period. In this blanking period, the threshold correction operation of the present invention, that is, a series of operations for initializing the potential of each part and acquiring the threshold voltage of the transistor is performed. That is, the threshold value acquisition operation can be performed every horizontal period.
[0293]
FIG. 28A illustrates a structure of a driver circuit that outputs current having a structure different from that in FIG. 27 to a pixel or the like. The difference from the case of FIG. 27 is that there are two current source circuits 9001 controlled by a sampling pulse of one stage, 9001A and 9001B, and both operations are selected by a current source control signal.
[0294]
As shown in FIG. 28B, the current source control signal is switched every horizontal period, for example. Then, one of the operations of the current source circuits 9001A and 9001B outputs a current to a pixel and the other inputs a video signal. This is done for each row. In this case, the sampling operation is performed line-sequentially.
[0295]
FIG. 29A shows a structure of a driver circuit having a different structure. Here, there are three current source circuits 9001 controlled by one-stage sampling pulses, 9001A, 9001B, and 9001C, and each operation is selected by a video input control signal and an output control signal.
[0296]
As shown in FIG. 29B, the operation of the current source circuits 9001A to 9001C is controlled by threshold value correction → video signal input → current output to the pixel every horizontal period by the video input control signal and the output control signal. It is made to switch in order. The sampling operation is performed line-sequentially as in the configuration shown in FIG.
[0297]
FIG. 30A shows a structure of a driver circuit having a different structure. In the configuration of FIG. 27, the format of the video signal may be either digital or analog, but in the configuration of FIG. 30A, a digital video signal is input. The input digital video signal is taken into the first latch circuit according to the output of the sampling pulse, and after the capture of the video signal for one row is completed, it is transferred to the second latch circuit, and then each current source circuit It is input to 9001A to 9001C. Here, the current source circuits 9001A to 9001C have different current values output from the current source circuits 9001A to 9001C. For example, the current value ratio is 1: 2: 4. That is, n current source circuits are arranged in parallel, and the ratio of the current values is 1: 2: 4:... 2 (n-1) By adding the current output from each current source circuit, the output current value can be linearly changed.
[0298]
The operation timing is substantially the same as that shown in FIG. 27, and the threshold correction operation is performed in the current source circuit 9001 within the blanking period in which the sampling operation is not performed, and subsequently held in the latch circuit. The current data is transferred, V-I conversion is performed in the current source circuit 9001, and a current is output to the pixel. The sampling operation is performed line-sequentially as in the configuration shown in FIG.
[0299]
FIG. 31A illustrates a structure of a driver circuit that outputs current having a different structure to a pixel or the like. In this configuration, the digital video signal captured by the latch circuit is transferred to the D / A conversion circuit by the input of the latch signal, converted into an analog video signal, and the analog video signal is sent to each current source circuit 9001. Input, current is output.
[0300]
Further, such a D / A conversion circuit may be provided with a function for gamma correction, for example.
[0301]
As shown in FIG. 31B, threshold value correction and latch data transfer are performed within the blanking period, and a V-I conversion of the video signal of the previous row is performed during the sampling operation of a certain row. Current is output to a pixel or the like. The sampling operation is performed line-sequentially as in the configuration shown in FIG.
[0302]
The present invention is not limited to the configuration described above, and the threshold value correcting means of the present invention can be applied to the case where VI conversion is performed by a current source circuit. Also, as shown in FIGS. 28 and 29, a configuration in which a plurality of current source circuits are arranged in parallel and used by switching may be used in combination with the configurations of FIGS.
[0303]
[Example 13]
In the configuration shown so far in this specification, a P-channel TFT is used as the driving TFT. However, the present invention can also be applied to a configuration in which an N-channel TFT is used as the driving TFT. It is. FIG. 32A shows the configuration.
[0304]
The driving TFT 3210 is an N-channel type. In this case, the source region is on the side connected to the anode of the EL element 3215 and the drain region is on the side connected to the current supply line 3214 through the TFT 3211. . Therefore, the capacitor units 3212 and 3213 are provided at nodes that can hold the gate-source voltage of the driving TFT 3210.
[0305]
The operation will be described. As shown in FIG. 32B, first, other TFTs are turned on so that the driving TFT 3208 is turned on. Subsequently, as shown in FIG. 32C, when the TFTs 3209 and 3211 are turned OFF, the charges move as shown in the figure until the gate-source voltage of the driving TFT 3208 becomes equal to the threshold voltage. The driving TFT 3208 is turned OFF. At this time, the capacitor unit 3212 holds the threshold voltage of the driving TFT 3080.
[0306]
Subsequently, a video signal is input as shown in FIG. The threshold voltage previously held in the capacitor means 3212 is added to this video signal and input to the gate of the driving TFT 3208, and current supply is performed according to the gate-source voltage of the driving TFT 3208 at this time. Current is supplied from the line 3214 to the EL element 3215. Therefore, even if the threshold voltage of the driving TFT 3208 varies in adjacent pixels, the threshold voltage is added to the video signal by the capacitor means 3212 regardless of the variation. The inter-voltage does not vary between adjacent pixels.
[0307]
Further, when the EL element 3215 is deteriorated by light emission in the configuration shown in FIG. 32, the voltage between the anode and the cathode increases. As a result, the potential of the source region of the driving TFT 3208 usually increases, and as a result, the gate-source voltage at the time of light emission may be reduced. However, according to the configuration shown in this embodiment, 32B to 32C, when the threshold voltage is acquired, the potential of the source region of the driving TFT 3208 is fixed to the potential of the power supply line 3216 when the TFT 3209 is turned on. Therefore, as described above, the gate-source voltage of the driving TFT 3208 is not reduced, so that a decrease in luminance with time can be suppressed.
[0308]
Note that in this embodiment, the driving TFT 3210 is an N-channel type. The other TFTs are used as switching elements that perform only ON / OFF control, and therefore their polarities do not matter. The TFTs 3207 and 3208 share the same gate signal line because the ON and OFF timings are the same, but the switching element is not limited to this.
[0309]
TFT 32 11 can also be used as an erasing TFT for interrupting current supply to the EL element 3215 at an arbitrary timing.
[0310]
[Example 14]
Since a light-emitting device using a light-emitting element is a self-luminous type, it has excellent visibility in a bright place and a wide viewing angle compared to a liquid crystal display. Therefore, it can be used for display portions of various electronic devices.
[0311]
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.), an image playback device equipped with a recording medium (specifically, a recording medium such as a Digital Versatile Disc (DVD), etc.) A device provided with a display capable of displaying). In particular, it is desirable to use a light-emitting device for a portable information terminal that often has an opportunity to see a screen from an oblique direction because the wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.
[0312]
FIG. 17A illustrates a light-emitting element display device which includes a housing 3001, a support base 3002, a display portion 3003, a speaker portion 3004, a video input terminal 3005, and the like. The light emitting device of the present invention can be used for the display portion 3003. Since the light-emitting device is a self-luminous type, a backlight is not necessary and a display portion thinner than a liquid crystal display can be obtained. The light emitting element display device Personal computer All display devices for information display such as display, TV broadcast reception and advertisement display are included.
[0313]
FIG. 17B shows a digital still camera, which includes a main body 3101, a display portion 3102, an image receiving portion 3103, operation keys 3104, an external connection port 3105, a shutter 3106, and the like. The light emitting device of the present invention can be used for the display portion 3102.
[0314]
FIG. 17C shows a laptop personal computer, which includes a main body 3201, a housing 3202, a display portion 3203, a keyboard 3204, an external connection port 3205, a pointing mouse 3206, and the like. The light emitting device of the present invention can be used for the display portion 3203.
[0315]
FIG. 17D illustrates a mobile computer, which includes a main body 3301, a display portion 3302, a switch 3303, operation keys 3304, an infrared port 3305, and the like. The light emitting device of the present invention has a display unit. 3 302 can be used.
[0316]
FIG. 17E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 3401, a housing 3402, a display portion A3403, a display portion B3404, a recording medium (DVD or the like). A reading unit 3405, operation keys 3406, a speaker unit 3407, and the like are included. Although the display portion A 3403 mainly displays image information and the display portion B 3404 mainly displays character information, the light-emitting device of the present invention can be used for the display portions A, B 3403, and 3404. Note that an image reproducing device provided with a recording medium includes a home game machine and the like.
[0317]
FIG. 17F illustrates a goggle type display (head mounted display), which includes a main body 3501, a display portion 3502, and an arm portion 3503. The light emitting device of the present invention can be used for the display portion 3502.
[0318]
FIG. 17G illustrates a video camera, which includes a main body 3601, a display portion 3602, a housing 3603, an external connection port 3604, a remote control receiving portion 3605, an image receiving portion 3606, a battery 3607, an audio input portion 3608, operation keys 3609, and an eyepiece. Part 3610 and the like. The light-emitting device of the present invention can be used for the display portion 3602.
[0319]
FIG. 17H illustrates a mobile phone, which includes a main body 3701, a housing 3702, a display portion 3703, an audio input portion 3704, an audio output portion 3705, operation keys 3706, an external connection port 3707, an antenna 3708, and the like. The light-emitting device of the present invention can be used for the display portion 3703. Note that the display portion 3703 can suppress current consumption of the mobile phone by displaying white characters on a black background.
[0320]
If the light emission luminance of the organic light emitting material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used in a front type or rear type projector.
[0321]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the organic light emitting material has a very high response speed, the light emitting device is preferable for displaying moving images.
[0322]
In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0323]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in Embodiments 1 to 13.
【The invention's effect】
According to the present invention, it is possible to normally correct the threshold value variation of the TFT for each pixel without being affected by the variation of the capacitance value or the like of the capacitance means. Furthermore, it is possible to provide a period for charging the charge and a period for selecting the gate signal line and writing the video signal to the pixel independently, so that each operation can be performed with a margin of time. It is. Therefore, it is possible to operate the circuit at high speed, and it is possible to display high-quality video using video signals with a higher number of bits, especially when displaying by a combination of digital gray scale method and time gray scale method. It becomes.
[0324]
Compared to the conventional example, it is based on a simpler operating principle, and further, the number of elements does not increase greatly.
[Brief description of the drawings]
FIG. 1 shows one mode of a pixel structure in a light emitting device of the present invention. circuit Figure Showing the operation of the pixel .
FIG. 2 is a diagram illustrating driving of the pixel shown in FIG.
FIG. 3 shows a configuration example of a pixel of a generally used light emitting device. circuit Figure.
FIG. 4 shows a pixel configuration when driven by a time gray scale method using a digital video signal. circuit Figure.
FIG. 5 shows a configuration of a pixel capable of correcting threshold value variation. circuit Figure Showing the operation of the pixel .
6 is a diagram illustrating driving of the pixel illustrated in FIG. 5. FIG.
FIG. 7 is a diagram showing a configuration example of an analog video signal input type light emitting device according to an embodiment of the present invention.
8 is a diagram showing a configuration example of a source signal line driver circuit and a gate signal line driver circuit in the light-emitting device shown in FIG.
FIG. 9 is a diagram illustrating a configuration example of a light emitting device of a digital video signal input method that is an embodiment of the present invention.
10 is a diagram illustrating a configuration example of a source signal line driver circuit in the light-emitting device illustrated in FIG. 9;
11 is a diagram illustrating a configuration example of a gate signal line driver circuit having a configuration different from that in FIG. 8;
12 is a diagram for explaining pulse output timings of the gate signal line driver circuit shown in FIG. 11;
FIG. 13 illustrates an example of a manufacturing process of a light-emitting device.
FIG. 14 illustrates an example of a manufacturing process of a light-emitting device.
FIG. 15 illustrates an example of a manufacturing process of a light-emitting device.
FIGS. 16A and 16B are an external view and a cross-sectional view of a light-emitting device. FIGS.
FIG. 17 is a diagram showing an example of an electronic apparatus to which the invention can be applied.
FIG. 18 illustrates an example of a pixel configuration in a light-emitting device of the present invention. circuit Figure Showing the operation of the pixel .
19 is a diagram illustrating driving of the pixel illustrated in FIG. 18;
FIG. 20 shows an example of a pixel configuration in the light emitting device of the invention. Schematic showing FIG.
FIG. 21 shows an example of a pixel configuration in the light emitting device of the invention. Schematic showing FIG.
FIG. 22 shows an example of a pixel configuration in the light emitting device of the invention. Schematic showing FIG.
23 shows variations of the pixel configuration shown in FIG. circuit Figure.
FIG 24 is a timing chart of gate signal lines in the case where a light-emitting device having a pixel of the present invention is driven by a digital time gray scale method.
25 is a diagram showing a configuration of a gate signal line driver circuit for outputting a pulse to a gate signal line in accordance with the timing chart of FIG. 24. FIG.
FIG. 26 is a diagram illustrating the operation principle of the present invention.
FIG. 27 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 28 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 29 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 30 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 31 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 32 shows an example of a pixel configuration in the light emitting device of the invention. Schematic showing FIG.
[Brief description of the drawings]
FIG. 1 is a diagram showing one mode of a pixel structure in a light-emitting device of the present invention.
FIG. 2 is a diagram illustrating driving of the pixel shown in FIG.
FIG. 3 is a diagram illustrating a configuration example of a pixel of a light emitting device that is generally used.
FIG. 4 is a diagram showing a configuration of a pixel when driven by a time gray scale method using a digital video signal.
FIG. 5 is a diagram showing a configuration of a pixel capable of correcting threshold value variation.
6 is a diagram illustrating driving of the pixel illustrated in FIG. 5. FIG.
FIG. 7 is a diagram showing a configuration example of an analog video signal input type light emitting device according to an embodiment of the present invention.
8 is a diagram showing a configuration example of a source signal line driver circuit and a gate signal line driver circuit in the light-emitting device shown in FIG.
FIG. 9 is a diagram illustrating a configuration example of a light emitting device of a digital video signal input method that is an embodiment of the present invention.
10 is a diagram illustrating a configuration example of a source signal line driver circuit in the light-emitting device illustrated in FIG. 9;
11 is a diagram illustrating a configuration example of a gate signal line driver circuit having a configuration different from that in FIG. 8;
12 is a diagram for explaining pulse output timings of the gate signal line driver circuit shown in FIG. 11;
FIG. 13 illustrates an example of a manufacturing process of a light-emitting device.
FIG. 14 illustrates an example of a manufacturing process of a light-emitting device.
FIG. 15 illustrates an example of a manufacturing process of a light-emitting device.
FIGS. 16A and 16B are an external view and a cross-sectional view of a light-emitting device. FIGS.
FIG. 17 is a diagram showing an example of an electronic apparatus to which the invention can be applied.
FIG. 18 illustrates an example of a pixel structure in a light-emitting device of the present invention.
19 is a diagram illustrating driving of the pixel illustrated in FIG. 18;
FIGS. 20A and 20B are diagrams illustrating an example and operation of a pixel structure in a light-emitting device of the present invention. FIGS.
FIGS. 21A and 21B illustrate an example and operation of a pixel structure in a light-emitting device of the present invention. FIGS.
FIGS. 22A and 22B illustrate an example and operation of a pixel structure in a light-emitting device of the present invention. FIGS.
FIG. 23 is a diagram showing a variation of the pixel configuration shown in FIG.
FIG 24 is a timing chart of gate signal lines in the case where a light-emitting device having a pixel of the present invention is driven by a digital time gray scale method.
25 is a diagram showing a configuration of a gate signal line driver circuit for outputting a pulse to a gate signal line in accordance with the timing chart of FIG. 24. FIG.
FIG. 26 is a diagram illustrating the operation principle of the present invention.
FIG. 27 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 28 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 29 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 30 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 31 is a diagram showing an example of configuring a current source circuit using the threshold correction principle of the present invention.
FIG. 32 is a diagram showing an example and operation of a pixel configuration in a light-emitting device of the present invention.

Claims (51)

第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び容量素子が設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のゲート信号線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、発光素子の第１の電極又は第２の電極の一方に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする画素回路。A first transistor, a second transistor, a third transistor, a fourth transistor, and a capacitor;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor,
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to the first gate signal line;
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light emitting element,
The pixel circuit, wherein the second transistor controls supply of a voltage to a gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ及び容量素子が設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、第３のゲート信号線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、発光素子の第１の電極又は第２の電極の一方に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする画素回路。A first transistor, a second transistor, a third transistor, a fourth transistor, and a capacitor;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor,
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to a third gate signal line;
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light emitting element,
The pixel circuit, wherein the second transistor controls supply of a voltage to a gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び容量素子が設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極と前記第５のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、ソース信号線に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のゲート信号線に電気的に接続され、
前記第５のトランジスタのゲートは、第３のゲート信号線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、発光素子の第１の電極又は第２の電極の一方に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする画素回路。A first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, and a capacitor;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor and one of the source and the drain of the fifth transistor,
The other of the source and the drain of the fifth transistor is electrically connected to a source signal line;
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to the first gate signal line;
A gate of the fifth transistor is electrically connected to a third gate signal line;
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light emitting element,
The pixel circuit, wherein the second transistor controls supply of a voltage to a gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び容量素子が設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極と前記第５のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、ソース信号線に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、第３のゲート信号線に電気的に接続され、
前記第５のトランジスタのゲートは、第４のゲート信号線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、発光素子の第１の電極又は第２の電極の一方に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする画素回路。A first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, and a capacitor;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor and one of the source and the drain of the fifth transistor,
The other of the source and the drain of the fifth transistor is electrically connected to a source signal line;
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to a third gate signal line;
A gate of the fifth transistor is electrically connected to a fourth gate signal line;
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light emitting element,
The pixel circuit, wherein the second transistor controls supply of a voltage to a gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、容量素子及び発光素子が画素に設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子の第１の電極又は第２の電極の一方と、前記第２のトランジスタのソース又はドレインの他方とに電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のゲート信号線に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする発光装置。A first transistor, a second transistor, a third transistor, a fourth transistor, a capacitor, and a light-emitting element are provided in the pixel;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light-emitting element and the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor,
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to the first gate signal line;
The light-emitting device, wherein the second transistor controls supply of voltage to the gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、容量素子及び発光素子が画素に設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子の第１の電極又は第２の電極の一方と、前記第２のトランジスタのソース又はドレインの他方とに電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、第３のゲート信号線に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする発光装置。A first transistor, a second transistor, a third transistor, a fourth transistor, a capacitor, and a light-emitting element are provided in the pixel;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light-emitting element and the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor,
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to a third gate signal line;
The light-emitting device, wherein the second transistor controls supply of voltage to the gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、容量素子及び発光素子が画素に設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子の第１の電極又は第２の電極の一方と、前記第２のトランジスタのソース又はドレインの他方とに電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極と前記第５のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、ソース信号線に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のゲート信号線に電気的に接続され、
前記第５のトランジスタのゲートは、第３のゲート信号線に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする発光装置。A first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a capacitor, and a light-emitting element are provided in the pixel;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light-emitting element and the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor and one of the source and the drain of the fifth transistor,
The other of the source and the drain of the fifth transistor is electrically connected to a source signal line;
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to the first gate signal line;
A gate of the fifth transistor is electrically connected to a third gate signal line;
The light-emitting device, wherein the second transistor controls supply of voltage to the gate of the first transistor. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、容量素子及び発光素子が画素に設けられ、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と前記容量素子の第１の電極とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と前記第４のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子の第１の電極又は第２の電極の一方と、前記第２のトランジスタのソース又はドレインの他方とに電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、電流供給線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記容量素子の第２の電極と前記第５のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、ソース信号線に電気的に接続され、
前記第２のトランジスタのゲートは、第１のゲート信号線に電気的に接続され、
前記第３のトランジスタのゲートは、第２のゲート信号線に電気的に接続され、
前記第４のトランジスタのゲートは、第３のゲート信号線に電気的に接続され、
前記第５のトランジスタのゲートは、第４のゲート信号線に電気的に接続され、
前記第２のトランジスタは、前記第１のトランジスタのゲートに対する電圧の供給を制御することを特徴とする発光装置。A first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a capacitor, and a light-emitting element are provided in the pixel;
A gate of the first transistor is electrically connected to one of a source and a drain of the second transistor and a first electrode of the capacitor;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the third transistor and one of the source and the drain of the fourth transistor,
The other of the source and the drain of the first transistor is electrically connected to one of the first electrode and the second electrode of the light-emitting element and the other of the source and the drain of the second transistor;
The other of the source and the drain of the third transistor is electrically connected to a current supply line,
The other of the source and the drain of the fourth transistor is electrically connected to the second electrode of the capacitor and one of the source and the drain of the fifth transistor,
The other of the source and the drain of the fifth transistor is electrically connected to a source signal line;
A gate of the second transistor is electrically connected to a first gate signal line;
A gate of the third transistor is electrically connected to a second gate signal line;
A gate of the fourth transistor is electrically connected to a third gate signal line;
A gate of the fifth transistor is electrically connected to a fourth gate signal line;
The light-emitting device, wherein the second transistor controls supply of voltage to the gate of the first transistor. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
A pixel circuit wherein the conductivity type of the first transistor is a P-channel type. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタと前記第３のトランジスタの導電型は同じであることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
The pixel circuit according to claim 1, wherein the first transistor and the third transistor have the same conductivity type. 請求項１乃至請求項４のいずれか一項において、
前記第２のトランジスタと前記第４のトランジスタの導電型は同じであることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
2. The pixel circuit according to claim 1, wherein the second transistor and the fourth transistor have the same conductivity type. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタと前記第３のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
A pixel circuit, wherein the first transistor and the third transistor have a P-channel conductivity type. 請求項１乃至請求項４のいずれか一項において、
前記第２のトランジスタと前記第４のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
2. The pixel circuit according to claim 1, wherein a conductivity type of the second transistor and the fourth transistor is a P-channel type. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタと前記第３のトランジスタの導電型はＮチャネル型であることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
2. The pixel circuit according to claim 1, wherein the first transistor and the third transistor have an N-channel conductivity type. 請求項１乃至請求項４のいずれか一項において、
前記第２のトランジスタと前記第４のトランジスタの導電型はＮチャネル型であることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
2. A pixel circuit, wherein the second transistor and the fourth transistor are N-channel conductivity types. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタの導電型は同じであることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
The pixel circuit, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor have the same conductivity type. 請求項３又は請求項４において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタの導電型は同じであることを特徴とする画素回路。In claim 3 or claim 4 ,
The pixel circuit, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have the same conductivity type. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
The pixel circuit, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor have a P-channel conductivity type. 請求項３又は請求項４において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。In claim 3 or claim 4 ,
The pixel circuit, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have a P-channel conductivity type. 請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは薄膜トランジスタであることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
The pixel circuit, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor are thin film transistors. 請求項３又は請求項４において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは薄膜トランジスタであることを特徴とする画素回路。In claim 3 or claim 4 ,
The pixel circuit, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are thin film transistors. 請求項１乃至請求項４のいずれか一項において、
第２の容量素子を有し、
前記第２の容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と前記容量素子の第１の電極とに電気的に接続されていることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
A second capacitive element;
The pixel circuit is characterized in that the first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element. 請求項１乃至請求項４のいずれか一項において、
第２の容量素子を有し、
前記第２の容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と前記容量素子の第１の電極とに電気的に接続され、
前記第２の容量素子の第２の電極は、一定の電位に保たれていることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
The pixel circuit, wherein the second electrode of the second capacitor element is kept at a constant potential. 請求項１乃至請求項４のいずれか一項において、
第２の容量素子を有し、
前記第２の容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と前記容量素子の第１の電極とに電気的に接続され、
前記第２の容量素子の第２の電極は、前記電流供給線に電気的に接続されていることを特徴とする画素回路。In any one of Claims 1 thru | or 4 ,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
A pixel circuit, wherein the second electrode of the second capacitor element is electrically connected to the current supply line. 請求項３又は請求項４において、
前記ソース信号線にアナログ映像信号が入力されることを特徴とする画素回路。In claim 3 or claim 4 ,
A pixel circuit, wherein an analog video signal is input to the source signal line. 請求項３又は請求項４において、
前記ソース信号線にデジタル映像信号が入力されることを特徴とする画素回路。In claim 3 or claim 4 ,
A pixel circuit, wherein a digital video signal is input to the source signal line. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light emitting device is characterized in that the conductivity type of the first transistor is a P-channel type. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタと前記第３のトランジスタの導電型は同じであることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device is characterized in that the first transistor and the third transistor have the same conductivity type. 請求項５乃至請求項８のいずれか一項において、
前記第２のトランジスタと前記第４のトランジスタの導電型は同じであることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light emitting device is characterized in that the second transistor and the fourth transistor have the same conductivity type. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタと前記第３のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device is characterized in that the conductivity type of the first transistor and the third transistor is a P-channel type. 請求項５乃至請求項８のいずれか一項において、
前記第２のトランジスタと前記第４のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device is characterized in that the conductivity type of the second transistor and the fourth transistor is a P-channel type. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタと前記第３のトランジスタの導電型はＮチャネル型であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light emitting device is characterized in that the conductivity type of the first transistor and the third transistor is an N channel type. 請求項５乃至請求項８のいずれか一項において、
前記第２のトランジスタと前記第４のトランジスタの導電型はＮチャネル型であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device is characterized in that the conductivity type of the second transistor and the fourth transistor is an N-channel type. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタの導電型は同じであることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor have the same conductivity type. 請求項７又は請求項８において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタの導電型は同じであることを特徴とする発光装置。In claim 7 or claim 8 ,
The light-emitting device is characterized in that the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have the same conductivity type. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device is characterized in that the first transistor, the second transistor, the third transistor, and the fourth transistor are P-channel conductivity types. 請求項７又は請求項８において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。In claim 7 or claim 8 ,
The light-emitting device is characterized in that the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have a P-channel conductivity type. 請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタは薄膜トランジスタであることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
The light-emitting device, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor are thin film transistors. 請求項７又は請求項８において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタは薄膜トランジスタであることを特徴とする発光装置。In claim 7 or claim 8 ,
The light-emitting device, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are thin film transistors. 請求項５乃至請求項８のいずれか一項において、
第２の容量素子を有し、
前記第２の容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と前記容量素子の第１の電極とに電気的に接続されていることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
A second capacitive element;
The light-emitting device is characterized in that the first electrode of the second capacitor is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor. 請求項５乃至請求項８のいずれか一項において、
第２の容量素子を有し、
前記第２の容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と前記容量素子の第１の電極とに電気的に接続され、
前記第２の容量素子の第２の電極は、一定の電位に保たれていることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
The light emitting device, wherein the second electrode of the second capacitor element is kept at a constant potential. 請求項５乃至請求項８のいずれか一項において、
第２の容量素子を有し、
前記第２の容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と前記容量素子の第１の電極とに電気的に接続され、
前記第２の容量素子の第２の電極は、前記電流供給線に電気的に接続されていることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
The light emitting device, wherein the second electrode of the second capacitor element is electrically connected to the current supply line. 請求項７又は請求項８において、
駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ゲート信号線駆動回路とソース信号線駆動回路を有することを特徴とする発光装置。In claim 7 or claim 8 ,
Having a drive circuit,
The pixel and the driving circuit are provided on the same substrate ,
The light-emitting device , wherein the driving circuit includes a gate signal line driving circuit and a source signal line driving circuit . 請求項５乃至請求項８のいずれか一項において、
駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ゲート信号線駆動回路を有することを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 ,
Having a drive circuit,
The pixel and the driving circuit are provided on the same substrate,
The light emitting device, wherein the driving circuit includes a gate signal line driving circuit. 請求項７又は請求項８において、
駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ソース信号線駆動回路を有することを特徴とする発光装置。In claim 7 or claim 8 ,
Having a drive circuit,
The pixel and the driving circuit are provided on the same substrate,
The light-emitting device, wherein the driving circuit includes a source signal line driving circuit. 請求項７又は請求項８において、
駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、映像信号を前記ソース信号線に供給するためのスイッチを有することを特徴とする発光装置。In claim 7 or claim 8 ,
Having a drive circuit,
The pixel and the driving circuit are provided on the same substrate,
The drive circuit has a source signal line drive circuit,
The light emitting device, wherein the source signal line driver circuit includes a switch for supplying a video signal to the source signal line. 請求項７又は請求項８において、
前記ソース信号線にアナログ映像信号が入力されることを特徴とする発光装置。In claim 7 or claim 8 ,
A light emitting device, wherein an analog video signal is input to the source signal line. 請求項７又は請求項８において、
前記ソース信号線にデジタル映像信号が入力されることを特徴とする発光装置。In claim 7 or claim 8 ,
A light emitting device, wherein a digital video signal is input to the source signal line. 請求項５乃至請求項８又は請求項２７乃至請求項４８のいずれか一項において、
前記発光素子は、ＥＬ素子であることを特徴とする発光装置。In any one of Claim 5 thru | or Claim 8 or Claim 27 thru | or 48 ,
The light-emitting device is an EL element. 請求項１乃至請求項４又は請求項９乃至請求項２６のいずれか一項に記載の前記画素回路を用いた電子機器。An electronic device using the pixel circuit according to any one of claims 1 to 4 or 9 to 26 . 請求項５乃至請求項８又は請求項２７乃至請求項４９のいずれか一項に記載の前記発光装置を用いた電子機器。An electronic device using the light emitting device according to any one of claims 5 to 8 or 27 to 49 .
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