JP5370454B2 - Organic EL pixel circuit and driving method thereof - Google Patents
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Description
有機ＥＬ素子へ供給する駆動電流をデータ信号に応じて制御する有機ＥＬ画素回路に関する。 The present invention relates to an organic EL pixel circuit that controls a drive current supplied to an organic EL element in accordance with a data signal.
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子
を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。
An EL display device using an electroluminescence (hereinafter referred to as EL) element, which is a self-luminous element, as a light-emitting element for each pixel is advantageous in that it is self-luminous and thin and consumes less power. It attracts attention as a display device that replaces a display device such as a device (LCD) or CRT.
特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。 In particular, an active matrix EL display device in which a switching element such as a thin film transistor (TFT) for individually controlling an EL element is provided in each pixel and the EL element is controlled for each pixel enables high-definition display.
このアクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行（水平）方向に延び、複数本のデータライン及び電源ラインが列（垂直）方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動用ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に流している。
しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。 However, in such a pixel circuit, if the threshold voltage of the driving TFTs of the pixel circuits arranged in a matrix varies, there is a problem that the luminance varies and the display quality deteriorates. It is difficult to make the characteristics of the TFTs constituting the pixel circuit of the entire display panel the same, and it is difficult to prevent the on / off threshold value from varying.
そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。 Therefore, it is desirable to prevent the influence on the display of the variation in threshold value in the driving TFT.
ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。 Here, various proposals have conventionally been made on a circuit for preventing the influence on the fluctuation of the threshold value of the TFT (for example, Patent Document 1).
しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。 However, this proposal requires a circuit for compensating for threshold fluctuation. Therefore, when such a circuit is used, there is a problem that the number of elements of the pixel circuit increases and the aperture ratio becomes small. In addition, when a circuit for compensation is added, there is a problem that a peripheral circuit for driving the pixel circuit needs to be changed.
本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。 The present invention provides a pixel circuit that can effectively compensate for fluctuations in the threshold voltage of a driving transistor.
本発明は以下の特徴を有する有機ＥＬ画素回路およびその駆動方法によって、上記課題を解決している。 The present invention solves the above problems by an organic EL pixel circuit having the following characteristics and a driving method thereof.
すなわち、本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと有機ＥＬ素子の間に挿入配置され、駆動電流をオンオフする駆動制御トランジスタと、駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、駆動トランジスタの制御端との間に挿入配置された容量と、この容量の選択トランジスタ側と、電源との間の接続をオンオフする電位制御トランジスタと、選択トランジスタの制御端に接続され、選択トランジスタのオンオフを制御する第１の制御ラインと、駆動制御トランジスタの制御端に接続され、駆動制御トランジスタのオンオフを制御する第２の制御ラインと、を有し、第１の制御ラインには、短絡トランジスタの制御端も接続され、かつ選択トランジスタと、短絡トランジスタは、同時にオンオフされ、第１の制御ラインには、電位制御トランジスタの制御端も接続され、かつ選択トランジスタと、電位制御トランジスタは、一方がオンされたときに他方がオフされることを特徴とする。 That is, the present invention relates to a drive transistor that causes a drive current corresponding to the potential of the control terminal to flow from the power source to the organic EL element, and a drive control transistor that is interposed between the drive transistor and the organic EL element and that turns the drive current on and off. A short-circuit transistor that controls whether or not the control terminal of the driving transistor and the terminal on the organic EL element side are diode-connected, and a selection transistor that controls whether or not the data voltage from the data line is supplied to the control terminal of the driving transistor A capacitance inserted between the selection transistor and the control end of the drive transistor, a potential control transistor for turning on and off the connection between the selection transistor side of the capacitance and the power source, and a control end of the selection transistor A first control line for controlling on / off of the selection transistor, and a drive control transistor. A second control line that is connected to the control end of the transistor and controls on / off of the drive control transistor, and the control end of the short-circuit transistor is also connected to the first control line and is short-circuited to the selection transistor. The transistors are turned on and off simultaneously, the control terminal of the potential control transistor is connected to the first control line, and the selection transistor and the potential control transistor are turned off when one is turned on. And
また、本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと有機ＥＬ素子の間に挿入配置され、駆動電流をオンオフする駆動制御トランジスタと、駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ電圧を駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、駆動トランジスタの制御端との間に挿入配置された容量と、この容量の選択トランジスタ側と、電源との間の接続をオンオフする電位制御トランジスタと、選択トランジスタの制御端に接続され、選択トランジスタのオンオフを制御する第１の制御ラインと、駆動制御トランジスタの制御端に接続され、駆動制御トランジスタのオンオフを制御する第２の制御ラインと、電位制御トランジスタの制御端に接続され、電位制御トランジスタのオンオフを制御する第３の制御ラインと、を有し、第１の制御ラインには、短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされることを特徴とする。 The present invention also provides a drive transistor for passing a drive current corresponding to the potential of the control terminal from the power source to the organic EL element, a drive control transistor inserted between the drive transistor and the organic EL element, and for turning the drive current on and off. A short-circuit transistor that controls whether or not the control terminal of the driving transistor and the terminal on the organic EL element side are diode-connected, and a selection transistor that controls whether or not the data voltage from the data line is supplied to the control terminal of the driving transistor A capacitance inserted between the selection transistor and the control end of the drive transistor, a potential control transistor for turning on and off the connection between the selection transistor side of the capacitance and the power source, and a control end of the selection transistor And a first control line for controlling on / off of the selection transistor, and a drive control transistor And a third control line connected to the control terminal of the potential control transistor for controlling on / off of the potential control transistor. The first control line is also connected to a control terminal of a short-circuit transistor, and the selection transistor and the short-circuit transistor are simultaneously turned on and off.
また、本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、を有することを特徴とする有機ＥＬ画素回路の駆動方法であって、選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフするとともに、前記容量の選択トランジスタ側の電圧をデータ信号の電圧とした状態で、駆動トランジスタの制御端電圧を電源電圧に対し、駆動トランジスタのしきい値電圧分異なる電圧にセットするリセット工程と、選択トランジスタ、短絡トランジスタをオフ、駆動制御トランジスタをオンして、駆動トランジスタの制御端電圧をデータ信号の電圧と、駆動トランジスタのしきい値電圧に応じた電圧にセットし、駆動制御トランジスタをオンして、駆動トランジスタからの駆動電流を有機ＥＬ素子に流す発光工程と、を有することを特徴とする。 The present invention also provides a drive transistor for passing a drive current corresponding to the potential at the control terminal from a power supply to the organic EL element, and a drive control inserted and disposed between the drive transistor and the organic EL element to turn the drive current on and off. A transistor, a short-circuit transistor that controls whether or not the drive transistor is diode-connected, a selection transistor that controls whether or not to supply a data signal from a data line to the control terminal of the drive transistor, and a selection transistor; An organic EL comprising: a capacitor inserted between a control terminal of the driving transistor; a potential control transistor for turning on / off a connection between the capacitor and the selection transistor side of the capacitor; A pixel circuit driving method in which a selection transistor and a short-circuit transistor are turned on and a potential is controlled. A reset that turns off the transistor and sets the control terminal voltage of the drive transistor to a voltage different from the power supply voltage by the threshold voltage of the drive transistor while the voltage on the selection transistor side of the capacitor is the voltage of the data signal The process, the selection transistor, the short-circuit transistor are turned off, the drive control transistor is turned on, the control terminal voltage of the drive transistor is set to the voltage of the data signal and the threshold voltage of the drive transistor, and the drive control transistor And a light emitting step of flowing a driving current from the driving transistor to the organic EL element.
また、前記リセット工程の前工程として、前記選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフ、前記駆動制御トランジスタをオンとして、前記駆動トランジスタの制御端の電荷を放出するディスチャージ工程を設けることが好適である。 Further, as a pre-process of the reset process, there is provided a discharge process for turning on the selection transistor and the short-circuit transistor, turning off the potential control transistor, turning on the drive control transistor, and discharging the charge at the control terminal of the drive transistor. Is preferred.
以上のように、本発明によれば、選択トランジスタをオンした状態で、短絡トランジスタをオンすることによって、駆動トランジスタの制御端電圧をデータ電圧および駆動トランジスタのしきい値電圧に応じたものにセットすることができる。従って、駆動トランジスタのしきい値電圧の変動によらず、データ電圧に応じた駆動電流を有機ＥＬ素子に供給することができる。 As described above, according to the present invention, the control terminal voltage of the drive transistor is set according to the data voltage and the threshold voltage of the drive transistor by turning on the short-circuit transistor while the selection transistor is turned on. can do. Therefore, a driving current corresponding to the data voltage can be supplied to the organic EL element regardless of the fluctuation of the threshold voltage of the driving transistor.
以下、本発明の実施形態について、図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、実施形態に係る画素回路の構成を示している。データラインＤＬは、垂直方向に伸び、画素の表示輝度についてのデータ信号（データ電圧Ｖｓｉｇ）を画素回路に供給する。データラインＤＬは、１列の画素に対し１本設けられており、垂直方向の画素に対し、その画素のデータ電圧Ｖｓｉｇを順次供給する。 FIG. 1 shows a configuration of a pixel circuit according to the embodiment. The data line DL extends in the vertical direction and supplies a data signal (data voltage Vsig) about the display luminance of the pixel to the pixel circuit. One data line DL is provided for one column of pixels, and sequentially supplies the data voltage Vsig of the pixel to the pixels in the vertical direction.
このデータラインＤＬには、ｎチャネルの選択トランジスタＴ１のドレインが接続されており、この選択トランジスタＴ１のソースは、コンデンサＣｓの一端に接続されている。選択トランジスタＴ１のゲートは、水平方向に伸びるゲートラインＧＬに接続されている。このゲートラインＧＬには、水平方向の各画素回路の選択トランジスタＴ１のゲートが接続されている。 The data line DL is connected to the drain of an n-channel selection transistor T1, and the source of the selection transistor T1 is connected to one end of a capacitor Cs. The gate of the selection transistor T1 is connected to a gate line GL extending in the horizontal direction. The gate line GL is connected to the gate of the selection transistor T1 of each pixel circuit in the horizontal direction.
このゲートラインＧＬには、ｐチャンネルの電位制御トランジスタＴ２のゲートが接続されている。従って、選択トランジスタＴ１がオンの時に電位制御トランジスタＴ２がオフ、選択トランジスタＴ１がオフの時に電位制御トランジスタＴ２がオンとなる。電位制御トランジスタＴ２のソースは電源ラインＰＶｄｄに接続され、ドレインはコンデンサＣｓと選択トランジスタＴ１のソースに接続されている。なお、電源ラインＰＶｄｄも垂直方向に伸びており、垂直方向の各画素に電源電圧ＰＶｄｄを供給する。 The gate of the p-channel potential control transistor T2 is connected to the gate line GL. Accordingly, the potential control transistor T2 is turned off when the selection transistor T1 is on, and the potential control transistor T2 is turned on when the selection transistor T1 is off. The source of the potential control transistor T2 is connected to the power supply line PVdd, and the drain is connected to the capacitor Cs and the source of the selection transistor T1. The power supply line PVdd also extends in the vertical direction, and supplies the power supply voltage PVdd to each pixel in the vertical direction.
コンデンサＣｓの他端は、ｐチャンネルの駆動トランジスタＴ４のゲートに接続されている。駆動トランジスタＴ４のソースは電源ラインＰＶｄｄに接続され、ドレインはｎチャネルの駆動制御トランジスタＴ５のドレインに接続されている。駆動制御トランジスタＴ５のソースは、有機ＥＬ素子ＥＬのアノードに接続されており、ゲートは、水平方向に伸びる発光セットラインＥＳに接続されている。また、有機ＥＬ素子ＥＬのカソードは、低電圧のカソード電源ＣＶに接続されている。 The other end of the capacitor Cs is connected to the gate of the p-channel drive transistor T4. The source of the drive transistor T4 is connected to the power supply line PVdd, and the drain is connected to the drain of the n-channel drive control transistor T5. The source of the drive control transistor T5 is connected to the anode of the organic EL element EL, and the gate is connected to the light emission set line ES extending in the horizontal direction. The cathode of the organic EL element EL is connected to a low voltage cathode power source CV.
さらに、駆動トランジスタＴ４のゲートには、ｎチャネルの短絡トランジスタＴ３のドレインが接続されており、この短絡トランジスタＴ３のソースは、駆動トランジスタＴ４のドレインに、またゲートは、ゲートラインＧＬに接続されている。 Further, the drain of the n-channel short-circuit transistor T3 is connected to the gate of the drive transistor T4, the source of the short-circuit transistor T3 is connected to the drain of the drive transistor T4, and the gate is connected to the gate line GL. Yes.
このように、本実施形態では、垂直方向にデータラインＤＬと、電源ラインＰＶｄｄが配置され、水平方向にゲートラインＧＬと、発光セットラインＥＳが配置されている。 Thus, in this embodiment, the data line DL and the power supply line PVdd are arranged in the vertical direction, and the gate line GL and the light emission set line ES are arranged in the horizontal direction.
次に、この画素回路の動作について、説明する。 Next, the operation of this pixel circuit will be described.
図２に示すように、この画素回路は、ゲートラインＧＬ、発光セットラインＥＳの状態（Ｈレベル，Ｌレベル）に応じて、（ｉ）ディスチャージ（ＧＬ＝Ｈレベル，ＥＳ＝Ｈレベル）、（ｉｉ）リセット（ＧＬ＝Ｈレベル，ＥＳ＝Ｌレベル）、（ｉｉｉ）電位固定（ＧＬ＝Ｌレベル，ＥＳ＝Ｌレベル）、（ｉｖ）発光（ＧＬ＝Ｌレベル，ＥＳ＝Ｈレベル）の４つの状態があり、これを繰り返す。すなわち、データラインＤＬのデータを有効にした状態で、（ｉ）ディスチャージを行い、その後（ｉｉ）リセットによって、コンデンサＣｓの充電電圧を決定し、（ｉｉｉ）においてゲート電圧Ｖｇを固定し、（ｖ）固定されたゲート電圧に応じた駆動電流で有機ＥＬ素子ＥＬが発光する。 As shown in FIG. 2, this pixel circuit includes (i) discharge (GL = H level, ES = H level), ( ii) Reset (GL = H level, ES = L level), (iii) Potential fixed (GL = L level, ES = L level), (iv) Light emission (GL = L level, ES = H level) There is a state and repeats this. That is, with the data on the data line DL enabled, (i) discharge is performed, and then (ii) the charging voltage of the capacitor Cs is determined by resetting, and the gate voltage Vg is fixed in (iii) (v ) The organic EL element EL emits light with a driving current corresponding to the fixed gate voltage.
また、データラインＤＬにおけるデータは、図に示すように、（ｉ）ディスチャージ工程の前に有効になり、（ｉｉｉ）固定工程の後に無効になる。従って、（ｉ）ディスチャージ工程から（ｉｉｉ）固定工程まではデータラインに有効なデータがセットされている。 Further, as shown in the drawing, the data in the data line DL becomes valid before (i) the discharge process, and (iii) becomes invalid after the fixing process. Therefore, valid data is set in the data line from (i) the discharge process to (iii) the fixing process.
以下、それぞれの状態について、説明する。なお、図３〜６においてオフのトランジスタについてには、破線で示してある。
（ｉ）ディスチャージ（ＧＬ＝Ｈレベル，ＥＳ＝Ｈレベル）
まず、データラインＤＬにデータ電圧Ｖｓｉｇが供給されている状態で、ゲートラインＧＬ、発光セットラインＥＳの両方をＨレベル（高レベル）にする。これによって、選択トランジスタＴ１、駆動制御トランジスタＴ５、短絡トランジスタＴ３がオン、電位制御トランジスタＴ２がオフとなる。従って、図３に示すように、コンデンサＣｓの選択トランジスタＴ１側の電圧Ｖｎ＝Ｖｓｉｇという状態で、電源ラインＰＶｄｄからの電流が駆動トランジスタＴ４、駆動制御トランジスタＴ５、有機ＥＬ素子ＥＬを介しカソード電源ＣＶに流れ、これによって駆動トランジスタＴ４のゲートに保持されていた電荷が引き抜かれる。これによって、駆動トランジスタＴ４のゲート電圧Ｖｇは、所定の低電圧になる。
（ｉｉ）リセット（ＧＬ＝Ｈレベル，ＥＳ＝Ｌレベル）
上述のディスチャージの状態から発光セットラインＥＳをＬレベル（ローレベル）に変更する。これによって、図４に示すように、駆動制御トランジスタＴ５がオフとなり、駆動トランジスタＴ４のゲート電圧Ｖｇ＝Ｖｇ０＝ＰＶｄｄ−｜Ｖｔｐ｜にリセットされる。ここで、このＶｔｐは、駆動トランジスタＴ４のしきい値電圧である。すなわち、駆動トランジスタＴ４はソースが電源ＰＶｄｄに接続されている状態で、短絡トランジスタＴ３によって、ゲートドレイン間が短絡されているため、そのゲート電圧が、電源ＰＶｄｄより駆動トランジスタＴ４のしきい値電圧｜Ｖｔｐ｜だけ低い電圧にセットされてオフされる。このときコンデンサＣｓの選択トランジスタＴ１側の電位Ｖｎ＝Ｖｓｉｇであり、コンデンサＣｓには｜Ｖｓｉｇ−（ＰＶｄｄ−｜Ｖｔｐ｜）｜の電圧が充電される。
（ｉｉｉ）電位固定（ＧＬ＝Ｌレベル，ＥＳ＝Ｌレベル）
次に、ゲートラインＧＬをＬレベルとして、選択トランジスタＴ１、短絡トランジスタＴ３をオフ、電位制御トランジスタＴ２をオンする。これによって、図５に示すように、駆動トランジスタＴ４のゲートは、ドレインから切り離される。そして、電位制御トランジスタＴ２がオンすることで、Ｖｎ＝ＰＶｄｄとなる。従って、駆動トランジスタＴ４のゲート電位Ｖｇは、Ｖｎの変化に応じてシフトする。なお、駆動トランジスタＴ４のゲートとソースの間には、寄生容量Ｃｐが存在するため、ゲート電位Ｖｇは、このＣｐの影響を受ける。
（ｉｖ）発光（ＧＬ＝Ｌレベル，ＥＳ＝Ｈレベル）
次に、発光セットラインＥＳをＨレベルにすることによって、図６に示すように、駆動制御トランジスタＴ５がオンし、これによって駆動トランジスタＴ４からの駆動電流が有機ＥＬ素子ＥＬに流れる。このときの駆動電流は、駆動トランジスタＴ４のゲート電圧によって決定される、駆動トランジスタＴ４のドレイン電流となるが、このドレイン電流は駆動トランジスタＴ４のしきい値電圧Ｖｔｐとは、関係ないものとなり、しきい値電圧の変動に伴う発光量の変動を抑えることができる。
Hereinafter, each state will be described. Note that the off transistors in FIGS. 3 to 6 are indicated by broken lines.
(I) Discharge (GL = H level, ES = H level)
First, in a state where the data voltage Vsig is supplied to the data line DL, both the gate line GL and the light emission set line ES are set to the H level (high level). As a result, the selection transistor T1, the drive control transistor T5, and the short-circuit transistor T3 are turned on, and the potential control transistor T2 is turned off. Therefore, as shown in FIG. 3, with the voltage Vn = Vsig on the selection transistor T1 side of the capacitor Cs, the current from the power supply line PVdd passes through the drive transistor T4, the drive control transistor T5, and the organic EL element EL, and the cathode power supply CV. As a result, the charge held at the gate of the drive transistor T4 is extracted. As a result, the gate voltage Vg of the drive transistor T4 becomes a predetermined low voltage.
(Ii) Reset (GL = H level, ES = L level)
The light emission set line ES is changed to L level (low level) from the above discharge state. As a result, as shown in FIG. 4, the drive control transistor T5 is turned off, and the gate voltage Vg = Vg0 = PVdd− | Vtp | of the drive transistor T4 is reset. Here, Vtp is the threshold voltage of the drive transistor T4. That is, since the gate of the drive transistor T4 is short-circuited between the gate and the drain by the short circuit transistor T3 in a state where the source is connected to the power source PVdd, the gate voltage of the drive transistor T4 from the power source PVdd is | It is set to a voltage lower by Vtp | and turned off. At this time, the potential Vn of the capacitor Cs on the selection transistor T1 side is Vsig, and the capacitor Cs is charged with a voltage of | Vsig− (PVdd− | Vtp |) |.
(Iii) Potential fixed (GL = L level, ES = L level)
Next, the gate line GL is set to L level, the selection transistor T1 and the short-circuit transistor T3 are turned off, and the potential control transistor T2 is turned on. Thereby, as shown in FIG. 5, the gate of the drive transistor T4 is disconnected from the drain. When the potential control transistor T2 is turned on, Vn = PVdd. Therefore, the gate potential Vg of the driving transistor T4 shifts according to the change in Vn. Since a parasitic capacitance Cp exists between the gate and source of the drive transistor T4, the gate potential Vg is affected by this Cp.
(Iv) Light emission (GL = L level, ES = H level)
Next, by setting the light emission set line ES to the H level, as shown in FIG. 6, the drive control transistor T5 is turned on, whereby the drive current from the drive transistor T4 flows to the organic EL element EL. The drive current at this time is the drain current of the drive transistor T4, which is determined by the gate voltage of the drive transistor T4. This drain current is not related to the threshold voltage Vtp of the drive transistor T4. It is possible to suppress fluctuations in the amount of light emission accompanying fluctuations in threshold voltage.
これについて図７に基づいて説明する。 This will be described with reference to FIG.
上述のように、（ｉｉ）リセット後は、図において、○で示したように、Ｖｎ（＝Ｖｓｉｇ）は、Ｖｓｉｇ（ｍａｘ）〜Ｖｓｉｇ（ｍｉｎ）の間の値であり、ＶｇはＰＶｄｄから駆動トランジスタＴ４のしきい値電圧Ｖｔｐだけ減じた電圧Ｖｇ０となる。すなわち、Ｖｇ＝Ｖｇ０＝ＰＶｄｄ＋Ｖｔｐ （Ｖｔｐ＜０）、Ｖｎ＝Ｖｓｉｇである。 As described above, (ii) After resetting, Vn (= Vsig) is a value between Vsig (max) and Vsig (min), and Vg is driven from PVdd, as indicated by ◯ in the figure. The voltage Vg0 is reduced by the threshold voltage Vtp of the transistor T4. That is, Vg = Vg0 = PVdd + Vtp (Vtp <0) and Vn = Vsig.
そして、（ｉｉｉ）の電位固定に入ると、Ｖｎは、ＶｓｉｇからＰＶｄｄまで変化するので、その変化量ΔＶｇは、Ｃｓ、Ｃｐの容量を考慮して、ΔＶｇ＝Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）と表せる。 Then, when the potential is fixed at (iii), Vn changes from Vsig to PVdd, so that the change amount ΔVg takes into account the capacity of Cs and Cp, and ΔVg = Cs (PVdd−Vsig) / (Cs + Cp ).
よって、Ｖｎ，Ｖｇは、図において●で示したように、Ｖｎ＝ＰＶｄｄ，Ｖｇ＝Ｖｔｐ＋ΔＶｇ＝ＰＶｄｄ＋Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）となる。 Therefore, Vn and Vg are Vn = PVdd, Vg = Vtp + ΔVg = PVdd + Vtp + Cs (PVdd−Vsig) / (Cs + Cp), as indicated by ● in the figure.
ここで、Ｖｇｓ＝Ｖｇ−ＰＶｄｄであるので、Ｖｇｓ＝Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）となる。 Here, since Vgs = Vg−PVdd, Vgs = Vtp + Cs (PVdd−Vsig) / (Cs + Cp).
一方、ドレイン電流Ｉは、Ｉ＝（１／２）β（Ｖｇｓ−Ｖｔｐ）2と表され、上式を代
入することによって、ドレイン電流Ｉは次のように表される。
Ｉ＝（１／２）β｛Ｖｔｐ＋Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）−Ｖｔｐ｝2
＝（１／２）β｛Ｃｓ（ＰＶｄｄ−Ｖｓｉｇ）／（Ｃｓ＋Ｃｐ）｝2
＝（１／２）βα（Ｖｓｉｇ−ＰＶｄｄ）2
ここで、α＝｛Ｃｓ／（Ｃｓ＋Ｃｐ）｝2，βは駆動トランジスタＴ４増幅率であり、
β＝μεＧｗ／Ｇｌであり、
μはキャリアの移動度、εは誘電率、Ｇｗはゲート幅、Ｇｌはゲート長である。
On the other hand, the drain current I is expressed as I = (1/2) β (Vgs−Vtp) 2. By substituting the above equation, the drain current I is expressed as follows.
I = (1/2) β {Vtp + Cs (PVdd−Vsig) / (Cs + Cp) −Vtp} 2
= (1/2) β {Cs (PVdd−Vsig) / (Cs + Cp)} 2
= (1/2) βα (Vsig-PVdd) 2
Here, α = {Cs / (Cs + Cp)} 2 , β is the drive transistor T4 amplification factor,
β = μεGw / Gl,
μ is the carrier mobility, ε is the dielectric constant, Gw is the gate width, and Gl is the gate length.
このように、ドレイン電流Ｉの式には、Ｖｔｐは含まれず、Ｖｓｉｇ−ＰＶｄｄの２乗に比例することになる。従って、駆動トランジスタＴ４のしきい値電圧のバラツキの影響を排除してデータ電圧Ｖｓｉｇに応じた発光を達成することができる。 Thus, Vtp is not included in the expression of the drain current I, and is proportional to the square of Vsig−PVdd. Therefore, it is possible to achieve light emission according to the data voltage Vsig by eliminating the influence of the variation in threshold voltage of the drive transistor T4.
上述の説明では、１画素についての動作についてのみ説明した。実際には、表示パネルは、マトリクス状に画素が配置されており、これらのそれぞれについて対応する輝度信号に応じたデータ電圧Ｖｓｉｇを供給して各有機ＥＬ素子を発光させる。すなわち、図８に示すように、表示パネルには、水平スイッチ回路ＨＳＲと、垂直スイッチＶＳＲが設けられており、これらの出力によってデータラインＤＬ、ゲートラインＧＬ、その他発光セットラインＥＳなどの状態が制御される。特に、水平方向の各画素には、１つのゲートラインＧＬが対応づけられており、このゲートラインＧＬは垂直スイッチＶＳＲよって、１つずつ順に活性化される。次に、１つのゲートラインＧＬが活性化される１水平期間に、水平スイッチＨＳＲによってすべてのデータラインＤＬにデータ電圧が点順次で供給され、これが１水平ライン分の画素回路にデータが書き込まれる。そして、各画素回路において、１垂直期間後まで書き込まれたデータ電圧に応じた発光がされる。 In the above description, only the operation for one pixel has been described. Actually, the display panel has pixels arranged in a matrix, and for each of them, the data voltage Vsig corresponding to the corresponding luminance signal is supplied to cause each organic EL element to emit light. That is, as shown in FIG. 8, the display panel is provided with a horizontal switch circuit HSR and a vertical switch VSR, and these outputs change the states of the data line DL, gate line GL, and other light emission set lines ES. Be controlled. In particular, one gate line GL is associated with each pixel in the horizontal direction, and the gate lines GL are sequentially activated one by one by the vertical switch VSR. Next, in one horizontal period in which one gate line GL is activated, the horizontal switch HSR supplies data voltages to all the data lines DL in a dot-sequential manner, and this writes data to the pixel circuits for one horizontal line. . Each pixel circuit emits light according to the data voltage written until after one vertical period.
次に、１水平ライン内の各画素に対するデータの書き込み手順について、図９に基づいて説明する。 Next, a data writing procedure for each pixel in one horizontal line will be described with reference to FIG.
まず、１水平期間の開始を示すイネーブル信号ＥＮＢのＬレベルの後に、すべてのデータラインＤＬに点順次でデータ電圧Ｖｓｉｇを書き込む。すなわち、データラインＤＬには、容量などが接続されており、電圧信号をセットすることで、データラインＤＬにそのデータ電圧Ｖｓｉｇが保持される。そこで、各列の画素についてのデータ電圧Ｖｓｉｇを順次対応するデータラインＤＬにセットすることで、すべてのデータラインＤＬにデータ電圧Ｖｓｉｇをセットする。 First, after the L level of the enable signal ENB indicating the start of one horizontal period, the data voltage Vsig is written dot-sequentially to all the data lines DL. That is, a capacitor or the like is connected to the data line DL, and the data voltage Vsig is held in the data line DL by setting a voltage signal. Therefore, the data voltage Vsig for the pixels in each column is sequentially set to the corresponding data line DL, thereby setting the data voltage Vsig to all the data lines DL.
そして、このデータのセットが終了した段階で、ＨｏｕｔをＨレベルとして、ゲートラインＧＬをＨレベルとして活性化し、上述した１つの水平方向の各画素について動作を行い、各画素におけるデータ書き込み、発光が行われる。 Then, at the stage where this data setting is completed, Hout is set to H level and the gate line GL is activated to H level, and operation is performed for each pixel in the one horizontal direction described above, and data writing and light emission in each pixel are performed. Done.
このようにして、通常のビデオ信号（データ電圧Ｖｓｉｇ）を順次データラインＤＬに書き込み、これを画素回路にセットして、発光させることができる。 In this way, a normal video signal (data voltage Vsig) can be sequentially written into the data line DL, and this can be set in the pixel circuit to emit light.
次に、他の方式について、図１０に基づいて説明する。この例では、イネーブルラインＥＮＢがＬレベルの期間に、発光セットラインＥＳをＬレベルにし、イネーブルラインＥＮＢがＨレベルに立ち上がるときにゲートラインＧＬをＨレベル（活性化）とする。この状態で、データ電圧Ｖｓｉｇを順次データラインＤＬにセットする。そして、すべてのデータラインＤＬにデータ電圧Ｖｓｉｇをセットした場合には、発光セットラインＥＳをＨレベルとして、上述のディスチャージを行い、その後発光セットラインＥＳをＬレベルに戻す。ゲートラインＧＬは、イネーブルラインＥＮＢの立ち下がりに同期してＬレベルに戻り、イネーブルラインＥＮＢがＬレベルの時にイネーブルラインＥＮＢをＨレベルに戻す。これによって、上述の例と同様の動作が行われる。 Next, another method will be described with reference to FIG. In this example, during the period when the enable line ENB is at the L level, the light emission set line ES is set to the L level, and when the enable line ENB rises to the H level, the gate line GL is set to the H level (activation). In this state, the data voltage Vsig is sequentially set to the data line DL. When the data voltage Vsig is set to all the data lines DL, the light emission set line ES is set to the H level, the above discharge is performed, and then the light emission set line ES is returned to the L level. The gate line GL returns to the L level in synchronization with the fall of the enable line ENB, and returns the enable line ENB to the H level when the enable line ENB is at the L level. As a result, the same operation as in the above example is performed.
次に、各種変形例について、説明する。
（ｉ）変形例１
図１１は、変形例１の構成を示している。この変形例１では、選択トランジスタＴ１、短絡トランジスタＴ３をｐチャネルとし、電位制御トランジスタＴ２をｎチャネルとしている。このような構成では、ゲートラインＧＬのＨレベル，Ｌレベルを上述の実施形態と反対にすることで、実施形態同様の動作を可能としている。
Next, various modifications will be described.
(I) Modification 1
FIG. 11 shows a configuration of the first modification. In the first modification, the selection transistor T1 and the short-circuit transistor T3 are p-channel, and the potential control transistor T2 is n-channel. In such a configuration, the same operation as in the embodiment can be performed by setting the H level and L level of the gate line GL opposite to those in the above-described embodiment.
この変形例１におけるゲートラインＧＬ、発光セットラインＥＳの制御に応じた選択トランジスタＴ１、駆動制御トランジスタＴ５のオンオフは、図１２に示した通りであり、これは上述の図２に示したものと同一である。
（ｉｉ）変形例２
図１３は、変形例２の構成を示している。この変形例２では、実施形態の画素回路と比べ、電位制御トランジスタＴ２の制御用に専用の制御ラインＣＳを設けている。従って、電位制御トランジスタＴ２を制御ラインＣＳにより独立して制御することができる。そこで、図１４に示したように、制御ラインＣＳによって、選択トランジスタＴ１がオンする前に、電位制御トランジスタＴ２をオフし、選択トランジスタＴ１がオフした後に、駆動制御トランジスタＴ５と一緒に電位制御トランジスタＴ２をオンすることができる。
The on / off of the selection transistor T1 and the drive control transistor T5 according to the control of the gate line GL and the light emission set line ES in the first modification is as shown in FIG. 12, which is the same as that shown in FIG. Are the same.
(Ii) Modification 2
FIG. 13 shows a configuration of the second modification. In the second modification, as compared with the pixel circuit of the embodiment, a dedicated control line CS is provided for controlling the potential control transistor T2. Therefore, the potential control transistor T2 can be controlled independently by the control line CS. Therefore, as shown in FIG. 14, by the control line CS, the potential control transistor T2 is turned off before the selection transistor T1 is turned on. After the selection transistor T1 is turned off, the potential control transistor together with the drive control transistor T5 is turned on. T2 can be turned on.
このような構成によれば、水平方向のラインが増えてしまうが、電位制御トランジスタＴ２を最も適切なタイミングでオンオフすることができる。すなわち、短絡トランジスタＴ３と、電位制御トランジスタＴ２の同時オンの期間を確実になくすことができ、正確なゲート電位固定ができ、補正精度を上昇することができる。 According to such a configuration, the number of horizontal lines increases, but the potential control transistor T2 can be turned on and off at the most appropriate timing. In other words, the simultaneous ON period of the short-circuit transistor T3 and the potential control transistor T2 can be reliably eliminated, the gate potential can be fixed accurately, and the correction accuracy can be increased.
なお、図１５は、図１３に対し電位制御トランジスタＴ２をｎチャネルとした例、図１６は選択トランジスタＴ１、短絡トランジスタＴ３をｐチャネル、電位制御トランジスタＴ２をｎチャネルとした例、図１７は、選択トランジスタＴ１、短絡トランジスタＴ３、電位制御トランジスタＴ２をすべてｐチャネルとした例を示している。
（ｉｉｉ）変形例３
図１８は、他の変形例であり、選択トランジスタＴ１と、電位制御トランジスタＴ２とをゲートラインＧＬに接続し、専用のリセットラインＲＳＴを設け、このリセットラインＲＳＴに短絡トランジスタＴ３を接続している。この構成では、図１９に示すように、リセットラインＲＳＴによって、短絡トランジスタＴ３を、選択トランジスタＴ１のオフおよび駆動制御トランジスタＴ５のオンに先立って、オフすることができる。 従って、変形例２と同様に、電位制御Ｔ２と、短絡トランジスタＴ３の同時オン期間をなくすことができる。このような構成にすることによって、ゲートラインＧＬの近くに配置するトランジスタは、選択トランジスタＴ１と、電位制御トランジスタＴ２の２つでよくなり、画素回路におけるトランジスタのレイアウトが容易になる。しかし、この場合には選択トランジスタＴ１と、短絡トランジスタＴ３のオフタイミングがずれることになり、このときにＶｇに影響をノイズが発生する可能性もある。
（ｉｖ）変形例４
図２０は、さらに他の変形例である。この例では、選択トランジスタＴ１、電位制御トランジスタＴ２をゲートラインＧＬに接続し、短絡トランジスタＴ３、駆動制御トランジスタＴ５を発光セットラインＥＳに接続している。この例では、図２１に示すように、発光状態から、ゲートラインＧＬがＨレベルとなり、電位制御トランジスタＴ２がオフ、選択トランジスタＴ１がオンになり、コンデンサＣｓの一端にデータ電圧Ｖｓｉｇが供給される。この際短絡トランジスタＴ３はオフ、駆動制御トランジスタＴ５はオンになっている。次に、発光セットラインＥＳがＬレベルとなり、短絡トランジスタＴ３がオン、駆動制御トランジスタＴ５がオフになる。直前まで、有機ＥＬ素子ＥＬに電流が流れており、駆動トランジスタＴ４のドレインは比較的低い電圧になっており、短絡トランジスタＴ３がオンすることで、ＶｇにＰＶｄｄ＋Ｖｔｐの値にセットする、リセットが行われる。その後、発光セットラインＥＳがＨレベルとなり、短絡トランジスタＴ３がオフ、駆動制御トランジスタＴ５がオンになった段階で、ゲートラインＧＬがＨレベルになり、電位の固定および発光が行われる。
15 is an example in which the potential control transistor T2 is an n-channel with respect to FIG. 13, FIG. 16 is an example in which the selection transistor T1, the short-circuit transistor T3 is a p-channel, and the potential control transistor T2 is an n-channel, and FIG. In the example, the selection transistor T1, the short-circuit transistor T3, and the potential control transistor T2 are all p-channel.
(Iii) Modification 3
FIG. 18 shows another modification, in which a selection transistor T1 and a potential control transistor T2 are connected to a gate line GL, a dedicated reset line RST is provided, and a short-circuit transistor T3 is connected to the reset line RST. . In this configuration, as shown in FIG. 19, the short-circuit transistor T3 can be turned off by the reset line RST prior to turning off the selection transistor T1 and turning on the drive control transistor T5. Therefore, similarly to the second modification, the potential control T2 and the simultaneous ON period of the short-circuit transistor T3 can be eliminated. With such a configuration, two transistors, that is, the selection transistor T1 and the potential control transistor T2 are disposed near the gate line GL, and the transistor layout in the pixel circuit is facilitated. However, in this case, the off timings of the selection transistor T1 and the short-circuit transistor T3 are deviated, and at this time, there is a possibility that noise affects the Vg.
(Iv) Modification 4
FIG. 20 shows still another modification. In this example, the selection transistor T1 and the potential control transistor T2 are connected to the gate line GL, and the short-circuit transistor T3 and the drive control transistor T5 are connected to the light emission set line ES. In this example, as shown in FIG. 21, from the light emitting state, the gate line GL becomes H level, the potential control transistor T2 is turned off, the selection transistor T1 is turned on, and the data voltage Vsig is supplied to one end of the capacitor Cs. . At this time, the short-circuit transistor T3 is off and the drive control transistor T5 is on. Next, the light emission set line ES becomes L level, the short-circuit transistor T3 is turned on, and the drive control transistor T5 is turned off. Until just before, current flows through the organic EL element EL, the drain of the drive transistor T4 is at a relatively low voltage, and when the short-circuit transistor T3 is turned on, Vg is set to the value of PVdd + Vtp. Is called. Thereafter, when the light emission set line ES becomes H level, the short-circuit transistor T3 is turned off and the drive control transistor T5 is turned on, the gate line GL becomes H level, and the potential is fixed and light emission is performed.
この変形例４によれば、ゲートラインＧＬの近くに選択トランジスタＴ１、電位制御トランジスタＴ２を配置し、発光セットラインＥＳの近くに短絡トランジスタＴ３、駆動制御トランジスタＴ５を配置することで、配線の引き回しが非常に容易になる。従って、画素回路のレイアウトが容易になる。しかし、選択トランジスタＴ１と、短絡トランジスタＴ３のタイミングがずれるため、ノイズが乗りやすいというデメリットもある。さらに、他の構成例のようなディスチャージ工程を設けることができないため、駆動トランジスタＴ４のゲートについての電荷の放出が十分行えない場合も生じやすい。 According to the fourth modification, the selection transistor T1 and the potential control transistor T2 are arranged near the gate line GL, and the short-circuit transistor T3 and the drive control transistor T5 are arranged near the light emission set line ES, thereby routing the wiring. Will be very easy. Accordingly, the layout of the pixel circuit is facilitated. However, since the timings of the selection transistor T1 and the short-circuit transistor T3 are shifted, there is a demerit that noise is likely to be picked up. Furthermore, since a discharge process as in the other configuration examples cannot be provided, there is a tendency that charges cannot be sufficiently discharged from the gate of the drive transistor T4.
Ｃｓ コンデンサ、ＣＳ 制御ライン、ＣＶ カソード電源、Ｃｐ 寄生容量、ＤＬ データライン、ＥＬ 有機ＥＬ素子、ＥＮＢ イネーブル信号、ＥＳ 発光セットライン、ＧＬ ゲートライン、ＨＳＲ 水平スイッチ、Ｖｄｄ 電源電圧、ＲＳＴ リセットライン、Ｔ１ 選択トランジスタ、Ｔ２ 電位制御トランジスタ、Ｔ３ 短絡トランジスタ、Ｔ４ 駆動トランジスタ、Ｔ５ 駆動制御トランジスタ、ＶＳＲ 垂直スイッチ、Ｖｇ
駆動トランジスタのゲート電圧、Ｖｓｉｇ データ電圧。
Cs capacitor, CS control line, CV cathode power supply, Cp parasitic capacitance, DL data line, EL organic EL element, ENB enable signal, ES light emission set line, GL gate line, HSR horizontal switch, Vdd power supply voltage, RST reset line, T1 Select transistor, T2 potential control transistor, T3 short-circuit transistor, T4 drive transistor, T5 drive control transistor, VSR vertical switch, Vg
Drive transistor gate voltage, Vsig data voltage.
Claims (4)
この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、
前記駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、
この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、
前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第１の制御ラインと、
前記駆動制御トランジスタの制御端に接続され、前記駆動制御トランジスタのオンオフを制御する第２の制御ラインと、を有し、
前記第１の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされ、
前記第１の制御ラインには、前記電位制御トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記電位制御トランジスタは、一方がオンされたときに他方がオフされ、
前記第１の制御ラインおよび前記第２の制御ラインは、それぞれ同一の方向に伸びるように設けられる互いに異なる配線であることを特徴とする有機ＥＬ画素回路。 A drive transistor for causing a drive current corresponding to the potential of the control terminal to flow from the power source to the organic EL element;
A drive control transistor that is interposed between the drive transistor and the organic EL element and turns the drive current on and off;
A short-circuit transistor for controlling whether or not to diode-connect the control terminal of the drive transistor and the terminal on the organic EL element side;
A selection transistor for controlling whether to supply a data voltage from a data line to a control terminal of the driving transistor;
A capacitor inserted between the selection transistor and the control terminal of the drive transistor;
A potential control transistor for turning on and off the connection between the selection transistor side of the capacitor and the power source;
A first control line connected to a control terminal of the selection transistor for controlling on / off of the selection transistor;
A second control line connected to a control terminal of the drive control transistor and controlling on / off of the drive control transistor,
The control terminal of the short-circuit transistor is also connected to the first control line, and the selection transistor and the short-circuit transistor are simultaneously turned on and off,
A control terminal of the potential control transistor is also connected to the first control line, and the selection transistor and the potential control transistor are turned off when one is turned on ,
The organic EL pixel circuit, wherein the first control line and the second control line are different wirings provided to extend in the same direction .
この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする駆動制御トランジスタと、
前記駆動トランジスタの制御端と有機ＥＬ素子側の端子をダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ電圧を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、
この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフする電位制御トランジスタと、
前記選択トランジスタの制御端に接続され、前記選択トランジスタのオンオフを制御する第１の制御ラインと、
前記駆動制御トランジスタの制御端に接続され、前記駆動制御トランジスタのオンオフを制御する第２の制御ラインと、
前記電位制御トランジスタの制御端に接続され、前記電位制御トランジスタのオンオフを制御する第３の制御ラインと、を有し、
前記第１の制御ラインには、前記短絡トランジスタの制御端も接続され、かつ前記選択トランジスタと、前記短絡トランジスタは、同時にオンオフされ、
前記第１の制御ライン、前記第２の制御ラインおよび前記第３の制御ラインは、それぞれ同一の方向に伸びるように設けられる互いに異なる配線であることを特徴とする有機ＥＬ画素回路。 A drive transistor for causing a drive current corresponding to the potential of the control terminal to flow from the power source to the organic EL element;
A drive control transistor that is interposed between the drive transistor and the organic EL element and turns the drive current on and off;
A short-circuit transistor for controlling whether or not to diode-connect the control terminal of the drive transistor and the terminal on the organic EL element side;
A selection transistor for controlling whether to supply a data voltage from a data line to a control terminal of the driving transistor;
A capacitor inserted between the selection transistor and the control terminal of the drive transistor;
A potential control transistor for turning on and off the connection between the selection transistor side of the capacitor and the power source;
A first control line connected to a control terminal of the selection transistor for controlling on / off of the selection transistor;
A second control line connected to a control terminal of the drive control transistor and controlling on / off of the drive control transistor;
A third control line connected to a control terminal of the potential control transistor and controlling on / off of the potential control transistor;
The control terminal of the short-circuit transistor is also connected to the first control line, and the selection transistor and the short-circuit transistor are simultaneously turned on and off,
The organic EL pixel circuit, wherein the first control line, the second control line, and the third control line are different wirings provided to extend in the same direction .
前記選択トランジスタおよび前記短絡トランジスタをオン、前記電位制御トランジスタをオフするとともに、前記容量の前記選択トランジスタ側の電圧をデータ信号の電圧とした状態で、駆動トランジスタの制御端電圧を電源電圧に対し、前記駆動トランジスタのしきい値電圧分異なる電圧にセットするリセット工程と、
前記選択トランジスタ、前記短絡トランジスタおよび前記駆動制御トランジスタをオフして、前記駆動トランジスタの制御端電圧をデータ信号の電圧と、前記駆動トランジスタのしきい値電圧に応じた電圧にセットし、前記駆動制御トランジスタをオンして、前記駆動トランジスタからの駆動電流を前記有機ＥＬ素子に流す発光工程と、
を有することを特徴とする有機ＥＬ画素回路の駆動方法。 A method for driving an organic EL pixel circuit comprising the organic EL pixel circuit according to claim 1,
The selection transistor and the short-circuit transistor are turned on, the potential control transistor is turned off, and the voltage on the selection transistor side of the capacitor is set as the voltage of the data signal. A reset step for setting a voltage different from the threshold voltage of the drive transistor;
The selection transistor, the short-circuit transistor, and the drive control transistor are turned off, and a control terminal voltage of the drive transistor is set to a voltage corresponding to a data signal voltage and a threshold voltage of the drive transistor, and the drive control is performed. A light emitting step of turning on the transistor and flowing a driving current from the driving transistor to the organic EL element;
A method for driving an organic EL pixel circuit, comprising:
前記リセット工程の前工程として、前記選択トランジスタおよび短絡トランジスタをオン、電位制御トランジスタをオフ、前記駆動制御トランジスタをオンとして、前記駆動トランジスタの制御端の電荷を放出するディスチャージ工程を設けることを特徴とする有機ＥＬ画素回路の駆動方法。 In the driving method of the organic EL pixel circuit according to claim 3,
As a pre-step of the reset step, a discharge step is provided in which the selection transistor and the short-circuit transistor are turned on, the potential control transistor is turned off, the drive control transistor is turned on, and a charge at the control end of the drive transistor is discharged. Driving method of organic EL pixel circuit.
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