JP4501059B2 - Pixel circuit and display device - Google Patents

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Description

本発明は、画素毎に配した負荷素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状に配列された表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬ発光素子などの負荷素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。   The present invention relates to a pixel circuit that current-drives a load element arranged for each pixel. The pixel circuit is a display device in which the pixel circuits are arranged in a matrix. In particular, a so-called field-effect transistor provided in each pixel circuit controls the amount of current supplied to a load element such as an organic EL light-emitting element. The present invention relates to an active matrix display device.

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。   In an image display device such as a liquid crystal display, an image is displayed by arranging a large number of liquid crystal pixels in a matrix and controlling the transmission intensity or reflection intensity of incident light for each pixel in accordance with image information to be displayed. This also applies to an organic EL display using an organic EL element as a pixel, but unlike a liquid crystal pixel, the organic EL element is a self-luminous element. Therefore, the organic EL display has advantages such as higher image visibility than the liquid crystal display, no backlight, and a high response speed. Further, the luminance level (gradation) of each light emitting element can be controlled by the value of the current flowing therethrough, and is greatly different from a liquid crystal display or the like in that it is a so-called current control type.

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ，ＴＦＴ）によって制御するものである。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報 In the organic EL display, similarly to the liquid crystal display, there are a simple matrix method and an active matrix method as driving methods. Although the former has a simple structure, there is a problem that it is difficult to realize a large-sized and high-definition display. Therefore, the active matrix method is actively developed at present. In this method, a current flowing through a light emitting element in each pixel circuit is controlled by an active element (generally a thin film transistor or TFT) provided in the pixel circuit.
USP 5,684,365 JP-A-8-234683

従来の画素回路は、行状の走査線と列状の信号線とが交差する部分に各々配されている。各画素回路は、少くとも薄膜型のサンプリングトランジスタと保持容量と薄膜型のドライブトランジスタと発光素子などの負荷素子とを含んでいる。サンプリングトランジスタは、そのゲートが走査線によって選択された時ソース／ドレイン間が導通して信号線から映像信号をサンプリングする。サンプリングされた信号は保持容量に書き込まれ保持される。ドライブトランジスタは、そのゲートが保持容量に接続され、ソース／ドレインの片方が発光素子などの負荷素子に接続している。ドライブトランジスタのゲートは、保持容量に保持された信号電位によってソース基準で正極性となる順バイアスを受ける。ドライブトランジスタはこの順バイアスに応じてソース／ドレイン間に電流を流し、発光素子に通電する。一般に発光素子の輝度は通電量に比例している。更にドライブトランジスタの通電量は保持容量に書き込まれた信号電位によって制御される。従って、発光素子は映像信号に応じた輝度で発光することになる。   A conventional pixel circuit is disposed at a portion where a row scanning line and a column signal line intersect each other. Each pixel circuit includes at least a thin film type sampling transistor, a storage capacitor, a thin film type drive transistor, and a load element such as a light emitting element. When the gate of the sampling transistor is selected by the scanning line, the source / drain is made conductive and the video signal is sampled from the signal line. The sampled signal is written and held in the holding capacitor. The drive transistor has a gate connected to a storage capacitor, and one source / drain connected to a load element such as a light emitting element. The gate of the drive transistor receives a forward bias that is positive with respect to the source by the signal potential held in the holding capacitor. The drive transistor causes a current to flow between the source and drain in accordance with the forward bias, and energizes the light emitting element. In general, the luminance of a light-emitting element is proportional to the amount of current supplied. Further, the energization amount of the drive transistor is controlled by the signal potential written in the storage capacitor. Therefore, the light emitting element emits light with a luminance corresponding to the video signal.

ドライブトランジスタの動作特性は以下の式で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２
このトランジスタ特性式において、Ｉｄｓはドレイン電流を表わしている。Ｖｇｓはソースを基準としてゲートに印加される電圧を表わしている。Ｖｔｈはトランジスタの閾電圧である。その他μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わし、Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて正側に大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。換言すると順バイアス（Ｖｇｓ）が閾電圧（Ｖｔｈ）を超えるとオン状態となる。逆にＶｇｓがＶｔｈを下回ると薄膜トランジスタはカットオフし、ドレイン電流Ｉｄｓは流れなくなる。 The operating characteristic of the drive transistor is expressed by the following equation.
Ids = (1/2) μ (W / L) Cox (Vgs−Vth) 2
In this transistor characteristic formula, Ids represents the drain current. Vgs represents a voltage applied to the gate with reference to the source. Vth is the threshold voltage of the transistor. In addition, μ represents the mobility of the semiconductor thin film constituting the channel of the transistor, W represents the channel width, L represents the channel length, and Cox represents the gate capacitance. As is apparent from this transistor characteristic equation, when the thin film transistor operates in the saturation region, if the gate voltage Vgs exceeds the threshold voltage Vth and increases to the positive side, the transistor is turned on and the drain current Ids flows. In other words, when the forward bias (Vgs) exceeds the threshold voltage (Vth), it is turned on. Conversely, when Vgs falls below Vth, the thin film transistor is cut off and the drain current Ids does not flow.

ところで、有機ＥＬ素子などの発光素子は、必ずしも電流−電圧特性が安定ではなく、経時的に劣化する傾向にある。この経時劣化によりドライブトランジスタの動作点が変動してしまい、同じ信号電圧をゲートに印加していてもそのソース電位が変動する。これは、ドライブトランジスタで構成される定電流源がソースフォロワ回路となっている為である。ソース電位が変動する為、結局ドライブトランジスタのゲート電圧Ｖｇｓは変化してしまい、ドレイン電流Ｉｄｓの値が変動する。これにより、発光素子に対する通電量が変化するので、発光輝度も変化することになる。この様に、発光素子の電流−電圧特性が劣化すると、ソースフォロワ回路では発光輝度が経時変化するという課題がある。   By the way, light-emitting elements such as organic EL elements are not necessarily stable in current-voltage characteristics and tend to deteriorate over time. Due to this deterioration over time, the operating point of the drive transistor varies, and the source potential varies even when the same signal voltage is applied to the gate. This is because the constant current source composed of the drive transistor is a source follower circuit. Since the source potential fluctuates, the gate voltage Vgs of the drive transistor eventually changes, and the value of the drain current Ids fluctuates. As a result, since the amount of current applied to the light emitting element changes, the light emission luminance also changes. As described above, when the current-voltage characteristics of the light emitting element deteriorate, there is a problem that the light emission luminance changes with time in the source follower circuit.

上述した従来の技術の課題に鑑み、本発明は発光素子など負荷素子の電流−電圧特性の経時劣化を回路的に補正可能な画素回路及び表示装置とこれらの駆動方法を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち本発明は、行状の走査線と列状の信号線とが交差する部分に各々配され、少くともサンプリングトランジスタと保持容量とドライブトランジスタと負荷素子とスイッチングトランジスタとからなり、前記サンプリングトランジスタは、ゲートが該走査線によって選択された時ソース／ドレイン間が導通して該信号線から信号をサンプリングし且つサンプリングした信号を該保持容量に保持させ、前記ドライブトランジスタは、ゲートが該保持容量に保持された信号電位を受け、且つ信号電位に応じてソース／ドレイン間に流れる電流で該負荷素子に通電し、前記保持容量は一端が該サンプリングトランジスタのソース及び該ドライブトランジスタのゲートに接続し、他端が該ドライブトランジスタのソースに接続し、前記スイッチングトランジスタは、サンプリング時オンして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位に接続し、該負荷素子に対する通電時オフして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位から切り離し、以って該負荷素子に対する通電に伴って上昇する該ドライブトランジスタのソース電位の変動を該ドライブトランジスタのゲートにフィードバックするブートストラップ動作を行なう画素回路であって、前記保持容量は、電界効果型の第１容量素子及び第２容量素子を中間ノードで互いに直列接続したものから成り、サンプリング時にあわせて、該第１容量素子及び第２容量素子の電界効果を維持するために必要な電位を該中間ノードにセットするセッティング用のトランジスタを備えていることを特徴とする。   SUMMARY OF THE INVENTION In view of the above-described problems of the prior art, an object of the present invention is to provide a pixel circuit, a display device, and a driving method thereof capable of correcting a temporal deterioration of current-voltage characteristics of a load element such as a light emitting element. To do. In order to achieve this purpose, the following measures were taken. That is, the present invention is arranged at each portion where the row-shaped scanning line and the column-shaped signal line intersect each other, and includes at least a sampling transistor, a holding capacitor, a drive transistor, a load element, and a switching transistor. When the gate is selected by the scanning line, the source / drain is conducted to sample the signal from the signal line and hold the sampled signal in the holding capacitor, and the drive transistor holds the gate in the holding capacitor The load element is energized with a current flowing between the source and drain in accordance with the signal potential, and one end of the storage capacitor is connected to the source of the sampling transistor and the gate of the drive transistor, One end of the switching transistor is connected to the source of the drive transistor. The transistor is turned on during sampling to connect the other end of the storage capacitor together with the source of the drive transistor to the ground potential, and is turned off when the load element is energized to ground the other end of the storage capacitor together with the source of the drive transistor. A pixel circuit that performs a bootstrap operation that feeds back a change in the source potential of the drive transistor that is separated from the potential and thus increases with energization of the load element, to the gate of the drive transistor, A field effect type first capacitor element and a second capacitor element are connected in series with each other at an intermediate node, and are necessary for maintaining the field effect of the first capacitor element and the second capacitor element at the time of sampling. It has a transistor for setting that sets the potential at the intermediate node And features.

一態様では、前記第１容量素子は正側電極が該ドライブトランジスタのゲートに接続する一方負側電極が該中間ノードに接続し、前記第２容量素子は正側電極が該ドライブトランジスタのソースに接続する一方負側電極が該中間ノードに接続し、前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の負電位を該中間ノードにセットする。他の態様では、前記第１容量素子は負側電極が該ドライブトランジスタのゲートに接続する一方正側電極が該中間ノードに接続し、前記第２容量素子は負側電極が該ドライブトランジスタのソースに接続する一方正側電極が該中間ノードに接続し、前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の正電位を該中間ノードにセットする。   In one aspect, the first capacitor element has a positive electrode connected to the gate of the drive transistor, a negative electrode connected to the intermediate node, and the second capacitor element has a positive electrode connected to the source of the drive transistor. One negative electrode connected to the intermediate node is connected to the intermediate node, and the setting transistor has a predetermined negative potential required to maintain the field effect of the first capacitor element and the second capacitor element. set. In another aspect, the first capacitor element has a negative electrode connected to the gate of the drive transistor, a positive electrode connected to the intermediate node, and the second capacitor element has a negative electrode connected to the source of the drive transistor. One positive electrode connected to the intermediate node is connected to the intermediate node, and the setting transistor has a predetermined positive potential necessary for maintaining the field effect of the first and second capacitive elements. Set to.

又本発明は、行状の走査線と、列状の信号線と、両者が交差する部分に各々配された画素回路とからなる表示装置であって、前記画素回路は、少くともサンプリングトランジスタと保持容量とドライブトランジスタと発光素子とスイッチングトランジスタとセッティング用トランジスタからなり、前記サンプリングトランジスタは、ゲートが該走査線によって選択された時ソース／ドレイン間が導通して該信号線から信号をサンプリングし且つサンプリングした信号を該保持容量に保持させ、前記ドライブトランジスタは、ゲートが該保持容量に保持された信号電位を受け、且つ信号電位に応じてソース／ドレイン間に流れる電流で該発光素子に通電し、前記保持容量は一端が該サンプリングトランジスタのソース及び該ドライブトランジスタのゲートに接続し、他端が該ドライブトランジスタのソースに接続し、前記スイッチングトランジスタは、サンプリング時オンして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位に接続し、該発光素子に対する通電時オフして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位から切り離し、以って該発光素子に対する通電に伴って上昇する該ドライブトランジスタのソース電位の変動を該ドライブトランジスタのゲートにフィードバックするブートストラップ動作を行ない、前記保持容量は、電界効果型の第１容量素子及び第２容量素子を中間ノードで互いに直列接続したものから成り、前記セッティング用トランジスタはサンプリング時にあわせて動作し、該第１容量素子及び第２容量素子の電界効果を維持するために必要な電位を該中間ノードにセットすることを特徴とする。   According to another aspect of the present invention, there is provided a display device comprising a row-shaped scanning line, a column-shaped signal line, and a pixel circuit disposed at each of the intersecting portions. The sampling transistor comprises a capacitor, a drive transistor, a light emitting element, a switching transistor, and a setting transistor. When the gate is selected by the scanning line, the source / drain conducts and the signal is sampled and sampled from the signal line. And the drive transistor receives the signal potential held in the holding capacitor and energizes the light emitting element with a current flowing between the source / drain according to the signal potential, One end of the storage capacitor is the source of the sampling transistor and the drive transistor. The switching transistor is turned on during sampling and the other end of the storage capacitor is connected to the ground potential together with the source of the drive transistor, and the light emitting element And the other end of the storage capacitor together with the source of the drive transistor is disconnected from the ground potential, so that the fluctuation of the source potential of the drive transistor that rises when the light emitting element is energized is reduced. A bootstrap operation for feeding back to the gate is performed, and the storage capacitor is composed of a field effect type first capacitor element and a second capacitor element connected in series at an intermediate node, and the setting transistor operates in accordance with sampling. The first capacitor element and the second capacitor element Characterized by setting the intermediate node potential required to maintain the field effect.

一態様では、前記第１容量素子は正側電極が該ドライブトランジスタのゲートに接続する一方負側電極が該中間ノードに接続し、前記第２容量素子は正側電極が該ドライブトランジスタのソースに接続する一方負側電極が該中間ノードに接続し、前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の負電位を該中間ノードにセットする。他の態様では、前記第１容量素子は負側電極が該ドライブトランジスタのゲートに接続する一方正側電極が該中間ノードに接続し、前記第２容量素子は負側電極が該ドライブトランジスタのソースに接続する一方正側電極が該中間ノードに接続し、前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の正電位を該中間ノードにセットする。   In one aspect, the first capacitor element has a positive electrode connected to the gate of the drive transistor, a negative electrode connected to the intermediate node, and the second capacitor element has a positive electrode connected to the source of the drive transistor. One negative electrode connected to the intermediate node is connected to the intermediate node, and the setting transistor has a predetermined negative potential required to maintain the field effect of the first capacitor element and the second capacitor element. set. In another aspect, the first capacitor element has a negative electrode connected to the gate of the drive transistor, a positive electrode connected to the intermediate node, and the second capacitor element has a negative electrode connected to the source of the drive transistor. One positive electrode connected to the intermediate node is connected to the intermediate node, and the setting transistor has a predetermined positive potential necessary for maintaining the field effect of the first and second capacitive elements. Set to.

本発明によれば、画素回路にブートストラップ機能を組み込んでいる。すなわちスイッチングトランジスタは、映像信号のサンプリング時オンしてドライブトランジスタのソースとともに保持容量を接地電位に接続し、サンプリングした映像信号を保持容量に書き込む一方、負荷素子に対する通電時オフしてドライブトランジスタのソースとともに保持容量を接地電位から切り離す。この結果、負荷素子に対する通電に伴って上昇するドライブトランジスタのソース電位の変動をドライブトランジスタのゲートにフィードバックする。このブートストラップ機能により、有機ＥＬ発光素子などの負荷素子を定電流で駆動でき、発光素子の電流−電圧特性の経時変化による輝度劣化を防ぐことが可能になる。その際、保持容量として、電界効果型の第１容量素子及び第２容量素子を中間ノードで互いに直列接続したものを用いる。サンプリング時に合わせて、第１容量素子及び第２容量素子の電界効果を維持する為に必要な電位を中間ノードにセットする。これにより、通常の薄膜型の保持容量に代えてコスト的に有利な電界効果型の容量素子を用いることが可能になる。   According to the present invention, the bootstrap function is incorporated in the pixel circuit. That is, the switching transistor is turned on when the video signal is sampled, and the holding capacitor is connected to the ground potential together with the source of the drive transistor, and the sampled video signal is written to the holding capacitor, while the switching transistor is turned off when the load element is energized At the same time, the storage capacitor is disconnected from the ground potential. As a result, the fluctuation of the source potential of the drive transistor that rises with energization of the load element is fed back to the gate of the drive transistor. With this bootstrap function, a load element such as an organic EL light emitting element can be driven with a constant current, and luminance deterioration due to a change with time of the current-voltage characteristic of the light emitting element can be prevented. At this time, as the storage capacitor, a field effect type first capacitor element and second capacitor element connected in series at an intermediate node is used. In accordance with the sampling, a potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element is set at the intermediate node. As a result, it is possible to use a field-effect capacitive element that is advantageous in terms of cost instead of a normal thin-film storage capacitor.

以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に本発明の背景を明らかにする為、図１を参照してアクティブマトリクス表示装置及びこれに含まれる画素回路の一般的な構成を参考例として説明する。図示する様に、アクティブマトリクス表示装置は主要部となる画素アレイ１と周辺の回路群とで構成されている。周辺の回路群は水平セレクタ２、ドライブスキャナ３、ライトスキャナ４などを含んでいる。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, in order to clarify the background of the present invention, a general configuration of an active matrix display device and a pixel circuit included therein will be described as a reference example with reference to FIG. As shown in the figure, the active matrix display device includes a pixel array 1 as a main part and a peripheral circuit group. The peripheral circuit group includes a horizontal selector 2, a drive scanner 3, a write scanner 4, and the like.

画素アレイ１は行状の走査線ＷＳと列状の信号線ＤＬと両者の交差する部分にマトリクス状に配列した画素回路５とで構成されている。信号線ＤＬは水平セレクタ２によって駆動される。走査線ＷＳはライトスキャナ４によって走査される。尚、走査線ＷＳと平行に別の走査線ＤＳも配線されており、これはドライブスキャナ３によって走査される。各画素回路５は、走査線ＷＳによって選択された時信号線ＤＬから信号をサンプリングする。更に走査線ＤＳによって選択された時、該サンプリングされた信号に応じて負荷素子を駆動する。この負荷素子は各画素回路５に形成された電流駆動型の発光素子などである。   The pixel array 1 is composed of row-like scanning lines WS and column-like signal lines DL and pixel circuits 5 arranged in a matrix at portions where they intersect. The signal line DL is driven by the horizontal selector 2. The scanning line WS is scanned by the write scanner 4. Note that another scanning line DS is also wired in parallel with the scanning line WS, and this is scanned by the drive scanner 3. Each pixel circuit 5 samples a signal from the signal line DL when selected by the scanning line WS. Further, when selected by the scanning line DS, the load element is driven according to the sampled signal. This load element is a current drive type light emitting element formed in each pixel circuit 5.

図２は、図１に示した画素回路５の基本的な構成を示す参考図である。本画素回路５は、サンプリング用薄膜トランジスタ（サンプリングトランジスタＴｒ１）、ドライブ用薄膜トランジスタ（ドライブトランジスタＴｒ２）、スイッチング用薄膜トランジスタ（スイッチングトランジスタＴｒ３）、保持容量Ｃｓ、負荷素子（有機ＥＬ発光素子）などで構成されている。   FIG. 2 is a reference diagram showing a basic configuration of the pixel circuit 5 shown in FIG. The pixel circuit 5 includes a sampling thin film transistor (sampling transistor Tr1), a drive thin film transistor (drive transistor Tr2), a switching thin film transistor (switching transistor Tr3), a storage capacitor Cs, a load element (organic EL light emitting element), and the like. Yes.

サンプリングトランジスタＴｒ１は走査線ＷＳによって選択された時導通し、信号線ＤＬから映像信号をサンプリングして保持容量Ｃｓに保持する。ドライブトランジスタＴｒ２は保持容量Ｃｓに保持された信号電位に応じて発光素子ＥＬに対する通電量を制御する。スイッチングトランジスタＴｒ３は走査線ＤＳによって制御され、発光素子ＥＬに対する通電をオン／オフする。すなわち、ドライブトランジスタＴｒ２は通電量に応じて発光素子ＥＬの発光輝度（明るさ）を制御する一方、スイッチングトランジスタＴｒ３は発光素子ＥＬの発光時間を制御している。これらの制御により、各画素回路５に含まれる発光素子ＥＬは映像信号に応じた輝度を呈し、画素アレイ１に所望の表示が映し出される。   The sampling transistor Tr1 becomes conductive when selected by the scanning line WS, samples the video signal from the signal line DL, and holds it in the holding capacitor Cs. The drive transistor Tr2 controls the energization amount to the light emitting element EL according to the signal potential held in the holding capacitor Cs. The switching transistor Tr3 is controlled by the scanning line DS, and turns on / off energization to the light emitting element EL. That is, the drive transistor Tr2 controls the light emission luminance (brightness) of the light emitting element EL according to the energization amount, while the switching transistor Tr3 controls the light emission time of the light emitting element EL. With these controls, the light emitting element EL included in each pixel circuit 5 exhibits luminance corresponding to the video signal, and a desired display is displayed on the pixel array 1.

図３は、図２に示した画素アレイ１及び画素回路５の動作説明に供するタイミングチャートである。１フィールド期間（１ｆ）の先頭で、１水平期間（１Ｈ）の間１行目の画素回路５に走査線ＷＳを介して選択パルスｗｓ［１］が印加され、サンプリングトランジスタＴｒ１が導通する。これにより信号線ＤＬから映像信号がサンプリングされ、保持容量Ｃｓに書き込まれる。保持容量Ｃｓの一端はドライブトランジスタＴｒ２のゲートに接続している。従って、映像信号が保持容量Ｃｓに書き込まれると、ドライブトランジスタＴｒ２のゲート電位が、書き込まれた信号電位に応じて上昇する。この時、他の走査線ＤＳを介してスイッチングトランジスタＴｒ３に選択パルスｄｓ［１］が印加される。この間発光素子ＥＬは発光を続ける。１フィールド期間１ｆの後半はｄｓ［１］がローレベルになるので発光素子ＥＬは非発光状態となる。パルスｄｓ［１］のデューティを調整することで、発光期間と非発光期間の割合を調整でき、所望の画面輝度が得られる。次の水平期間に移行すると、２行目の画素回路に対し、各走査線ＷＳ，ＤＳからそれぞれ走査用の信号パルスｗｓ［２］，ｄｓ［２］が印加される。   FIG. 3 is a timing chart for explaining operations of the pixel array 1 and the pixel circuit 5 shown in FIG. At the beginning of one field period (1f), a selection pulse ws [1] is applied to the pixel circuits 5 in the first row during one horizontal period (1H) via the scanning line WS, and the sampling transistor Tr1 is turned on. As a result, the video signal is sampled from the signal line DL and written into the storage capacitor Cs. One end of the storage capacitor Cs is connected to the gate of the drive transistor Tr2. Therefore, when the video signal is written into the storage capacitor Cs, the gate potential of the drive transistor Tr2 rises according to the written signal potential. At this time, the selection pulse ds [1] is applied to the switching transistor Tr3 via another scanning line DS. During this time, the light emitting element EL continues to emit light. In the second half of the one-field period 1f, ds [1] is at a low level, so that the light emitting element EL is in a non-light emitting state. By adjusting the duty of the pulse ds [1], the ratio between the light emission period and the non-light emission period can be adjusted, and a desired screen luminance can be obtained. In the next horizontal period, scanning signal pulses ws [2] and ds [2] are applied to the pixel circuits in the second row from the scanning lines WS and DS, respectively.

図４は、発光素子として画素回路５に組み込まれる有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示すグラフである。グラフにおいて、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、グラフに示す様に時間が経過すると劣化してしまう。図２に示した参考例の画素回路はドライブトランジスタがソースフォロワ構成となっており、ＥＬ素子のＩ−Ｖ特性の経時変化に対処できず、発光輝度の劣化が生じるという問題がある。   FIG. 4 is a graph showing a change with time of current-voltage (IV) characteristics of an organic EL element incorporated in the pixel circuit 5 as a light emitting element. In the graph, the curve indicated by the solid line indicates the characteristic in the initial state, and the curve indicated by the broken line indicates the characteristic after change with time. Generally, the IV characteristic of an organic EL element deteriorates over time as shown in the graph. The pixel circuit of the reference example shown in FIG. 2 has a problem that the drive transistor has a source follower configuration and cannot cope with a change in the IV characteristic of the EL element with time, resulting in deterioration of light emission luminance.

図５の（Ａ）は、初期状態におけるドライブトランジスタＴｒ２と発光素子ＥＬの動作点を示すグラフである。図において、縦軸はドライブトランジスタＴｒ２のドレイン・ソース間電圧Ｖｄｓを示し、縦軸はドレイン・ソース間電流Ｉｄｓを示している。図示する様に、ソース電位はドライブトランジスタＴｒ２と発光素子ＥＬとの動作点で決まり、その電圧値はゲート電圧によって異なる値を持つ。ドライブトランジスタＴｒ２は飽和領域で動作するので、動作点のソース電圧に対応したＶｇｓに関し、前述のトランジスタ特性式で規定された電流値の駆動電流Ｉｄｓを流す。   FIG. 5A is a graph showing operating points of the drive transistor Tr2 and the light emitting element EL in the initial state. In the figure, the vertical axis represents the drain-source voltage Vds of the drive transistor Tr2, and the vertical axis represents the drain-source current Ids. As illustrated, the source potential is determined by the operating point of the drive transistor Tr2 and the light emitting element EL, and the voltage value varies depending on the gate voltage. Since the drive transistor Tr2 operates in the saturation region, the drive current Ids having a current value defined by the above-described transistor characteristic equation is supplied with respect to Vgs corresponding to the source voltage at the operating point.

しかしながら発光素子ＥＬのＩ−Ｖ特性は図４に示した様に経時劣化する。図５の（Ｂ）に示す様に、この経時劣化により動作点が変化してしまい、同じゲート電圧を印加してもトランジスタのソース電圧は変化してしまう。これによりドライブトランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時に発光素子ＥＬに流れる電流値も変化する。この様に発光素子ＥＬのＩ−Ｖ特性が変化すると、図２に示した参考例のソースフォロワ構成の画素回路では、発光素子ＥＬの輝度が経時的に変化してしまうという問題がある。   However, the IV characteristic of the light emitting element EL deteriorates with time as shown in FIG. As shown in FIG. 5B, the operating point changes due to the deterioration with time, and the source voltage of the transistor changes even when the same gate voltage is applied. As a result, the gate-source voltage Vgs of the drive transistor Tr2 changes, and the flowing current value fluctuates. At the same time, the value of the current flowing through the light emitting element EL also changes. When the IV characteristic of the light emitting element EL changes in this way, the luminance of the light emitting element EL changes with time in the pixel circuit having the source follower configuration of the reference example shown in FIG.

図６は画素回路の他の参考例を表わしており、図２に示した先の参考例の問題点に対処したものである。理解を容易にする為、図２の参考例と対応する部分には対応する参照符号を付けてある。改良点は、スイッチングトランジスタＴｒ３の結線を代えたことであり、これによりブートストラップ機能を実現している。具体的には、スイッチングトランジスタＴｒ３のソースは接地され、ドレインはドライブトランジスタＴｒ２のソース（Ｓ）と保持容量Ｃｓの一方の電極とに接続され、ゲートには走査線ＤＳが接続している。尚保持容量Ｃｓの他方の電極はドライブトランジスタＴｒ２のゲート（Ｇ）に接続されている。   FIG. 6 shows another reference example of the pixel circuit, which addresses the problems of the previous reference example shown in FIG. In order to facilitate understanding, parts corresponding to those in the reference example of FIG. The improvement is that the connection of the switching transistor Tr3 is changed, thereby realizing a bootstrap function. Specifically, the source of the switching transistor Tr3 is grounded, the drain is connected to the source (S) of the drive transistor Tr2 and one electrode of the storage capacitor Cs, and the scanning line DS is connected to the gate. The other electrode of the storage capacitor Cs is connected to the gate (G) of the drive transistor Tr2.

図７は、図６に示した画素回路５の動作説明に供するタイミングチャートである。フィールド期間１ｆのうち最初の水平期間１Ｈで、ライトスキャナ４から走査線ＷＳを介して１行目の画素回路５に選択パルスｗｓ［１］が送られる。尚［ ］の中の数字は、マトリクス配置された画素回路の行番号に対応している。選択パルスが印加されるとサンプリングトランジスタＴｒ１が導通し、信号線ＤＬから入力信号Ｖｉｎがサンプリングされ、保持容量Ｃｓに書き込まれる。この時スイッチングトランジスタＴｒ３にはドライブスキャナ３から走査線ＤＳを介して選択パルスｄｓ［１］が印加されており、オン状態となっている。従って保持容量Ｃｓの片方の電極並びにドライブトランジスタＴｒ２のソース（Ｓ）はＧＮＤレベルとなっている。このＧＮＤレベルを基準として保持容量Ｃｓに入力信号Ｖｉｎが書き込まれる為、ドライブトランジスタＴｒ２のゲート電位（Ｇ）はＶｉｎになる。   FIG. 7 is a timing chart for explaining the operation of the pixel circuit 5 shown in FIG. In the first horizontal period 1H in the field period 1f, the selection pulse ws [1] is sent from the write scanner 4 to the pixel circuit 5 in the first row via the scanning line WS. The numbers in [] correspond to the row numbers of the pixel circuits arranged in a matrix. When the selection pulse is applied, the sampling transistor Tr1 is turned on, and the input signal Vin is sampled from the signal line DL and written to the storage capacitor Cs. At this time, the selection pulse ds [1] is applied to the switching transistor Tr3 from the drive scanner 3 via the scanning line DS, and the switching transistor Tr3 is in the ON state. Accordingly, one electrode of the storage capacitor Cs and the source (S) of the drive transistor Tr2 are at the GND level. Since the input signal Vin is written to the storage capacitor Cs with reference to the GND level, the gate potential (G) of the drive transistor Tr2 becomes Vin.

この後サンプリングトランジスタＴｒ１に対する選択パルスｗｓ［１］が解除され、続いてスイッチングトランジスタＴｒ３に対する選択パルスｄｓ［１］も解除される。これによりサンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ３はオフする。従ってドライブトランジスタＴｒ２のソース（Ｓ）はＧＮＤから切り離され、発光素子ＥＬのアノードに対する接続ノードとなる。   Thereafter, the selection pulse ws [1] for the sampling transistor Tr1 is released, and then the selection pulse ds [1] for the switching transistor Tr3 is also released. As a result, the sampling transistor Tr1 and the switching transistor Tr3 are turned off. Therefore, the source (S) of the drive transistor Tr2 is disconnected from the GND and becomes a connection node for the anode of the light emitting element EL.

ドライブトランジスタＴｒ２は保持容量Ｃｓに保持された入力信号Ｖｉｎをゲートに受け、その値に応じてドレイン電流をＶｃｃ側からＧＮＤ側に向かって流す。この通電により発光素子ＥＬは発光を行なう。その際、発光素子ＥＬに対する通電により電圧降下が生じるが、その分だけソース電位（Ｓ）がＧＮＤ側からＶｃｃ側に向かって上昇する。図７のタイミングチャートではこの上昇分をΔVで表わしている。保持容量Ｃｓの一端はＴｒ２のソース（Ｓ）に接続され、他端はハイインピーダンスのゲート（Ｇ）に接続されている。従ってソース電位（Ｓ）がΔＶだけ上昇するとその分だけゲート電位（Ｇ）も持ち上がり、正味の入力信号Ｖｉｎはそのまま維持される。従って、発光素子ＥＬの電流−電圧特性に応じてソース電位（Ｓ）がΔＶだけ変動しても、常にゲート電圧Ｖｇｓ＝Ｖｉｎが成立し、ドレイン電流は一定に保たれる。すなわちドライブトランジスタＴｒ２はソースフォロワ構成であるにも関わらず、上述したブートストラップ機能により、発光素子ＥＬに対し定電流源として機能する。   The drive transistor Tr2 receives the input signal Vin held in the holding capacitor Cs at the gate, and causes a drain current to flow from the Vcc side toward the GND side according to the value. By this energization, the light emitting element EL emits light. At this time, a voltage drop occurs due to energization of the light emitting element EL, but the source potential (S) rises from the GND side toward the Vcc side accordingly. In the timing chart of FIG. 7, this increase is represented by ΔV. One end of the storage capacitor Cs is connected to the source (S) of Tr2, and the other end is connected to a high impedance gate (G). Therefore, when the source potential (S) is increased by ΔV, the gate potential (G) is increased by that amount, and the net input signal Vin is maintained as it is. Therefore, even if the source potential (S) varies by ΔV according to the current-voltage characteristics of the light emitting element EL, the gate voltage Vgs = Vin is always established, and the drain current is kept constant. That is, the drive transistor Tr2 functions as a constant current source for the light emitting element EL by the bootstrap function described above, despite the source follower configuration.

この後選択パルスｄｓ［１］がハイレベルに復帰するとスイッチングトランジスタＴｒ３が導通し、発光素子ＥＬに供給されるべき電流はバイパスされるので非発光状態になる。この様にしてフィールド期間１ｆが終了すると、次のフィールド期間に入り、再びサンプリングトランジスタＴｒ１に選択パルスｗｓ［１］が印加され入力映像信号Ｖｉｎ＊のサンプリングが行なわれる。先のフィールド期間と今回のフィールド期間ではサンプリングされる映像信号のレベルが異なる場合があるので、これを区別する為入力映像信号Ｖｉｎに＊印を付してある。尚、この様な映像信号の書き込み及び発光動作は線順次（行単位）で行なわれる。この為画素の各行に対し選択パルスｗｓ［１］、ｗｓ［２］・・・が順次印加されることになる。同様に選択パルスｄｓ［１］、ｄｓ［２］・・・も順次印加されることになる。   Thereafter, when the selection pulse ds [1] returns to the high level, the switching transistor Tr3 is turned on, and the current to be supplied to the light emitting element EL is bypassed, so that the light emitting state is turned off. When the field period 1f ends in this way, the next field period starts, and the selection pulse ws [1] is applied to the sampling transistor Tr1 again to sample the input video signal Vin *. Since the level of the sampled video signal may be different between the previous field period and the current field period, the input video signal Vin is marked with an asterisk (*) to distinguish it. Note that such video signal writing and light emission operations are performed line-sequentially (in units of rows). Therefore, the selection pulses ws [1], ws [2]... Are sequentially applied to each row of pixels. Similarly, selection pulses ds [1], ds [2]... Are sequentially applied.

図８の（Ａ）は、図６に示した保持容量Ｃｓの断面構造を表わしている。合わせて、保持容量Ｃｓに接続したサンプリングトランジスタＴｒ１の構造も示してある。図示する様に、サンプリングトランジスタＴｒ１は薄膜型の電界効果トランジスタ（ＴＦＴ）である。このＴＦＴと同一のプロセスで作成できる様に、保持容量Ｃｓも薄膜構造としてある。具体的には、ガラスなどの絶縁性基板１０の上に金属膜でゲート電極１１が形成されている。これを被覆する様に二酸化シリコンなどのゲート絶縁膜１２が形成されており、その上にアモルファスシリコン膜又はポリシリコン膜などの半導体膜１３が形成されている。更にその上にアルミニウムなどでドレイン電極１４及びソース電極１５が形成されている。係る積層構造により、ボトムゲート型のサンプリングトランジスタＴｒ１が構成されている。   FIG. 8A shows a cross-sectional structure of the storage capacitor Cs shown in FIG. In addition, the structure of the sampling transistor Tr1 connected to the storage capacitor Cs is also shown. As shown, the sampling transistor Tr1 is a thin film field effect transistor (TFT). The storage capacitor Cs has a thin film structure so that it can be produced by the same process as this TFT. Specifically, a gate electrode 11 is formed of a metal film on an insulating substrate 10 such as glass. A gate insulating film 12 such as silicon dioxide is formed so as to cover this, and a semiconductor film 13 such as an amorphous silicon film or a polysilicon film is formed thereon. Further thereon, a drain electrode 14 and a source electrode 15 are formed of aluminum or the like. A bottom gate type sampling transistor Tr1 is configured by such a stacked structure.

一方保持容量Ｃｓは、一対の電極１６，１７とその間に保持された誘電体層としての絶縁膜１２とで構成されている。その際、下側の電極１６はゲート電極１１と同時にパタニング形成される。又絶縁膜１２はトランジスタＴｒ１側ではゲート絶縁膜として機能し、保持容量Ｃｓ側では誘電体膜として機能している。上側の電極１７はソース電極１５と同時に形成される。   On the other hand, the storage capacitor Cs is composed of a pair of electrodes 16 and 17 and an insulating film 12 as a dielectric layer held therebetween. At that time, the lower electrode 16 is patterned simultaneously with the gate electrode 11. The insulating film 12 functions as a gate insulating film on the transistor Tr1 side and functions as a dielectric film on the storage capacitor Cs side. The upper electrode 17 is formed simultaneously with the source electrode 15.

しかしながら、上側電極１７を形成する際、あらかじめ不要な半導体膜１３を保持容量Ｃｓが形成される部分からエッチングで除去しておく必要がある。このエッチング処理を行なう為に追加の工程が必要となり、工程合理化の観点から問題となっている。   However, when forming the upper electrode 17, it is necessary to previously remove the unnecessary semiconductor film 13 from the portion where the storage capacitor Cs is formed by etching. In order to perform this etching process, an additional process is required, which is a problem from the viewpoint of process rationalization.

（Ｂ）は、（Ａ）に示した薄膜型の保持容量Ｃｓに代えて、電界効果型の保持容量Ｃｓを用いた例を表わしている。尚理解を容易にする為、（Ａ）に示した部分と対応する部分には対応する参照番号を付してある。図示する様に、電界効果型の保持容量Ｃｓは、正側電極１６と負側電極１７と両電極の間に保持された絶縁膜１２とで構成されている。正側電極１６はトランジスタＴｒ１のゲート電極１１と同時にパタニング形成され、負側電極１７はトランジスタＴｒ１のドレイン電極１４やソース電極１５と同時にパタニング形成される。（Ａ）に示した通常の保持容量Ｃｓと異なり、電界効果型の保持容量Ｃｓは半導体薄膜１３を除去する必要がない為、追加のエッチング工程は必要ない。従って、通常の薄膜型保持容量に比べ、製造プロセスの合理化を図ることができる。   (B) shows an example in which a field effect type storage capacitor Cs is used instead of the thin film type storage capacitor Cs shown in FIG. For easy understanding, the parts corresponding to the parts shown in FIG. As shown in the figure, the field effect type storage capacitor Cs includes a positive electrode 16, a negative electrode 17, and an insulating film 12 held between the two electrodes. The positive electrode 16 is patterned simultaneously with the gate electrode 11 of the transistor Tr1, and the negative electrode 17 is patterned simultaneously with the drain electrode 14 and the source electrode 15 of the transistor Tr1. Unlike the normal storage capacitor Cs shown in (A), the field-effect storage capacitor Cs does not need to remove the semiconductor thin film 13, and therefore does not require an additional etching step. Therefore, it is possible to rationalize the manufacturing process as compared with a normal thin film type storage capacitor.

ところで、（Ｂ）に示した電界効果型の保持容量Ｃｓは、正側電極１６と負側電極１７の間に、誘電体として機能する絶縁膜１２に加えＮ型の半導体膜１３が介在している。係る構造を有する電界効果型の保持容量を電気的に機能させる為には、Ｎ型の半導体膜１３を電極化する必要がある。換言すると、半導体膜１３を反転化して空乏層を形成する必要がある。その為に、負側電極１７には正側電極１６に対して少くとも半導体膜１３の反転化に必要な所定の閾電圧よりも低い負電位を印加する必要がある。   By the way, the field effect type storage capacitor Cs shown in (B) has an N-type semiconductor film 13 interposed between the positive electrode 16 and the negative electrode 17 in addition to the insulating film 12 functioning as a dielectric. Yes. In order to make the field effect type storage capacitor having such a structure electrically function, the N type semiconductor film 13 needs to be formed into an electrode. In other words, it is necessary to invert the semiconductor film 13 to form a depletion layer. Therefore, it is necessary to apply a negative potential lower than a predetermined threshold voltage required for inversion of the semiconductor film 13 to the negative electrode 17 with respect to the positive electrode 16.

ところが図６に示した参考例に係る画素回路を見ると、保持容量Ｃｓには所定の映像信号が書き込まれる。この映像信号は０Ｖから十数Ｖの間で変化する。この様な状況で、通常の薄膜保持容量を電界効果型の保持容量に取り換えても、書き込まれる映像信号のレベルが０Ｖに近い場合、正側電極と負側電極との間で必要な電位差を確保できない為、電界効果型の保持容量は電気的なキャパシタとして機能しないばかりでなく、リークが生じ画品位の低下を招く。   However, when the pixel circuit according to the reference example shown in FIG. 6 is viewed, a predetermined video signal is written in the storage capacitor Cs. This video signal changes between 0V and several tens of volts. In such a situation, even if the normal thin film storage capacitor is replaced with a field effect storage capacitor, if the level of the video signal to be written is close to 0 V, the required potential difference between the positive electrode and the negative electrode is increased. Since it cannot be secured, the field effect type storage capacitor not only functions as an electrical capacitor but also leaks, resulting in a reduction in image quality.

本発明は係る状況に基づいて成されたものであり、ブートストラップ機能を備えた画素回路で、保持容量を製造プロセス上有利な電界効果型に置き換えることを目的とする。図９は、係る目的を達成する為に成された本発明の実施形態に係る画素回路を示している。図示する様に、本画素回路は、行状の走査線ＷＳ，ＤＳと列状の信号線ＤＬとが交差する部分に配され、少くともサンプリングトランジスタＴｒ１と保持容量ＣｓとドライブトランジスタＴｒ２と負荷素子ＥＬとスイッチングトランジスタＴｒ３とからなる。サンプリングトランジスタＴｒ１は、ゲートが走査線ＷＳによって選択された時ソース／ドレイン間が導通して、信号線ＤＬから映像信号Ｖｓｉｇをサンプリングし且つサンプリングした映像信号Ｖｓｉｇを保持容量Ｃｓに保持させる。ドライブトランジスタＴｒ２は、ゲート（Ｇ）が保持容量Ｃｓに保持された信号電位を受け、且つ信号電位に応じてソース（Ｓ）／ドレイン間に流れる電流で負荷素子ＥＬに通電する。保持容量Ｃｓは、一端がサンプリングトランジスタＴｒ１のソース及びドライブトランジスタＴｒ２のゲート（Ｇ）に接続し、他端がドライブトランジスタＴｒ２のソース（Ｓ）に接続している。スイッチングトランジスタＴｒ３は、サンプリング時オンしてドライブトランジスタＴｒ２のソース（Ｓ）とともに保持容量Ｃｓの他端を接地電位Ｖｓｓに接続する。スイッチングトランジスタＴｒ３は、負荷素子ＥＬに対する通電時オフして、ドライブトランジスタＴｒ２のソース（Ｓ）とともに保持容量Ｃｓの他端を接地電位Ｖｓｓから切り離し、以って負荷素子ＥＬに対する通電に伴って上昇するドライブトランジスタＴｒ２のソース（Ｓ）電位の変動をドライブトランジスタＴｒ２のゲート（Ｇ）にフィードバックするブートストラップ動作を行なう。   The present invention has been made based on such a situation, and an object of the present invention is to replace a storage capacitor with a field effect type advantageous in manufacturing process in a pixel circuit having a bootstrap function. FIG. 9 shows a pixel circuit according to an embodiment of the present invention, which is made to achieve such an object. As shown in the figure, this pixel circuit is arranged at a portion where the row scanning lines WS and DS intersect with the column signal line DL, and at least the sampling transistor Tr1, the holding capacitor Cs, the drive transistor Tr2, and the load element EL. And a switching transistor Tr3. When the gate is selected by the scanning line WS, the sampling transistor Tr1 conducts between the source and the drain, samples the video signal Vsig from the signal line DL, and holds the sampled video signal Vsig in the storage capacitor Cs. In the drive transistor Tr2, the gate (G) receives the signal potential held in the holding capacitor Cs, and energizes the load element EL with a current flowing between the source (S) / drain according to the signal potential. The holding capacitor Cs has one end connected to the source of the sampling transistor Tr1 and the gate (G) of the drive transistor Tr2, and the other end connected to the source (S) of the drive transistor Tr2. The switching transistor Tr3 is turned on during sampling and connects the other end of the storage capacitor Cs to the ground potential Vss together with the source (S) of the drive transistor Tr2. The switching transistor Tr3 is turned off when the load element EL is energized, disconnects the other end of the storage capacitor Cs together with the source (S) of the drive transistor Tr2 from the ground potential Vss, and thus rises as the load element EL is energized. A bootstrap operation is performed to feed back the fluctuation of the source (S) potential of the drive transistor Tr2 to the gate (G) of the drive transistor Tr2.

本発明の特徴事項として、保持容量Ｃｓは、電界効果型の第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２を中間ノード（Ｘ）で互いに直列接続したものからなる。又、この中間ノード（Ｘ）にはセッティング用のトランジスタＴｒ４が接続されている。トランジスタＴｒ４はサンプリング時に合わせて動作し、第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２の電界効果を維持する為に必要な電位−Ｖｘを中間ノード（Ｘ）にセットする。第１容量素子Ｃｓ１に着目すると、このセッティング電位−Ｖｘは、映像信号Ｖｓｉｇの電位からＣｓ１の閾電圧を差し引いた値よりも低く設定される。第２容量素子Ｃｓ２に着目すると、このセッティング電圧−Ｖｘは、接地電位ＶｓｓからＣｓ２の閾電圧を差し引いた値よりも低い電圧に設定される。   As a feature of the present invention, the storage capacitor Cs includes a field effect type first capacitor element Cs1 and a second capacitor element Cs2 connected in series with each other at an intermediate node (X). The setting transistor Tr4 is connected to the intermediate node (X). The transistor Tr4 operates in accordance with the sampling, and sets a potential −Vx necessary for maintaining the field effect of the first capacitor element Cs1 and the second capacitor element Cs2 to the intermediate node (X). Focusing on the first capacitor element Cs1, the setting potential -Vx is set lower than a value obtained by subtracting the threshold voltage of Cs1 from the potential of the video signal Vsig. Focusing on the second capacitive element Cs2, the setting voltage -Vx is set to a voltage lower than the value obtained by subtracting the threshold voltage of Cs2 from the ground potential Vss.

図９を具体的に見ると、第１容量素子Ｃｓ１は正側電極（＋）がドライブトランジスタＴｒ２のゲート（Ｇ）に接続する一方、負側電極（−）が中間ノード（Ｘ）に接続する。第２容量素子Ｃｓ２は正側電極（＋）がドライブトランジスタＴｒ２のソース（Ｓ）に接続する一方、負側電極（−）が中間ノード（Ｘ）に接続する。セッティング用のトランジスタＴｒ４は、第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２の電界効果を維持する為に必要な所定の負電位−Ｖｘを中間ノード（Ｘ）にセットしている。   Looking specifically at FIG. 9, in the first capacitor element Cs1, the positive electrode (+) is connected to the gate (G) of the drive transistor Tr2, while the negative electrode (−) is connected to the intermediate node (X). . The second capacitor element Cs2 has a positive electrode (+) connected to the source (S) of the drive transistor Tr2, and a negative electrode (−) connected to the intermediate node (X). The setting transistor Tr4 sets a predetermined negative potential −Vx necessary for maintaining the field effect of the first capacitor element Cs1 and the second capacitor element Cs2 at the intermediate node (X).

図１０は、図９に示した画素回路の動作説明に供するタイミングチャートである。理解を容易にする為、図７に示した参考例のタイミングチャートと対応する部分には対応する参照符号を付してある。図１０のタイミングチャートはドライブトランジスタのゲート電位（Ｇ）及びソース電位（Ｓ）に加え、保持容量の中間電位（Ｘ）も挙げてある。まず信号書込期間に入るとパルスｗｓに応答してサンプリングトランジスタＴｒ１がオンし、入力信号Ｖｉｎ＝Ｖｇｓが保持容量Ｃｓに書き込まれる。この時同時にゲートパルスｗｓに応答してトランジスタＴｒ４が導通し、保持容量Ｃｓの中間ノード（Ｘ）に所定のセッティング電位−Ｖｘが書き込まれる。その後発光期間に移るとゲートパルスｄｓが立ち下がり、ブートストラップ動作が行なわれる。これによりドライブトランジスタＴｒ２のソース電位（Ｓ）及びゲート電位（Ｇ）が共にΔＶだけ上昇する。この時同時に中間電位（Ｘ）もΔＶだけ上昇する。この様に、ブートストラップ動作に入ってもゲート電位、ソース電位及び中間電位の相対的なレベル関係は維持される。この結果、電界効果型の容量素子Ｃｓ１及びＣｓ２は電気的に全タイミング及び全動作点でキャパシタとして働く。   FIG. 10 is a timing chart for explaining the operation of the pixel circuit shown in FIG. For easy understanding, portions corresponding to the timing chart of the reference example shown in FIG. In the timing chart of FIG. 10, in addition to the gate potential (G) and source potential (S) of the drive transistor, the intermediate potential (X) of the storage capacitor is also listed. First, in the signal writing period, the sampling transistor Tr1 is turned on in response to the pulse ws, and the input signal Vin = Vgs is written to the storage capacitor Cs. At the same time, the transistor Tr4 is turned on in response to the gate pulse ws, and a predetermined setting potential -Vx is written to the intermediate node (X) of the storage capacitor Cs. Thereafter, when the light emission period starts, the gate pulse ds falls and a bootstrap operation is performed. As a result, both the source potential (S) and the gate potential (G) of the drive transistor Tr2 rise by ΔV. At the same time, the intermediate potential (X) also increases by ΔV. In this manner, the relative level relationship among the gate potential, the source potential, and the intermediate potential is maintained even when the bootstrap operation is started. As a result, the field effect capacitive elements Cs1 and Cs2 electrically function as capacitors at all timings and all operating points.

図１１は、図９に示した画素回路の具体的な構成を示す要部断面図である。図示する様に、ガラスなどの絶縁性基板１０の上にサンプリングトランジスタＴｒ１、第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２が形成されている。サンプリングトランジスタＴｒ１はゲート電極１１とその上に形成されたゲート絶縁膜１２とその上に形成された半導体膜１３とその上に形成されたドレイン電極１４及びソース電極１５とからなる。第１容量素子Ｃｓ１は、正側電極１６と負側電極１７と両者の間に保持された絶縁膜１２及び半導体膜１３とで構成されている。正側電極１６は半導体膜１３及び絶縁膜１２に開口したコンタクトホールを介してサンプリングトランジスタＴｒ１のソース電極１５に接続している。第１容量素子Ｃｓ１の負側電極１７は延設されており第２容量素子Ｃｓ２の同じく負側電極となっている。図示しないが、この負側電極１７は中間ノード（Ｘ）を介してセッティング用トランジスタＴｒ４に接続している。第２容量素子Ｃｓ２の負側電極１７の下方には半導体薄膜１３及び絶縁膜１２を間にして正側電極１６が形成されている。図示しないが、この正側電極１６はスイッチングトランジスタＴｒ３のドレインに接続されている。   FIG. 11 is a cross-sectional view of a principal part showing a specific configuration of the pixel circuit shown in FIG. As illustrated, a sampling transistor Tr1, a first capacitor element Cs1, and a second capacitor element Cs2 are formed on an insulating substrate 10 such as glass. The sampling transistor Tr1 includes a gate electrode 11, a gate insulating film 12 formed thereon, a semiconductor film 13 formed thereon, and a drain electrode 14 and a source electrode 15 formed thereon. The first capacitor element Cs1 includes a positive electrode 16 and a negative electrode 17 and an insulating film 12 and a semiconductor film 13 held between the positive electrode 16 and the negative electrode 17. The positive electrode 16 is connected to the source electrode 15 of the sampling transistor Tr1 through a contact hole opened in the semiconductor film 13 and the insulating film 12. The negative electrode 17 of the first capacitive element Cs1 is extended to be the negative electrode of the second capacitive element Cs2. Although not shown, the negative electrode 17 is connected to the setting transistor Tr4 via an intermediate node (X). A positive electrode 16 is formed below the negative electrode 17 of the second capacitor element Cs2 with the semiconductor thin film 13 and the insulating film 12 therebetween. Although not shown, the positive electrode 16 is connected to the drain of the switching transistor Tr3.

図１１から明らかな様に、トランジスタＴｒ１のゲート電極１１、第１容量素子Ｃｓ１の正側電極１６及び第２容量素子Ｃｓ２の正側電極１６は、全て同一層の金属膜で形成されている。又サンプリングトランジスタＴｒ１のドレイン電極１４及びソース電極１５と、第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２の負側電極１７は共に同一の金属層で形成されている。   As is apparent from FIG. 11, the gate electrode 11 of the transistor Tr1, the positive electrode 16 of the first capacitor element Cs1, and the positive electrode 16 of the second capacitor element Cs2 are all formed of the same metal film. The drain electrode 14 and the source electrode 15 of the sampling transistor Tr1 and the negative electrodes 17 of the first capacitor element Cs1 and the second capacitor element Cs2 are both formed of the same metal layer.

図１２は、本発明に係る画素回路の他の実施形態を示す回路図である。理解を容易にする為、図９に示した先の実施形態と対応する部分には対応する参照番号を付してある。異なる点は、電界効果型の容量素子Ｃｓ１，Ｃｓ２の結線の極性が逆転していることである。すなわち第１容量素子Ｃｓ１は負側電極（−）がドライブトランジスタＴｒ２のゲート（Ｇ）に接続する一方正側電極（＋）が中間ノード（Ｘ）に接続する。第２容量素子Ｃｓ２は負側電極（−）がドライブトランジスタＴｒ２のソース（Ｓ）に接続する一方正側電極（＋）が中間ノード（Ｘ）に接続する。セッティング用のトランジスタＴｒ４は、第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２の電界効果を維持する為に必要な所定の正電位＋Ｖｘを中間ノード（Ｘ）にセットする。   FIG. 12 is a circuit diagram showing another embodiment of the pixel circuit according to the present invention. In order to facilitate understanding, parts corresponding to those of the previous embodiment shown in FIG. 9 are given corresponding reference numerals. The difference is that the polarity of the connection of the field effect type capacitive elements Cs1, Cs2 is reversed. That is, in the first capacitive element Cs1, the negative electrode (−) is connected to the gate (G) of the drive transistor Tr2, while the positive electrode (+) is connected to the intermediate node (X). The second capacitor element Cs2 has a negative electrode (−) connected to the source (S) of the drive transistor Tr2, while a positive electrode (+) connected to the intermediate node (X). The setting transistor Tr4 sets a predetermined positive potential + Vx necessary for maintaining the field effect of the first capacitor element Cs1 and the second capacitor element Cs2 to the intermediate node (X).

図１３は、図１２に示した画素回路の具体的な構成を示す要部断面図であり、サンプリングトランジスタＴｒ１と第１容量素子Ｃｓ１及び第２容量素子Ｃｓ２を表わしている。理解を容易にする為、図１１に示した先の実施形態と対応する部分には対応する参照番号を付してある。トランジスタＴｒ１のソース電極１５が延設されて、第１容量素子Ｃｓ１の負側電極１７を構成している。その下方には半導体膜１３及び絶縁膜１２を介してＣｓ１の正側電極１６が配されている。この正側電極１６は延設されており、第２容量素子Ｃｓ２の正側電極１６となっている。Ｃｓ１及びＣｓ２に共通の正側電極１６は、半導体膜１３及び絶縁膜１２に開口したコンタクトホールを介して中間ノード（Ｘ）に電気接続している。第２容量素子Ｃｓ２の正側電極１６の上方には絶縁膜１２及び半導体膜１３を介して負側電極１７が形成されている。図示しないがこの負側電極１７はスイッチングトランジスタＴｒ３のドレインに電気接続している。   FIG. 13 is a cross-sectional view of a main part showing a specific configuration of the pixel circuit shown in FIG. 12, and shows the sampling transistor Tr1, the first capacitor element Cs1, and the second capacitor element Cs2. In order to facilitate understanding, portions corresponding to those of the previous embodiment shown in FIG. 11 are denoted by corresponding reference numerals. The source electrode 15 of the transistor Tr1 is extended to constitute the negative electrode 17 of the first capacitor element Cs1. Below that, the positive electrode 16 of Cs1 is arranged via the semiconductor film 13 and the insulating film 12. The positive electrode 16 is extended and serves as the positive electrode 16 of the second capacitor element Cs2. The positive electrode 16 common to Cs1 and Cs2 is electrically connected to the intermediate node (X) through a contact hole opened in the semiconductor film 13 and the insulating film 12. A negative electrode 17 is formed above the positive electrode 16 of the second capacitor element Cs2 via the insulating film 12 and the semiconductor film 13. Although not shown, the negative electrode 17 is electrically connected to the drain of the switching transistor Tr3.

アクティブマトリクス表示装置及び画素回路の一般的な構成を示すブロック図である。It is a block diagram which shows the general structure of an active matrix display apparatus and a pixel circuit. 画素回路の参考例を示す回路図である。It is a circuit diagram which shows the reference example of a pixel circuit. 図２に示した画素回路の動作説明に供するタイミングチャートである。3 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 2. 有機ＥＬ素子のＩ−Ｖ特性の経時変化を示すグラフである。It is a graph which shows the time-dependent change of the IV characteristic of an organic EL element. ドライブトランジスタと有機ＥＬ素子の動作点の経時変化を示すグラフである。It is a graph which shows a time-dependent change of the operating point of a drive transistor and an organic EL element. 画素回路の他の参考例を示す回路図である。It is a circuit diagram which shows the other reference example of a pixel circuit. 図６に示した画素回路の動作説明に供するタイミングチャートである。7 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 6. 保持容量の構成例を示す模式的な断面図である。It is typical sectional drawing which shows the structural example of a storage capacity. 本発明に係る画素回路の実施形態を示す回路図である。1 is a circuit diagram illustrating an embodiment of a pixel circuit according to the present invention. 図９に示した画素回路の動作説明に供するタイミングチャートである。10 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 9. 図９に示した画素回路の具体的な構成を示す部分断面図である。FIG. 10 is a partial cross-sectional view illustrating a specific configuration of the pixel circuit illustrated in FIG. 9. 本発明に係る画素回路の他の実施形態を示す回路図である。It is a circuit diagram which shows other embodiment of the pixel circuit which concerns on this invention. 図１２に示した画素回路の具体的な構成を示す模式的な部分断面図である。FIG. 13 is a schematic partial cross-sectional view showing a specific configuration of the pixel circuit shown in FIG. 12.

符号の説明Explanation of symbols

１・・・画素アレイ、２・・・水平セレクタ、３・・・ドライブスキャナ、４・・・ライトスキャナ、５・・・画素回路、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・セッティング用トランジスタ、Ｃｓ・・・保持容量、Ｃｓ１・・・第１容量素子、Ｃｓ２・・・第２容量素子、ＥＬ・・・負荷素子 DESCRIPTION OF SYMBOLS 1 ... Pixel array, 2 ... Horizontal selector, 3 ... Drive scanner, 4 ... Write scanner, 5 ... Pixel circuit, Tr1 ... Sampling transistor, Tr2 ... Drive transistor, Tr3 ... Switching transistor, Tr4 ... Setting transistor, Cs ... Retention capacitor, Cs1 ... First capacitor element, Cs2 ... Second capacitor element, EL ... Load element

Claims (6)

行状の走査線と列状の信号線とが交差する部分に各々配され、少くともサンプリングトランジスタと保持容量とドライブトランジスタと負荷素子とスイッチングトランジスタとからなり、
前記サンプリングトランジスタは、ゲートが該走査線によって選択された時ソース／ドレイン間が導通して該信号線から信号をサンプリングし且つサンプリングした信号を該保持容量に保持させ、
前記ドライブトランジスタは、ゲートが該保持容量に保持された信号電位を受け、且つ信号電位に応じてソース／ドレイン間に流れる電流で該負荷素子に通電し、
前記保持容量は一端が該サンプリングトランジスタのソース及び該ドライブトランジスタのゲートに接続し、他端が該ドライブトランジスタのソースに接続し、
前記スイッチングトランジスタは、サンプリング時オンして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位に接続し、該負荷素子に対する通電時オフして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位から切り離し、以って該負荷素子に対する通電に伴って上昇する該ドライブトランジスタのソース電位の変動を該ドライブトランジスタのゲートにフィードバックするブートストラップ動作を行なう画素回路であって、
前記保持容量は、電界効果型の第１容量素子及び第２容量素子を中間ノードで互いに直列接続したものから成り、
サンプリング時にあわせて、該第１容量素子及び第２容量素子の電界効果を維持するために必要な電位を該中間ノードにセットするセッティング用のトランジスタを備えていることを特徴とする画素回路。 Each of the row-shaped scanning lines and the column-shaped signal lines is arranged at each intersection, and at least includes a sampling transistor, a storage capacitor, a drive transistor, a load element, and a switching transistor.
When the gate is selected by the scanning line, the sampling transistor conducts between the source and the drain, samples a signal from the signal line, and holds the sampled signal in the storage capacitor,
The drive transistor receives a signal potential held in the storage capacitor at the gate, and energizes the load element with a current flowing between the source / drain according to the signal potential,
The storage capacitor has one end connected to the source of the sampling transistor and the gate of the drive transistor, and the other end connected to the source of the drive transistor,
The switching transistor is turned on during sampling and the other end of the storage capacitor is connected to the ground potential together with the source of the drive transistor, and is turned off when the load element is energized together with the source of the drive transistor. Is a pixel circuit that performs a bootstrap operation that feeds back a change in the source potential of the drive transistor to the gate of the drive transistor that rises with energization of the load element.
The storage capacitor comprises a field effect type first capacitor element and a second capacitor element connected in series with each other at an intermediate node,
A pixel circuit comprising a setting transistor for setting a potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element at the intermediate node in accordance with sampling. 前記第１容量素子は正側電極が該ドライブトランジスタのゲートに接続する一方負側電極が該中間ノードに接続し、前記第２容量素子は正側電極が該ドライブトランジスタのソースに接続する一方負側電極が該中間ノードに接続し、
前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の負電位を該中間ノードにセットすることを特徴とする請求項１記載の画素回路。 The first capacitive element has a positive electrode connected to the gate of the drive transistor, a negative electrode connected to the intermediate node, and the second capacitive element has a positive electrode connected to the source of the drive transistor while negative Side electrodes connect to the intermediate node;
2. The pixel circuit according to claim 1, wherein the setting transistor sets a predetermined negative potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element at the intermediate node. . 前記第１容量素子は負側電極が該ドライブトランジスタのゲートに接続する一方正側電極が該中間ノードに接続し、前記第２容量素子は負側電極が該ドライブトランジスタのソースに接続する一方正側電極が該中間ノードに接続し、
前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の正電位を該中間ノードにセットすることを特徴とする請求項１記載の画素回路。 The first capacitor element has a negative electrode connected to the gate of the drive transistor, while a positive electrode is connected to the intermediate node, and the second capacitor element has a negative electrode connected to the source of the drive transistor. Side electrodes connect to the intermediate node;
2. The pixel circuit according to claim 1, wherein the setting transistor sets a predetermined positive potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element to the intermediate node. . 行状の走査線と、列状の信号線と、両者が交差する部分に各々配された画素回路とからなる表示装置であって、
前記画素回路は、少くともサンプリングトランジスタと保持容量とドライブトランジスタと発光素子とスイッチングトランジスタとセッティング用トランジスタからなり、
前記サンプリングトランジスタは、ゲートが該走査線によって選択された時ソース／ドレイン間が導通して該信号線から信号をサンプリングし且つサンプリングした信号を該保持容量に保持させ、
前記ドライブトランジスタは、ゲートが該保持容量に保持された信号電位を受け、且つ信号電位に応じてソース／ドレイン間に流れる電流で該発光素子に通電し、
前記保持容量は一端が該サンプリングトランジスタのソース及び該ドライブトランジスタのゲートに接続し、他端が該ドライブトランジスタのソースに接続し、
前記スイッチングトランジスタは、サンプリング時オンして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位に接続し、該発光素子に対する通電時オフして該ドライブトランジスタのソースとともに該保持容量の他端を接地電位から切り離し、以って該発光素子に対する通電に伴って上昇する該ドライブトランジスタのソース電位の変動を該ドライブトランジスタのゲートにフィードバックするブートストラップ動作を行ない、
前記保持容量は、電界効果型の第１容量素子及び第２容量素子を中間ノードで互いに直列接続したものから成り、
前記セッティング用トランジスタはサンプリング時にあわせて動作し、該第１容量素子及び第２容量素子の電界効果を維持するために必要な電位を該中間ノードにセットすることを特徴とする表示装置。 A display device comprising a row-shaped scanning line, a column-shaped signal line, and a pixel circuit arranged at each of the intersecting portions,
The pixel circuit includes at least a sampling transistor, a storage capacitor, a drive transistor, a light emitting element, a switching transistor, and a setting transistor.
When the gate is selected by the scanning line, the sampling transistor conducts between the source and the drain, samples the signal from the signal line, and holds the sampled signal in the storage capacitor,
The drive transistor receives a signal potential held in the storage capacitor at the gate, and energizes the light emitting element with a current flowing between the source / drain according to the signal potential,
The storage capacitor has one end connected to the source of the sampling transistor and the gate of the drive transistor, and the other end connected to the source of the drive transistor,
The switching transistor is turned on at the time of sampling and the other end of the storage capacitor is connected to the ground potential together with the source of the drive transistor, and is turned off when the light emitting element is energized together with the source of the drive transistor and the other end of the storage capacitor. Performing a bootstrap operation of feeding back to the gate of the drive transistor the fluctuation of the source potential of the drive transistor that rises with energization of the light emitting element.
The storage capacitor comprises a field effect type first capacitor element and a second capacitor element connected in series with each other at an intermediate node,
The display device is characterized in that the setting transistor operates at the time of sampling and sets a potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element to the intermediate node. 前記第１容量素子は正側電極が該ドライブトランジスタのゲートに接続する一方負側電極が該中間ノードに接続し、前記第２容量素子は正側電極が該ドライブトランジスタのソースに接続する一方負側電極が該中間ノードに接続し、
前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の負電位を該中間ノードにセットすることを特徴とする請求項４記載の表示装置。 The first capacitive element has a positive electrode connected to the gate of the drive transistor, a negative electrode connected to the intermediate node, and the second capacitive element has a positive electrode connected to the source of the drive transistor while negative Side electrodes connect to the intermediate node;
5. The display device according to claim 4, wherein the setting transistor sets a predetermined negative potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element at the intermediate node. . 前記第１容量素子は負側電極が該ドライブトランジスタのゲートに接続する一方正側電極が該中間ノードに接続し、前記第２容量素子は負側電極が該ドライブトランジスタのソースに接続する一方正側電極が該中間ノードに接続し、
前記セッティング用のトランジスタは、該第１容量素子及び第２容量素子の電界効果を維持するために必要な所定の正電位を該中間ノードにセットすることを特徴とする請求項４記載の表示装置。 The first capacitor element has a negative electrode connected to the gate of the drive transistor, while a positive electrode is connected to the intermediate node, and the second capacitor element has a negative electrode connected to the source of the drive transistor. Side electrodes connect to the intermediate node;
5. The display device according to claim 4, wherein the setting transistor sets a predetermined positive potential necessary for maintaining the field effect of the first capacitor element and the second capacitor element at the intermediate node. .
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