JP3726633B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサユニットとの間で、表示データの円滑な入出力制御が可能な表示制御回路を備えた液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来の液晶表示装置における表示制御回路は、マイクロプロセッサユニットとの間で、表示データのリードライトの処理中に、マイクロプロセッサユニット側から表示データが入出力できない状態を示す制御手段を有していなかったので、表示データのリードライトの処理中に、マイクロプロセッサユニット側から表示データが入出力命令が生じると、その命令が無効になっていた。このためマイクロプロセッサユニット側のアクセス間隔を長くして対応していたので、アクセススピードを短く出来なかった。
【０００３】
また、表示データが入出力中であり処理が終了していない時点で、マイクロプロセッサユニット側からアクセスがあると、表示駆動回路の処理中データがマイクロプロセッサユニット側のアクセスデータに置き換わってしまい正常に表示データが入出力できなかった。
【０００４】
【発明が解決しようとする課題】
上述した技術のようにマイクロプロセッサユニット側のアクセス間隔を長くせざるをなかった。
【０００５】
これらの問題点に鑑みて、本発明の目的とするところは、マイクロプロセッサユニット側からの制御信号に基づいて、表示データがリードライトされる表示データRAMのデータを表示パネルに表示する駆動信号を作成する表示制御回路において表示データを表示データRAMにリードライトの処理中に、マイクロプロセッサユニット側から表示データを入出力できない状態を示す制御手段を設けて、マイクロプロセッサユニットは表示データが入出力できない状態の時はアクセスを停止し確実に表示データ及びコマンドのリードライトを有効にさせる。
【０００６】
また、表示データ及びコマンドが入出力中であり処理が終了していない時点では、マイクロプロセッサユニット側からアクセスの受領をせずに内部データの書き換えを防止し正常に処理させる。これらを可能とする表示制御回路及びそれを備えた液晶表示装置を提供することである。
【０００７】
本発明の液晶表示装置は、上記の目的を達成するために、各種画像を表示する液晶表示パネルと、前記液晶表示パネルを駆動する液晶駆動回路と、前記液晶駆動回路が前記液晶表示パネルを駆動するために用いる駆動電圧を発生する液晶駆動電圧発生回路と、外部のマイクロプロセッサユニットから入力された表示データ及び各種制御用データに基づいて前記液晶駆動回路及び前記液晶駆動電圧発生回路を制御する表示制御回路と、前記液晶表示パネルに表示させる前記表示データを格納する表示データRAMとを備えた液晶表示装置において、前記表示制御回路は、前記表示データRAMにおいて前記表示データがリードライト処理期間中においては前記表示データRAMにはアクセスできないことを示すＢＵＳＹ信号を作成し、前記表示データRAMは、RAMアレイと、列デコーダと、行デコーダと、前記RAMアレイの周りに配置された信号線とを備え、電気信号が前記信号線を伝播する伝播時間を前記RAMアレイの前記リードライト処理中のフラグとすることを特徴とすることを特徴とする。
【０００８】
また、前記表示制御回路は、前記リードライト処理期間中においては前記ＢＵＳＹ信号を前記マイクロプロセッサユニットに伝達し前記マイクロプロセッサユニットからの新たな表示データを受領しない制御手段を備えることを特徴とする。
【００１０】
【発明の実施の形態】
次に、図面を参照して本発明の好適な実施形態について説明する。
【００１１】
図１に液晶表示装置の概要構成ブロック図を示す。
【００１２】
液晶表示装置１０は、大別すると、各種画像を表示する液晶表示パネル１１と、液晶表示パネル１１を実際に駆動する液晶駆動回路１２と、液晶駆動回路１２が液晶表示パネル１１を実際に駆動するために用いる駆動電圧を発生する液晶駆動電圧発生回路１３と、外部より入力された表示データ及び各種制御用の制御用データに基づいて液晶駆動回路１２及び液晶駆動電圧発生回路１３を制御する表示制御回路１４と、液晶表示パネル１１に表示させるデータを格納する表示データRAM１７と、を備えている。
【００１３】
液晶駆動回路１２は、液晶表示パネル１１の走査電極（コモン電極）を駆動する走査側駆動回路１５と、液晶表示パネル１１の信号電極（セグメント電極）を駆動する信号側駆動回路１６と、を備えて構成されている。
【００１４】
液晶表示パネル１１は走査電極の本数と信号電極の本数を乗じた数の表示画素を持っている。それぞれの画素を点灯するか非点灯にするかの情報が表示データRAM１７に格納される。液晶表示パネル１１以外の構成ブロックは、一般的な液晶表示ドライバＩＣとして成立っている。
【００１５】
（１） 第１実施形態
まず、第1実施形態として、マルチプレクス駆動方式の液晶表示装置を例として説明する。
【００１６】
図２に表示データRAM１７の構成を示す。実際にシリコン上に形成されたレイアウトと位置関係を示している。表示データRAMアレイ２１は液晶表示パネル１１の１画素の点灯・非点灯を示す情報が１ビットのRAMであり、液晶表示パネル１１の画素数分のRAMが並んでいる。つまり、液晶表示パネル１１の走査線が６４本、信号線の数が１００であれば１ビットのＲＡＭが縦６４個、横１００個が敷詰められている。指定されたRAMの列アドレス（１６進）と行アドレス（１６進）がそれぞれ列デコーダ２２と行デコーダ２３を通して２進にデコードされ、指定された表示データＲＡＭのリード・ライトが可能となる。
【００１７】
図３は表示データＲＡＭアレイの１ビット分の構成である。列デコーダ２２で指定されてアクティブになった列アドレス線は、ＲＡＭのリード・ライトを許可して行アドレス・データ線を利用してデータをやり取りする。表示データＲＡＭアレイ２１内のＲＡＭアクセスは、列デコーダ２２と行デコーダ２３に近ければ近いほどそのスピードが速くなる。つまり、データ線に近い表示データアレイ２１の左上の領域にあるRAMのリード・ライトは最も早く、右下の領域にあるRAMのリード・ライトの時間が最も遅くなる。
【００１８】
表示データRAMアレイ２１の周りに信号線２４が配置されていて、信号線２４のＡ点から入力した信号は伝播時間を伴ってＢ点から出力される。この伝播時間は、表示データアレイ２１の右下の領域にあるRAMのリード・ライト時間と等価になるようにしてある。
【００１９】
図４にＤＡＴＡ、Ａ点、Ｂ点、ＲＥＡＤ、ＷＲＩＴＥ信号の関係を示す。列アドレスと行アドレスはあらかじめ設定されているものとする。
【００２０】
ライトの場合は、Ｔ３にてＷＲＩＴＥがＬ'からＨ'になった時点から設定されたＤＡＴＡのライトを開始し、同時にＡ点にパルス信号を入力する。そのパルス信号は信号線２４の伝播時間を伴いＢ点に遅れて信号が出力される。Ａ点の立ち上がり（Ｔ３）からＢ点の立ち上がり（Ｔ４）までの時間差がＲＡＭのライト時間となる。
【００２１】
次に、リードの場合であるが、Ｔ１にてREADがＨ'からL'になった時点からリードを開始し、同時にＡ点にパルス信号を入力する。信号線２４の伝播時間によりＢ点に遅れて信号が出力される。Ａ点の立ち上がり（Ｔ１）からＢ点の立ち上がり（Ｔ２）までの時間差がＲＡＭのリード時間となる。
【００２２】
ライト時間（Ｔ３からＴ４）とリード時間（Ｔ１からＴ２）はＲＡＭにアクセスでき無い時間であり、これをＢＵＳＹ信号として示す。
【００２３】
このＢＵＳＹ信号は表示制御回路１４内で作成されて、液晶表示装置外のＣＰＵなどの装置に接続する。ＣＰＵはコマンドや表示ＲＡＭに連続してデータを送って来るが、ＢＵＳＹ信号が‘Ｈ’の時にはリード・ライトを行なわないようにする。これにより、確実にＣＰＵはデータおよびコマンドを送る事が可能である。
【００２４】
ＢＵＳＹ信号を無視して、ＢＵＳＹ信号が‘Ｈ’の期間に表示データＲＡＭへのリード・ライトを行なった時、正常処理が行なわれないので、ＢＵＳＹ信号が‘Ｈ’の時は表示制御回路１４内で外部からのＲＥＡＤ・ＷＲＩＴＥの要求があっても内部的にリード・ライト処理を行なわないようにする為に、図５の信号波形で示されたように、ＢＵＳＹ信号が‘Ｈ’の時には外部ＷＲＩＴＥ、外部ＲＥＡＤは無視されて、内部のＷＲＩＴＥ、内部のＲＥＡＤ、つまり表示データＲＡＭに直結されるＷＲＩＴＥ、ＲＥＡＤ信号は変化する事はない。
【００２５】
（２） 第２実施形態
第２実施形態として、図６に示されたように、液晶表示ドライバＩＣのサイズ制限やレイアウトの都合上で表示データRAM１７が２分割された時にそれぞれの表示データＲＡＭアレイＡ６１、表示データＲＡＭアレイＢ６５の周りに、それぞれのその位置より最もリード、ライトに時間を必要とするＲＡＭの時間に相当する配線Ａ６４、配線Ｂ６８を配置する。この時の列アドレス線、行アドレス線、データ線、ＲＥＡＤ線、ＷＲＩＴＥ線は共通信号とする。
【００２６】
それぞれの表示データＲＡＭのＢＵＳＹ信号の論理積を外部へのＢＵＳＹ信号とする。
【００２７】
ＢＵＳＹ信号がＨ'の時にはリード・ライトを行なわないようにする。これにより、表示データＲＡＭ１７を分割してＩＣ内で配置しても確実にＣＰＵはデータおよびコマンドを送る事が可能である。
【００２８】
表示データＲＡＭを２分割した例を挙げたが、それ以上の数で分割しても、同様の効果が得られる。
【００２９】
【発明の効果】
以上述べたように本発明によれば、表示データＲＡＭのリードおよびライトの時間中フラグを用意する事でマイクロプロセッサユニット等の外部制御装置との間で、表示データの円滑な入出力が可能となる。
【図面の簡単な説明】
【図１】本発明の代表的な実施例に係る液晶表示装置のブロック図である。
【図２】本発明の表示データＲＡＭの一例のブロック図である。
【図３】本発明の液晶表示ＲＡＭ１ビット分の一例の回路図である。
【図４】本発明の第一の実施例における制御信号の一例の信号波形である。
【図５】本発明の第一の実施例における制御信号の一例の信号波形である。
【図６】本発明の表示データＲＡＭの一例のブロック図である。
【発明の属する技術分野】
本発明は、マイクロプロセッサユニットとの間で、表示データの円滑な入出力制御が可能な表示制御回路を備えた液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来の液晶表示装置における表示制御回路は、マイクロプロセッサユニットとの間で、表示データのリードライトの処理中に、マイクロプロセッサユニット側から表示データが入出力できない状態を示す制御手段を有していなかったので、表示データのリードライトの処理中に、マイクロプロセッサユニット側から表示データが入出力命令が生じると、その命令が無効になっていた。このためマイクロプロセッサユニット側のアクセス間隔を長くして対応していたので、アクセススピードを短く出来なかった。
【０００３】
また、表示データが入出力中であり処理が終了していない時点で、マイクロプロセッサユニット側からアクセスがあると、表示駆動回路の処理中データがマイクロプロセッサユニット側のアクセスデータに置き換わってしまい正常に表示データが入出力できなかった。
【０００４】
【発明が解決しようとする課題】
上述した技術のようにマイクロプロセッサユニット側のアクセス間隔を長くせざるをなかった。
【０００５】
これらの問題点に鑑みて、本発明の目的とするところは、マイクロプロセッサユニット側からの制御信号に基づいて、表示データがリードライトされる表示データRAMのデータを表示パネルに表示する駆動信号を作成する表示制御回路において表示データを表示データRAMにリードライトの処理中に、マイクロプロセッサユニット側から表示データを入出力できない状態を示す制御手段を設けて、マイクロプロセッサユニットは表示データが入出力できない状態の時はアクセスを停止し確実に表示データ及びコマンドのリードライトを有効にさせる。
【０００６】
また、表示データ及びコマンドが入出力中であり処理が終了していない時点では、マイクロプロセッサユニット側からアクセスの受領をせずに内部データの書き換えを防止し正常に処理させる。これらを可能とする表示制御回路及びそれを備えた液晶表示装置を提供することである。
【０００７】
本発明の液晶表示装置は、上記の目的を達成するために、各種画像を表示する液晶表示パネルと、前記液晶表示パネルを駆動する液晶駆動回路と、前記液晶駆動回路が前記液晶表示パネルを駆動するために用いる駆動電圧を発生する液晶駆動電圧発生回路と、外部のマイクロプロセッサユニットから入力された表示データ及び各種制御用データに基づいて前記液晶駆動回路及び前記液晶駆動電圧発生回路を制御する表示制御回路と、前記液晶表示パネルに表示させる前記表示データを格納する表示データRAMとを備えた液晶表示装置において、前記表示制御回路は、前記表示データRAMにおいて前記表示データがリードライト処理期間中においては前記表示データRAMにはアクセスできないことを示すＢＵＳＹ信号を作成し、前記表示データRAMは、RAMアレイと、列デコーダと、行デコーダと、前記RAMアレイの周りに配置された信号線とを備え、電気信号が前記信号線を伝播する伝播時間を前記RAMアレイの前記リードライト処理中のフラグとすることを特徴とすることを特徴とする。
【０００８】
また、前記表示制御回路は、前記リードライト処理期間中においては前記ＢＵＳＹ信号を前記マイクロプロセッサユニットに伝達し前記マイクロプロセッサユニットからの新たな表示データを受領しない制御手段を備えることを特徴とする。
【００１０】
【発明の実施の形態】
次に、図面を参照して本発明の好適な実施形態について説明する。
【００１１】
図１に液晶表示装置の概要構成ブロック図を示す。
【００１２】
液晶表示装置１０は、大別すると、各種画像を表示する液晶表示パネル１１と、液晶表示パネル１１を実際に駆動する液晶駆動回路１２と、液晶駆動回路１２が液晶表示パネル１１を実際に駆動するために用いる駆動電圧を発生する液晶駆動電圧発生回路１３と、外部より入力された表示データ及び各種制御用の制御用データに基づいて液晶駆動回路１２及び液晶駆動電圧発生回路１３を制御する表示制御回路１４と、液晶表示パネル１１に表示させるデータを格納する表示データRAM１７と、を備えている。
【００１３】
液晶駆動回路１２は、液晶表示パネル１１の走査電極（コモン電極）を駆動する走査側駆動回路１５と、液晶表示パネル１１の信号電極（セグメント電極）を駆動する信号側駆動回路１６と、を備えて構成されている。
【００１４】
液晶表示パネル１１は走査電極の本数と信号電極の本数を乗じた数の表示画素を持っている。それぞれの画素を点灯するか非点灯にするかの情報が表示データRAM１７に格納される。液晶表示パネル１１以外の構成ブロックは、一般的な液晶表示ドライバＩＣとして成立っている。
【００１５】
（１） 第１実施形態
まず、第1実施形態として、マルチプレクス駆動方式の液晶表示装置を例として説明する。
【００１６】
図２に表示データRAM１７の構成を示す。実際にシリコン上に形成されたレイアウトと位置関係を示している。表示データRAMアレイ２１は液晶表示パネル１１の１画素の点灯・非点灯を示す情報が１ビットのRAMであり、液晶表示パネル１１の画素数分のRAMが並んでいる。つまり、液晶表示パネル１１の走査線が６４本、信号線の数が１００であれば１ビットのＲＡＭが縦６４個、横１００個が敷詰められている。指定されたRAMの列アドレス（１６進）と行アドレス（１６進）がそれぞれ列デコーダ２２と行デコーダ２３を通して２進にデコードされ、指定された表示データＲＡＭのリード・ライトが可能となる。
【００１７】
図３は表示データＲＡＭアレイの１ビット分の構成である。列デコーダ２２で指定されてアクティブになった列アドレス線は、ＲＡＭのリード・ライトを許可して行アドレス・データ線を利用してデータをやり取りする。表示データＲＡＭアレイ２１内のＲＡＭアクセスは、列デコーダ２２と行デコーダ２３に近ければ近いほどそのスピードが速くなる。つまり、データ線に近い表示データアレイ２１の左上の領域にあるRAMのリード・ライトは最も早く、右下の領域にあるRAMのリード・ライトの時間が最も遅くなる。
【００１８】
表示データRAMアレイ２１の周りに信号線２４が配置されていて、信号線２４のＡ点から入力した信号は伝播時間を伴ってＢ点から出力される。この伝播時間は、表示データアレイ２１の右下の領域にあるRAMのリード・ライト時間と等価になるようにしてある。
【００１９】
図４にＤＡＴＡ、Ａ点、Ｂ点、ＲＥＡＤ、ＷＲＩＴＥ信号の関係を示す。列アドレスと行アドレスはあらかじめ設定されているものとする。
【００２０】
ライトの場合は、Ｔ３にてＷＲＩＴＥがＬ'からＨ'になった時点から設定されたＤＡＴＡのライトを開始し、同時にＡ点にパルス信号を入力する。そのパルス信号は信号線２４の伝播時間を伴いＢ点に遅れて信号が出力される。Ａ点の立ち上がり（Ｔ３）からＢ点の立ち上がり（Ｔ４）までの時間差がＲＡＭのライト時間となる。
【００２１】
次に、リードの場合であるが、Ｔ１にてREADがＨ'からL'になった時点からリードを開始し、同時にＡ点にパルス信号を入力する。信号線２４の伝播時間によりＢ点に遅れて信号が出力される。Ａ点の立ち上がり（Ｔ１）からＢ点の立ち上がり（Ｔ２）までの時間差がＲＡＭのリード時間となる。
【００２２】
ライト時間（Ｔ３からＴ４）とリード時間（Ｔ１からＴ２）はＲＡＭにアクセスでき無い時間であり、これをＢＵＳＹ信号として示す。
【００２３】
このＢＵＳＹ信号は表示制御回路１４内で作成されて、液晶表示装置外のＣＰＵなどの装置に接続する。ＣＰＵはコマンドや表示ＲＡＭに連続してデータを送って来るが、ＢＵＳＹ信号が‘Ｈ’の時にはリード・ライトを行なわないようにする。これにより、確実にＣＰＵはデータおよびコマンドを送る事が可能である。
【００２４】
ＢＵＳＹ信号を無視して、ＢＵＳＹ信号が‘Ｈ’の期間に表示データＲＡＭへのリード・ライトを行なった時、正常処理が行なわれないので、ＢＵＳＹ信号が‘Ｈ’の時は表示制御回路１４内で外部からのＲＥＡＤ・ＷＲＩＴＥの要求があっても内部的にリード・ライト処理を行なわないようにする為に、図５の信号波形で示されたように、ＢＵＳＹ信号が‘Ｈ’の時には外部ＷＲＩＴＥ、外部ＲＥＡＤは無視されて、内部のＷＲＩＴＥ、内部のＲＥＡＤ、つまり表示データＲＡＭに直結されるＷＲＩＴＥ、ＲＥＡＤ信号は変化する事はない。
【００２５】
（２） 第２実施形態
第２実施形態として、図６に示されたように、液晶表示ドライバＩＣのサイズ制限やレイアウトの都合上で表示データRAM１７が２分割された時にそれぞれの表示データＲＡＭアレイＡ６１、表示データＲＡＭアレイＢ６５の周りに、それぞれのその位置より最もリード、ライトに時間を必要とするＲＡＭの時間に相当する配線Ａ６４、配線Ｂ６８を配置する。この時の列アドレス線、行アドレス線、データ線、ＲＥＡＤ線、ＷＲＩＴＥ線は共通信号とする。
【００２６】
それぞれの表示データＲＡＭのＢＵＳＹ信号の論理積を外部へのＢＵＳＹ信号とする。
【００２７】
ＢＵＳＹ信号がＨ'の時にはリード・ライトを行なわないようにする。これにより、表示データＲＡＭ１７を分割してＩＣ内で配置しても確実にＣＰＵはデータおよびコマンドを送る事が可能である。
【００２８】
表示データＲＡＭを２分割した例を挙げたが、それ以上の数で分割しても、同様の効果が得られる。
【００２９】
【発明の効果】
以上述べたように本発明によれば、表示データＲＡＭのリードおよびライトの時間中フラグを用意する事でマイクロプロセッサユニット等の外部制御装置との間で、表示データの円滑な入出力が可能となる。
【図面の簡単な説明】
【図１】本発明の代表的な実施例に係る液晶表示装置のブロック図である。
【図２】本発明の表示データＲＡＭの一例のブロック図である。
【図３】本発明の液晶表示ＲＡＭ１ビット分の一例の回路図である。
【図４】本発明の第一の実施例における制御信号の一例の信号波形である。
【図５】本発明の第一の実施例における制御信号の一例の信号波形である。
【図６】本発明の表示データＲＡＭの一例のブロック図である。
Claims (2)
- 各種画像を表示する液晶表示パネルと、
前記液晶表示パネルを駆動する液晶駆動回路と、
前記液晶駆動回路が前記液晶表示パネルを駆動するために用いる駆動電圧を発生する液晶駆動電圧発生回路と、
外部のマイクロプロセッサユニットから入力された表示データ及び各種制御用データに基づいて前記液晶駆動回路及び前記液晶駆動電圧発生回路を制御する表示制御回路と、
前記液晶表示パネルに表示させる前記表示データを格納する表示データRAMとを備えた液晶表示装置において、
前記表示制御回路は、前記表示データRAMにおいて前記表示データがリードライト処理期間中においては前記表示データRAMにはアクセスできないことを示すＢＵＳＹ信号を作成し、
前記表示データRAMは、RAMアレイと、列デコーダと、行デコーダと、前記RAMアレイの周りに配置された信号線とを備え、電気信号が前記信号線を伝播する伝播時間を前記RAMアレイの前記リードライト処理中のフラグとすることを特徴とする液晶表示装置。 - 請求項１において、
前記表示制御回路は、前記リードライト処理期間中においては前記ＢＵＳＹ信号を前記マイクロプロセッサユニットに伝達し前記マイクロプロセッサユニットからの新たな表示データを受領しない制御手段を備えることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095423A JP3726633B2 (ja) | 2000-03-30 | 2000-03-30 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095423A JP3726633B2 (ja) | 2000-03-30 | 2000-03-30 | 液晶表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001282194A JP2001282194A (ja) | 2001-10-12 |
| JP2001282194A5 JP2001282194A5 (ja) | 2004-10-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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2000
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